JPH09116143A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 電流駆動能力の低下を回避しつつ、チャネル
領域に制御性のよいＮＵＤＣ構造を形成することができ
る半導体装置およびその製造方法を提供する。 【解決手段】 ゲート電極１７を導電性のゲート電極本
体１４およびゲート側壁１５、１６で構成する。ゲート
電極１７下部のチャネル領域はＰ- 型不純物領域１８と
Ｐ+ 型不純物領域１９，２０とからなるＮＵＤＣ構造を
有する。Ｐ- 型不純物領域１８はゲート電極本体１４の
形成前に形成し、Ｐ+ 型不純物領域１９，２０はゲート
電極本体１４の形成後、ゲート側壁１５、１６の形成前
にイオン注入により形成する。イオン注入は基板に対し
て垂直に行うので注入イオンがチャネル領域の中央部付
近まで回り込むことがない。また、チャネル領域上のゲ
ート酸化膜のうち、両端部のゲート酸化膜３３，３４の
膜厚はチャネル長方向中央部のゲート酸化膜１３の膜厚
よりも薄くし、電流駆動能力の低下を回避する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳ（Metal Oxid
e Semiconductor)構造の半導体装置およびその製造方法
に係り、特にゲート酸化膜下のチャネルの不純物濃度が
キャリア移動方向（ソース・ドレイン方向）に不均一に
なるようにしたＮＵＤＣ（不均一ドープチャネル）構造
の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ半導体装置では、ドレイン電流が
流れはじめるゲート電圧であるしきい値電圧が低下した
り、キャリアが電界にひかれて移動する場合の移動のし
やすさを示すいわゆる移動度(mobility)が低下すること
は、その性能・信頼性を左右する重要な問題である。こ
のうち、微細化に伴うショートチャネル効果（極端な場
合はパンチスルー状態）として知られるしきい値電圧の
低下は、空乏層の拡大に起因し、移動度の低下はチャネ
ルの不純物高濃度化に伴う電界の増大に起因するもので
あるが、前者は動作点の確実性を確保する上で障害とな
り、後者は装置の高速性を担保する上で障害となる。
【０００３】これらの問題に対処するため、例えば「A
Novel Source-to-Drain Nonuniformly Doped Channel(N
UDC) MosFET for high current Drivability and Thres
holdVoltage Controllability」Y.OKUMURA et.al., IED
M Tech.Dig.P391.1990 に記載されているように、いわ
ゆるＮＵＤＣ(Nonuniformly Doped Channel)構造と呼ば
れるＭＯＳ半導体装置が考案されている。この装置は、
ソース・ドレイン近傍のチャネルの不純物濃度を高くし
て空乏層の拡大を抑制する一方、チャネル中央領域の濃
度を低くして移動度を向上させたものである。
【０００４】図９（ａ）はＮＵＤＣ構造を有するＮ型の
ＭＯＳＦＥＴ（ＭＯＳ電界効果型トランジスタ）の概略
断面構造を表すものである。この図に示したように、Ｐ
型シリコン基板１０１に形成された低濃度のＰ- 型ウェ
ル１０２の上には、ゲート酸化膜１０３を介してゲート
電極１０４が形成され、ゲート長（チャネル長）がＬと
なるようにパターニングされている。ゲート電極１０４
の両側には、ソース・ドレインとしての高濃度のＮ+ 型
不純物領域１０５，１０６がゲート電極１０４と自己整
合的に形成されている。これらのＮ+ 型不純物領域１０
５，１０６の下層には、高濃度のＰ+ 型不純物領域１０
７，１０８が形成され、それらのそれぞれ一端はゲート
電極１０４の下側領域、すなわちチャネル領域の一部
（ソース・ドレインからそれぞれΔＬのところ）にまで
延びている。
【０００５】図９（ｂ）は、同図（ａ）のゲート電極１
０４の下側に形成されたチャネル領域の不純物濃度分布
を表すものである。横軸はチャネル長さ方向の位置、縦
軸は不純物濃度を表す。この図に示したように、ソース
（またはドレイン）としてのＮ+ 型不純物領域１０５，
１０６に隣接する一部チャネル領域（すなわち、０から
ΔＬまで、およびＬ−ΔＬからＬまで）には、Ｐ+ 型不
純物領域１０７，１０８が延びているため、これらの部
分の濃度ＮTH1 は高くなっている。一方、チャネルの中
央領域（ΔＬからＬ−ΔＬまで）は、Ｐ- 型ウェル１０
２自体の低い濃度ＮTH2 となっている。したがって、こ
のような構造の半導体装置によれば、空乏層の拡大防止
によってしきい値電圧の低下を抑制することができると
共に、キャリア移動度の低下を防止することができる。
【０００６】このようなＮＵＤＣ構造を有する半導体装
置の製造は、従来、回転斜めイオン注入法(Oblique Rot
ating Ion Implantation Technique）を用いて行われて
いた。この方法は、ゲート電極１０４を形成した後、図
９（ａ）に示したように、このゲート電極１０４の下部
以外の領域にＰ- 型ウェル１０２と同一導電型の不純物
（ここではＰ型不純物）を斜め方向から回転しながら打
ち込むイオン注入方法である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た回転斜めイオン注入法では、基板の不純物濃度（図９
ではＰ- 型ウェル１０２の不純物濃度）とドーズ深さ方
向のプロファイルを制御することが困難であり、また、
素子の微細化に伴ってゲート長が短くなった場合には、
斜め打ち込みによるゲート電極下側への不純物回り込み
によって、チャネル中央領域の低濃度領域がなくなって
しまうという問題がある。
【０００８】また、一般に、ＭＯＳトランジスタの電流
駆動能力はチャネル領域の不純物濃度に依存し、この不
純物濃度が大きくなると移動度が小さくなると共に、し
きい値電圧が大きくなる。このことは、ＭＯＳトランジ
スタの電流駆動能力の低下につながることを意味する。
したがって、上記した従来のＮＵＤＣ構造のＭＯＳトラ
ンジスタにおいては、ショートチャネル効果によるしき
い電圧の低下を抑制することができるものの、チャネル
領域の両端領域（ソース・ドレイン領域に近接した部
分）の不純物濃度を大きくすることに伴い、この部分で
の電流駆動能力が低下し、結果的にＭＯＳトランジスタ
全体としての電流駆動能力が低下するという問題があ
る。
【０００９】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、半導体装置の微細化要求に対応して
ゲート長を短くした場合にも、チャネル領域に制御性の
よいＮＵＤＣ構造を形成することができると共に、電流
駆動能力の低下を回避することができる半導体装置およ
びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板上にゲート絶縁膜を介してゲート電極
を形成してなるＭＯＳ型半導体装置であって、前記ゲー
ト電極の形成領域における前記半導体基板の表面近傍
に、キャリアの移動方向に不均一な不純物濃度分布を有
するように形成されたチャネル領域と、このチャネル領
域の不純物濃度分布に対応してキャリアの移動方向に不
均一な厚さ分布を有するように形成されたゲート絶縁膜
とを備えている。
【００１１】この半導体装置では、チャネル領域のキャ
リアの移動方向の不純物濃度分布に対応した厚さ分布を
有するゲート絶縁膜を形成したことにより、ＭＯＳトラ
ンジスタの特性を必要なレベルに調整することが可能と
なる。
【００１２】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記チャネル領域のキャリア
の移動方向における中央領域の不純物濃度が低く両端領
域の不純物濃度が高く形成され、前記ゲート絶縁膜のキ
ャリアの移動方向における中央領域が厚く両端領域が薄
く形成されるように構成したものである。
【００１３】この半導体装置では、いわゆるＮＵＤＣ構
造のＭＯＳトランジスタにおいて、キャリアの移動方向
におけるゲート絶縁膜の中央領域を厚く両端領域を薄く
形成したことにより、電流駆動能力の低下を防止しつ
つ、ショートチャネル効果によるしきい電圧の低下防止
が可能になる。
【００１４】請求項３記載の半導体装置は、請求項１記
載の半導体装置において、前記ゲート電極が、導電性の
ゲート電極本体とゲート電極本体の側面に形成された導
電性のゲート側壁とからなるように構成したものであ
る。この半導体装置の製造方法では、ゲート電極本体と
ゲート側壁とが一体になってゲート電極として機能す
る。
【００１５】請求項４記載の半導体装置は、請求項３記
載の半導体装置において、前記チャネル領域を、前記ゲ
ート側壁の下部領域に形成された高濃度不純物領域と前
記ゲート電極本体の下部に形成された低濃度不純物領域
とによって構成すると共に、前記高濃度不純物領域にお
けるゲート絶縁膜を薄くし、低濃度不純物領域における
ゲート絶縁膜を厚く形成して構成したものである。この
半導体装置では、チャネル領域のＮＵＤＣ構造を、前記
ゲート電極本体の下部に形成された低濃度不純物領域と
ゲート側壁の下部領域に形成された高濃度不純物領域と
によって構成したことにより、ショートチャネル効果に
よるしきい電圧の低下防止が可能になる。一方、高濃度
不純物領域におけるゲート絶縁膜を薄くし低濃度不純物
領域におけるゲート絶縁膜を厚く形成して構成したこと
により、電流駆動能力の低下防止が可能となる。
【００１６】請求項５記載の半導体装置の製造方法は、
第１導電型の半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成してなるＭＯＳ型半導体装置の製造方法で
あって、前記半導体基板上に、所定の膜厚の第１のゲー
ト絶縁膜を形成する工程と、前記半導体基板の表面近傍
領域に、所定の不純物濃度を有する第１の第１導電型不
純物領域を形成する工程と、前記第１のゲート絶縁膜上
に導電性のゲート電極本体を選択的に形成する工程と、
ゲート電極本体形成領域以外の半導体基板の表面近傍領
域に、前記第１の第１導電型不純物領域の不純物濃度と
異なる濃度の第２の第１導電型不純物領域を、ゲート電
極本体と自己整合的に形成する工程と、前記第２の第１
導電型不純物領域の形成後、ゲート電極本体形成領域以
外の半導体基板上の第１のゲート絶縁膜を除去し、その
同じ領域に第１のゲート絶縁膜と異なる膜厚の第２のゲ
ート絶縁膜を形成する工程と、前記ゲート電極本体の側
面に導電性のゲート側壁を形成する工程と、前記ゲート
電極本体およびゲート側壁からなるゲート電極と自己整
合的に、前記半導体基板に第２導電型の不純物をイオン
注入し、ソース・ドレイン領域となる第２導電型不純物
領域を形成する工程とを含んでいる。
【００１７】この半導体装置の製造方法では、ゲート電
極本体形成領域の下部領域の半導体基板に第１の第１導
電型不純物領域が形成され、ゲート電極本体形成領域以
外の半導体基板に第１の第１導電型不純物領域の不純物
濃度と異なる濃度の第２の第１導電型不純物領域が形成
される。その後、第２の第１導電型不純物領域上の第１
のゲート絶縁膜の代わりに第１のゲート絶縁膜と異なる
膜厚の第２のゲート絶縁膜が形成される。その後、ゲー
ト側壁が形成され、さらに、ゲート電極本体およびゲー
ト側壁からなるゲート電極と自己整合的に行うイオン注
入によって、第２導電型不純物領域（ソース・ドレイン
領域となる領域）が形成される。
【００１８】請求項６記載の半導体装置は、第１導電型
の半導体基板上にゲート絶縁膜を介してゲート電極を形
成してなるＭＯＳ型半導体装置の製造方法であって、前
記半導体基板上に、所定の膜厚の第１のゲート絶縁膜を
形成する工程と、前記半導体基板の表面近傍領域に、所
定の不純物濃度を有する第１の第１導電型不純物領域を
形成する工程と、前記第１のゲート絶縁膜上に導電性の
ゲート電極本体を選択的に形成する工程と、ゲート電極
本体形成領域以外の半導体基板上の第１のゲート絶縁膜
を除去後、その同じ領域に第１のゲート絶縁膜と異なる
膜厚の第２のゲート絶縁膜を形成する工程と、前記第２
のゲート絶縁膜の形成後、ゲート電極本体形成領域以外
の半導体基板の表面近傍領域に、前記第１の第１導電型
不純物領域の不純物濃度と異なる濃度の第２の第１導電
型不純物領域を、ゲート電極本体と自己整合的に形成す
る工程と、前記ゲート電極本体の側面に導電性のゲート
側壁を形成する工程と、前記ゲート電極本体およびゲー
ト側壁からなるゲート電極と自己整合的に、前記半導体
基板に第２導電型の不純物をイオン注入し、ソース・ド
レイン領域となる第２導電型不純物領域を形成する工程
とを含んでいる。
【００１９】この半導体装置の製造方法では、ゲート電
極本体形成領域の半導体基板上に第１のゲート絶縁膜が
形成されると共に、その下部領域に第１の第１導電型不
純物領域が形成される。その後、ゲート電極本体形成領
域以外の領域に第１のゲート絶縁膜と異なる膜厚の第２
のゲート絶縁膜が形成され、さらに、この第２のゲート
絶縁膜の形成領域の下部の半導体基板に第１の第１導電
型不純物領域の不純物濃度と異なる濃度の第２の第１導
電型不純物領域が形成される。その後、ゲート側壁が形
成され、さらに、ゲート電極本体およびゲート側壁から
なるゲート電極と自己整合的に行うイオン注入によっ
て、第２導電型不純物領域（ソース・ドレイン領域とな
る領域）が形成される。
【００２０】請求項７記載の半導体装置の製造方法は、
請求項５または請求項６記載の半導体装置の製造方法に
おいて、前記第２の第１導電型不純物領域の不純物濃度
を前記第１の第１導電型不純物領域の不純物濃度よりも
高く形成し、前記第２のゲート絶縁膜の膜厚を前記第１
のゲート絶縁膜の膜厚よりも薄く形成するようにしたも
のである。この半導体装置の製造方法では、キャリア移
動方向の両端領域の不純物濃度が高く中央領域の不純物
濃度が低いチャネル領域が形成されると共に、キャリア
移動方向の中央領域の膜厚が厚く両端領域の膜厚が薄い
ゲート酸化膜が形成される。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して具体的に説明する。
【００２２】図１は本発明の一実施の形態に係る半導体
装置の断面構造を表すものである。ここでは、ＮＵＤＣ
構造を有するＮ型ＭＯＳＦＥＴについて説明する。
【００２３】この図に示したように、Ｐ型のシリコン基
板１１上には、シリコン酸化膜（ＳｉＯ2 ）からなる膜
厚７０００Å程度のフィールド酸化膜１２が選択的に形
成され、これによって区画された基板表面の素子活性領
域に、シリコン酸化膜からなるゲート酸化膜１３（ゲー
ト絶縁膜）が１２０Å程度の膜厚で選択的に形成されて
いる。ゲート酸化膜１３上には、導電層としてのゲート
電極本体１４が形成されている。
【００２４】ゲート酸化膜１３を挟む両側領域のシリコ
ン基板１１上には、シリコン酸化膜からなるゲート酸化
膜３３，３４が、ゲート酸化膜１３よりも薄い膜厚（８
０〜１００Å程度）で形成されている。これらのゲート
酸化膜３３，３４の上には、それぞれ、ゲート電極１４
の両側面に電気的に接する導電層としてのゲート側壁１
５、１６が形成されている。ゲート電極本体１４および
ゲート側壁１５、１６はいずれも、Ｎ型不純物であるリ
ン（Ｐ）を含むポリシリコン（多結晶シリコン）によっ
て形成され、これらの３者でゲート電極１７を形成して
いる。このように、ＮＵＤＣ構造を実現するため、共に
同一導電型（Ｎ型）の導電層からなるゲート電極本体１
４とゲート側壁１５、１６とによってゲート電極１７を
構成するようにしており、この点が本発明の特徴の１つ
をなしている。
【００２５】ゲート電極１７が形成された部分における
ゲート酸化膜１３およびゲート酸化膜３３，３４の下側
のシリコン基板１１には、ＮＵＤＣ構造を有するチャネ
ル領域が形成されている。すなわち、このチャネル領域
は、キャリアの移動方向であるチャネル長方向の中央領
域に形成された低濃度のＰ- 型不純物領域１８と、チャ
ネル長方向の両端領域（ゲート側壁１５、１６の下側）
に形成された高濃度のＰ+ 型不純物領域１９，２０とを
含み、チャネル長方向に所定の不均一な濃度分布（プロ
ファイル）を有している。これらの不純物領域のうち、
Ｐ- 型不純物領域１８はゲート電極本体１４の形成前に
形成されたものであり、Ｐ+ 型不純物領域１９，２０は
ゲート電極本体１４の形成後ゲート側壁１５、１６の形
成前にゲート電極本体１４と自己整合的に形成されたも
ので、いずれも、例えばＰ型不純物であるボロン（Ｂ）
を基板に対して垂直にイオン注入して形成したものであ
る。すなわち、Ｐ+ 型不純物領域１９，２０は従来のよ
うに斜め方向にイオン注入して形成されたものではない
ので、注入イオンがチャネル領域の中央領域付近まで回
り込むことがない。このため、チャネル長が短い場合で
あっても、チャネル中央領域の低濃度不純物領域がなく
なってしまうという事態が生ずることはなく、チャネル
長方向に所望の濃度プロファイルを正確に得ることがで
きる構造となっている。この点も本発明の特徴の１つを
なす。
【００２６】また、上記のように、このＭＯＳトランジ
スタでは、ゲート電極１７の下側のゲート酸化膜のう
ち、図中の左右方向であるゲート長方向（チャネル長方
向）における中央領域（ゲート酸化膜１３）は厚く、両
端領域（ゲート酸化膜３３，３４の一部）は薄く形成さ
れており、これによってＭＯＳトランジスタの電流駆動
能力の低下を防止している。これも本発明の特徴の１つ
をなす。以下、この点について詳説する。
【００２７】一般に、ＭＯＳトランジスタの電流駆動能
力Ｉsdは、キャリアの移動度μ、ゲート電圧ＶG 、およ
びしきい電圧ＶT との間に次の（１）式の関係を有す
る。 Ｉsd∝μ・ＣOX・（ＶG −ＶT ）……（１） ここに、ＣOXはゲート容量であり、ゲート酸化膜の膜厚
ｔOXに反比例する。したがって、次の（２）式が成り立
つ。 Ｉsd∝μ・（ＶG −ＶT ）／ｔOX……（２）
【００２８】ここで、図１のようにＰ+ 型不純物領域１
９，２０をチャネル領域の両端領域に設け、ＭＯＳトラ
ンジスタのチャネル領域の両端領域の不純物濃度を大き
くしたとすると、この部分でしきい電圧ＶT が大きくな
るので、ショートチャネル効果によるしきい電圧低下を
防止することは可能である。しかしながら、同時に、Ｐ
+ 型不純物領域１９，２０においては移動度μが小さく
なり、しかもしきい電圧ＶT が大きくなることから、
（２）式により、電流駆動能力Ｉsdは小さくなってしま
う。すなわち、単にチャネル領域のチャネル長方向での
濃度プロファイルを不均一にした場合には、電流駆動能
力Ｉsdの低下という問題が残ってしまう。
【００２９】そこで、本実施の形態では、この電流駆動
能力Ｉsdの低下という問題を、ゲート酸化膜の膜厚ｔOX
をチャネル領域の不均一濃度プロファイルに対応させて
変化させることによって解決している。すなわち、
（２）式から明らかなように、ゲート酸化膜の膜厚ｔOX
を薄くすれば電流駆動能力Ｉsdは大きくなるので、この
点に着目して、チャネル領域下のゲート酸化膜のうち、
チャネル長方向の中央領域（Ｐ- 型不純物領域１８）の
ゲート酸化膜１３の膜厚よりも、両端領域（Ｐ+ 型不純
物領域１９，２０）のゲート酸化膜３３，３４の膜厚を
薄くして、この部分での電流駆動能力Ｉsdの低下を回避
している。これによって、電流駆動能力Ｉsdを低下させ
ずにショートチャネル効果によるしきい電圧の低下を防
止することが可能になる。
【００３０】さて、ゲート電極１７に隣接する素子活性
領域のシリコン基板１１の表面近傍には、ソース・ドレ
イン領域としての高濃度のＮ+ 型不純物領域２１，２２
がゲート電極１７に対して自己整合的に形成されてい
る。これらのＮ+ 型不純物領域２１，２２は、例えばＮ
型不純物である砒素（Ａｓ）のイオン注入によって形成
されるものである。
【００３１】以上の構造をすべて覆うようにして、リフ
ロー膜としてのＢＰＳＧ（ボロン・リン・シリケート・
ガラス）からなる層間絶縁膜２３が形成されている。こ
の層間絶縁膜２３の上には、例えばアルミニウムとシリ
コンとの合金からなる金属配線層２４が選択的に形成さ
れ、層間絶縁膜２３に選択的に形成されたコンタクト開
口２６，２７によってソース・ドレイン領域（Ｎ+ 型不
純物領域２１，２２）との間にそれぞれコンタクトを形
成している。さらに、以上の構造を覆うようにして、例
えばＳｉＮ膜（シリコン窒化膜）からなる表面保護膜２
８が形成されている。
【００３２】以上のような構成のＭＯＳＦＥＴの製造方
法を説明する。
【００３３】まず、図２に示したように、濃度１．５×
１０15ａｔｏｍｓ／ｃｍ3 程度のＰ型不純物を含み抵抗
率が１〜１０Ω・ｃｍのシリコン基板１１上に、ＬＯＣ
ＯＳ(Local Oxidation of Silicon)法を用いて素子分離
用のフィールド酸化膜１２をシリコン酸化膜（Ｓｉ
Ｏ2 ）によって形成する。膜厚は、例えば５０００〜８
０００Åとする。次に、素子活性領域のシリコン基板１
１上に、膜厚１００〜５００Åのシリコン酸化膜からな
るゲート酸化膜１３を例えば熱酸化法によって形成し、
その後、同図に示したように、Ｐ型不純物であるボロン
（Ｂ）をイオン注入して、シリコン基板１１の表面近傍
の浅い領域に（１〜３）×１０16ａｔｏｍｓ／ｃｍ3 の
低濃度のＰ- 型不純物領域１８を形成する。この場合、
ドーズ量（注入イオン量）は例えば１．０×１０12〜
１．０×１０13ｉｏｎｓ／ｃｍ2 とし、打ち込みエネル
ギーは１０〜３０ｋｅＶ程度とする。打ち込みは通常の
方法により基板と垂直に行う。
【００３４】次に、図３に示したように、ＣＶＤ（Chem
ical Vapor Deposition ）法により、Ｎ型不純物である
リンを１．０×１０20〜１．０×１０21ａｔｏｍｓ／ｃ
ｍ3の濃度で含むポリシリコン層を全面に１０００〜３
０００Å堆積させる。そして、リソグラフィ法によって
ポリシリコン層１４上にレジスト膜３０を形成した後パ
ターニングし、これをマスクとして異方性ドライエッチ
ング法を用いてゲート電極本体１４を形成する。
【００３５】次に、図４に示したように、再びイオン注
入法を用い、ゲート電極本体１４上のレジスト膜３０を
マスクとしてそれ以外の領域の素子活性領域にＰ型不純
物であるボロンをイオン注入し、チャネル領域の両端領
域となる高濃度のＰ+ 型不純物領域１９，２０を形成す
る。この場合の、ドーズ量は例えば１×１０11〜１×１
０12ｉｏｎｓ／ｃｍ2 程度とし、打ち込みエネルギーは
例えば３０〜５０ｋｅＶとする。打ち込みは通常の方法
により基板と垂直に行う。このため、注入イオンがゲー
ト電極本体１４の下側に大きく回り込むことがなく、ゲ
ート電極本体１４と自己整合的に不純物濃度（０．５〜
１．０）×１０17ａｔｏｍｓ／ｃｍ3 のＰ+ 型不純物領
域１９，２０が形成される。
【００３６】次に、図５に示したように、ゲート電極本
体１４の下部以外の領域（すなわち、Ｐ+ 型不純物領域
１９，２０の上部領域）のゲート酸化膜１３を除去した
後、再び熱酸化法等によってこれらの領域に膜厚５０〜
５００Åのゲート酸化膜３３，３４をシリコン酸化膜で
形成する。このとき、ゲート酸化膜３３，３４の膜厚
は、上記範囲内でゲート酸化膜１３よりも薄く設定す
る。これにより、Ｐ+ 型不純物領域１９，２０において
高くなったしきい電圧を下げ、電流駆動能力Ｉsdの低下
防止を図る。
【００３７】なお、本実施の形態では、イオン注入によ
ってＰ+ 型不純物領域１９，２０を形成した後ゲート酸
化膜３３，３４を形成しているが、逆に、ゲート酸化膜
３３，３４の形成後イオン注入によってＰ+ 型不純物領
域１９，２０を形成するようにしてもよい。
【００３８】次に、図６に示したように、ＣＶＤ法によ
り、Ｎ型不純物であるリンを１．０×１０20〜１．０×
１０21ａｔｏｍｓ／ｃｍ3 の濃度で含むポリシリコン層
３１を全面に１０００〜５０００Åの膜厚で堆積させた
のち、図７に示したように、ＲＩＥ（反応性イオンエッ
チング）等の異方性ドライエッチング法を用いてポリシ
リコン層３１をエッチングしてゲート側壁１５、１６を
形成する。このようにして、ゲート電極本体１４および
ゲート側壁１５、１６からなるゲート電極１７を形成す
ることができる。
【００３９】次に、図８に示したように、ゲート電極１
７と自己整合的に素子活性領域にＮ型不純物である砒素
をイオン注入し、ソース・ドレイン領域となる高濃度
（１．０×１０20〜１．０×１０21ａｔｏｍｓ／ｃ
ｍ3 ）のＮ+ 型不純物領域２１，２２を０．２〜０．３
μｍの深さになるように形成する。この場合のイオン注
入のドーズ量は、例えば１．０×１０15〜１〜１×１０
16ｉｏｎｓ／ｃｍ2 程度とし、打ち込みエネルギーは例
えば８０ｋｅＶ程度とする。打ち込みは通常の方法によ
り基板と垂直に行う。
【００４０】次に、図１に示したように、ＣＶＤ法によ
りＢＰＳＧ膜からなる層間絶縁膜２３を５０００〜１０
０００Å程度堆積させ、さらにこの層間絶縁膜２３にリ
ソグラフィ法およびドライエッチング法を用いてＮ+ 型
不純物領域２１，２２に達するコンタクト開口２６，２
７を形成する。次に、スパッタ法により、全面にアルミ
ニウム・シリコン合金からなる膜厚５０００〜１０００
０Å程度の金属配線層を形成したのち、これをリソグラ
フィ法およびドライエッチング法によりパターニングし
て、金属配線層１５を形成する。最後に、プラズマＣＶ
Ｄ法により全面にＳｉＮ膜（シリコン窒化膜）を１００
００Å程度堆積させて表面保護膜２８を形成する。これ
で、ＮＵＤＣ構造を有するＮＭＯＳＦＥＴの製造工程が
完了する。
【００４１】このように、本実施の形態では、ＮＵＤＣ
構造のうち、チャネル長方向の中央領域の低濃度領域
（Ｐ- 型不純物領域１８）は、しきい電圧ＶT の調整の
ため必要に応じてゲート電極本体１４の形成前に形成す
る一方、チャネル領域のうちソース・ドレイン領域に隣
接する高濃度領域（Ｐ+ 型不純物領域１９，２０）は、
ゲート電極本体１４を形成した後ゲート側壁１５、１６
を形成する前にゲート電極本体１４と自己整合的にイオ
ン注入により形成し、しかもこのイオン注入は基板に対
して垂直に行うようにしたので、注入されたイオンがチ
ャネル領域の中央領域付近まで回り込むことがない。し
たがって、素子の微細化に伴ってチャネル長を短くした
場合であっても、チャネル両端領域の高濃度領域が必要
以上に拡大してチャネル中央領域の低濃度不純物領域が
なくなってしまう、という事態は回避され、また、チャ
ネル長方向および深さ方向に所望の濃度プロファイルを
正確に実現することができる。
【００４２】また、ゲート電極１７の下側のゲート酸化
膜のうち、チャネル長方向の中央領域（ゲート酸化膜１
３）は厚く、両端領域（ゲート酸化膜３３，３４の一
部）は薄く形成するようにしたので、両端領域でしきい
電圧が高くなることによる電流駆動能力の低下を防止す
ることができる。
【００４３】以上実施の形態を挙げて本発明を説明した
が、本発明は上記実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記実施の形態においては、ゲート電極本体１４は、リン
を含むポリシリコン層のみで構成したが、ポリシリコン
層の上に金属シリサイド層（金属とシリコンとの合金
層）を積層したいわゆるポリサイド構造によって構成す
るようにしてもよい。
【００４４】また、本実施の形態では、ゲート電極本体
１４下部領域の低濃度のＰ- 型不純物領域１８は、ゲー
ト酸化膜１３の形成後にボロンをイオン注入して形成す
るようにしたが、この工程を省略して、Ｐ型不純物を含
むシリコン基板１１をそのまま低濃度不純物領域として
利用するようにしてもよい。
【００４５】また、本実施の形態ではＮ型ＭＯＳＦＥＴ
について説明したが、本発明の構造および製造方法をＰ
型ＭＯＳＦＥＴにも適用できるのはいうまでもない。こ
の場合には、シリコン基板１１はＮ型とし、Ｐ- 型不純
物領域１８およびＰ+ 型不純物領域１９，２０の代わり
にそれぞれＮ- 型不純物領域およびＮ+ 型不純物領域を
形成すると共に、Ｎ+ 型不純物領域２１，２２の代わり
にＰ+ 型不純物領域を形成することが必要である。
【００４６】さらに、本発明の構造および製造方法をＤ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
やＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）等の半導体記憶装置に適用することも可能である。
【００４７】
【発明の効果】以上説明したように請求項１記載の半導
体装置によれば、チャネル領域のキャリアの移動方向に
不均一な不純物濃度分布を有するいわゆるＮＵＤＣ構造
のＭＯＳトランジスタにおいて、その不純物濃度分布に
対応した厚さ分布を有するゲート絶縁膜を形成するよう
にしたので、ＭＯＳトランジスタの特性を必要なレベル
に調整することが可能となる。
【００４８】また、請求項２ないし請求項４のいずれか
１に記載の半導体装置、または請求項５ないし請求項７
のいずれか１に記載の半導体装置の製造方法によれば、
いわゆるＮＵＤＣ構造のＭＯＳトランジスタにおいて、
キャリアの移動方向におけるゲート絶縁膜の中央領域を
厚く両端領域を薄く形成するようにしたので、電流駆動
能力の低下を防止しつつ、ショートチャネル効果による
しきい電圧の低下防止が可能になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＮＵＤＣ構造を有
するＭＯＳトランジスタ装置の構成を表す縦断面図であ
る。
【図２】図１のＭＯＳトランジスタ装置の製造工程を説
明するための縦断面図である。
【図３】図２に続く製造工程を説明するための縦断面図
である。
【図４】図３に続く製造工程を説明するための縦断面図
である。
【図５】図４に続く製造工程を説明するための縦断面図
である。
【図６】図５に続く製造工程を説明するための縦断面図
である。
【図７】図６に続く製造工程を説明するための縦断面図
である。
【図８】図７に続く製造工程を説明するための縦断面図
である。
【図９】（ａ）は従来のＮＵＤＣ構造を有するＭＯＳト
ランジスタ装置の構造を表す縦断面図、（ｂ）はこのＮ
ＵＤＣ構造におけるチャネル領域のキャリア移動方向の
濃度プロファイルを表す図である。
【符号の説明】
１１ シリコン基板（半導体基板） １２ フィールド酸化膜 １３ ゲート酸化膜（第１のゲート絶縁膜） １４ ゲート電極本体 １５，１６ ゲート側壁 １７ ゲート電極 １８ Ｐ- 型不純物領域（第１の第１導電型不純物領
域） １９，２０ Ｐ+ 型不純物領域（第２の第１導電型不純
物領域） ２１，２２ Ｎ+ 型不純物領域（第２導電型不純物領
域） ２３ 層間絶縁膜 ２４ 金属配線層 ２８ 表面保護膜 ３０ レジスト膜 ３１ ポリシリコン層 ３３，３４ ゲート酸化膜（第２のゲート絶縁膜）

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
    ート電極を形成してなるＭＯＳ型半導体装置であって、 前記ゲート電極の形成領域における前記半導体基板の表
    面近傍に、キャリアの移動方向に不均一な不純物濃度分
    布を有するように形成されたチャネル領域と、 このチャネル領域の不純物濃度分布に対応してキャリア
    の移動方向に不均一な厚さ分布を有するように形成され
    たゲート絶縁膜とを備えたことを特徴とする半導体装
    置。
  2. 【請求項２】 前記チャネル領域は、キャリアの移動方
    向における中央領域の不純物濃度が低く、両端領域の不
    純物濃度が高く形成され、 前記ゲート絶縁膜は、キャリアの移動方向における中央
    領域が厚く、両端領域が薄く形成されていることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 前記ゲート電極は、導電性のゲート電極
    本体とゲート電極本体の側面に形成された導電性のゲー
    ト側壁とによって構成されていることを特徴とする請求
    項１記載の半導体装置。
  4. 【請求項４】 前記チャネル領域は、前記ゲート側壁の
    下部領域に形成された高濃度不純物領域と、前記ゲート
    電極本体の下部に形成された低濃度不純物領域とによっ
    て構成され、 前記ゲート絶縁膜は、前記高濃度不純物領域において薄
    く、低濃度不純物領域において厚く形成されていること
    を特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 第１導電型の半導体基板上にゲート絶縁
    膜を介してゲート電極を形成してなるＭＯＳ型半導体装
    置の製造方法であって、 前記半導体基板上に、所定の膜厚の第１のゲート絶縁膜
    を形成する工程と、 前記半導体基板の表面近傍領域に、所定の不純物濃度を
    有する第１の第１導電型不純物領域を形成する工程と、 前記第１のゲート絶縁膜上に導電性のゲート電極本体を
    選択的に形成する工程と、 ゲート電極本体形成領域以外の半導体基板の表面近傍領
    域に、前記第１の第１導電型不純物領域の不純物濃度と
    異なる濃度の第２の第１導電型不純物領域を、ゲート電
    極本体と自己整合的に形成する工程と、 前記第２の第１導電型不純物領域の形成後、ゲート電極
    本体形成領域以外の半導体基板上の第１のゲート絶縁膜
    を除去し、その同じ領域に第１のゲート絶縁膜と異なる
    膜厚の第２のゲート絶縁膜を形成する工程と、 前記ゲート電極本体の側面に導電性のゲート側壁を形成
    する工程と、 前記ゲート電極本体およびゲート側壁からなるゲート電
    極と自己整合的に、前記半導体基板に第２導電型の不純
    物をイオン注入し、ソース・ドレイン領域となる第２導
    電型不純物領域を形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  6. 【請求項６】 第１導電型の半導体基板上にゲート絶縁
    膜を介してゲート電極を形成してなるＭＯＳ型半導体装
    置の製造方法であって、 前記半導体基板上に、所定の膜厚の第１のゲート絶縁膜
    を形成する工程と、 前記半導体基板の表面近傍領域に、所定の不純物濃度を
    有する第１の第１導電型不純物領域を形成する工程と、 前記第１のゲート絶縁膜上に導電性のゲート電極本体を
    選択的に形成する工程と、 ゲート電極本体形成領域以外の半導体基板上の第１のゲ
    ート絶縁膜を除去後、その同じ領域に第１のゲート絶縁
    膜と異なる膜厚の第２のゲート絶縁膜を形成する工程
    と、 前記第２のゲート絶縁膜の形成後、ゲート電極本体形成
    領域以外の半導体基板の表面近傍領域に、前記第１の第
    １導電型不純物領域の不純物濃度と異なる濃度の第２の
    第１導電型不純物領域を、ゲート電極本体と自己整合的
    に形成する工程と、 前記ゲート電極本体の側面に導電性のゲート側壁を形成
    する工程と、 前記ゲート電極本体およびゲート側壁からなるゲート電
    極と自己整合的に、前記半導体基板に第２導電型の不純
    物をイオン注入し、ソース・ドレイン領域となる第２導
    電型不純物領域を形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
  7. 【請求項７】 前記第２の第１導電型不純物領域の不純
    物濃度を前記第１の第１導電型不純物領域の不純物濃度
    よりも高く形成し、 前記第２のゲート絶縁膜の膜厚を前記第１のゲート絶縁
    膜の膜厚よりも薄く形成するようにしたことを特徴とす
    る請求項５または請求項６記載の半導体装置の製造方
    法。
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