KR970011744B1 - 상보형 반도체장치 및 그 제조방법 - Google Patents

상보형 반도체장치 및 그 제조방법 Download PDF

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마쯔시다덴기산교 가부시기가이샤
모리시타 요이찌
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Abstract

없음.

Description

상보형 반도체장치 및 그 제조방법
제 1 도는 본 발명의 제1실시예에 있어서의 상보형 반도체장치의 단면도.
제 2 도는 본 발명의 제2실시예에 있어서의 상보형 반도체장치의 단면도.
제 3 도는 본 발명의 제3실시예에 있어서의 상보형 반도체장치의 단면도.
제 4 도는 본 발명의 제4실시예에 있어서의 상보형 반도체장치의 단면도.
제 5 도는 본 발명의 제5실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 6 도는 본 발명의 제6실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 7 도는 본 발명의 제7실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 8 도는 본 발명의 제8실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 9 도는 본 발명의 제1실시예에 있어서의 상보형 반도체장치의 불순물분포의 일례를 표시한 불순물분포 등고선도.
제 10 도는 본 발명의 제5실시예에 있어서의 상보형 반도체장치의 단면도의 일례를 표시한 TEM사진.
제 11 도는 본 발명의 제9실시예에 있어서의 상보형 반도체장치의 단면도.
제 12 도는 본 발명의 제10실시예에 있어서의 상보형 반도체장치의 단면도.
제 13 도는 본 발명의 제11실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 14 도는 본 발명의 제11실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 15 도는 본 발명의 제12실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도.
제 16 도는 종래예의 MOS형 반도체장치의 단면도.
제 17 도는 종래예의 MOS형 반도체장치의 단면도.
제 18 도는 종래예의 MOS형 반도체장치의 제조방법의 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1도전형 반도체기판(P형)2 : 게이트산화막
3 : 고농도소스·드레인확산층(n형)4 : 저농도소스·드레인확산층(n형)
5,5a,5b,21 : 게이트전극6,22 : L형 측벽
8,16 : 산화막7,17,44 : 질화막
23 : LOCOS분리24 : n형 고농도확산층
25 : P형 고농도확산층26 : n형 저농도확산층
27 : P형 저농도확산층28 : n웰
29 : P기판40 : 게이트절연막
41 : n형 게이트전극42 : P형 게이트전극
43 : 제1산화막45 : 제2산화막
46 : 레지스트47 : 제3산화막
48 : 절연막49 : 매입채널부 P형 저농도층
본 발명은 MOS형 반도체장치의 미세화를 간편화된 제조방법에 의해서 실현하고, 또한 고속이며 고신뢰성이고, 또한 저소비전력의 반도체집적회로에 관한 것이다.
초집적회로장치 소위 VLSI에 있어서 MOS형 반도체장치는 고집적화의 요청에서 하프미크론영역으로 미세화되고 있다. 이 미세화에 따라서 호트캐리어에 의한 전기특성 열화가 소자의 신뢰성상 심각한 문제가 되고 있다. 이 호트캐리어열화내성을 향상하고, 또한 구동능력을 향상한 MOS형 반도체장치로서, 게이트·드레인 오버랩 LDD 구조가 제안되고 있다. 예를 들면 I.E.E.E 1986 I.E.D.M. Technical Digest pp742~745에 T.Y. Hung 등에 의해서 ITLDD 구조, 또 I.E.E.E. Transaction on Electron Devices vol. 35, pp2088~2093에 R. Izawa 등에 의해서 GOLD 구조가 제안되고 있다. 또, 게이트·드레인기생용량을 저감시킨 구조로서 T형 게이트·드레인오버랩 LDD 구조가 제안되고 있다. 예를 들면 I.E.E.E. 1991 I.E.D.M. Technical Digest pp541~544에 K.Kurimoto 등에 의해서 TOPLDD 구조가 제안되고 있다.
게이트·드레인오버랩 LDD 구조의 MOS형 반도체장치를 제16도에 표시한다. 동 도면에 있어서, (32)는 게이트산화막, (33)은 고농도소스·드레인확산층(n+), (34)는 저농도확산층(n-), (35)는 게이트전극, (36)은 게이트측벽이다.
이 구조에서는, 고농도소스·드레인확산층(33)이 게이트산화막(32)을 개재해서 형성된 게이트전극(35)의 단부까지 확산하도록 형성하고, 저농도확산층(34)이 게이트산화막(32)을 개재해서 게이트전극과 완전히 오버랩하고 있다. 따라서 저농도확산층(34)내의 가로방향의 전계는 게이트전극에 인가된 전위에 의해서 충분히 완화되고, 호트캐리어의 발생률이 감소한다. 또 저농도확산층(34)내의 캐리어는 완전히 게이트전극에 의해서 제어되고, 저농도확산층(34)의 소스저항은 저감하고, 소자의 구동능력이 향상하고 있다.
또, TOPLDD 구조의 MOS형 반도체장치를 제17도에 표시한다. 동도면에 있어서, (32)는 게이트산화막, (33)은 고농도소스·드레인확산층(n+),(34)는 저농도확산층(n-),(35)는 게이트전극, (36)은 게이트측벽이다.
이 구조에서는 게이트전극(35)이 아래로 볼록한 형상을 가지고, 고농도소스·드레인확산층(33)이 게이트산화막(32)을 개재해서 형성된 게이트전극(35)이 단부까지 확산하도록 형성되고, 저농도확산층(34)이 게이트산화막(32)을 개재해서 게이트전극(35)의 볼록부 끝까지 확산하도록 형성되어 있다. 따라서, 저농도확산층(34)내의 가로방향의 전계는 게이트전극에 인가된 전위에 의해서 충분히 완화되고, 호트캐리어의 발생률이 감소한다. 또 저농도확산층(34)내의 캐리어는 완전히 게이트전극에 의해서 제어되고, 저농도확산층(34)의 소스저항은 저감하고, 소자의 구동능력이 향상하고 있다. 또 저농도확산층위에 두꺼운 게이트산화막을 가짐으로써 게이트·드레인간 기생용량을 억제할 수 있다.
그러나, 이들의 구조에서는 하프미크론영역 이하의 MOS형 반도체장치로서 충분하지 않다. 그러한 것도 제16도와 제17도에 표시한 구조에서는 이하의 중대한 문제점이 있다.
① 게이트전극(35)이 저농도확산층(34)과 게이트산화막(32)을 개재해서 완전히 오버랩하고 있으므로, 실효채널길이는,
Leff < Lg-2×LLdd
가 된다. 여기서 Lg는 게이트길이, LLdd는 저농도확산층(34)의 폭이다. 저농도확산층(34)의 폭 LLdd는 적어도 0.1㎛는 필요하므로, 게이트·드레인오버랩 LDD 구조의 실효채널길이는 게이트길이보다 0.2㎛는 짧게 된다. 따라서 하프미크론영역 이하의 MOS 반도체장치에 대해서는 실효채널길이가 0.3㎛ 이하가 되고, 단채널효과에 의한 소자의 초기특성열화가 종래의 LDD 구조에 비해서 현저하게 된다.
② 게이트전극(35)이 저농도확산층(34)과 게이트산화막(32)을 개재해서 완전히 오버랩하고 있으므로 구동능력은 개선되나 게이트·드레인오버랩용량이 증대하고, 소자의 회로특성을 현저하게 열화시킨다.
③ 게이트산화막(32)이 10nm 이하가 되면 게이트전압에 유인하는 밴드간 터널 전류가 새로운 누설전류의 문제가 된다.
④ 저농도확산층과 고농도확산층을 형성하기 위하여 2회의 마스크공정을 필요로 한다. P-MOSFET의 형성공정도 고려하면 4회나 필요하다.
⑤ 게이트전극(35)이 아래로 볼록한 형상을 가지므로 호트캐리어 내성이 뛰어난 P형 MOS형 반도체장치도 TOPLDD 구조를 가지지 않으면 안되고, 그 때문에 단채널내성을 더욱 악화시키고 있었다.
이상의 점에서 ITLDD 구조 및 TOPLDD 구조는, 하프미크론영역 이하의 MOS형 반도체장치에 적용하는 것은 그 소자특성상 곤란한 동시에, CMOS 제조공정 전체는 점점 더 복잡화한다.
한편, 종래의 LDD 구조의 MOS형 반도체장치의 제조방법의 문제점을 제18도를 참조하면서 설명한다. 제18도(a)에 표시한 바와 같이, 게이트전극(35)을 마스크로 해서 제2도전형불순물, 예를 들면, 인이온을 반도체기판표면에 이온주입하고, 저농도의 소스·드레인확산층(34)을 형성한다. 그후 제18도(b)에 표시한 바와 같이, 산화막(36)을 200~250nm 정도 퇴적한다. 그후, 이방성건식에칭에 의해 상기 산화막을 게이트전극측부에만 남겨둔다. 그러나, 게이트전극측부에 남겨두는 산화막(36)의 폭은 건식에칭의 조건에 매우 좌우되므로 정밀도 좋게 형성하는 것은 곤란하다. 그 때문에, 제18도(c)에 표시한 바와 같이 게이트전극측부의 산화막(36)의 폭을 두껍게 남겨둔 경우, 제2도전형 불순물, 예를 들면, 비소이온주입에 의해서 형성된 소스·드레인확산층(33)은 게이트전극(35)의 하부에 달하도록 확산시키지 않고 오프셋상태가 된다.
그 경우
① 오버랩 LDD 구조보다도 단채널효과는 개선되나 호트캐리어내성은 나빠진다.
② 게이트·드레인오버랩용량은 개선되나, 구동능력은 저감한다.
③ 저농도확산층과 고농도확산층을 형성하기 위하여 2회의 마스크공정을 필요로 한다. P-MOSFET의 형성공정도 생각하면 4회나 필요하다.
그래서, 본 발명에서는, 단채널효과에 강하고, 고속이며 고신뢰성의 상보형 반도체장치 및 그 제조방법을 제공한다.
본 발명 제1발명의 상보형 반도체장치는, 제1도전형의 반도체기판의 일주요면에 게이트산화막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 측부에 형성된 L형 측벽과, 상기 L형 측벽하부의 상기 반도체기판내의 접합깊이가 상기 L형 측벽의 바깥쪽의 상기 반도체기판내의 접합깊이보다도 얕게 형성되고, 또한 상기 게이트전극 단부까지 확산하도록 형성된 제2도전형의 제1소스·드레인확산층과, 상기 소스·드레인확산층 및 상기 반도체기판의 일주요면에 접촉하고, 또한 상기 L형 측벽하부의 상기 반도체기판내에 형성된 상기 제1소스·드레인확산층의 접합깊이와 동등하거나 그보다도 얕게 형성된 제2도전형의 저농도확산층으로 구성되는 제2소스·드레인확산층을 구비한 것을 특징으로 한다.
또 본 발명 제2발명의 상보형 반도체장치는 게이트전극이 아래로 볼록한 구조를 가지고 상기 게이트전극볼록부의 단부가 게이트산화막을 개재해서 제1도전형의 반도체기판의 일주요면에 형성된 저농도이고 제2도전형인 소스·드레인확산층에 달하는 것을 특징으로 한다.
또, 본 발명 제3발명의 상보형 반도체장치는, 제1도전형의 반도체기판의 일주요면에 게이트산화막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 측부에 형성된 L형 측벽과, 상기 게이트산화막을 개재해서 상기 게이트전극 단부에 달하는 제2도전형이고 저농도인 제1소스·드레인확산층과, 상기 게이트산화막을 개재해서 상기 L형 측벽의 바깥쪽의 단부에 달하는 제2도전형이며 고농도이고, 또한 접합깊이가 상기 제1소스·드레인확산층보다도 얕은 제2소스·드레인확산층을 구비한 것을 특징으로 한다.
또 본 발명 제4발명의 상보형 반도체장치는, 게이트전극이 아래로 볼록한 구조를 가지고 상기 게이트전극볼록부의 단부가 게이트산화막을 개재해서 제1도전형의 반도체기판의 일주요면에 형성된 저농도 제2도전형 소스·드레인확산층에 달하는 것을 특징으로 한다.
또 본 발명 제5발명의 상보형 반도체장치는 제1도전형 반도체기판위에 제1절연막 게이트전극이 되는 도전성막을 순차 퇴적하여 다층막을 형성하는 공정과, 상기 다층막의 소정의 위치를 사진석판 및 이방성에칭에 의해 상기 제1절연막이 노출할 때까지 에칭하는 공정과, 상기 반도체기판 및 게이트전극위에 제2절연막과, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 이방성에칭에 의해 상기 제2절연막 및 제3절연막을 상기 게이트전극의 측면에 남겨두는 공정과, 상기 제3절연막을 선택성 에칭에 의해 제거되고 L형의 상기 제2절연막을 형성하는 공정과, 상기 게이트전극을 마스크로하고 상기 제2절연막의 바닥부를 투과해서 제2도전형의 저농도확산층을 형성하는 제1이온주입공정과, 상기 제1이온주입공정과 연속해서 상기 제2절연막의 바닥부를 투과해서 제2도전형의 고농도확산층을 형성하는 제2이온주입공정을 구비한 것을 특징으로 한다.
또, 본 발명 제6발명의 상보형 반도체장치의 제조방법은, 이방성에칭에 의해 제2절연막 및 제3절연막을 게이트전극측면에 남겨두는 공정후, 상기 게이트전극측면의 상기 제3절연막에 의해 상기 게이트전극측면의 산화를 방지하면서 상기 제1도전형 반도체기판상의 상기 제1절연막위의 상기 게이트절연막단부를 산화시키는 공정을 특징으로 한다.
또, 본 발명 제7발명의 상보형 반도체장치의 제조방법은, 제1도전형 반도체기판위에 제1절연막, 게이트전극이 되는 도전성막을 순차 퇴적하여 다층막을 형성하는 공정과, 상기 다층막의 소정의 위치를 사진석판 및 이방성에칭에 의해 상기 제1절연막이 노출할 때까지 에칭하는 공정과, 상기 반도체기판 및 게이트전극위에 제2절연막과, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 이방성에칭에 의해 상기 제2절연막 및 제3절연막을 상기 게이트전극의 측면에 남겨두는 공정과 상기 제3절연막을 선택성 에칭에 의해 제거하고 L형의 상기 제2절연막을 형성하는 공정과, 상기 제3절연막을 선택성 에칭에 의해 제거하고 제2절연막을 L형으로 형성하는 공정과, 저에너지이온주입에 의해 접합깊이가 얕고, 또한 상기 L형의 제2절연막의 단부에 달하도록 제2도전형 소스·드레인확산층을 형성하는 제1이온주입공정과, 상기 제1이온주입공정과 연속해서 상기 게이트전극과 상기 L형의 제2절연막을 마스크로해서, 상기 L형의 제2절연막의 바깥쪽의 단부에 달하는 제2도전형의 고농도확산층을 형성하는 이온주입공정을 구비한 것을 특징으로 한다.
또, 본 발명 제8발명의 상보형 반도체장치의 제조방법은, 이방성에칭에 의해 제2절연막 및 제3절연막을 게이트전극측면에 남겨두는 공정후, 상기 게이트전극측면의 상기 제3절연막에 의해 상기 게이트전극측면의 산화를 방지하면서 상기 제1도전형 반도체기판상의 상기 제1절연막위의 상기 게이트절연막 단부를 산화시키는 공정을 특징으로 한다.
또, 본 발명 제9발명의 상보형 반도체장치는, 제1도전형의 반도체기판의 일주요면에 소자분리영역에 의해서 분리된 복수의 섬영역과, 특정한 상기 섬영역에 제2도전형의 웰영역을 가지고, 상기 제1도전형의 반도체기판위와 상기 제2도전형의 웰영역에 게이트산화막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 측부에 형성된 L형의 측벽과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역내에 상기 게이트전극 근처에 형성된 고농도 소스·드레인확산층이 상기 제1도전형 반도체기판위일 경우에는 제2도전형이고, 상기 제2도전형 웰영역내일 경우에는 제1도전형 소스·드레인확산층을 가지고, 상기 고농도 소스·드레인확산층의 접합깊이가 상기 L형 측벽하부에서 상기 L형 측벽하부 이외의 접합깊이보다도 얕게 형성되고, 또한 상기 제1도전형의 반도체기판상의 상기 게이트산화막을 개재해서 상기 게이트전극 단부에 포개지도록 상기 게이트전극 양쪽에 형성된 제2도전형 저농도확산층과, 상기 제2도전형 저농도확산층위에 상기 게이트산화막 중앙부보다 두꺼운 게이트산화막을 가지고, 또한 상기 제2도전형 웰영역위의 상기 게이트산화막이 균일한 두께를 가지는 것을 특징으로 한다.
또 본 발명 제10발명의 상보형 반도체장치는, 고농도 소스·드레인확산층이 게이트전극 단부에 달하는 것을 특징으로 한다.
또, 본 발명 제11발명의 상보형 반도체장치는, 제2도전형 웰영역위에 형성된 상보형 반도체장치가 게이트전극 아래, 게이트절연막을 개재해서 상기 제2도전형 웰영역위에 제1도전형 채널영역을 가진 매입형 채널구조를 가지고, 상기 제2도전형 웰위에 고농도 소스·드레인확산층에 접하도록 형성된 저농도확산층이 게이트전극에 상기 게이트절연막을 개재해서 상기 게이트전극과 접하는 것을 특징으로 한다.
또, 본 발명 제12발명의 상보형 반도체장치는, 제2도전형 웰영역위에 형성된 상보형 반도체장치가 제1도전형 게이트전극을 가지고, 상기 제2도전형 웰영역내의 제1도전형의 고농도 소스·드레인확산층이 게이트전극 단부에 달하는 것을 특징으로 한다.
또, 본 발명 제13발명의 상보형 반도체장치의 제조방법은, 제1도전형 반도체기판위에 제2도전형 웰영역내에 제1절연막을 형성하는 공정과, 게이트전극이 되는 도전성막을 퇴적하는 공정과, 상기 제1절연막과 상기 게이트전극이 되는 도전성막으로 이루어진 다층막이 소정위치를 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 제1절연막과 상기 제2도전형 웰영역이 노출할 때까지 에칭하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위 및 상기 게이트전극위에 제2절연막, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 상기 제2도전형 웰영역내의 상기 다층막을 덮고 상기 제2절연막과 제3절연막위에 포토레지스트를 퇴적하는 공정과, 상기 제2절연막, 제3절연막을 에칭하는 일없이 상기 제1도전형 반도체기판위와 상기 제1도전형 반도체기판위에 형성된 상기 게이트전극위의 상기 제2절연막 및 제3절연막을, 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 게이트전극의 측면에 남겨두는 공정과, 상기 제3절연막에 의해, 상기 제2도전형 웰영역내의 상기 게이트전극과 상기 제1도전형 반도체기판위에 만들어진 상기 게이트전극측면의 산화를 방지하면서 상기 제1도전형 반도체기판위의 상기 게이트전극 단부를 산화시키고 상기 게이트전극 단부에 두꺼운 게이트절연막을 형성하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위의 상기 게이트전극측면에, 수직방향에 강한 이방성에칭에 의해 상기 제3절연막을 남겨두는 공정과, 상기 제3절연막만을 에칭함으로써 상기 게이트전극측면에 상기 제2절연막으로 이루어진 L형 측벽을 형성하는 공정을 가진 것을 특징으로 한다.
또, 본 발명 제14발명의 상보형 반도체장치의 제조방법은, 제2도전형 웰영역위에 선택적으로 형성된 이온주입마스크와 제1도전형 반도체기판위의 게이트전극을 마스크로해서 상기 제1도전형 반도체기판위에 이온주입에 의해 L형 측벽 아래에 얕은 접합을 가지도록 제2도전형 고농도 소스·드레인확산층을 형성하고, 상기 이온주입공정과 연속해서 이온주입에 의해 상기 게이트전극 단부에 만들어진 두꺼운 게이트절연막 아래에 제2도전형 저농도확산층을 형성하는 공정과, 상기 제1도전형 반도체기판위에 선택적으로 형성된 이온주입마스크와 상기 제2도전형 웰영역위의 상기 게이트전극을 마스크로해서 상기 제2도전형 웰영역위에 이온주입에 의해 상기 L형 측벽 아래에 얕은 접합을 가지도록 제1도전형 고농도 소스·드레인확산층을 형성하는 공정을 가진 것을 특징으로 한다.
또, 본 발명 제15발명의 상보형 반도체장치의 제조방법은, 제1도전형 반도체기판위에 선택적으로 형성된 이온주입마스크와 상기 제2도전형 웰영역위의 상기 게이트전극을 마스크로해서 상기 제2도전형 웰영역위에 이온주입에 의해 상기 L형 측벽 아래에 얕은 접합을 가지고 또한 게이트전극 단부에 달하도록 제1도전형 고농도 소스·드레인확산층을 형성하는 공정을 가진 것을 특징으로 한다.
또, 본 발명 제16발명의 상보형 반도체장치의 제조방법은, 제1도전형 반도체기판위와 제2도전형 웰영역내에 제1절연막을 형성하는 공정과, 게이트전극 재료를 퇴적하는 공정과, 상기 제1절연막과 상기 게이트전극이 되는 도전성막으로 이루어진 다층막의 소정위치를 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 제1절연막 및 상기 제2도전형 웰영역이 노출할 때까지 에칭하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위 및 상기 게이트전극 재료위에 제2절연막, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 상기 제2도전형 웰영역내의 상기 다층막을 덮고 상기 제2절연막과 제3절연막위에 포토레지스트를 퇴적하는 공정과, 상기 제2절연막, 제3절연막을 에칭하는 일없이 상기 제1도전형 반도체기판위와 상기 제1도전형 반도체기판위에 형성된 상기 게이트전극 재료위의 상기 제2절연막 및 제3절연막을, 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 게이트전극 재료의 측면에 남겨두는 공정과, 상기 제3절연막에 의해, 상기 제2도전형 웰영역내의 상기 게이트전극과 상기 제1도전형 반도체기판위에 만들어진 상기 게이트전극 재료 측면의 산화를 방지하면서 상기 제1도전형 반도체기판위의 상기 게이트전극 재료 단부를 산화시키고 상기 게이트전극 재료 단부에 상기 제1도전형 반도체기판위에 두꺼운 게이트절연막을 형성하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위의 상기 게이트전극 재료 측면에, 수직방향에 강한 이방성에칭에 의해 상기 제3절연막을 남겨두는 공정과, 상기 제3절연막만을 에칭함으로써 상기 게이트전극 재료 측면에 상기 제2절연막으로 이루어진 L형 측벽을 형성하는 공정과, 상기 제2도전형 웰영역위에 선택적으로 형성된 이온주입마스크에 의해 상기 제1도전형 반도체기판위에 L형 측벽 아래에 얕은 접합을 가지도록 제2도전형 고농도 소스·드레인확산층과 제2도전형 게이트전극을 이온주입에 의해 형성하고, 상기 이온주입공정과 연속해서 이온주입에 의해 상기 제2도전형 게이트전극 단부에 만들어진 두꺼운 게이트절연막 아래에 제2도전형 저농도확산층을 형성하는 공정과, 상기 제1도전형 반도체기판위에 선택적으로 형성된 이온주입마스크에 의해 상기 제2도전형 웰영역위에 상기 L형 측벽 아래에 얕은 접합을 가지도록 제1도전형 고농도 소스·드레인확산층과 상기 제1도전형 게이트전극을 이온주입에 의해 형성하고, 상기 이온주입공정과 연속해서 이온주입에 의해 상기 제2도전형 웰영역위에 상기 제1도전형 고농도 소스·드레인확산층에 접하고 상기 제1도전형 게이트전극 단부에 달하도록 제1도전형 저농도확산층을 형성하는 공정을 가진 것을 특징으로 한다.
이상과 같이 구성된 본 발명의 상보형 반도체장치는, 게이트전극측부의 L형 측벽 하부의 소스·드레인확산층의 접합깊이가 상기 L형 측벽의 바깥쪽의 접합깊이보다도 얕게 형성되고, 또한, 제2도전형의 저농도 소스·드레인확산층의 접합깊이가 L형 측벽 하부의 소스·드레인확산층의 접합깊이와 동등하거나 그보다도 얕게 형성되어 있으므로써, 종래의 오버랩 LDD 구조보다도 소스·드레인확산층으로부터의 퍼텐셜의 채널방향으로의 확대를 효과적으로 억제하고, 하프미크론영역 이하의 미세화에 문제가 되는 초기특성의 임계치 전위의 열화(Vt저하)를 억제하고 있다.
또, 고농도 소스·드레인확산층이 게이트산화막을 개재해서 게이트전극 단부까지 확산하도록 형성하고, 또한, 제2도전형의 저농도확산층이 완전히 게이트전극과 오버랩하도록 형성되어 있으므로써, 오버랩 LDD 구조와 마찬가지로 저농도확산층내의 가로방향의 전계는 게이트전극에 인가된 전위에 의해서 충분히 완화된다. 또 L형 측벽을 통해서 이온주입된 고농도의 소스·드레인확산층은 L형 측벽 바로 아래서는 1019cm-3정도로 저하하므로 가로방향 전계는 더욱 완화되고 오버랩량을 감소시킬 수 있다. 또 게이트전극의 바깥쪽의 산화막내에 트랩된 전자나 발생한 계면준위는 고농도확산층이기 때문에 소자특성의 열화를 가속하는 일은 없다. 이에 의해서, 호트크래어의 발생률이 감소한다. 또, 저농도확산층내의 캐리어는 완전히 게이트전극에 의해서 제어되고, 저농도확산층내의 소스저항은 저감하고, 소자의 구동능력이 향상한다.
또, 본 발명의 상보형 반도체장치는, 게이트전극이 아래로 볼록한 구조를 가지고 게이트전극 볼록부의 단부가 게이트산화막을 개재해서 저농도 제2도전형 확산층에 달하도록 형성되어 있으므로써, 오버랩부의 게이트산화막이 채널부보다도 두껍게 되고, 게이트·드레인오버랩량이 감소하고, 소자의 회로특성을 개선하고 있다. 또, 게이트전압 유인의 밴드간 터널전류를 감소시킨다.
또, 본 발명의 상보형 반도체장치의 제조방법은, 제3절연막을 선택성 에칭에 의해 제거하고 L형의 제2절연막을 형성하는 공정과, 게이트전극을 마스크로 하고 상기 제2절연막의 바닥부를 투과해서 제2도전형의 고농도 소스·드레인확산층을 형성하는 이온주입공정을 가짐으로써, 1회의 이온주입공정에 의해서 효과적으로 상기 상보형 반도체장치의 고농도 소스·드레인확산층을 형성할 수 있다. 또 고농도 소스·드레인확산층과 게이트전극의 오버랩량을 확실히 제어할 수 있다.
또 이 이온주입공정과 연속해서 L형 측벽을 투과시켜 제2도전형의 저농도확산층을 이온주입에 의해 형성함으로써, 1회의 마스킹공정으로 고농도 소스·드레인확산층과 저농도 소스·드레인확산층을 형성할 수 있다.
또, 본 발명의 상보형 반도체장치의 제조방법은, 산화공정에 의해, 게이트전극측부를 산화시키는 일없이 효과적으로, 게이트산화막 단부를 두껍게 하고, 상기 상보형 반도체장치를 형성할 수 있다.
또, 본 발명의 상보형 반도체장치는, 제2도전형의 웰위의 게이트절연막이 균일한 막두께를 가짐으로써 제1도전형의 저농도확산층과 게이트전극의 포갬을 최소로 할 수 있고 기생저항을 증가시키는 일없이, 게이트길이에 대해서 최대의 실효채널길이를 설정할 수 있다.
또, 본 발명의 상보형 반도체장치의 제조방법은, 산화종을 통과하기 어려운 제3절연막을 제2도전형의 웰위와 제1도전형 반도체기판위의 게이트전극측면에 남겨두는 공정과 산화공정에 의해, 게이트전극측면과 제2도전형의 웰위의 게이트전극 단부를 산화하는 일없이, 제1도전형 반도체기판위의 게이트전극 단부의 게이트절연막을 두껍게 형성할 수 있다.
[실시예 1]
이하 본 발명의 제1실시예의 상보형 반도체장치 및 그 제조방법에 대해서, 도면을 참조하면서 설명한다.
제1도는 본 발명의 제1실시예에 있어서의 상보형 반도체장치의 단면도이다.
제1도에 있어서 (1)은 제1도전형 반도체기판(P형), (2)는 게이트산화막, (3)은 제2도전형 고농도 소스·드레인확산층(n+), (4)는 제 2 도전형 저농도확산층(n-), (5)는 게이트전극, (6)은 L형의 절연막 측벽이다.
제1도에서 특징적인 점의 하나는, L형 측벽(6) 하부의 고농도 소스·드레인확산층(3)의 접합깊이 D1가, L형 측벽(6)의 바깥쪽의 고농도 소스·드레인확산층(3)의 접합깊이 D2 보다도 얕게 형성되고, 또한 저농도 소스·드레인확산층(4)의 접합깊이 D3이 L형 측벽(6) 하부의 소스·드레인확산층(3)의 접합깊이 D1과 동등하거나 그 보다도 얕게 형성되어 있는 것이다. 이 때문에, 종래의 오버랩 LDD 구조보다도 소스·드레인확산층으로부터의 퍼텐셜의 채널방향으로의 확대가 효과적으로 억제되고, 하프미크론영역 이하의 미세화에 문제가 되는 MOSFET 특유의 Vt의 저하가 효과적으로 억제된다.
또, 소스·드레인확산층(3)이 게이트산화막(2)을 개재해서 게이트전극(5)의 단부까지 확산하고, 저농도확산층(4)이 게이트산화막(2)을 개재해서 완전히 게이트전극(5)과 오버랩하고 있다. 이 때문에 오버랩 LDD 구조와 마찬가지로 저농도 소스·드레인확산층(4)내의 가로방향의 전계는 게이트전극에 인가된 전위에 의해서 충분히 완화된다. 또 L형 측벽을 통해서 이온주입된 고농도의 소스·드레인확산층은 L형 측벽 바로 아래서는 1019cm-3정도로 저하하고 또 가로방향 전계는 완화되고 오버랩량을 감소시킬 수 있다. 또 게이트전극의 바깥쪽의 산화막내에 트랩된 전자나 발생한 계면준위는 고농도확산층이므로 소자 특성의 열화를 가속하는 일은 없다. 이에 의해서 호트캐리어의 발생률이 감소한다. 또 저농도확산층(4)내의 캐리어는 완전히 게이트전극에 의해서 제어되고, 저농도확산층(4)의 소스저항은 저감하고, 소자의 구동능력이 향상한다.
제9도는 본 발명의 제1실시예의 상보형 반도체장치의 시뮬레이션 결과의 불순물 분포등고선도이다.
제9도에서는 게이트측부의 폭이 50nm이고, 반도체기판에 접하는 부분의 길이가 150nm이고, 두께가 40nm의 L형 측벽을 투과해서, 비소이온을 주입에너지가 80KeV, 주입도스량이 6E15cm-2에서 이온주입하고, 고농도 소스·드레인확산층을 형성했다. 또 연속해서 인이온을 주입에너지가 60KeV, 주입도스량 4E13cm-2에서 이온주입하고 저농도 소스·드레인확산층을 형성했다. 제9도로부터 알 수 있는 바와 같이, L형 측벽 하부의 고농도 소스·드레인확산층을 접합깊이는, L형 측벽의 바깥쪽의 고농도 소스·드레인확산층의 접합깊이보다도 얕게 형성되고, L형 측벽 바로 아래서는 농도가 1019cm-3정도로 저하하고 있다. 또 게이트전극 하부의 저농도 소스·드레인확산층의 접합깊이는 L형 측벽 하부의 고농도 소스·드레인확산층을 접합깊이와 동일 정도로 형성되어 있다.
[실시예 2]
이하 본 발명의 제2실시예의 상보형 반도체장치에 대해서, 도면을 참조하면서 설명한다.
제2도는 본 발명의 제2실시예에 있어서의 상보형 반도체장치의 단면도를 표시한 것이다. 제2도에 있어서, (1)은 제1도전형 반도체기판(P형), (2)는 게이트산화막, (3)은 제2도전형 고농도 소스·드레인확산층(n+), (4)는 제2도전형 저농도확산층(n-), (5b)는 아래로 볼록한 구조를 가진 게이트전극, (6)은 L형의 절연막 측벽이다.
제2도에서 특징적인 점의 하나는, 게이트전극(5b)이 아래로 볼록한 구조를 가지고 있는 점이다. 그 때문에, 게이트산화막(2)의 두께는 게이트전극 단부에서 두껍게 되어 있다. 또 게이트전극(5b)의 볼록부의 단부가 게이트산화막(2)을 개재해서 저농도확산층(4)에 달하고 있다. 이 때문에, 저농도확산층(4)의 게이트전극(5b)의 사이의 산화막(2)은 채널상부의 산화막보다도 두껍게 되고 게이트·드레인오버랩용량은, 종래의 게이트·드레인오버랩 LDD 구조의 오버랩용량보다도 작게 된다.
따라서 회로속도를 향상하고 고속의 반도체회로를 실현할 수 있다. 또, 게이트전압에 유인하는 밴드간터널전류를 저감할 수 있다. 또한 제1실시예와 마찬가지로, 단채널효과에 강하고 호트캐리어 열화내성이 강한 고신뢰성의 반도체장치를 얻는다.
[실시예 3]
이하 본 발명의 제3실시예의 상보형 반도체장치에 대해서, 도면을 참조하면서 설명한다.
제3도는 본 발명의 제3실시예에 있어서의 상보형 반도체장치의 단면도를 표시한 것이다. 제3도에 있어서 (1)은 제1도전형 반도체기판(P형), (2)는 게이트산화막, (3)은 제2도전형 고농도 소스·드레인확산층(n+), (4)는 제2도전형 저농도확산층(n-), (5)는 게이트전극, (6)은 L형의 절연막 측벽이다.
제3도에서 특징적인 점의 하나는, 제2도전형의 저농도확산층(4)이 게이트산화막(2)을 개재해서 게이트전극(5)의 단부에 달하도록 형성되어 있는 점이다. 이 때문에, 본 실시예의 상보형 반도체장치의 실효채널길이는, 게이트전극(5)의 길이와 대략 동등하게 된다. 또 제2도전형의 고농도 소스·드레인확산층(3)의 접합깊이가 저농도확산층(4)의 접합깊이보다도 얕게 형성되고, 또한 L형 게이트측벽(6)의 단부에 달하도록 형성되어 있으므로, 소스·드레인확산층으로부터의 퍼텐셜의 채널방향으로의 확대를 효과적으로 억제하고, 하프미크론영역 이하의 미세화에 문제가 되는 초기특성의 임계치의 열화(Vt저하)를 억제하고 있다.
[실시예 4]
이하 본 발명의 제4실시예의 상보형 반도체장치에 대해서, 도면을 참조하면서 설명한다.
제4도는 본 발명의 제4실시예에 있어서의 상보형 반도체장치의 단면도를 표시한 것이다. 제4도에 있어서 (1)은 제1도전형 반도체기판(P형), (2)는 게이트산화막, (3)은 제2도전형 고농도 소스·드레인확산층(n+), (4)는 제2도전형 저농도확산층(n-), (5b)는 아래로 볼록한 구조를 가진 게이트전극, (6)은 L형의 절연막 측벽이다.
제4도에서 특징적인 점의 하나는, 게이트전극(5b)이 아래로 볼록한 구조를 가지고 있는 점이다. 그 때문에, 게이트산화막(2)의 두께는 게이트전극 단부에서 두껍게 되어 있다. 또 게이트전극(5b)의 볼록부의 단부가 게이트산화막(2)을 개재해서 저농도확산층(4)에 달하고 있다. 이 때문에 저농도확산층(4)과 게이트전극(5b)의 사이의 산화막(2)은 채널상부의 산화막보다도 두껍게 되고 게이트·드레인오버랩용량은, 종래의 게이트·드레인오버랩 LDD 구조의 오버랩용량보다도 작게 된다. 따라서 회로속도를 향상하고 고속의 반도체회로를 실현할 수 있다. 또, 게이트전압에 유인하는 밴드간 터널전류를 저감할 수 있다. 또한 제3실시예와 마찬가지로, 단채널효과에 강하고 하프미크론영역 이하의 미세화에 적합한 반도체장치를 얻는다.
[실시예 5]
제5도(a)-(c)는 본 발명의 제1발명의 상보형 반도체장치의 제조방법의 실시예의 공정단면도이다. 제5도(a)에 있어서, 반도체기판(1)(P형)의 일주요면에 게이트산화막(2)을 개재해서 게이트전극(5)을 형성한 후, 산화막(16)을 40nm 정도 퇴적한다. 또 산소를 투과시키지 않는 절연막, 예를 들면, 질화막(17)을 100nm 정도 퇴적한다. 다음에 제5도(b)에 있어서 이방성건식에칭에 의해 산화막(16)과 질화막(17)을 게이트전극(5)의 측면에 남겨둔다. 다음에 선택성 에칭, 예를 들면, 열인산용액의 에칭에 의해 질화막(17)을 완전히 제거하고, L형의 측벽(16)을 형성한다. 이때, 종래의 이방성건식에칭이 아니라 선택성 에칭에 의해 질화막(17)을 제거하므로, 산화막(16)은 거의 에칭되지 않고 L형의 측벽이 정밀도 좋게 게이트전극(5)의 측벽에 형성된다. 제5도(c)에 표시한 바와 같이, 이 L형 측벽(6)을 투과해서 제2도전형의 불순물, 예를 들면 비소이온을 주입에너지 80KeV, 주입도스량 6E15cm-2정도 이온주입하고, 고농도 소스·드레인확산층(3)을 형성한다.
이때, L형의 측벽(6)을 투과해서 고농도 소스·드레인확산층(3)을 형성하므로, L형 측벽(6) 하부의 소스·드레인확산층(3)의 접합깊이는 L형 측벽(6)의 바깥쪽의 접합깊이보다도 얕게 형성된다. 또 L형 측벽(6)의 폭이 정밀도 좋게 형성되어 있으므로 소스·드레인확산층(3)은 게이트전극(5) 단부까지 달하도록 확산한다.
상기 비소이온주입과 연속해서, 제2도전형의 불순물, 예를 들면 인이온을 주입에너지 70KeV, 주입도스량 4E13cm-2정도에서 45°의 각도로 이온주입하여 저농도확산층(4)을 형성한다. 이때, L형 측벽(6)을 투과해서 대앙각으로 이온주입하므로 저농도확산층(4)의 접합깊이는 L형 측벽(6) 하부의 소스·드레인확산층(3)의 접합깊이와 동등하거나 그 보다도 얕게 형성된다.
제9도는 본 발명의 제1실시예의 상보형 반도체장치의 시뮬레이션 결과의 불순물 분포등고선도이다.
제9도에서는, L형 측벽을 투과해서, 비소이온을 주입에너지가 80KeV, 주입도스량이 6E15cm-2에서 이온주입하고, 고농도 소스·드레인확산층을 형성했다. 또 연속해서 인이온을 주입에너지가 60KeV, 주입도스량 4E13cm-2에서 이온주입하고 저농도 소스·드레인확산층을 형성했다. 제9도로부터 알 수 있는 바와 같이, L형 측벽 하부의 고농도 소스·드레인확산층의 접합깊이는, L형 측벽의 바깥쪽의 고농도 소스·드레인확산층의 접합깊이보다도 얕게 형성되고, L형 측벽 바로 아래서는 농도가 1019cm-3정도로 저하하고 있다. 또 게이트전극 하부의 저농도 소스·드레인확산층의 접합깊이는 L형 측벽 하부의 고농도 소스·드레인확산층의 접합깊이와 동일 정도로 형성되어 있다.
제10도에 본 발명의 제5실시예의 상보형 반도체장치의 단면의 TEM 사진을 표시한다. 또한, TEM 사진에서는 보기 어려운 점도 있으므로, 제10도에는 그 모식적인 구조 단면도를 표시했다. 제10도에서 (1)은 반도체기판(P형), (5)는 게이트전극, (6)은 L형의 측벽이다. 제10도로부터 알 수 있는 바와 같이, L형 측벽이 정밀도 좋게 형성되어 있다.
이상으로부터, 본 실시예에 의하면 본 발명 제1발명의 상보형 반도체장치를 정밀도 좋게, 또한 1회의 마스킹스텝에서 고농도 소스·드레인확산층과 저농도 소스·드레인확산층을 효율좋게 형성할 수 있다.
[실시예 6]
제6도(a)-(d)는 본 발명의 제2발명의 상보형 반도체장치의 제조방법의 실시예의 공정단면도이다. 제6도(a)에 있어서, 반도체기판(1)(P형)의 일주요면에 게이트산화막(2)을 개재해서 게이트전극(5a)을 형성한 후, 산화막(6)을 40nm 정도 퇴적한다. 또 산화종을 투과시키지 않는 절연막, 예를 들면, 질화막(7)을 100nm 정도 퇴적한다. 다음에 이방성건식에칭에 의해 산화막(6)과 질화막(7)을 게이트전극(5a)의 측면에 남겨둔다. 다음에, 제6도(b)에 표시한 바와 같이 습식산화공정에 의해 30nm 정도의 산화막(8)을 형성한다. 이때, 산화종을 투과시키지 않는 질화막(7)이 게이트전극(5a) 측면에 남아 있으므로 게이트전극(5a)의 측부는 거의 산화되지 않고, 게이트전극측부의 산화막(6)이 노출되어 있는 부분으로부터 투과한 산화종에 의해서 게이트전극(5a)은 아래로 볼록하게 산화된다.
다음에 제6도(c)에 표시한 바와 같이 선택성에칭, 예를 들면, 열인산용액의 에칭에 의해, 질화막(7)을 완전히 제거하고, L형의 측벽(6)을 형성한다. 이때, 종래의 이방성건식에칭이 아니라 선택성에칭에 의해 질화막(7)을 제거하므로, 산화막(6)은 거의 에칭되지 않고 L형의 측벽이 정밀도 좋게 게이트전극(5b)의 측벽에 형성된다.
제6도(d)에 표시한 바와 같이, 이 L형의 측벽(6)을 투과해서 제2도전형의 불순물, 예를 들면 비소이온을 주입에너지 80KeV, 주입도스량 6E15cm-2정도 이온주입하고, 고농도 소스·드레인확산층(3)을 형성한다. 이때, L형의 측벽(6)을 투과해서 고농도 소스·드레인확산층(3)을 형성하므로, L형 측벽(6) 하부의 소스·드레인확산층(3)의 접합깊이는 L형 측벽(6)의 바깥쪽의 접합깊이보다도 얕게 형성된다. 또 L형 측벽(6)의 폭이 정밀도 좋게 형성되어 있으므로 소스·드레인확산층(3)은 게이트전극(5) 단부까지 달하도록 확산한다.
또, 제2도전형의 불순물, 예를 들면 인이온을 주입에너지 60KeV, 주입도스량 4E13cm-2정도에서 45°의 각도로 이온주입하여 저농도확산층(4)을 형성한다. 이때, L형 측벽(6)을 투과해서 이온주입하므로 저농도확산층(4)의 접합깊이는 L형 측벽(6) 하부의 소스·드레인확산층(3)의 접합깊이와 동등하거나 그보다도 얕게 형성된다.
이상으로부터, 본 실시예에 의하면 본 발명 제2발명의 상보형 반도체장치를 게이트전극측부를 산화하는 일없이 아래로 볼록한 게이트전극을 효과적으로 형성할 수 있다. 또한 1회의 마스킹스텝에서 고농도 소스·드레인확산층과 저농도 소스·드레인확산층을 효율좋게 형성할 수 있다.
[실시예 7]
제7도(a)-(d)는 본 발명의 제3발명의 상보형 반도체장치의 제조방법의 실시예의 공정단면도이다. 제7도(a)에 있어서, 반도체기판(1)(P형)의 일주요면에 게이트산화막(2)을 개재해서 게이트전극(5)을 형성한 후, 산화막(16)을 40nm 정도 퇴적한다. 또 산화종을 투과시키지 않는 절연막, 예를 들면, 질화막(17)을 100nm 정도 퇴적한다. 다음에 제7도(b)에 표시한 바와 같이 이방성건식에칭에 의해 산화막(16)과 질화막(17)을 게이트전극(5)의 측면에 남겨둔다. 다음에 제7도(c)에 표시한 바와 같이 선택성에칭, 예를 들면, 열인산용액의 에칭에 의해, 질화막(17)을 완전히 제거하고, L형의 측벽(6)을 형성한다. 이때, 종래의 이방성건식에칭이 아니라 선택성에칭에 의해 질화막(17)을 제거하므로, 산화막(16)은 거의 에칭되지 않고 L형의 측벽이 정밀도 좋게 게이트전극(5)의 측벽에 형성된다. 이 L형의 측벽(6)을 투과해서 제2도전형의 불순물, 예를들면 비소이온을 주입에너지 40KeV, 주입도스량 6E15cm-2정도 이온주입하고, 고농도 소스·드레인확산층(3)을 형성한다. 이때, L형의 측벽(6)을 투과해서 고농도 소스·드레인확산층(3)을 저에너지주입으로 형성하므로, L형 측벽(6) 하부에는 소스·드레인확산층(3)은 형성되지 않는다. 또한 소스·드레인확산층(3)의 접합깊이는 0.1㎛ 정도로 얕게 형성된다.
다음에 제7도(d)에 표시한 바와 같이, 상기 비소이온주입에 연속해서, 제2도전형의 불순물, 예를 들면 인이온을 주입에너지 60KeV, 주입도스량 4E13cm-2정도에서 이온주입하여 저농도확산층(4)을 형성한다. 이때 인이온은 비소이온보다 높은 에너지로 주입되므로, L형의 측벽(6)을 투과하고, 게이트전극(5)의 단부까지 확산한다.
이상으로부터, 본 실시예에 의하면 본 발명 제3발명의 상보형 반도체장치를 정밀도 좋게, 또한 1회의 마스킹스텝에서 고농도 소스·드레인확산층과 저농도 소스·드레인확산층을 효율좋게 형성할 수 있다.
[실시예 8]
제8도(a)-(d)는 본 발명의 제4발명의 상보형 반도체장치의 제조방법의 실시예의 공정단면도이다. 제8도(a)에 있어서, 반도체기판(1)(P형)의 일주요면에 게이트산화막(2)을 개재해서 게이트전극(5a)을 형성한 후, 산화막(6)을 40nm 정도 퇴적한다. 또 산화종을 투과시키지 않는 절연막, 예를 들면, 질화막(7)을 100nm 정도 퇴적한다. 다음에 이방성건식에칭에 의해 산화막(6)과 질화막(7)을 게이트전극(5)의 측면에 남겨둔다. 다음에, 제8도(b)에 표시한 바와 같이 습식산화공정에 의해 30nm 정도의 산화막(8)을 형성한다. 이때 산화종을 투과시키지 않는 질화막(7)이 게이트전극(5a) 측면에 남아 있으므로 게이트전극(5a)의 측부는 거의 산화되지 않고, 게이트전극측부의 산화막(6)이 노출되어 있는 부분으로부터 투과한 산화종에 의해 게이트전극(5a)은 아래로 볼록하게 산화된다.
다음에 제8도(c)에 표시한 바와 같이, 선택성에칭, 예를 들면, 열인산용액의 에칭에 의해 질화막(7)을 완전히 제거하고, L형의 측벽(6)을 형성한다. 이때, 종래의 이방성건식에칭이 아니라 선택성에칭에 의해 질화막(7)을 제거하므로, 산화막(6)은 거의 에칭되지 않고 L형의 측벽이 정밀도 좋게 게이트전극(5b)의 측벽에 형성된다.
이 L형의 측벽(6)을 투과해서 제2도전형의 불순물, 예를 들면 비소이온을 주입에너지 40KeV, 주입도스량 6E15cm-2정도 이온주입하고, 고농도 소스·드레인확산층(3)을 형성한다. 이때, L형의 측벽(6)을 투과해서 고농도 소스·드레인확산층(3)을 저에너지주입으로 형성하므로, L형 측벽(6) 하부에는 소스·드레인확산층(3)은 형성되지 않는다. 또한 소스·드레인확산층(3)의 접합깊이는 0.1㎛ 정도로 얕게 형성된다.
다음에 제8도(d)에 표시한 바와 같이 상기 비소이온주입에 연속해서, 제2도전형의 불순물, 예를 들면 인이온을 주입에너지 60KeV, 주입도스량 4E13cm-2정도에서 이온주입하여 저농도확산층(4)을 형성한다. 이때 인이온을 비소이온보다 높은 에너지로 주입되므로, L형의 측벽(6)을 투과하고, 게이트전극(5b)의 단부까지 확산한다.
이상으로부터, 본 실시예에 의하면 본 발명 제4발명의 상보형 반도체장치를 게이트전극측부를 산화하는 일없이 아래로 볼록한 게이트전극을 효과적으로 형성할 수 있다. 또한 1회의 마스킹스텝에서 고농도 소스·드레인확산층과 저농도 소스·드레인확산층을 효율좋게 형성할 수 있다.
[실시예 9]
이하 본 발명의 제9실시예의 상보형 반도체장치 및 그 제조방법에 대해서 도면을 참조하면서 설명한다.
제11도는 본 발명의 제9실시예에 있어서의 상보형 반도체장치의 단면도이다.
제11도에 있어서, (21)은 게이트전극, (22)는 L형 게이트측벽 산화막, (23)은 LOCOS분리, (24)는 n형 고농도 소스·드레인확산층, (25)는 P형 고농도 소스·드레인확산층, (26)은 n형 저농도 소스·드레인확산층, (27)은 P형 저농도 소스·드레인확산층, (28)은, n웰, (29)는 P형 기판, (40)은 게이트절연막이다.
제11도에서 특징적인 점의 하나는, L형 측벽(22)의 하부의 고농도 소스·드레인확산층(24)(25)의 접합깊이 D1가, L형 측벽(22) 하부 이외의 고농도 소스·드레인확산층(24)(25)의 접합깊이 D2 보다도 얕게 형성되고, 또한 저농도확산층(26),(27)의 접합깊이 D3이 L형 측벽(22) 하부의 고농도 소스·드레인확산층(24)(25)의 접합깊이 D1과 동등하거나 그보다도 얕게 형성되어 있는 것이다. 이 때문에, 소스·드레인확산층으로부터의 퍼텐셜의 채널방향으로의 확대가 효과적으로 억제되고, 미세 MOSFET 특유의 Vt의 저하가 효과적으로 억제된다.
또, n형 MOSFET의 저농도 소스·드레인확산층(26)이 게이트산화막(40)의 양단부의 두꺼운 게이트산화막(40)의 하면에 확산하고 있으므로, 드레인전류를 내리는 일없이 게이트·드레인용량과 게이트·소스용량을 감소시키고, 게이트전극(21)에 의한 수직전계에 의해 저농도 소스·드레인확산층(26)의 수평전계의 완화를 행할 수 있다. 한편 호트캐리어 열화내성이 좋고, 구동력이 낮고, 단채널효과를 유발하기 쉬운 P형 MOSFET에서는 균일한 게이트절연막(40)을 가지고, 저농도 소스·드레인확산층을 작게 취하고, 실효채널길이를 길게 취함으로써 기생저항의 감소와 단채널효과의 억제를 행할 수 있다.
[실시예 10]
제12도는 본 발명의 제10실시예에 있어서의 상보형 반도체장치의 단면도이다.
제12도에 있어서, (22)는 L형 게이트측벽 산화막, (23)은 LOCOS분리, (24)는 n형 고농도 소스·드레인확산층, (25)는 P형 고농도 소스·드레인확산층, (26)은 n형 저농도 소스·드레인확산층, (28)은, n웰, (29)는 P형 기판, (40)은 게이트절연막, (41)은 n형 게이트전극, (42)는 P형 게이트전극이다.
제12도에서 특징적인 점은, P형 MOSFET가 P형 게이트전극(42)을 가진 표면채널형인 것이다. 표면채널구조를 가짐으로써 매입채널형보다 뛰어난 내단채널효과 특성과 내호트캐리어 열화특성을 가지고, 전계를 완화시키고, 호트캐리어열화를 개선하는 P형 저농도 소스·드레인확산층이 없는 구조를 적응시킬 수 있다. 또 P형 저농도 소스·드레인확산층에 의한 기생저항을 해소할 수 있다. 실시예 9와 마찬가지로, n, P형 MOSFET에서 L형 측벽(22) 하부의 고농도 소스·드레인확산층(24)(25)의 접합깊이 D1가, L형 측벽(22) 하부 이외의 고농도 소스·드레인확산층(24)(25)의 접합깊이 D2 보다도 얕게 형성되는 것과 덧붙여서 n형 MOSFET에서 저농도확산층(26)의 접합깊이 D3이 L형 측벽(22) 하부의 고농도 소스·드레인확산층(24)의 접합깊이 D1과 동등하거나 그보다도 얕게 형성되어 있으므로써 소스·드레인확산층으로부터의 퍼텐셜의 채널방향으로의 확대가 효과적으로 억제되고, 미세 MOSFET 특유의 Vt의 저하가 효과적으로 억제된다.
[실시예 11]
제13도, 제14도는 본 발명의 제11실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도이다.
공정(a)에 있어서, P형 반도체기판(29)의 일주요면과 n웰영역(28) 위에 게이트산화막(40)을 개재해서 게이트전극(21)을 형성한다.
공정(b)에서는, 산화공정에 의해 얇은 약 5nm의 제1산화막(43)을, 게이트전극(21)과 반도체기판(29)과 n웰영역(28) 위에 형성한다.
공정(c)에 있어서, 제2산화막(45)을 40nm 정도 퇴적한다. 또 산소를 투과시키지 않는 절연막, 예를 들면 질화막(44)을 100nm 정도 퇴적한다.
공정(d)에 있어서, 포토공정에 의해서 선택적으로 n웰위에 레지스트(45)을 퇴적시킨다.
공정(e)에 있어서, 수직방향에 강한 이방성건식에칭에 의해 n형 MOSFET영역만 산화막(43)과 질화막(44)을 게이트전극(21)의 측면에 남겨둔다.
공정(f)에 있어서, n웰위의 레지스트(45)를 제거하고, 산화공정, 예를 들면 850℃ 습식산화에 의해서 약 30nm의 제3산화막(47)을 n형 MOSFET영역에 퇴적시키고, 게이트전극 단부의 게이트산화막을 두껍게 한다. 이때 P형 MOSFET영역의 P웰(28) 위는 질화막으로 덮여 있기 때문에 산화되지 않는다.
공정(g)에 있어서, 수직방향에 강한 이방성건식에칭에 의해 질화막(44)을 게이트전극(21)의 측면에 남겨둔다. 이때, n형 MOSFET영역의 게이트전극(21) 측부의 산화막(44)은 더욱 낮아진다. 또 동시에 제3산화막(47)과 제2산화막(45)이 10~20nm 에칭된다.
공정(h)에 있어서, 선택성 에칭 예를 들면, 열인산용액의 에칭에 의해, 질화막(44)을 완전히 제거하고, L형의 측벽(22)을 형성한다. 이때, 종래의 이방성건식에칭이 아니라 선택성에칭에 의해 질화막(44)을 제거하므로, 산화막(45),(47)은 거의 에칭되지 않고 L형의 측벽이 정밀도 좋게 게이트전극(21)의 측벽에 형성된다.
공정(i)에 있어서 포토공정에 의해서 선택적으로 n웰위에 레지스트(45)을 퇴적시킨다. 이 L형의 측벽(22)과 게이트전극(21)을 마스크로해서 n형의 불순물, 예를 들면, 비소이온을 주입에너지 80KeV, 주입도스량 6E15cm-2정도 이온주입하고, n형 고농도 소스·드레인확산층(24)과 n형 게이트전극(41)을 형성한다.
이때, L형의 측벽(22)을 마스크로 해서 고농도 소스·드레인확산층(24)을 형성하므로, L형 측벽(22) 하부의 소스·드레인확산층(24)의 접합깊이는 L형 측벽(22) 하부 이외의 접합깊이보다도 얕게 형성된다. 또 L형 측벽(22)의 폭이 정밀도 좋게 형성되어 있으므로 소스·드레인확산층(24)은 정밀도 좋게 n형 게이트전극(41) 단부까지 달하도록 확산시키고 있다.
또, n형의 불순물, 예를 들면 인이온을 주입에너지 80KeV, 주입도스량 4E13cm-2정도에서 45°의 각도로 이온주입하여 n형 저농도확산층(26)을 형성한다. 이때, L형 측벽(22)을 마스크로해서 대앙각으로 이온주입하므로, 저농도확산층(26)의 접합깊이는 L형 측벽(22) 하부의 고농도 소스·드레인확산층(24)의 접합깊이와 동등하거나 그보다도 얕게 형성된다.
공정(j)에 있어서, 포토공정에 의해서 선택적으로 n형 MOSFET영역위에 레지스트(45)를 퇴적시킨다. 이 레지스트(45)의 L형의 측벽(22)과 게이트전극(21)을 마스크로 해서 P형의 불순물, 예를 들면 BF2 이온을 주입에너지 40cm-2, 주입도스량 4E15cm-2정도 이온주입하고, P형 고농도 소스·드레인확산층(25)과 P형 게이트전극(42)을 형성한다.
공정(k)에 있어서, 레지스트(45)을 제거한 후, 절연막(48)을 퇴적시키고 있다.
이상과 같이 구성된 실시예 11의 반도체 제조방법에서는, 현재의 LSI 기술에서는 용이하게 실현할 수 있고 또한 자기정합성 좋게, 많은 공정을 필요로 하지 않고 상보전계효과 트랜지스터를 실현할 수 있다.
[실시예 12]
제15도(a),(b)는 본 발명의 제12실시예에 있어서의 상보형 반도체장치의 제조방법의 공정단면도이다. 본 실시예에서는 제13도, 제14도(a)~(i)의 공정을 공유하고, 제15도(a)는 제14도(i)의 공정후에 행해진다.
제15도에 있어서 (21)은 POCl 확산에 의해서 형성된 n형 게이트전극, (22)는 L형 게이트측벽 산화막, (23)은 LOCOS분리, (24)는 n형 고농도 소스·드레인확산층, (26)은 n형 저농도 소스·드레인확산층, (28)은 n웰, (29)는 P형 기판, (29)는 매입채널을 위한 P형 불순물 영역이다.
공정(a)에 있어서, 포토공정에 의해서 선택적으로 n형 MOSFET 영역위에 레지스트(45)를 퇴적시킨다. 이 레지스트(45)와 L형의 측벽(22)과 게이트전극(21)을 마스크로 해서 P형 불순물, 예를 들면 BF2 이온을 주입에너지 40KeV, 주입도스량 4E15cm-2정도 이온주입하고, P형 고농도 소스·드레인확산층(25)을 형성하는 동시에 대앙각 이온주입에 의해 P형 불순물, 예를 들면 붕소이온을 주입에너지 30KeV, 주입도스량 4E13cm-2정도에서 45°의 각도로 이온주입하여 P형 저농도확산층(27)을 형성한다. 이때, L형 측벽(22)을 마스크로 해서 대앙각으로 이온주입하므로, 저농도확산층(27)의 게이트전극(21) 단부에 달하고 또한 접합깊이는 L형 측벽(22) 하부의 고농도 소스·드레인확산층(24)의 접합깊이와 동등하거나 그 보다도 얕게 형성된다.
공정(b)에 있어서, 레지스트(45)를 제거한 후, 절연막(48)을 퇴적시키고 있다.
이상과 같이 구성된 실시예 12의 반도체 제조방법에서는, 현재의 LSI 기술에서는 용이하게 실현할 수 있고, 또한 자기정합성 좋게 많은 공정을 필요로 하지 않고 상보전계효과 트랜지스터를 실현할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 게이트전극측부의 L형 측벽 하부의 소스·드레인확산층의 접합깊이가 상기 L형 측벽의 바깥쪽의 접합깊이보다도 얕게 형성되고, 또한, 제2도전형의 저농도 소스·드레인확산층의 접합깊이가 L형 측벽 하부의 소스·드레인확산층의 접합깊이와 동등하거나 그 보다도 얕게 형성되어 있으므로써, 종래의 오버랩 LDD 구조보다도 소스·드레인확산층으로부터의 퍼텐셜의 채널방향으로의 확대를 효과적으로 억제하고, 하프미크론영역 이하의 미세화에 문제가 되는 초기특성의 임계치 전위의 열화(Vt, 저하)를 억제하고 있다.
또, 고농도 소스·드레인확산층이 게이트산화막을 개재해서 게이트전극 단부까지 확산하도록 형성되고, 또한, 제2도전형의 저농도확산층이 완전히 게이트전극과 오버랩하도록 형성되어 있으므로써, 오버랩 LDD 구조와 마찬가지로 저농도확산층내의 가로방향의 전계는 게이트전극에 인가된 전위에 의해서 충분히 완화된다. 또 L형 측벽을 통해서 이온주입된 고농도의 소스·드레인확산층은 L형 측벽 바로 아래서는 1019cm-3정도로 저하하고 또 가로방향 전계는 완화되고 오버랩량을 감소시킬 수 있다. 또 게이트전극의 바깥쪽의 산화막내에 트랩된 전자나 발생한 계면준위는 고농도확산층이기 때문에 소자특성의 열화를 가속하는 일은 없다. 이에 의해서, 호트캐리어의 발생률이 감소한다. 또, 저농도확산층내의 캐리어는 완전히 게이트전극에 의해서 제어되고, 저농도확산층의 소스저항은 저감하고, 소자의 구동능력이 향상한다.
또, 게이트전극이 아래로 볼록한 구조를 가지고 게이트전극 볼록부의 단부가 게이트산화막을 개재해서 저농도 제2도전형 확산층에 달하도록 형성되어 있으므로써, 오버랩부의 게이트산화막이 채널부보다도 두껍게 되고 게이트·드레인오버랩용량이 감소하고, 소자의 회로특성을 개선하고 있다. 또, 게이트전압 유인의 밴드간 터널전류를 감소시킨다.
따라서, 본 발명은 전기특성의 열화나 구동능력의 저하를 초래하지 않고, 단채널효과에 강한 하프미크론영역 이하의 미세화가 가능하고, 고속이며 고신뢰성의 상보형 반도체장치를 제공한다.
또, 제3절연막을 선택성에칭에 의해 제거하고 L형의 제2절연막을 형성하는 공정과, 게이트전극을 마스크로 하고 상기 제2절연막의 바닥부를 투과해서 제2도전형의 고농도 소스·드레인확산층을 형성하는 이온주입공정을 가짐으로써, 1회의 이온주입공정에 의해서 효과적으로 본 발명의 상보형 반도체장치의 고농도 소스·드레인확산층을 형성할 수 있다. 또, 고농도 소스·드레인확산층과 게이트전극의 오버랩량을 확실히 제어할 수 있다.
또, 이 이온주입공정과 연속해서 L형 측벽을 투과시켜 제2도전형의 저농도확산층을 이온주입에 의해 형성함으로써, 1회의 마스크공정으로 고농도 소스·드레인확산층과 저농도 소스·드레인확산층을 형성할 수 있다.
또, 산화공정에 의해, 게이트전극측부를 산화시키는 일없이 효과적으로 게이트산화막 단부를 두껍게 하고, 본 발명의 상보형 반도체장치를 형성할 수 있다.
또, 본 발명은 제2도전형의 웰위의 게이트절연막이 균일한 막두께를 가짐으로써 제1도전형의 저농도확산층과 게이트전극의 포갬을 최소로 할 수 있고 기생저항을 증가키는 일없이, 게이트길이에 대해서 최대의 실효채널길이를 설정할 수 있다.
또, 산화종을 통과하기 어려운 제3절연막을 제2도전형의 웰위와 제1도전형 반도체기판위의 게이트전극측면에 남겨두는 공정과 산화공정에 의해, 게이트전극측면과 제2도전형의 웨위의 게이트전극 단부를 산화하는 일없이, 제1도전형 반도체기판위의 게이트전극 단부의 게이트절연막을 두껍게 형성할 수 있다.
따라서, 본 발명의 상보형 반도체장치는, 하프미크론영역 이하의 VLSI 기술에 요구되는 단채널효과를 억제하고 호트캐리어 열화내성이 강한 고신뢰성이며 고성능의 상보형 반도체장치이다. 또, 본 발명의 상보형 반도체장치의 제조방법은, 상기 상보형 반도체장치를 고정밀도로 효과적으로 얻는 제조방법이며, 그 공업적 가치는 매우 높다.

Claims (16)

  1. 제1도전형의 반도체기판의 일주요면에 게이트산화막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 측부에 형성된 L형 측벽과, 상기 L형 측벽 하부의 상기 반도체기판내의 접합깊이가 상기 L형 측벽의 바깥쪽의 상기 반도체기판내의 접합깊이보다도 얕게 형성되고, 또한 상기 게이트전극 단부까지 확산하도록 형성된 제2도전형의 제1소스·드레인확산층과, 상기 소스·드레인확산층 및 상기 반도체기판의 일주요면에 접촉하고, 또한 상기 L형 측벽 제1하부의 상기 반도체기판내에 형성된 상기 제1소스·드레인확산층의 접합깊이와 동등하거나 그 보다도 얕게 형성된 제2도전형의 저농도확산층으로 구성되는 제2소스·드레인확산층을 구비한 것을 특징으로 하는 상보형 반도체장치.
  2. 제 1 항에 있어서, 게이트전극이 아래로 볼록한 구조를 가지고 상기 게이트전극볼록부의 단부가 게이트산화막을 개재해서 제1도전형의 반도체기판의 일주요면에 형성된 저농도이고 제2도전형인 소스·드레인확산층에 달하는 것을 특징으로 하는 상보형 반도체장치.
  3. 제1도전형의 반도체기판의 일주요면에 게이트산화막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 측부에 형성된 L형 측벽과, 상기 게이트산화막을 개재해서 상기 게이트전극 단부에 달하는 제2도전형이고 저농도인 제1소스·드레인확산층과, 상기 게이트산화막을 개재해서 상기 L형 측벽의 바깥쪽의 단부에 달하는 제2도전형이며 고농도이고, 또한 접합깊이가 상기 제1소스·드레인확산층보다도 얕은 제2소스·드레인확산층을 구비한 것을 특징으로 하는 상보형 반도체장치.
  4. 제 3 항에 있어서, 게이트전극이 아래로 볼록한 구조를 가지고 상기 게이트전극볼록부의 단부가 게이트산화막을 개재해서 제1도전형의 반도체기판의 일주요면에 형성된 저농도 제2도전형 소스·드레인확산층에 달하는 것을 특징으로 하는 상보형 반도체장치.
  5. 제1도전형 반도체기판위에 제1절연막 게이트전극이 되는 도전성막을 순차 퇴적하여 다층막을 형성하는 공정과, 상기 다층막의 소정의 위치를 사진석판 및 이방성 에칭에 의해 상기 제1절연막이 노출할 때까지 에칭하는 공정과, 상기 반도체기판 및 게이트전극위에 제2절연막과, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 이방성에칭에 의해 상기 제2절연막 및 제3절연막을 상기 게이트전극의 측면에 남겨두는 공정과, 상기 제3절연막을 선택성 에칭에 의해 제거되고 L형의 상기 제2절연막을 형성하는 공정과, 상기 게이트전극을 마스크로하고 상기 제2절연막의 바닥부를 투과해서 제2도전형의 저농도확산층을 형성하는 제1이온주입공정과, 상기 제1이온주입공정과 연속해서 상기 제2절연막의 바닥부를 투과해서 제2도전형의 고농도확산층을 형성하는 제2이온주입공정을 구비한 것을 특징으로 하는 상보형 반도체장치의 제조방법.
  6. 제 5 항에 있어서, 이방성에칭에 의해 제2절연막 및 제3절연막을 게이트전극측면에 남겨두는 공정후, 상기 게이트전극측면의 상기 제3절연막에 의해 상기 게이트전극측면의 산화를 방지하면서 상기 제1도전형 반도체기판상의 상기 제1절연막위의 상기 게이트절연막 단부를 산화시키는 공정을 특징으로 하는 상보형 반도체장치의 제조방법.
  7. 제1도전형의 반도체기판위에 제1절연막, 게이트전극이 되는 도전성막을 순차 퇴적하여 다층막을 형성하는 공정과, 상기 다층막의 소정의 위치를 사진석판 및 이방성에칭에 의해 상기 제1절연막이 노출할 때까지 에칭하는 공정과, 상기 반도체기판 및 게이트전극위에 제2절연막과, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 이방성에칭에 의해 상기 제2절연막 및 제3절연막을 상기 게이트전극의 측면에 남겨두는 공정과 상기 제3절연막을 선택성 에칭에 의해 제거하고 L형의 상기 제2절연막을 형성하는 공정과, 상기 제3절연막을 선택성 에칭에 의해 제거하고 제2절연막을 L형으로 형성하는 공정과, 저에너지이온주입에 의해 접합깊이가 얕고, 또한 상기 L형의 제2절연막의 단부에 달하도록 제2도전형 소스·드레인확산층을 형성하는 제1이온주입공정과, 상기 제1이온주입공정과 연속해서 상기 게이트전극과 상기 L형의 제2절연막을 마스크로해서, 상기 L형의 제2절연막의 바깥쪽의 단부에 달하는 제2도전형의 고농도확산층을 형성하는 이온주입공정을 구비한 것을 특징으로 하는 상보형 반도체장치의 제조방법.
  8. 제 7 항에 있어서, 이방성에칭에 의해 제2절연막 및 제3절연막을 게이트전극측면에 남겨두는 공정후, 상기 게이트전극측면의 상기 제3절연막에 의해 상기 게이트전극측면의 산화를 방지하면서 상기 제1도전형 반도체기판상의 상기 제1절연막위의 상기 게이트절연막 단부를 산화시키는 공정을 특징으로 하는 상보형 반도체장치의 제조방법.
  9. 제1도전형의 반도체기판의 일주요면에 소자분리영역에 의해서 분리된 복수의 섬영역과, 특정한 상기 섬영역에 제2도전형의 웰영역을 가지고, 상기 제1도전형의 반도체기판위와 상기 제2도전형의 웰영역에 게이트산화막을 개재해서 형성된 게이트전극과, 상기 게이트전극의 측부에 형성된 L형의 측벽과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역내에 상기 게이트전극 근처에 형성된 고농도 소스·드레인확산층이 상기 제1도전형 반도체기판위일 경우에는 제2도전형이고, 상기 제2도전형 웰영역내일 경우에는 제1도전형 소스·드레인확산층을 가지고, 상기 고농도 소스·드레인확산층의 접합깊이가 상기 L형 측벽 하부에서 상기 L형 측벽 하부 이외의 접합깊이보다도 얕게 형성되고, 또한 상기 제1도전형의 반도체기판상의 상기 게이트산화막을 개재해서 상기 게이트전극 단부에 포개지도록 상기 게이트전극 양쪽에 형성된 제2도전형 저농도확산층과, 상기 제2도전형 저농도확산층위에 상기 게이트산화막 중앙부보다 두꺼운 게이트산화막을 가지고, 또한 상기 제2도전형 웰영역위의 상기 게이트산화막이 균일한 두께를 가지는 것을 특징으로 하는 상보형 반도체장치.
  10. 제 9 항에 있어서, 고농도 소스·드레인확산층이 게이트전극 단부에 달하는 것을 특징으로 하는 상보형 반도체장치.
  11. 제 9 항에 있어서, 제2도전형 웰영역위에 형성된 상보형 반도체장치가 게이트전극 아래, 게이트절연막을 개재해서 상기 제2도전형 웰영역위에 제1도전형 채널영역을 가진 매입형 채널구조를 가지고, 상기 제2도전형 웰위에 고농도 소스·드레인확산층에 접하도록 형성된 저농도확산층이 게이트전극에 상기 게이트절연막을 개재해서 상기 게이트전극과 접하는 것을 특징으로 하는 상보형 반도체장치.
  12. 제 9 항에 있어서, 제2도전형 웰영역위에 형성된 상보형 반도체장치가 제1도전형 게이트전극을 가지고, 상기 제2도전형 웰영역내의 제1도전형의 고농도 소스·드레인확산층이 게이트전극 단부에 달하는 것을 특징으로 하는 상보형 반도체장치.
  13. 제1도전형 반도체기판위와 제2도전형 웰영역내에 제1절연막을 형성하는 공정과, 게이트전극이 되는 도전성막을 퇴적하는 공정과, 상기 제1절연막과 상기 게이트전극이 되는 도전성막으로 이루어진 다층막의 소정위치를 선택적으로 수직 방향에 강한 이방성에칭에 의해 상기 제1절연막과 상기 제2도전형 웰영역이 노출할 때까지 에칭하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위 및 상기 게이트전극위에 제2절연막, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 상기 제2도전형 웰영역내의 상기 다층막을 덮고 상기 제2절연막과 제3절연막위에 포토레지스트를 퇴적하는 공정과, 상기 제2절연막, 제3절연막을 에칭하는 일없이 상기 제1도전형 반도체기판위와 상기 제1도전형 반도체기판위에 형성된 상기 게이트전극위의 상기 제2절연막 및 제3절연막을, 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 게이트전극의 측면에 남겨두는 공정과, 상기 제3절연막에 의해, 상기 제2도전형 웰영역내의 상기 게이트전극과 상기 제1도전형 반도체기판위에 만들어진 상기 게이트전극측면의 산화를 방지하면서 상기 제1도전형 반도체기판위의 상기 게이트전극 단부를 산화시키고 상기 게이트전극 단부에 두꺼운 게이트절연막을 형성하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위의 상기 게이트전극측면에, 수직방향에 강한 이방성에칭에 의해 상기 제3절연막을 남겨두는 공정과, 상기 제3절연막만을 에칭함으로써 상기 게이트전극측면에 상기 제2절연막으로 이루어진 L형 측벽을 형성하는 공정을 가진 것을 특징으로 하는 상보형 반도체장치의 제조방법.
  14. 제 13 항에 있어서, 제2도전형 웰영역위에 선택적으로 형성된 이온주입마스크와 제1도전형 반도체기판위의 게이트전극을 마스크로해서 상기 제1도전형 반도체기판위에 이온주입에 의해 L형 측벽 아래에 얕은 접합을 가지도록 제2도전형 고농도 소스·드레인확산층을 형성하고, 상기 이온주입공정과 연속해서 이온주입에 의해 상기 게이트전극 단부에 만들어진 두꺼운 게이트절연막 아래에 제2도전형 저농도확산층을 형성하는 공정과, 상기 제1도전형 반도체기판위에 선택적으로 형성된 이온주입마스크와 상기 제2도전형 웰영역위의 상기 게이트전극을 마스크로해서 상기 제2도전형 웰영역위에 이온주입에 의해 상기 L형 측벽 아래에 얕은 접합을 가지도록 제1도전형 고농도 소스·드레인확산층을 형성하는 공정을 가진 것을 특징으로 하는 상보형 반도체장치의 제조방법.
  15. 제 14 항에 있어서, 제1도전형 반도체기판위에 선택적으로 형성된 이온주입마스크와 상기 제2도전형 웰영역위의 상기 게이트전극을 마스크로해서 상기 제2도전형 웰영역위에 이온주입에 의해 상기 L형 측벽 아래에 얕은 접합을 가지고 또한 게이트전극 단부에 달하도록 제1도전형 고농도 소스·드레인확산층을 형성하는 공정을 가진 것을 특징으로 하는 상보형 반도체장치의 제조방법.
  16. 제1도전형 반도체기판위와 제2도전형 웰영역내에 제1절연막을 형성하는 공정과, 게이트전극 재료를 퇴적하는 공정과, 상기 제1절연막과 상기 게이트전극이 되는 도전성막으로 이루어진 다층막의 소정위치를 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 제1절연막 및 상기 제2도전형 웰영역이 노출할 때까지 에칭하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위 및 상기 게이트전극 재료위에 제2절연막, 산화종을 통과하기 어려운 제3절연막을 퇴적시키는 공정과, 상기 제2도전형 웰영역내의 상기 다층막을 덮고 상기 제2절연막과 제3절연막위에 포토레지스트를 퇴적하는 공정과, 상기 제2절연막, 제3절연막을 에칭하는 일없이 상기 제1도전형 반도체기판위와 상기 제1도전형 반도체기판위에 형성된 상기 게이트전극 재료위의 상기 제2절연막 및 제3절연막을, 선택적으로 수직방향에 강한 이방성에칭에 의해 상기 게이트전극 재료의 측면에 남겨두는 공정과, 상기 제3절연막에 의해, 상기 제2도전형 웰영역내의 상기 게이트전극과 상기 제1도전형 반도체기판위에 만들어진 상기 게이트전극 재료 측면의 산화를 방지하면서 상기 제1도전형 반도체기판위의 상기 게이트전극 재료 단부를 산화시키고 상기 게이트전극 재료 단부에 상기 제1도전형 반도체기판위에 두꺼운 게이트절연막을 형성하는 공정과, 상기 제1도전형 반도체기판과 상기 제2도전형 웰영역위의 상기 게이트전극 재료 측면에, 수직방향에 강한 이방성에칭에 의해 상기 제3절연막을 남겨두는 공정과, 상기 제3절연막만을 에칭함으로써 상기 게이트전극 재료 측면에 상기 제2절연막으로 이루어진 L형 측벽을 형성하는 공정과, 상기 제2도전형 웰영역위에 선택적으로 형성된 이온주입마스크에 의해 상기 제1도전형 반도체기판위에 L형 측벽 아래에 얕은 접합을 가지도록 제2도전형 고농도 소스·드레인확산층과 제2도전형 게이트전극을 이온주입에 의해 형성하고, 상기 이온주입공정과 연속해서 이온주입에 의해 상기 제2도전형 게이트전극 단부에 만들어진 두꺼운 게이트절연막 아래에 제2도전형 저농도확산층을 형성하는 공정과, 상기 제1도전형 반도체기판위에 선택적으로 형성된 이온주입마스크에 의해 상기 제2도전형 웰영역위에 상기 L형 측벽 아래에 얕은 접합을 가지도록 제1도전형 고농도 소스·드레인확산층과 상기 제1도전형 게이트전극을 이온주입에 의해 형성하고, 상기 이온주입공정과 연속해서 이온주입에 의해 상기 제2도전형 웰영역위에 상기 제1도전형 고농도 소스·드레인확산층에 접하고 상기 제1도전형 게이트전극 단부에 달하도록 제1도전형 저농도확산층을 형성하는 공정을 특징으로 하는 상보형 반도체장치의 제조방법.
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