JP2002064150A - 半導体装置 - Google Patents

半導体装置

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JP2002064150A
JP2002064150A JP2000261703A JP2000261703A JP2002064150A JP 2002064150 A JP2002064150 A JP 2002064150A JP 2000261703 A JP2000261703 A JP 2000261703A JP 2000261703 A JP2000261703 A JP 2000261703A JP 2002064150 A JP2002064150 A JP 2002064150A
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gate
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transistor
semiconductor device
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Hideto Hidaka
秀人 日高
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Abstract

(57)【要約】 【課題】 低消費電力が要求されるスタンバイ状態時に
おけるゲートトンネル電流を低減する。 【解決手段】 スタンバイ状態時にオン状態となるトラ
ンジスタにゲートトンネル障壁の大きなトランジスタ
（ＰＱａ，ＰＱｃ，ＮＱｂ，ＮＱａ）を用い、スタンバ
イ状態時オフ状態となるトランジスタには、ゲート絶縁
膜の薄いＭＩＳトランジスタを使用し、かつ階層電源構
成として主副電源線（３０，３２）および主副接地線
（３４，３６）をスタンバイ状態時、分離する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳトランジスタと称
す）を構成要素として含む半導体装置に関し、特に、微
細化されたＣＭＯＳトランジスタ（ＰおよびＮチャネル
ＭＩＳトランジスタ）を有する半導体装置における消費
電力を低減するための構成に関する。より特定的には、
この発明は、微細化ＭＩＳトランジスタのゲートトンネ
ル電流を抑制するための構成に関する。
【０００２】
【従来の技術】ＣＭＯＳ半導体装置においてＭＩＳトラ
ンジスタのサイズが微細化されると、トランジスタの信
頼性確保と消費電力低減とのために、動作電源電圧を低
下させる。この動作電源電圧の低下に応じてＭＩＳトラ
ンジスタのサイズを縮小する場合、一定のスケーリング
則に従ってトランジスタの各パラメータ値の低減が行な
われる。このスケーリング則に従えば、ＭＩＳトランジ
スタのゲート絶縁膜の膜厚Ｔｏｘを小さくし、またしき
い値電圧の絶対値Ｖｔｈを小さくする必要がある。しか
しながら、しきい値電圧は、スケーリング則に従ってそ
の絶対値を小さくすることはできない。しきい値電圧
は、所定のドレイン電圧印加条件下で、所定のドレイン
電流を生じさせるゲート−ソース間電圧と定義される。
このしきい値電圧の絶対値Ｖｔｈが小さくなった場合、
ゲート−ソース間電圧Ｖｇｓが０Ｖとなっても、弱い反
転層がチャネル領域に形成され、この反転層を介してサ
ブスレッショルドリーク電流（以下オフリーク電流と称
す）が流れる。このオフリーク電流は、しきい値電圧の
絶対値が小さくなるほど増加する。したがって、ＭＩＳ
トランジスタがオフ状態のスタンバイサイクル時におい
て、オフリーク電流が増加し、スタンバイ電流が増大す
るという問題が生じる。特に携帯機器などの電池駆動の
機器においてこのような半導体装置が用いられる場合、
電池寿命の観点から、オフリーク電流を低減することが
大きな課題となる。
【０００３】このオフリーク電流を低減するために、し
きい値電圧の絶対値Ｖｔｈを大きくした場合、動作電源
電圧を低減した効果が得られず、高速動作が保証されな
い。そこで、スタンバイサイクル時におけるオフリーク
電流を低減しかつ高速動作性を保証するために、ＭＴ−
ＣＭＯＳ（マルチ・スレッショルドＣＭＯＳ）構成が提
案されている。
【０００４】図１０４は、従来のＭＴ−ＣＭＯＳ回路の
構成の一例を示す図である。図１０４においては、５段
の縦続接続されるインバータ回路ＩＶ０−ＩＶ４を一例
として示す。これらのインバータ回路ＩＶ０−ＩＶ４に
対し、電源ノードに結合される主電源線ＭＶＬと、主電
源線ＭＶＬにスイッチングトランジスタＳＷＰを介して
結合される副電源線ＳＶＬと、接地ノードに接続される
主接地線ＭＧＬと、スイッチングトランジスタＳＷＮを
介して主接地線ＭＧＬに結合される副接地線ＳＧＬが配
置される。
【０００５】これらのインバータ回路ＩＶ０−ＩＶ４の
各々は、ＰチャネルＭＩＳトランジスタＰ０−Ｐ４と、
ＮチャネルＭＩＳトランジスタＮ０−Ｎ４を含み、イン
バータ回路ＩＶ０−ＩＶ４は、それぞれＣＭＯＳインバ
ータの構成を有する。このＭＴ−ＣＭＯＳ回路は、待機
状態のスタンバイサイクルと、実際の入力信号が変化す
るアクティブサイクルとを有し、スタンバイサイクル時
における入力信号ＩＮは、Ｌレベルに固定される。スイ
ッチングトランジスタＳＷＰおよびＳＷＮは、それぞ
れ、制御信号／φおよびφに応答して、スタンバイサイ
クル時オフ状態となる。スイッチングトランジスタＳＷ
ＰおよびＳＷＮは、比較的大きな（中程度の）しきい値
電圧の絶対値Ｍ−Ｖｔｈを有する。一方、インバータ回
路ＩＶ０−ＩＶ４のＭＩＳトランジスタＰ０−Ｐ４およ
びＮ０−Ｎ４は、小さなしきい値電圧の絶対値を有する
Ｌ−Ｖｔｈトランジスタである。
【０００６】スタンバイサイクル時における入力信号Ｉ
Ｎの論理レベルに応じて、スタンバイサイクル時にオン
状態となるＭＩＳトランジスタのソースが、主電源線Ｍ
ＶＬおよび主接地線ＭＧＬにそれぞれ接続される。すな
わち、ＭＩＳトランジスタＰ０、Ｐ２およびＰ４のソー
スが、主電源線ＭＶＬに接続され、またＭＩＳトランジ
スタＮ１、Ｎ３のソースが主接地線ＭＧＬに接続され
る。一方、スタンバイサイクル時にオフ状態となるＭＩ
Ｓトランジスタは、ソースが副電源線ＳＶＬおよび副接
地線ＳＧＬに接続される。すなわち、ＭＩＳトランジス
タＰ１およびＰ３のソースが、副電源線ＳＶＬに接続さ
れ、ＭＩＳトランジスタＮ０、Ｎ２およびＮ４のソース
が、副接地線ＳＧＬに接続される。次に、この図１０４
に示すＭＴ−ＣＭＯＳ回路の動作を図１０５に示す信号
波形図を参照して説明する。
【０００７】スタンバイサイクル時においては、入力信
号ＩＮはＬレベルであり、また制御信号φおよび／φは
それぞれＬレベルおよびＨレベルである。この状態にお
いては、スイッチングトランジスタＳＷＰおよびＳＷＮ
がオフ状態となる。スイッチングトランジスタＳＷＰ
は、Ｍ−Ｖｔｈトランジスタであり、このオフ状態のオ
フリーク電流は十分小さい。
【０００８】インバータ回路ＩＶ０−ＩＶ４において、
ＭＩＳトランジスタＰ０、Ｐ２およびＰ４はオン状態で
あり、サブスレッショルドリーク（オフリーク）電流は
生じない。一方、ＭＩＳトランジスタＰ１およびＰ３が
オフ状態となり、副電源線ＳＶＬから、オフリーク電流
を生じさせる。これらのＭＩＳトランジスタＰ１および
Ｐ３を介して流れるオフリーク電流は、オン状態のＭＩ
ＳトランジスタＮ１およびＮ３をそれぞれ介して、主接
地線ＭＧＬへ流れる。しかしながら、ＭＩＳトランジス
タＰ１およびＰ３を介して流れるオフリーク電流は、ス
イッチングトランジスタＳＷＰを介して流れるオフリー
ク電流により決定される。したがって、この副電源線Ｓ
ＶＬの電圧レベルは、スイッチングトランジスタＳＷＰ
を流れるオフリーク電流と、ＭＩＳトランジスタＰ１お
よびＰ３を流れるオフリーク電流との合計が釣合う電圧
レベルで平衡する。副電源線ＳＶＬの電圧レベルは、電
源電圧ＶＣＣよりも低い電圧レベルであり、ＭＩＳトラ
ンジスタＰ１およびＰ３は、各ゲート−ソース間電圧が
逆バイアス状態となり、より強いオフ状態となり、十分
にオフリーク電流を低減できる。
【０００９】同様に、ＭＩＳトランジスタＮ０、Ｎ２お
よびＮ４にも、オフリーク電流が流れるが、これらのＭ
ＩＳトランジスタＮ０、Ｎ２およびＮ４のオフリーク電
流は、スイッチングトランジスタＳＷＮを流れるオフリ
ーク電流により決定される。スイッチングトランジスタ
ＳＷＮは、Ｍ−Ｖｔｈトランジスタであり、そのオフリ
ーク電流は十分小さく、応じて、これらのＭＩＳトラン
ジスタＮ０、Ｎ２およびＮ４のオフリーク電流を十分抑
制することができる。
【００１０】このとき、また、副接地線ＳＧＬの電圧レ
ベルはＭＩＳトランジスタＮ０、Ｎ２およびＮ４を流れ
るオフリーク電流の総和と、スイッチングトランジスタ
ＳＷＮを流れるオフリーク電流が平衡する電圧レベルと
なり、接地電圧ＧＮＤより高い電圧レベルとなる。した
がって、このときには、ＭＩＳトランジスタＮ０、Ｎ２
およびＮ４は、ゲート−ソース間が逆バイアス状態とな
り、より深いオフ状態となり、オフリーク電流が十分抑
制される。
【００１１】実際に動作を行なうアクティブサイクルに
おいては、制御信号φおよび／φがそれぞれＨレベルお
よびＬレベルに設定され、スイッチングトランジスタＳ
ＷＰおよびＳＷＮがオン状態となり、副電源線ＳＶＬが
主電源線ＭＶＬに接続され、また副接地線ＳＧＬが主接
地線ＭＧＬに接続される。したがって、これらインバー
タ回路ＩＶ０−ＩＶ４は、Ｌ−Ｖｔｈトランジスタを構
成要素として含んでおり、入力信号ＩＮに従って高速で
変化する。
【００１２】この図１０４に示すように、電源線のイン
ピーダンスをスタンバイサイクル時とアクティブサイク
ル時とで異ならせることにより、Ｌ−Ｖｔｈトランジス
タを構成要素として利用しても、スタンバイサイクル時
のオフリーク電流を十分抑制でき、かつアクティブサイ
クル時の高速動作性を保証することができ、低消費電力
でかつ高速動作するＣＭＯＳ回路を実現することができ
る。
【００１３】
【発明が解決しようとする課題】ＭＩＳトランジスタの
寸法などの各種パラメータは、あるスケーリング則に沿
って縮小される。このスケーリング則においては、ＭＩ
Ｓトランジスタのゲート長とゲート絶縁膜の膜厚とは、
同じ縮小比で縮小されることが前提となっている。たと
えば、ゲート長が０．２５μｍ（マイクロメータ）のＭ
ＩＳトランジスタのゲート絶縁膜の膜厚は、一般的に、
５ｎｍ（ナノメータ）であり、したがってゲート長が
０．１μｍ程度のＭＩＳトランジスタのゲート絶縁膜の
膜厚は、２．０ないし２．５ｎｍ程度になる。このよう
に、ゲート絶縁膜を動作電源電圧の低下に伴って薄くし
た場合、たとえば電源電圧が１．５Ｖ以下の条件に応じ
てこのゲート絶縁膜を３ｎｍ程度にまで薄くした場合、
オン状態のＭＩＳトランジスタのゲート絶縁膜にトンネ
ル電流が流れ、このオン状態のトランジスタにおける電
源電流が増加するという問題が生じる。
【００１４】図１０６（Ａ）−（Ｃ）は、ＭＩＳ構造の
エネルギバンドを概略的に示す図である。図１０６
（Ａ）−（Ｃ）においては、ゲートのエネルギバンドと
して、メタル（金属）のバンドを一例として示す。通常
は、ＭＩＳ構造において、ゲートは、不純物ドープのポ
リシリコンで構成され、半導体の性質を有する。しかし
ながら、説明を簡略化するために、ゲートにメタルを用
いる。また、半導体基板領域はＰ型基板である。
【００１５】図１０６（Ａ）において示すように、ゲー
トに負の電圧を印加した状態を考える。この場合、Ｐ型
基板中に含まれる正孔が、絶縁膜との界面側に向かって
引き寄せられ、Ｐ型基板のエネルギバンドは、この絶縁
膜とＰ型基板の界面で上方に曲がり、価電子帯Ｅｖが、
フェルミ準位ＥＦに近づく、また、伝導帯Ｅｃも、この
界面近傍において、上方に向かって曲がる。この負電圧
印加時においてはゲートのフェルミ準位ＥＦ（ポリシリ
コンゲートの場合の伝導帯Ｅｃに相当）も上昇する。こ
の状態においては、内部に比較して界面で多数キャリア
（正孔）の密度が高くなっており、この状態は、蓄積状
態と呼ばれる。また、この状態では、伝導体Ｅｃが上方
に向かって曲がっており、また電子に対するバリアが高
くなっており、ゲート絶縁膜を介して、電流はトンネリ
ングしない。
【００１６】一方、図１０６（Ｂ）に示すように、ゲー
トに、低い正の電圧を印加した場合、ゲートのフェルミ
レベル（伝導帯）が低下し、応じて、Ｐ型基板領域にお
いても、伝導帯Ｅｃおよび価電子帯Ｅｖが、この絶縁膜
との界面において下方向に向かって曲がる。この状態に
おいては、絶縁膜界面から、正孔が斥けられ、多数キャ
リアの欠乏状態が生じ、界面でのフェルミ準位ＥＦが禁
止帯のほぼ中央に位置し、多数キャリアが存在しないた
め空乏状態と呼ばれる。この空乏状態においては、界面
にキャリアは存在せず、トンネル電流は生じない。
【００１７】また図１０６（Ｃ）に示すように、さらに
大きな正の電圧を印加した場合、ゲートのフェルミ準位
ＥＦがさらに低下し、界面近傍でのバンドベンディング
が更に大きくなり、この結果、界面近傍において、この
ゲートのフェルミ準位ＥＦが、エネルギギャップＥｇの
中間値よりも高くなり、少数キャリアである電子が蓄積
される。この状態は、界面の伝導形が、内部とは逆転し
ているため、反転状態と呼ばれる。この状態は、ＭＩＳ
トランジスタにおいてはチャネルが形成された状態に対
応する。このとき、少数キャリアである電子が、ゲート
絶縁膜の膜厚δがたとえば３ｎｍの場合、トンネリング
現象を起こしてゲートへ流れる。すなわち、チャネルが
形成されるＭＩＳトランジスタ、すなわちオン状態のＭ
ＩＳトランジスタにおいて直接ゲートへトンネル電流が
チャネル領域から流れる。これは（直接）ゲートトンネ
ル電流と呼ばれる。これは、基板領域がＮ型の場合でも
同様であり、ゲートに印加する電圧の極性およびエネル
ギ帯の曲がる方向が反対となるだけである。
【００１８】すなわち、ＭＩＳトランジスタにおいてゲ
ート絶縁膜の膜厚がたとえば３ｎｍと薄くなった場合に
は、チャネル領域からゲートへ、直接ゲートトンネル電
流が流れる。すなわち、図１０４に示すようなＭＴ−Ｃ
ＭＯＳ回路において、スタンバイサイクル時においてオ
ン状態のＭＩＳトランジスタにおいて、そのチャネル領
域からゲートへトンネル電流が流れ、最終的に電源ノー
ドから接地ノードへの貫通電流が流れ、スタンバイサイ
クル時の消費電流が増大するという問題が生じる。
【００１９】図１０７は、この図１０４に示すＭＴ−Ｃ
ＭＯＳ回路のスタンバイサイクル時におけるトンネル電
流の経路を示す図である。
【００２０】図１０７においては、インバータ回路ＩＶ
１およびＩＶ２の部分の構成を示す。インバータ回路Ｉ
Ｖ１において、ＭＩＳトランジスタＮ１は、主接地線Ｍ
ＧＬにそのソースおよびバックゲートが接続され、ＭＩ
ＳトランジスタＰ１は、そのソースが、図示しない副電
源線に接続される。インバータ回路ＩＶ２においては、
ＭＩＳトランジスタＰ２はバックゲートおよびソースが
主電源線ＭＶＬに接続され、ＭＩＳトランジスタＮ２
は、ソースが副接地線（図示せず）に接続される。スタ
ンバイサイクル時においては、インバータ回路ＩＶ１
へ、Ｈレベルの信号が与えられる。したがってこのイン
バータ回路ＩＶ１の出力信号はスタンバイサイクル時、
接地電圧ＧＮＤレベルのＬレベルであり、インバータ回
路ＩＶ２においてＭＩＳトランジスタＰ２はオン状態と
なる。このＭＩＳトランジスタＰ２において、基板領域
からゲートへトンネリング電流Ｉｔが流れ、さらにＭＩ
ＳトランジスタＮ１を介して主接地線ＭＧＬへ流れる。
すなわち、図１０７において破線で示すように、ＭＩＳ
トランジスタＰ２のゲートトンネル電流により、主電源
線ＭＶＬから主接地線ＭＧＬへ、貫通電流が流れる。
【００２１】図１０８は、図１０４に示すＭＴ−ＣＭＯ
Ｓ回路のインバータ回路ＩＶ２およびＩＶ３の部分の構
成を示す図である。スタンバイサイクル時においては、
インバータ回路ＩＶ２へは、Ｌレベルの信号が与えられ
る。ＭＩＳトランジスタＰ２およびＮ３のソースはそれ
ぞれ主電源線ＭＶＬおよび主接地線ＭＧＬに接続され
る。また、ＭＩＳトランジスタＮ２およびＰ３それぞれ
のソースが、副接地線および副電源線（図示せず）に接
続される。この状態において、スタンバイサイクル時、
ＭＩＳトランジスタＰ２はオン状態であり、ＭＩＳトラ
ンジスタＮ３のゲートへ主電源線ＭＶＬから電流を供給
する。
【００２２】ＭＩＳトランジスタＮ３はオン状態であ
り、したがってこのＭＩＳトランジスタＮ３においてゲ
ートトンネル電流Ｉｔが流れ、このゲートトンネル電流
は、主接地線ＭＧＬに流れる（ソース領域およびバック
ゲート領域を介して）。ＭＩＳトランジスタＮ３のバッ
クゲートが、接地電圧ＧＮＤと異なる電圧レベルにバイ
アスされている場合には、このチャネル領域からソース
領域を介してＭＩＳトランジスタＮ３のゲートトンネル
電流Ｉｔが流れる。したがって、この場合においても、
主電源線ＭＶＬから主接地線ＭＧＬに、ゲートトンネル
電流Ｉｔによる貫通電流が流れる。
【００２３】このゲートトンネル電流は、ゲート酸化膜
の膜厚が、３ｎｍ程度以下になると、オフリーク電流と
同程度となり、それより薄くなると、このオフリーク電
流よりも多くなる。したがって、動作電源電圧を低くし
て、そのゲート絶縁膜をスケーリング則に沿って薄くす
る場合、このゲートトンネル電流は無視することのでき
ない値となり、スタンバイサイクル時における消費電流
を増加させるという問題が生じる。
【００２４】ゲートトンネル電流Ｊは、ほぼ次式で表わ
される関係を満たす。Ｊ〜Ｅ・ｅｘｐ［−Ｔｏｘ・Ａ・
√ψ］ここでψは、ゲート絶縁膜界面の障壁の高さを示
し、近似的に、フェルミ準位と界面での表面ポテンシャ
ルφｓの差で表わされる。また、Ａは、チャネル領域の
半導体基板の不純物濃度（電子の実効質量）により決定
される定数であり、Ｅは、ゲート絶縁膜に印加される電
界を示す。障壁の高さψは、ゲート絶縁膜の誘電率εｉ
およびゲート絶縁膜の膜厚Ｔｏｘの関数である。したが
って、たとえば、シリコン酸化膜でゲート絶縁膜を構成
した場合、３ｎｍでトンネル電流が生じた場合、このシ
リコン酸化膜の膜厚３ｎｍと同じ障壁高さを与えるゲー
ト絶縁膜においてもゲートトンネル電流が同様に生じ
る。このゲート絶縁膜としては、シリコン酸化膜の他
に、シリコン窒化酸化膜などがある。
【００２５】したがって、このように、微細化されたＭ
ＩＳトランジスタを構成要素として含む場合、スタンバ
イ状態時においては、ＭＩＳトランジスタのゲートトン
ネル電流がオフリーク電流と同程度またはそれ以上の大
きさとなり、スタンバイサイクル時の消費電流を低減す
ることができなくなるという問題が生じる。
【００２６】それゆえに、この発明の目的は、スタンバ
イ状態時における消費電流を十分に抑制することができ
る高集積化に適した半導体装置を提供することである。
【００２７】この発明の他の目的は、スタンバイ状態時
におけるＭＩＳトランジスタのゲートトンネル電流を十
分に抑制することのできる半導体装置を提供することで
ある。
【００２８】
【課題を解決するための手段】この発明に係る半導体装
置は、第１の電源ノードと、第１の電源線上の電圧を一
方動作電源電圧として受けて所定の動作を行なう論理ゲ
ートと、第１の電源ノードと第１の電源線の間に接続さ
れ、論理ゲートの動作モードを指示する動作モード指示
信号に応答して選択的に導通する第１のスイッチングト
ランジスタとを備える。論理ゲートは、第１のゲートト
ンネル障壁を有するＭＩＳトランジスタを構成要素とし
て含み、第１のスイッチングトランジスタは、この論理
ゲートのＭＩＳトランジスタのゲートトンネル障壁より
も大きなゲートトンネル障壁を有する。
【００２９】好ましくは、第１のゲートトンネル障壁
は、膜厚３ナノメータのシリコン酸化膜が与えるゲート
トンネル障壁以下の大きさを有する。
【００３０】また、この第１のゲートトンネル障壁は、
膜厚３ナノメータの絶縁膜により与えられる。
【００３１】またこの発明の他の観点に従えば、半導体
装置は、第１の電源ノードと第１の出力ノードとの間に
接続されかつ入力信号をゲートに受ける第１のＭＩＳト
ランジスタと、出力ノードと第２の電源ノードとの間に
接続されかつ入力信号をゲートに受ける第２のＭＩＳト
ランジスタを備える。第１のＭＩＳトランジスタは、ス
タンバイサイクル時この入力信号に従ってオン状態とな
りかつ第１のゲートトンネル障壁を有する。第２のＭＩ
Ｓトランジスタは、スタンバイサイクル時入力信号に従
ってオフ状態となりかつ第１のゲートトンネル障壁より
も小さなゲートトンネル障壁を有する。
【００３２】好ましくは、第１のＭＩＳトランジスタ
は、ゲート絶縁膜が第２のＭＩＳトランジスタよりも厚
くされる。
【００３３】また好ましくは、さらに、第１の電源ノー
ドと第２の電源ノードとの間に接続されかつ第１の出力
ノードの信号をそれぞれのゲートに受ける第３および第
４のＭＩＳトランジスタを含む。第３のＭＩＳトランジ
スタは、スタンバイサイクル時オフ状態となりかつ第２
のゲートトンネル障壁を有し、第４のＭＩＳトランジス
タはスタンバイサイクル時オン状態となりかつ第１のゲ
ートトンネル障壁を有する。
【００３４】またこの発明の別の観点に従う半導体装置
は、第１の電源ノードと第１の出力ノードとの間に接続
されかつゲートに入力信号を受ける第１のＭＩＳトラン
ジスタと、この第１の出力ノードと第２の電源ノードと
の間に接続されかつ入力信号をゲートに受ける第２のＭ
ＩＳトランジスタと、スタンバイサイクル時これらの第
１および第２のＭＩＳトランジスタのゲートトンネル電
流リーク量をアクティブサイクル時よりも低減するため
の制御回路を備える。
【００３５】この制御回路は、好ましくは、第１および
第２のＭＩＳトランジスタのバックゲートバイアスをス
タンバイサイクル時にアクティブサイクル時よりも深く
するための回路を含む。
【００３６】またこれに代えて、制御回路は、第１およ
び第２の電源ノードの電圧極性を、スタンバイサイクル
とアクティブサイクルとで切換えるための回路を含む。
【００３７】また、これに代えて、第１および第２のＭ
ＩＳトランジスタは、ゲート絶縁膜として、膜厚３ｎｍ
のシリコン酸化膜が与えるゲートトンネル障壁と同等以
上のゲートトンネル障壁を有する絶縁膜を備える。
【００３８】またこれに代えて、好ましくは、制御回路
は、アクティブサイクル時第１および第２の電源ノード
の通常動作時に使用する第１および第２の電源電圧を供
給し、スタンバイサイクル時にはこれらの第１および第
２の電源電圧よりもそれぞれ絶対値の小さいおよび大き
い第３および第４の電圧を印加する回路を含む。
【００３９】この発明のさらに他の観点に従う半導体装
置は、第１の電源ノードと第１の出力ノードとの間に接
続されかつゲートに入力信号を受ける第１のゲートトン
ネル障壁を有する第１のＭＩＳトランジスタと、第１の
出力ノードとサブ電源ノードとの間に接続されかつゲー
トに入力信号を受けて第１のＭＩＳトランジスタと相補
的に導通する第２のＭＩＳトランジスタと、サブ電源ノ
ードと第２の電源ノードとの間に接続され動作サイクル
指示信号に応答して選択的に導通する第１のスイッチン
グトランジスタを備える。第２のＭＩＳトランジスタ
は、この第１のゲートトンネル障壁よりも小さな第２の
ゲートトンネル障壁を有する。
【００４０】第１のスイッチングトランジスタは、好ま
しくはスタンバイサイクル時オフ状態となり、かつ第２
のＭＩＳトランジスタよりも、しきい値電圧の絶対値が
小さく、第２のＭＩＳトランジスタは、スタンバイサイ
クル時にオフ状態となる。
【００４１】また、好ましくは、第１のＭＩＳトランジ
スタは、膜厚３．０ｎｍのシリコン酸化膜が与えるゲー
トトンネル障壁よりも大きなゲートトンネル障壁を有
し、第２のＭＩＳトランジスタは、この第１のＭＩＳト
ランジスタが与えるゲートトンネル障壁よりも小さなゲ
ートトンネル障壁を有するゲート絶縁膜を有する。
【００４２】また好ましくは、第１のスイッチングトラ
ンジスタと第１のＭＩＳトランジスタは、バックゲート
電位が異なる。
【００４３】また別の観点に従う半導体装置は、電源ノ
ードと電源線の間に接続され、動作サイクル指示信号に
応答して選択的にオン状態となる第１のスイッチングト
ランジスタと、電源線の電圧を一方動作電源電圧として
受け所定の処理を行なうゲート回路と、このゲート回路
と第１のスイッチングトランジスタとを比例縮小した要
素を含むレプリカ回路と、このレプリカ回路の出力電圧
を動作サイクル指示信号に従って電源線へ伝達するため
の伝達回路を備える。レプリカ回路の縮小ゲート回路
は、出力ノードの電圧を一方動作電源電圧として受けて
また第１のスイッチングトランジスタの縮小トランジス
タは、この出力ノードに電源ノードから電圧を供給す
る。
【００４４】伝達回路は、好ましくは、動作時、このレ
プリカ回路の出力ノードの電圧と電源線の電圧とを比較
し、該比較結果に従って電源線を駆動する比較回路を含
む。
【００４５】またこの発明の別の観点に従う半導体装置
は、第１の電源ノードと第１の電源線の間に接続され動
作サイクル指示信号に応答して選択的に導通する第１の
スイッチングトランジスタと、第１の電源線の電圧を一
方動作電源電圧として受ける第１のゲート回路と、第２
の電源ノードと第２の電源線の間に接続され、動作サイ
クル指示信号に応答して選択的に導通する第２のスイッ
チングトランジスタと、第２の電源線の電圧を一方動作
電源電圧として受けて動作する第２のゲート回路とを備
える。これら第１および第２のゲート回路は、ＭＩＳト
ランジスタを構成要素として含みかつ同一構成を有す
る。
【００４６】好ましくは、第１のゲート回路のトランジ
スタサイズと第１のスイッチングトランジスタのトラン
ジスタサイズの比が、第２のゲート回路のトランジスタ
サイズと第２のスイッチングトランジスタのサイズとの
比に等しくなるように設定される。
【００４７】第１のゲート回路は、好ましくは、第１の
電源線に接続し、第１の入力信号をゲートに受ける第１
のゲート絶縁膜膜厚を有する第１のＭＩＳトランジスタ
と、第３の電源線に接続し、第１の入力信号をゲートに
受けかつ第１のゲート絶縁膜膜厚よりも厚い第２のゲー
ト絶縁膜膜厚を有する第２のＭＩＳトランジスタを有す
る第１の単位ゲート回路を含む。また、第２のゲート回
路は、好ましくは、第２の電源線に接続し、第２の入力
信号をゲートに受けかつ第１のゲート絶縁膜膜厚を有す
る第３のＭＩＳトランジスタと第４の電源線にソースが
接続しかつ第２の入力信号をゲートに受けかつさらに第
２のゲート絶縁膜膜厚を有する第４のＭＩＳトランジス
タを有する第２の単位ゲート回路を含む。
【００４８】好ましくは、さらに、第１のゲート回路と
縦続接続され、第１の電源ノードと第３の電源線の電圧
を動作電源電圧として受けかつ第１のゲート回路の出力
信号を受ける第３のゲート回路と、第２のゲート回路と
縦続接続されかつ第２の電源ノードと第４の電源線の電
圧を行動作電源電圧として受ける第４のゲート回路と、
第３の電源線と第３の電源ノードとの間に接続されかつ
動作サイクル指示信号に応答して第１のスイッチングト
ランジスタと同相でオン／オフする第４のスイッチング
トランジスタを備える。第３のスイッチングトランジス
タのサイズと第３のゲート回路の第３の電源線に接続す
るＭＯＳトランジスタのサイズの比は、第４のスイッチ
ングトランジスタのサイズと第４のゲート回路の第４の
電源線に接続するＭＯＳトランジスタのサイズの比に等
しい。
【００４９】また、第３のゲート回路の第１の電源ノー
ドに接続するトランジスタは第２のゲート絶縁膜膜厚を
有し、また第３の電源線に接続するトランジスタは、第
２の膜厚よりも厚い第１のゲート絶縁膜膜厚を有する。
また、第４のゲート回路の第２の電源ノードに接続する
トランジスタは、第２のゲート絶縁膜膜厚を有し、第４
の電源線に接続するトランジスタは第１のゲート絶縁膜
膜厚を有する。
【００５０】好ましくは、第１または第２のゲートの回
路の第１または第２の電源線に接続するトランジスタの
サイズと第１または第２のスイッチングトランジスタの
サイズの比に等しいサイズ比のゲート回路およびスイッ
チングトランジスタを有するレプリカ回路と、このレプ
リカ回路の出力電圧に相当する電圧を第１および第２の
電源線に伝達するための伝達回路を備える。レプリカ回
路は、ゲート回路およびスイッチングトランジスタに対
応するレプリカゲート回路およびレプリカスイッチング
トランジスタを含む。
【００５１】好ましくは、この伝達回路は、レプリカ回
路の出力する動作電源電圧と出力ノードの電圧とを比較
し、該比較結果に従って出力ノードの電圧を調整する比
較回路と、動作サイクル指示信号に応答して出力ノード
を第１および第２の電源線に結合するスイッチング回路
を含む。
【００５２】また好ましくは、第１および第２の電源線
を動作サイクル指示信号に応答して結合するスイッチン
グ回路がさらに設けられる。
【００５３】また、第３または第４のゲート回路の第３
または第４の電源線に接続するトランジスタの合計サイ
ズと第３または第４のスイッチングトランジスタのサイ
ズの比に等しいサイズ比を有するレプリカゲート回路お
よびレプリカトランジスタを含むレプリカ回路と、動作
サイクル指示信号に応答して第３および第４の電源線へ
このレプリカ回路の生成する動作電源電圧に相当する電
圧を第３および第４の電源線へそれぞれ伝達するための
伝達回路を好ましくは備える。
【００５４】この伝達回路は、好ましくは、レプリカ回
路の出力する動作電源電圧と出力ノードの電圧とを比較
し該比較結果に従って出力ノードの電圧を調整する比較
回路と、動作サイクル指示信号に応答して出力ノードを
第３および第４の電源線に結合するためのスイッチング
回路を含む。
【００５５】また好ましくは、第３および第４の電源線
を動作サイクル指示信号に応答して結合するためのスイ
ッチング回路がさらに設けられる。
【００５６】この発明の別の観点に係る半導体装置は、
ＳＯＩ（シリコン・オン・インシュレータ）構造の第１
および第２のトランジスタを含み、入力信号に所定の処
理を施して出力するゲート回路と、このゲート回路の第
１および第２のトランジスタのボディ領域へバイアス電
圧を印加するためのバイアス電圧印加回路を備える。ゲ
ート回路へ印加される入力信号の論理レベルはスタンバ
イサイクル時予め定められており、また第１および第２
のトランジスタは３ナノメータ以下の膜厚のゲート絶縁
膜を有する。バイアス電圧印加回路は、スタンバイサイ
クル時第１および第２のトランジスタのうち少なくとも
オフ状態となるトランジスタのボディ領域のバイアスを
アクティブサイクル時よりも深くする。
【００５７】また、この発明の他の観点に係る半導体装
置は、ＳＯＩ（シリコン・オン・インシュレータ）構造
の第１および第２のＭＩＳトランジスタを有し入力信号
に所定の論理処理を施して出力するゲート回路と、これ
らの第１および第２のＭＩＳトランジスタのボディ領域
へバイアス電圧を印加するためのバイアス電圧印加回路
を備える。このバイアス電圧印加回路は、第１および第
２のトランジスタのボディ領域のバイアスをスタンバイ
サイクル時ともにアクティブサイクル時のバイアスより
も深くする。
【００５８】ゲート回路に縦続接続される複数の論理ゲ
ート回路が、好ましくは、さらに設けられる。これら複
数の論理ゲート回路の各々は、ＳＯＩ構造の第３および
第４のＭＩＳトランジスタを含む。これら第３および第
４のＭＩＳトランジスタは、第１および第２の電源ノー
ドの間に接続されかつそれぞれのゲートに前段の回路の
出力信号を受ける。バイアス電圧印加回路は、これら複
数の論理ゲート回路の第３および第４のＭＩＳトランジ
スタのボディ領域のバイアスを第１および第２のＭＩＳ
トランジスタのボディ領域のバイアスと共通に制御す
る。
【００５９】また、別の観点に係る半導体装置は、第１
の電源ノードと出力ノードとの間に接続され、入力信号
をゲートに受ける第１のＭＩＳトランジスタと、この出
力ノードと第２の電源ノードの間に接続されかつ入力信
号をゲートに受ける第２のＭＩＳトランジスタを備え
る。入力信号は、スタンバイサイクル時の論理レベルが
予め定められておりかつ第１のＭＩＳトランジスタがス
タンバイサイクル時入力信号に従ってオン状態となりか
つ埋込チャネル型ＭＩＳトランジスタで構成される。
【００６０】第１および第２のＭＩＳトランジスタは、
好ましくは、ゲート絶縁膜の膜厚は等しくされる。
【００６１】第２の電源ノードは、好ましくは、スタン
バイサイクル時オフ状態となるスイッチングトランジス
タを介して主電源電圧供給線に結合される。
【００６２】スイッチングトランジスタは好ましくは、
埋込チャネル型ＭＩＳトランジスタである。
【００６３】また、別の観点に従う半導体装置は、第１
の電源ノードと出力ノードの間に接続されかつ入力信号
をゲートに受ける第１のＭＩＳトランジスタと、この出
力ノードと第２の電源ノードの間に接続され、入力信号
をゲートに受ける第２のＭＩＳトランジスタを備える。
入力信号はスタンバイサイクル時の論理レベルが予め定
められており、また第１のＭＩＳトランジスタは、スタ
ンバイサイクル時入力信号に応答してオン状態となりか
つゲート空乏型ＭＩＳトランジスタである。
【００６４】第１および第２のＭＩＳトランジスタは、
好ましくは、ゲート絶縁膜の膜厚が等しくされる。
【００６５】また好ましくは、第２の電源ノードは、ス
タンバイサイクル時オフ状態となるスイッチングトラン
ジスタを介して主電源電圧供給線に結合される。
【００６６】また好ましくは、スイッチングトランジス
タは、ゲート空乏型ＭＩＳトランジスタである。
【００６７】また、別の観点に従う半導体装置は、与え
られた信号をラッチするためのラッチ回路と、このラッ
チ回路のラッチ出力信号に所定の処理を施すゲート回路
を備える。ラッチ回路は、第１のゲートトンネル障壁を
有するＭＩＳトランジスタで構成され、またゲート回路
は、第１のゲートトンネル障壁よりも小さなゲートトン
ネル障壁を有するＭＩＳトランジスタで構成される。
【００６８】好ましくは、ゲート回路のトランジスタ
は、膜厚３ｎｍのシリコン酸化膜と同程度またはそれよ
り小さなゲートトンネル障壁を実現するゲート絶縁膜を
有する。
【００６９】また、別の観点に従う半導体装置は、アク
ティブサイクル時与えられた信号をラッチするための第
１のラッチ回路と、スタンバイサイクル時、与えられた
信号をラッチするための第２のラッチ回路と、動作サイ
クル指示信号のアクティブサイクル指示からスタンバイ
サイクル指示への移行に応答して第１のラッチ回路のラ
ッチ信号を第２のラッチ回路へ転送しかつ動作サイクル
指示信号のスタンバイサイクル指示からアクティブサイ
クル指示への移行に応答して第２のラッチ回路のラッチ
信号を第１のラッチ回路へ転送するための転送回路を備
える。第１のラッチ回路は、第１のゲートトンネル障壁
を有し、第２のラッチ回路は、第１のゲートトンネル障
壁よりも大きなゲートトンネル障壁を有する。
【００７０】好ましくは、転送回路は、動作サイクル指
示信号がアクティブサイクルを示す間第１のラッチ回路
のラッチ信号を第２のラッチ回路へ持続的に転送する。
【００７１】転送回路は、また好ましくは、第１のラッ
チ回路に対して動作が行なわれるときに活性化される。
また、第１のラッチ回路はパイプラインステージに結合
され、この動作サイクル指示信号は第１のラッチ回路の
動作が行なわれたサイクルの次のサイクルでアクティブ
サイクルからスタンバイサイクルとなって、この次のサ
イクルで第１のラッチ回路から第２のラッチ回路へ転送
回路を介してラッチ信号の転送が行なわれる。
【００７２】また、さらに他の観点に従う半導体装置
は、プリチャージ指示信号の活性化に応答してプリチャ
ージノードを所定電圧レベルにプリチャージするための
プリチャージトランジスタと、このプリチャージノード
に結合され、プリチャージ指示信号の活性化時スタンバ
イ状態となり、プリチャージ指示信号の非活性化時与え
られた信号に従ってプリチャージノードを駆動するゲー
ト回路を備える。プリチャージトランジスタは、第１の
ゲートトンネル障壁を有し、ゲート回路のＭＩＳトラン
ジスタは、この第１のゲートトンネル障壁よりも大きな
第２のゲートトンネル障壁を有する。
【００７３】好ましくは、プリチャージ指示信号の非活
性化から活性化への移行時活性化されるプリチャージ補
助指示信号に応答してプリチャージノードを所定電圧レ
ベルにプリチャージするためのプリチャージ補助トラン
ジスタがさらに設けられる。このプリチャージ補助トラ
ンジスタは、第２のゲートトンネル障壁を有するＭＩＳ
トランジスタである。
【００７４】好ましくは、スタンバイサイクルが所定時
間以上続くときに与えられるスリープモード指示信号に
応答してプリチャージ指示信号を活性化し、またスリー
プモード指示信号の非活性化時には、スタンバイサイク
ル時に活性化しかつスリープモード指示信号の活性化時
非活性化するスタンバイ指示信号を発生する制御回路
と、スタンバイ指示信号の活性化時プリチャージノード
を所定電圧レベルにプリチャージするスタンバイプリチ
ャージ用トランジスタがさらに設けられる。このスタン
バイプリチャージトランジスタは、第２のゲートトンネ
ル障壁を有するＭＩＳトランジスタで構成される。
【００７５】また、別の観点に係る半導体装置は、スタ
ンバイサイクルからアクティブサイクルへの移行時所定
時間活性化され、プリチャージノードを所定電圧レベル
にプリチャージするためのプリチャージトランジスタ
と、アクティブサイクル時与えられた信号に従ってプリ
チャージノードを駆動するためのゲート回路を備える。
このゲート回路は、プリチャージトランジスタと同じ第
１のゲートトンネル障壁を有する。この第１のゲートト
ンネル障壁は、膜厚３ｎｍのシリコン酸化膜が与えるゲ
ートトンネル障壁と同じ大きさまたはそれ以下の大きさ
である。
【００７６】また好ましくは、スタンバイサイクル時プ
リチャージノードを所定電圧と異なる極性の電圧レベル
に保持するためのフローティング防止トランジスタが設
けられる。このフローティング防止トランジスタは、プ
リチャージトランジスタよりも大きなゲートトンネル障
壁を有する。
【００７７】スタンバイサイクル時に活性化されるプリ
チャージ指示信号に応答して活性化され、プリチャージ
ノードを所定電圧にプリチャージするためのプリチャー
ジトランジスタと、アクティブサイクル時与えられた信
号に従ってプリチャージノードを駆動するためのゲート
回路を備える。プリチャージトランジスタは、第１のゲ
ートトンネル障壁を有し、またゲート回路は第１のゲー
トトンネル障壁を有するＭＩＳトランジスタで構成され
る。この半導体装置は、さらに、スリープモード解除時
所定期間プリチャージトランジスタを活性化しかつスリ
ープモード時にはプリチャージトランジスタをオフ状態
に保持するための制御回路を備える。スリープモード
は、スタンバイサイクルが所定時間以上続くときに設定
される。
【００７８】また、この発明の別の観点に従う半導体装
置は、記憶データのリフレッシュが必要な複数のメモリ
セルと、リフレッシュモード時活性化され、複数のメモ
リセルの記憶データのリフレッシュを指示するリフレッ
シュ要求を所定間隔で出力するためのタイマ回路と、複
数のメモリセルのリフレッシュすべきメモリセル行を特
定するリフレッシュアドレスを発生するためのリフレッ
シュアドレスカウンタと、リフレッシュ要求とリフレッ
シュアドレスとに従って複数のメモリセルのリフレッシ
ュアドレスが指定するメモリセルの記憶データのリフレ
ッシュを行なうためのリフレッシュ系回路を備える。タ
イマ回路およびリフレッシュアドレスカウンタは、第１
のゲートトンネル障壁を有するＭＩＳトランジスタを構
成要素として含み一方、リフレッシュ系回路は、この第
１のゲートトンネル障壁以下の大きさの第２のゲートト
ンネル障壁を有するＭＩＳトランジスタを構成要素とし
て含む。
【００７９】好ましくは、第１のゲートトンネル障壁と
第２のゲートトンネル障壁は同じ大きさであり、この半
導体装置は、さらに、リフレッシュモード時非活性化さ
れかつメモリセルへのアクセスが行なわれるノーマルモ
ード時イネーブルされ、与えられたアドレスおよび制御
信号に従って複数のメモリセルの行を選択するための行
系回路を備える。この行系回路は、実質的にリフレッシ
ュ系回路と動作内容が同じでありかつ第１のゲートトン
ネル障壁の小さなゲートトンネル障壁を有するＭＩＳト
ランジスタを構成要素として含む。
【００８０】好ましくは、リフレッシュモード時のスタ
ンバイサイクル時にこのリフレッシュ系回路への電源電
圧の供給を遮断するための電源トランジスタが設けられ
る。
【００８１】電源トランジスタは、好ましくは、第１の
ゲートトンネル障壁を有するＭＩＳトランジスタであ
る。
【００８２】複数のメモリセルは行列状に配列され、ま
たリフレッシュアドレスがメモリセル行を特定する。こ
れらの複数のメモリセルの列選択に関連する動作を行な
う列系回路と、リフレッシュモード時に、その列系回路
への電源電圧供給を遮断するための列系電源トランジス
タがさらに設けられる。
【００８３】この列系電源トランジスタは、第１のゲー
トトンネル障壁を有するＭＩＳトランジスタで構成され
る。
【００８４】また、動作時、少なくとも複数のメモリセ
ルの記憶データを利用して演算処理を行なうためのロジ
ック回路と、リフレッシュモード時にこのロジック回路
への電源電圧供給を遮断するためのロジック電源トラン
ジスタが設けられる。
【００８５】ロジック電源トランジスタは第１のゲート
トンネル障壁を有するＭＩＳトランジスタで構成され
る。
【００８６】また、別の観点に従う半導体装置は、絶縁
ゲート型電界効果トランジスタを構成要素として含むロ
ジック回路と、このロジック回路の内部ノードに対応し
て設けられ、対応の内部ノードの信号をラッチするため
のラッチ回路と、このラッチ回路に結合され、ラッチ回
路の信号を転送するためのテストパスを備える。少なく
ともロジック回路は、スタンバイ状態時にはゲートトン
ネル電流が低減される状態に設定される。
【００８７】また、ラッチ回路は、好ましくは、このロ
ジック回路の構成要素である絶縁ゲート型電界効果トラ
ンジスタよりもスタンバイ状態時のゲートトンネルリー
ク電流によるリーク電流が大きな絶縁ゲート型電界効果
トランジスタを構成要素として含む。
【００８８】またこれに代えて、ラッチ回路は、好まし
くは、ロジック回路の構成要素である絶縁ゲート型電界
効果トランジスタのゲートトンネル障壁よりも大きなゲ
ートトンネル障壁を有する絶縁ゲート型電界効果トラン
ジスタで構成される。
【００８９】また、このラッチ回路は、好ましくは、ロ
ジック回路の内部状態を外部で観測可能とするためのス
キャンパスを構成するスキャンレジスタである。
【００９０】また、これに代えて、ラッチ回路は、ロジ
ック回路の内部状態を外部から制御可能とするためのス
キャンパスを構成するスキャンレジスタである。
【００９１】またさらに別の観点に従う半導体装置は、
活性化時所定の動作を行なう複数のＭＩＳトランジスタ
で構成される内部回路と、これら複数の内部回路のうち
の活性化すべき内部回路を指定する内部回路指定信号に
応答して、該指定された内部回路を活性化するための内
部回路活性化信号を発生するための活性制御回路と、動
作モード指示信号と内部回路活性化信号とに応答してこ
れら複数の内部回路のうちの非活性状態の内部回路のＭ
ＩＳトランジスタのゲートトンネル電流を、活性状態の
内部回路のＭＯＳトランジスタのゲートトンネル電流よ
りも小さい状態に保持する電流制御回路を含む。動作モ
ード指示信号は、複数の内部回路の動作可能期間である
アクティブサイクルと複数の内部回路が動作を停止する
スタンバイサイクルとを指定する。
【００９２】電流制御回路は、好ましくは、動作モード
指示信号に応答して、スタンバイサイクル時には複数の
内部回路のＭＯＳトランジスタのゲートトンネル電流を
小さい状態に設定する。
【００９３】また、さらに別の観点に従う半導体装置
は、複数のノーマルメモリセルを有するノーマルアレイ
と、ノーマルアレイの欠陥を有する不良ノーマルメモリ
セルを救済するためのスペアメモリセルを有する冗長ア
レイと、ノーマルアレイの選択メモリセルへアクセスす
るためのノーマルアクセス回路と、冗長アレイのスペア
メモリセルへアクセスするためのスペアアクセス回路
と、スペアアクセス回路およびノーマルアクセス回路の
非活性状態の回路のＭＯＳトランジスタのゲートトンネ
ル電流を活性状態の回路のＭＯＳトランジスタのゲート
トンネル電流よりも小さくするための電源制御回路を含
む。
【００９４】スペアアクセス回路およびノーマルアクセ
ス回路の各々は、好ましくは、選択的に活性化される複
数のサブアクセス回路を含む。電源制御回路は、スペア
アクセス回路およびノーマルアクセス回路の非選択のサ
ブアクセス回路を、選択されたサブアクセス回路のＭＯ
Ｓトランジスタのゲートトンネル電流よりも小さなゲー
トトンネル電流を有する状態に設定する。
【００９５】また、好ましくは、アドレス信号に従って
ノーマルアクセス回路およびスペアアクセス回路のいず
れを活性化するかを判定し、該判定結果に従ってノーマ
ルアクセス回路およびスペアアクセス回路の一方を活性
化するための判定回路がさらに設けられる。この判定回
路は、メモリセル選択動作を指示する動作モード指示信
号が活性化される前に判定動作を開始する。
【００９６】また、これに代えて好ましくは、アドレス
信号に従ってノーマルアクセス回路およびスペアアクセ
ス回路のいずれを活性化するかを判定し、該判定結果に
従ってノーマルアクセス回路およびスペアアクセス回路
の一方を活性化するための判定回路を含む。この判定回
路は、メモリセル選択動作を指示する動作モード指示信
号と非同期で判定動作を実行する。
【００９７】ゲートトンネル電流が生じる可能性がある
場合には、その可能性のあるＭＩＳトランジスタに対し
て、ゲートトンネル障壁を高くするまたは電流経路を遮
断するなどの対策を施す。ゲートトンネル電流が生じる
可能性のないトランジスタには、スケーリング則に沿っ
て微細化されたＭＩＳトランジスタを用いる。これらの
対策により、低消費電流でかつ高速動作する半導体装置
が実現される。
【００９８】回路が非動作状態となる場合には、その回
路の構成要素であるＭＩＳトランジスタのゲートトンネ
ル電流を小さくする、または電源電圧の供給を停止する
ことにより、この非動作状態の回路の消費電流を低減で
き、低消費電流の半導体装置を実現することができる。
【００９９】
【発明の実施の形態】［実施の形態１］図１（Ａ）は、
この発明の実施の形態１に従う半導体装置の構成を概略
的に示す図である。図１（Ａ）において、この半導体装
置は、縦続接続されるＣＭＯＳインバータ回路ＩＶ０−
ＩＶ４を含む。これらのＣＭＯＳインバータ回路ＩＶ０
−ＩＶ４は、それぞれＰチャネルＭＩＳトランジスタＰ
Ｑと、ＮチャネルＭＩＳトランジスタＮＱを構成要素と
して含む。ＭＩＳトランジスタＰＱおよびＮＱのゲート
絶縁膜の膜厚Ｔｏｘは十分薄くされ、たとえば３ｎｍの
シリコン酸化膜が与えるゲートトンネル障壁と同程度以
下のゲートトンネル障壁を与えるゲート絶縁膜の膜厚を
有する。ここで、「ゲートトンネル障壁」は、先のゲー
トトンネル電流Ｊの式が、パラメータとして、ゲート絶
縁膜膜厚Ｔｏｘとバリアの高さψを含んでおり、このゲ
ート絶縁膜の膜厚Ｔｏｘとバリアの高さψの平方根の積
で与えられるものと定義する。バリアの高さψは、いわ
ゆるバンドベンディング時のフェルミ準位と表面ポテン
シャルとの差で表わされる。通常、このバリアの高さψ
は、次式で近似される。
【０１００】ψ＝ｃ２・φＧ＋ｃ３ φＧは、ゲート電極の仕事関数を示し、ｃ２およびｃ３
は、ゲート絶縁膜の誘電率、ゲート絶縁膜膜厚Ｔｏｘ等
の関数で表わされる。
【０１０１】ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４
は、共通に副電源線３および副接地線４の電圧を両動作
電源電圧として受ける。副電源線３は、主電源ノード１
にスイッチングトランジスタＳＷ１を介して接続され、
副接地線４は、主接地ノード２にスイッチングトランジ
スタＳＷ２を介して接続される。これらのスイッチング
トランジスタＳＷ１およびＳＷ２は、ＭＩＳトランジス
タＰＱおよびＮＱのゲート絶縁膜と同程度の膜厚を有
し、それらのゲートトンネル障壁は十分大きくされてい
る。また、これらのスイッチングトランジスタＳＷ１お
よびＳＷ２は、アクティブサイクル時、ＣＭＯＳインバ
ータ回路ＩＶ０−ＩＶ４に対し動作電流を十分に供給す
るため、その電流駆動能力はＭＩＳトランジスタＰＱお
よびＮＱの電流駆動能力より十分大きくされている。す
なわち、これらのスイッチングトランジスタＳＷ１およ
びＳＷ２では、チャネル幅が十分大きくされている。
【０１０２】これらのスイッチングトランジスタＳＷ１
およびＳＷ２は、それぞれ、制御クロック信号／φおよ
びφに応答して選択的にオン／オフ状態となる。この制
御クロック信号φおよび／φは、ＣＭＯＳインバータ回
路ＩＶ０−ＩＶ４が実際に動作するアクティブサイクル
時に、スイッチングトランジスタＳＷ１およびＳＷ２を
オン状態とし、一方ＣＭＯＳインバータ回路ＩＶ０−Ｉ
Ｖ４がスタンバイ状態となるスタンバイサイクル時にお
いては、これらのスイッチングトランジスタＳＷ１およ
びＳＷ２をオフ状態に設定する。
【０１０３】この図１（Ａ）に示す構成においては、図
１（Ｂ）に示す信号波形図のように、アクティブサイク
ル時においては、制御クロック信号φおよび／φがそれ
ぞれＨレベルおよびＬレベルとなり、スイッチングトラ
ンジスタＳＷ１およびＳＷ２がオン状態となり、電源ノ
ード（主電源線）と副電源線３が結合され、また副接地
線４が主接地ノードに結合される。スイッチングトラン
ジスタＳＷ１およびＳＷ２は、十分大きな電流供給能力
を有している。ＣＭＯＳインバータ回路ＩＶ０−ＩＶ４
は、そのゲート絶縁膜が十分薄くされたＭＩＳトランジ
スタＰＱおよびＮＱを構成要素として含んでおり、これ
らのＭＩＳトランジスタＰＱおよびＮＱは、動作電源電
圧ＶＣＣに従ってスケーリング則により微細化されてお
り、高速動作する。
【０１０４】スタンバイ状態においては、図１（Ｂ）に
示すように、制御クロック信号φがＬレベル、制御クロ
ック信号／φがＨレベルとなり、スイッチングトランジ
スタＳＷ１およびＳＷ２がオフ状態となる。スイッチン
グトランジスタＳＷ１は、ゲートに電源電圧ＶＣＣレベ
ルの制御クロック信号／φを受け、またスイッチングト
ランジスタＳＷ２は、ゲートに接地電圧レベルの制御ク
ロック信号φを受ける。したがって、これらのスイッチ
ングトランジスタＳＷ１およびＳＷ２は空乏状態であ
り、スイッチングトランジスタＳＷ１およびＳＷ２のチ
ャネル領域には、空乏層が広がっており、これらのスイ
ッチングトランジスタＳＷ１およびＳＷ２のゲート容量
に印加される電圧が小さくなる。空乏層容量が、ゲート
容量と直列に接続され、ゲート電極と基板領域の間の電
圧が、これらのゲート容量および空乏層容量により分圧
されるためである。
【０１０５】したがって、この基板領域とゲート電極と
の間のトンネル電流はほとんど生じず、単に、ドレイン
領域とゲート電極とのオーバーラップ領域においてゲー
トトンネル電流が流れるだけである。これは、２桁程度
チャネル領域とゲートとの間に流れるゲートトンネル電
流に比べて小さく、これらのスイッチングトランジスタ
ＳＷ１およびＳＷ２のゲートトンネル電流はスタンバイ
サイクル時十分小さくすることができる。
【０１０６】ＣＭＯＳ回路ＩＶ０−ＩＶ４においては、
ＭＩＳトランジスタＰＱおよびＮＱが、副電源線３と副
接地線４にそれぞれ結合されている。スイッチングトラ
ンジスタＳＷ１およびＳＷ２を流れるリーク電流（ゲー
トトンネル電流およびサブスレッショルド電流）とＣＭ
ＯＳインバータ回路ＩＶ０−ＩＶ４におけるリーク電流
が生じるだけである。スイッチングトランジスタＳＷ１
およびＳＷ２を流れるリーク電流と、ＣＭＯＳインバー
タ回路ＩＶ０−ＩＶ４に流れるリーク電流が平衡する電
圧レベルで、副電源線３および副接地線４の電圧レベル
が平衡状態となる。この場合、たとえばＭＩＳトランジ
スタＮＱにゲートトンネル電流が流れ、副接地線４にゲ
ートトンネル電流が流れても、スイッチングトランジス
タＳＷ２はオフ状態であり、このＭＩＳトランジスタＮ
Ｑのゲートトンネル電流は十分に抑制される。同様、Ｍ
ＩＳトランジスタＰＱにゲートトンネル電流が流れる場
合、副電源線３は、スイッチングトランジスタＳＷ１を
介して主電源ノード１に結合されており、このＭＩＳト
ランジスタＰＱを流れるゲートトンネル電流は、スイッ
チングトランジスタＳＷ１により十分抑制される。これ
により、スイッチングトランジスタＳＷ１およびＳＷ２
により、電源ノード１と接地ノード２の間のゲートトン
ネル電流を効果的に遮断することができ、スタンバイ状
態時における消費電流を低減することができる。
【０１０７】すなわち、これらのＣＭＯＳインバータ回
路ＩＶ０−ＩＶ４を、電源ノード１および接地ノード２
に直接接続する構成に比べて、これらのスタンバイサイ
クル時オフ状態となるスイッチングトランジスタＳＷ１
およびＳＷ２により、十分に、ゲートトンネル電流を抑
制することができる。
【０１０８】［変更例］図２（Ａ）は、この発明の実施
の形態１の変更例の構成を示す図である。この図２
（Ａ）に示す構成においては、インバータ回路ＩＶ０−
ＩＶ４に含まれるＭＩＳトランジスタＰＱおよびＮＱの
ゲート絶縁膜が、シリコン酸化膜膜厚３ｎｍに相当する
膜厚Ｔｏｘ１を有する。一方、電源ノード１と副電源線
３の間に接続されるスイッチングトランジスタＳＷ３
が、ＭＩＳトランジスタＰＱおよびＮＱのゲート絶縁膜
の膜厚Ｔｏｘ１よりも厚いゲート絶縁膜膜厚Ｔｏｘ２を
有する。また、副接地線４と接地ノード２の間に接続さ
れるスイッチングトランジスタＳＷ４も、そのゲート絶
縁膜の膜厚がＴｏｘ２である。他の構成は、図１（Ａ）
に示す構成と同じであり、対応する部分には同一参照番
号を付す。
【０１０９】図２（Ｂ）の信号波形図に示すように、制
御クロック信号φおよび／φは、インバータ回路ＩＶ０
−ＩＶ４のアクティブサイクルおよびスタンバイサイク
ルに応じて活性状態／非活性状態となる。スイッチング
トランジスタＳＷ３およびＳＷ４は、ＭＩＳトランジス
タで構成されており、そのゲート絶縁膜の膜厚Ｔｏｘ
が、膜厚Ｔｏｘ２と厚くなった場合、ゲートトンネル障
壁が大きくなり、ゲートトンネル電流が流れにくくな
る。また、ゲート絶縁膜の膜厚が厚くなった場合、スイ
ッチングトランジスタＳＷ３およびＳＷ４のしきい値電
圧の絶対値も大きくなり、サブスレッショルドリーク電
流が抑制される。したがって、インバータ回路ＩＶ０−
ＩＶ４のスタンバイ状態時においては、オフリーク電流
が抑制され、応じてインバータ回路ＩＶ０−ＩＶ４にお
けるゲートトンネル電流が抑制される（ゲートトンネル
電流がスイッチングトランジスタＳＷ３およびＳＷ４の
オフリーク電流により決定されるため）。
【０１１０】なお、図１（Ａ）および図２（Ａ）に示す
構成において制御クロック信号φおよび／φを生成する
制御回路は、その構成要素のゲート絶縁膜の膜厚を厚く
する必要がある。これは、スイッチングトランジスタＳ
Ｗ１−ＳＷ４においてゲートトンネル電流が流れ、制御
回路のＭＩＳトランジスタを介して電源ノードと接地ノ
ードの間にゲートトンネル電流による貫通電流が流れる
経路が生成される可能性がある。このクロック制御回路
におけるゲートトンネル電流による貫通電流を防止する
ため、クロック制御回路においては、ゲート絶縁膜の厚
いＭＩＳトランジスタを用いて、ゲートトンネル電流に
よる貫通電流を抑制する。
【０１１１】ただし、スイッチングトランジスタＳＷ３
およびＳＷ４を用いた場合、そのゲート絶縁膜が厚くさ
れており、ゲートトンネル電流が十分抑制されるため、
制御クロック信号φおよび／φを生成する回路のＭＩＳ
トランジスタのゲート絶縁膜の膜厚は薄くされてもよ
い。
【０１１２】以上のように、この発明の実施の形態１に
従えば、ゲート絶縁膜の膜厚の薄いＣＭＯＳ回路の電源
／接地ノードをスタンバイサイクル時オフ状態となるス
イッチングトランジスタを介して電源／接地ノードに結
合しており、スタンバイサイクル時、このスイッチング
トランジスタのオフリーク電流のみが、ＣＭＯＳ回路の
ゲートトンネル電流の供給源となり、これらのＣＭＯＳ
回路を直接電源／接地ノードに接続する場合に比べて、
ゲートトンネル電流を大幅に抑制することができる。
【０１１３】［実施の形態２］図３（Ａ）は、この発明
の実施の形態２に従う半導体装置の構成を概略的に示す
図である。この図３においては、４段のＣＭＯＳインバ
ータ回路が縦続接続される。これらのＣＭＯＳインバー
タ回路は、電源ノード１と接地ノード２に直接結合され
る。すなわち、ＰチャネルＭＩＳトランジスタＰＱ１−
ＰＱ４のそれぞれのソースが電源ノード１に結合され、
またＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４のそ
れぞれのソースが接地ノード２に結合される。入力信号
ＩＮは、図３（Ｂ）に示すように、スタンバイ状態時に
おいてはＬレベルに保持され、アクティブサイクル時に
おいてＨレベルに駆動される。この入力信号ＩＮのスタ
ンバイ状態時における論理レベルに合せて、ＣＭＯＳイ
ンバータ回路において、スタンバイ状態時においてオン
状態となるＭＩＳトランジスタＰＱ１、ＰＱ３、ＮＱ２
およびＮＱ４のゲート絶縁膜の膜厚は厚くＴｏｘ２に設
定される。一方、スタンバイ状態時においてオフ状態と
なるＭＩＳトランジスタＮＱ１、ＰＱ２、ＮＱ３および
ＰＱ４のゲート絶縁膜膜厚は、膜厚Ｔｏｘ１に設定され
る。膜厚Ｔｏｘ１は、シリコン酸化膜の場合、３ｎｍ
（ナノメータ）である。
【０１１４】この図３（Ａ）に示す構成においては、ス
タンバイ状態時においてオン状態となるＭＩＳトランジ
スタＰＱ１、ＮＱ２、ＰＱ３およびＮＱ４のゲート絶縁
膜の膜厚が厚くされており、したがって、ゲートトンネ
ル障壁が大きくなり、スタンバイ期間中のゲートトンネ
ル電流を十分抑制することができる。図３（Ａ）に示す
構成の場合、図４に示すように、たとえばＰチャネルＭ
ＩＳトランジスタＰＱ１において、スタンバイ状態時、
入力信号ＩＮに応じてオン状態であるものの、ゲート絶
縁膜が膜厚Ｔｏｘ２を有しており、そのゲートトンネル
電流Ｉｔ１は十分抑制することができる。ＮチャネルＭ
ＩＳトランジスタＮＱ１においては、オフリーク電流Ｉ
ｏｆｆ１が流れる。このＭＩＳトランジスタＮＱ１にお
いてはオフ状態であり、そのゲートトンネル電流は十分
小さい。また、ＭＩＳトランジスタＮＱ２が、そのゲー
トにＨレベルの信号を、スタンバイ状態時、受けてオン
状態となるが、そのゲート絶縁膜の膜厚はＴｏｘ２であ
り十分厚く、そのゲートトンネル電流Ｉｔ２は十分抑制
することができる。この場合においても、単にＭＩＳト
ランジスタＰＱ２にオフリーク電流Ｉｏｆｆ２が流れる
だけである。
【０１１５】したがって、このスタンバイ状態時におい
てオン状態となるＭＩＳトランジスタのゲート絶縁膜の
膜厚を厚くすることにより、スタンバイ状態時における
ゲートトンネル電流を十分抑制することができる。オフ
リーク電流について適当な措置を施すことにより、スタ
ンバイ状態時における消費電流を十分抑制することがで
きる。
【０１１６】また、アクティブサイクル移行時において
は、ゲート絶縁膜の膜厚が薄いＭＩＳトランジスタＮＱ
１、ＰＱ２、ＮＱ３およびＰＱ４がオフ状態からオン状
態へ移行するだけであり、そのゲート絶縁膜膜厚が膜厚
Ｔｏｘ１と薄く、しきい値電圧の絶対値も小さく高速で
オフ状態からオン状態へ移行するため、この入力信号Ｉ
Ｎの変化に応じて、その出力信号の状態を高速で確定状
態へ駆動することができ、アクセスタイムの増大などの
問題が生じない。スタンバイ状態時において各ＣＭＯＳ
インバータ回路の出力信号が確定状態にあり、各ＣＭＯ
Ｓ回路の電源／接地ノードがフローティング状態となっ
てその出力信号のレベルが不確定となり、アクティブサ
イクル移行時出力信号の論理状態が不確定状態となるの
を防止することができる。
【０１１７】［実施の形態３］図５は、この発明の実施
の形態３に従う半導体装置の構成を示す図である。この
図５においても、４段のＣＭＯＳインバータ回路を示
す。これらのＣＭＯＳインバータ回路のＰチャネルＭＩ
ＳトランジスタＰＱ１−ＰＱ４のバックゲートがＮウェ
ル５に共通に接続され、またそれぞれのソースが電源ノ
ード１に接続される。ＮチャネルＭＩＳトランジスタＮ
Ｑ１−ＮＱ４は、それぞれのソースが、接地ノード２に
接続され、またそれぞれのバックゲートがＰウェル６に
共通に結合される。これらのＮウェル５上のウェル電圧
ＶＷＮおよびＰウェル６上のウェル電圧ＶＷＰを動作サ
イクルに応じて変更する。
【０１１８】図６は、この図５に示す半導体装置の動作
を示す信号波形図である。図６に示すように、スタンバ
イ状態時においては、Ｎウェル５に与えられる電圧ＶＷ
Ｎを、高電圧Ｖｐｐレベルに設定し、またＰウェル６に
与えられる電圧を負電圧ＶＢＢレベルに設定する。アク
ティブサイクル時においては、Ｎウェル５に与えられる
電圧ＶＷＮは、電源電圧ＶＣＣレベルであり、またＰウ
ェル６へ与えられる電圧ＶＷＰは、接地電圧ＧＮＤレベ
ルである。
【０１１９】一般に、ＭＩＳトランジスタにおいて、バ
ックゲートバイアスが深くなった場合、この基板領域に
おける空乏層が広がり、しきい値電圧の絶対値が大きく
なる。空乏層が広がった場合、ゲート絶縁膜に印加され
る電界が低くなり（等価的にゲート絶縁膜のキャパシタ
値が大きくなるため）、応じてゲート絶縁膜の印加電界
が小さくなりゲートトンネル電流を抑制することができ
る。また、スタンバイ状態時においてＮウェル５および
Ｐウェル６へ与えられるバイアス電圧の絶対値を大きく
しており、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮ
Ｑ１−ＮＱ４のしきい値電圧の絶対値が大きくなってお
り、これらのサブスレッショルドリーク電流（オフリー
ク電流）も抑制することができる。したがって、ゲート
トンネル電流の抑制およびオフリーク電流の抑制両者を
実現でき、スタンバイ状態時における消費電流を大幅に
低減することができる。
【０１２０】また、この図５に示す構成においては、Ｃ
ＭＯＳインバータ回路は、電源ノード１と接地ノード２
に直接結合されており、それらの出力信号の論理レベル
は確定状態にあり、アクティブサイクル移行時高速で出
力信号ＯＵＴを入力信号ＩＮの電圧レベルに応じて変化
させることができる。また、スタンバイ期間中ＭＩＳト
ランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４共通に
バックゲートバイアス（基板バイアス）を深くしてお
り、入力信号ＩＮのスタンバイ状態時の論理レベルにか
かわらず、ゲートトンネル電流およびオフリーク電流を
同時に低減することができる。
【０１２１】図７は、この図５に示すＣＭＯＳインバー
タ回路の構造を概略的に示す図である。図７において、
ＣＭＯＳインバータ回路のＭＩＳトランジスタＰＱおよ
びＮＱは、Ｐ型半導体基板１０表面に間をおいて形成さ
れるＮウェル１１および１２内にそれぞれ形成される。
Ｎウェル１２は、Ｎ型不純物領域１２ａを介して電源電
圧Ｖｃｃを受ける。このＮウェル１２表面に、Ｐウェル
１３が形成され、このＰウェル１３が、ＮチャネルＭＩ
ＳトランジスタＮＱの基板領域として利用される。
【０１２２】Ｎウェル１１表面に間をおいてＰ型不純物
領域１１ａおよび１１ｂが形成され、これらの不純物領
域１１ａおよび１１ｂの間に、図示しないゲート絶縁膜
を介してゲート電極１１ｃが形成される。ゲート電極１
１ｃ下のゲート絶縁膜は、膜厚３ｎｍのシリコン酸化膜
が与えるゲートトンネル障壁と同程度またはそれ以下の
トンネル障壁を与える膜厚を有する。以下の説明におい
て、特に断らない限り、ＭＩＳトランジスタの薄いゲー
ト絶縁膜は、３ｎｍの膜厚のシリコン酸化膜が与えるゲ
ートトンネル障壁と同程度またはそれ以下のゲートトン
ネル障壁を与える膜厚Ｔｏｘ１を有する。
【０１２３】このＮウェル１１に形成される不純物領域
１１ａおよび１１ｂと、ゲート電極１１ｃにより、Ｐチ
ャネルＭＩＳトランジスタＰＱが形成される。
【０１２４】Ｎウェル１１表面には、またＮ型不純物領
域１１ｄが形成される。このＮ型不純物領域１１ｄを介
して、Ｎウェルバイアス回路１５からのウェルバイアス
電圧ＶＷＮがＮウェル１１に与えられる。
【０１２５】Ｐウェル１３表面には、間をおいてＮ型不
純物領域１３ａおよび１３ｂが形成される。これらのＮ
型不純物領域１３ａおよび１３ｂの間のチャネル領域上
に薄いゲート絶縁膜を介してゲート電極１３ｃが形成さ
れる。これらのＰウェル１３と、Ｎ型不純物領域１３ａ
および１３ｂと、ゲート電極１３ｃにより、Ｎチャネル
ＭＩＳトランジスタＮＱが形成される。このＰウェル１
３表面には、また、Ｐ型不純物領域１３ｄが形成され
る。このＰ型不純物領域１３ｄは、Ｐウェルバイアス回
路２０からのウェルバイアス電圧ＶＷＰを受け、Ｐウェ
ル１３へ、ウェルバイアス電圧ＶＷＰを与える。
【０１２６】不純物領域１１ｂおよび１３ｂは、出力信
号ＯＵＴａを生成する出力ノードに結合され、不純物領
域１１ａおよび１３ａには、それぞれ電源電圧Ｖｃｃお
よび接地電圧Ｖｓｓ（＝ＧＮＤ）が与えられる。ゲート
電極１１ｃおよび１３ｃへは、入力信号ＩＮａが共通に
与えられる。
【０１２７】Ｎウェル１１およびＰウェル１３のバイア
ス電圧をスタンバイサイクルおよびアクティブサイクル
に応じて切換える。スタンバイサイクル時において、Ｎ
ウェル１１を高電圧Ｖｐｐレベルに設定した場合、不純
物領域１１ａおよび１１ｂとＮウェル１１の間のＰＮ接
合が深い逆バイアス状態となり、空乏層が広がる。同
様、Ｐウェル１３においてもスタンバイ状態時負電圧Ｖ
ＢＢを印加することにより、Ｐウェル１３とＮ型不純物
領域１３ａおよび１３ｂの間のＰＮ接合の逆バイアス状
態が深くなり、空乏層が広がる。
【０１２８】図８（Ａ）は、ＭＩＳトランジスタの、空
乏層ＤＰの分布を概略的に示す図である。この図８
（Ａ）において、基板領域（ウェル）ＳＵＢの表面のチ
ャネル領域に反転層が形成されている場合においても、
そのソース領域ＳＲおよびドレイン領域ＤＲ周辺には、
空乏層ＤＰが形成される。この空乏層は、キャリアの存
在しない領域であり、絶縁層と同様に作用し、空乏層容
量Ｃｄが基板領域ＳＵＢ表面に形成される。したがっ
て、ゲート電極ＧＴと基板領域ＳＵＢの間のゲート絶縁
膜によるゲート絶縁膜容量Ｃｇと直列に、空乏層容量Ｃ
ｄが接続される。したがって、図８（Ｂ）に示すよう
に、これらのゲート絶縁膜容量Ｃｇと空乏層容量Ｃｄが
直列に接続される場合、ゲート電圧Ｖｇと基板電圧Ｖｓ
ｕｂがこれらの容量ＣｇおよびＣｄにより分圧され、ゲ
ート絶縁膜に印加される電界が緩和され、ゲートトンネ
ル障壁が等価的に高くなる。したがって、スタンバイ状
態時において、このウェルバイアスを深くすることによ
り、等価的にゲート絶縁膜膜厚を厚くしゲートトンネル
障壁を高くする。
【０１２９】ゲート電極ＧＴとドレイン領域ＤＲの間で
ゲートトンネル電流が流れるが、この対向面積は十分小
さく、チャネル領域からのゲートトンネル電流に比べて
十分小さい。これにより、ゲートトンネル電流を確実に
抑制することができる。
【０１３０】図９は、図７に示すＮウェルバイアス回路
１５の構成を概略的に示す図である。図９において、Ｎ
ウェルバイアス回路１５は、高電圧Ｖｐｐを発生するＶ
ｐｐ発生回路１５ａと、内部の動作サイクルを示す内部
動作指示信号φＡＣＴのレベル変換を行なうレベルシフ
タ１５ｂと、レベルシフタ１５ｂからの切換制御信号φ
ＭＸＮに従ってＶＰＰ発生回路１５ａからの高電圧Ｖｐ
ｐと電源電圧Ｖｃｃの一方を選択してＮウェルバイアス
電圧ＶＷＮを生成するマルチプレクサ（ＭＵＸ）１５ｃ
を含む。内部動作指示信号φＡＣＴは、電源電圧Ｖｃｃ
と接地電圧ＧＮＤ（＝Ｖｓｓ）の間で変化する。レベル
シフタ１５ｂは、振幅電源電圧Ｖｃｃの内部動作指示信
号φＡＣＴを、振幅高電圧Ｖｐｐの切換制御信号φＭＸ
Ｎに変換する。これにより、マルチプレクサ１５ｃにお
いて、確実に、電源電圧Ｖｃｃおよび高電圧Ｖｐｐの一
方を選択して、Ｎウェルバイアス電圧ＶＷＮを生成する
ことができる。
【０１３１】なお、高電圧Ｖｐｐを発生するＶｐｐ発生
回路１５ａは、通常の、キャパシタのチャージポンプ動
作を利用する回路で構成される。また、レベルシフタ１
５ｂも、たとえば、通常のラッチ型のレベル変換回路を
使用して構成される。マルチプレクサ１５ｃには、たと
えば、通常のトランスミッションゲートが用いられる。
【０１３２】また、内部動作指示信号φＡＣＴと切換制
御信号φＭＸＮの論理レベルの対応関係は、内部動作指
示信号φＡＣＴが、スタンバイ状態およびアクティブ状
態を示すときの論理レベルに応じて適当に定められる。
【０１３３】図１０は、図７に示すＰウェルバイアス回
路２０の構成を概略的に示す図である。図１０におい
て、Ｐウェルバイアス回路２０は、負電圧ＶＢＢを発生
するＶＢＢ発生回路２０ａと、内部動作指示信号φＡＣ
Ｔのレベル変換を行なうレベルシフタ２０ｂと、レベル
シフタ２０ｂからの切換制御信号φＭＸＰに従って、接
地電圧ＧＮＤおよび負電圧ＶＢＢの一方を選択してＰウ
ェルバイアス電圧ＶＷＰを生成するマルチプレクサ（Ｍ
ＵＸ）２０ｃを含む。
【０１３４】レベルシフタ２０ｂは、電源電圧Ｖｃｃと
接地電圧ＧＮＤの間で変化する内部動作指示信号φＡＣ
Ｔを、電源電圧Ｖｃｃと負電圧ＶＢＢの間で変化する切
換制御信号φＭＸＰに変換する。この内部動作指示信号
φＡＣＴと切換制御信号φＭＸＰの論理レベルの対応関
係は、内部動作指示信号φＡＣＴがスタンバイ状態にあ
るときの論理レベルおよびマルチプレクサ２０ｃの構成
に応じて適当に定められる。スタンバイ状態時において
は、切換制御信号φＭＸＰに従って、マルチプレクサ２
０ｃが、ＶＢＢ発生回路２０ａからの負電圧ＶＢＢを選
択し、アクティブサイクル時においては、マルチプレク
サ２０ｃが、切換制御信号φＭＸＰに従って接地電圧Ｇ
ＮＤを選択する。
【０１３５】ＶＢＢ発生回路２０ａは、キャパシタのチ
ャージポンプ動作を利用するチャージポンプ回路で構成
され、またレベルシフタ２０ｂは、たとえば、ラッチ型
のレベル変換回路で構成される。
【０１３６】なお、図５に示す構成においては、Ｐウェ
ル６およびＮウェル５の電圧をともに動作サイクルに応
じて変更している。しかしながら、このＰウェルおよび
Ｎウェルの一方のみ、そのバイアス電圧が動作サイクル
に応じて切換えられてもよい。
【０１３７】また、スタンバイ状態時においてオン状態
となるＭＩＳトランジスタの基板バイアスのみを深くす
るように構成されてもよい。
【０１３８】［変更例１］図１１は、この発明の実施の
形態３の変更例１の構成を概略的に示す図である。図１
１において、４段のＣＭＯＳインバータ回路が示され
る。これらのＣＭＯＳインバータ回路は、ＰチャネルＭ
ＩＳトランジスタＰＱ１−ＰＱ４と、ＮチャネルＭＩＳ
トランジスタＮＱ１−ＮＱ４を含む。ＭＩＳトランジス
タＰＱ１−ＰＱ４は、電源線２１にソースが接続され、
またＭＩＳトランジスタＮＱ１−ＮＱ４は、ソースが接
地線２３に接続される。これらの電源線２１および２３
は、それぞれ、電源切換回路２２および２４に結合され
る。これらの電源切換回路２２および２４は、内部動作
指示信号φＡＣＴに従って、これらの電源線２１および
接地線２３上の電圧ＰＶおよびＮＶの電圧レベルを変更
する。
【０１３９】図１２は、この図１１に示す半導体装置の
動作を示す信号波形図である。以下、図１２を参照して
図１１に示す半導体装置の動作について説明する。
【０１４０】スタンバイ状態時においては、電源切換回
路２２は、電源線２１上の電圧ＰＶとして接地電圧ＧＮ
Ｄを伝達し、また電源切換回路２４は、接地線２３に電
圧ＮＶとして電源電圧Ｖｃｃを伝達する。ＭＩＳトラン
ジスタＰＱ１−ＰＱ４は、そのソースが、接地電圧ＧＮ
Ｄを受け、それぞれのゲート電圧にかかわらず、オフ状
態となる。また、ＭＩＳトランジスタＮＱ１−ＮＱ４も
それぞれソースに、電源電圧Ｖｃｃを受け、それぞれの
ゲートの電圧レベルにかかわらず、オフ状態となる。し
たがって、これらのＭＩＳトランジスタＰＱ１−ＰＱ４
およびＮＱ１−ＮＱ４においては、入力信号ＩＮの論理
レベルにかかわらずゲートトンネル電流はほとんど生じ
ない。
【０１４１】アクティブサイクルが始まると、電源切換
回路２２は、電源線２１上の電圧ＰＶとして電源電圧Ｖ
ｃｃを伝達し、また電源切換回路２４は、接地電圧ＧＮ
Ｄを接地線２３上に電圧ＮＶとして伝達する。したがっ
て、この状態においては、ＭＩＳトランジスタＰＱ１−
ＰＱ４およびＮＱ１−ＮＱ４は、それぞれ電源電圧Ｖｃ
ｃおよび接地電圧ＧＮＤを両動作電源電圧とするＣＭＯ
Ｓインバータ回路として動作し、入力信号ＩＮに従って
出力信号ＯＵＴを生成する。このとき、ＭＩＳトランジ
スタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ４はすべてゲー
ト絶縁膜が薄い膜厚Ｔｏｘ１であり、高速動作を行なう
ことができる。
【０１４２】この図１１に示す構成においてスタンバイ
状態時においてＭＯＳトランジスタＰＱ１−ＰＱ４のソ
ース電圧を接地電圧レベルとすることにより、これらの
ＭＩＳトランジスタＰＱ１−ＰＱ４の基板領域の空乏層
が広がり、ゲート絶縁膜に印加される電界が緩和され、
ゲートトンネル電流を抑制することができる。したがっ
て、これらのＭＩＳトランジスタＰＱ１−ＰＱ４はいず
れも、入力信号ＩＮのスタンバイ状態時の論理レベルに
かかわらず、確実に、そのゲートトンネル電流が抑制さ
れる。またＭＩＳトランジスタＮＱ１−ＮＱ４において
も、ソースが電源電圧Ｖｃｃレベルのときには、ソース
／基板が深い逆バイアスとされ、空乏層が広がり、応じ
てこれらのＭＩＳトランジスタＮＱ１−ＮＱ４のゲート
絶縁膜に印加される電界を緩和することができ、ゲート
トンネル電流を抑制することができる。ＭＩＳトランジ
スタＮＱ１−ＮＱ４およびＰＱ１−ＰＱ４においてゲー
ト−ドレイン間にトンネル電流が流れる可能性がある
が、このゲート−ドレイン間のトンネル電流は、また、
これらの電源線２１および接地線２３の電圧ＰＶおよび
ＮＶをそれぞれスタンバイサイクル時接地電圧ＧＮＤお
よび電源電圧Ｖｃｃに設定することにより抑制できる。
また、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１
−ＮＱ４はそのしきい値電圧の絶対値が増加しており、
オフリーク電流も低減され、スタンバイ状態時における
消費電流を低減することができる。
【０１４３】一般に、ゲート−ソース間のバイアス状態
を通常動作時のバイアス状態よりも深い逆バイアス状態
に設定することにより、通常動作時において基板バイア
スを深くした状態と等価な状態が実現され、応じて、空
乏層を広くし、またしきい値電圧の絶対値を大きくし、
ゲートトンネル電流およびオフリーク電流を低減するこ
とができる。
【０１４４】なお、電源切換回路２２および２４は、単
に内部動作指示信号φＡＣＴに従って、電源電圧Ｖｃｃ
および接地電圧ＧＮＤの一方をそれぞれ電源線２１およ
び接地線２３へ伝達する構成を有していればよい。
【０１４５】［変更例２］図１３は、この発明の実施の
形態３の変更例２の構成を概略的に示す図である。この
図１３に示す構成においては、電源線２１に対して、内
部動作指示信号φＡＣＴに応答して電源線２１の電圧を
切換える電源切換回路２６が設けられ、また接地線２３
に対しても、同様、内部動作指示信号φＡＣＴに従って
接地線２３の電圧レベルを切換える電源切換回路２８が
設けられる。電源切換回路２６は、スタンバイサイクル
時においては、電源電圧Ｖｃｃよりも低い電圧Ｖ１を電
源線２１に伝達し、アクティブサイクル時（アクティブ
状態時）においては、電源線２１に、電源電圧Ｖｃｃを
伝達する。電源切換回路２８は、スタンバイサイクル時
（スタンバイ状態時）においては、電圧Ｖ２を接地線２
３に伝達し、アクティブサイクル時においては、接地電
圧ＧＮＤを、接地線２３に伝達する。他の構成は、図１
１に示す構成と同じであり、対応する部分には同一参照
番号を付す。
【０１４６】この図１３に示す構成においては、電圧Ｖ
１は電源電圧Ｖｃｃよりも低く、また電圧Ｖ２は接地電
圧ＧＮＤよりも高い電圧レベルである。これらの電圧Ｖ
１およびＶ２は互いに等しい電圧レベルであってもよ
い。
【０１４７】この図１３に示す半導体装置の構成におい
ては、図１４の信号波形図に示すように、スタンバイ状
態時においては、電源線２１の電圧ＰＶは、電源電圧Ｖ
ｃｃよりも低くなり、また接地線２３の電圧ＮＶも、接
地電圧ＧＮＤよりも高い電圧Ｖ２に設定される。ＭＩＳ
トランジスタは、ソース電圧が変化した場合、そのゲー
ト−ソース間電圧が低くされているため、「基板効果」
と同様の効果が現われ、図１５に示すように基板領域
（ウェル領域）に、空乏層が広がり、先のウェル電位を
変更するのと同様の効果を得ることができる。
【０１４８】したがって、特に、電圧Ｖ１およびＶ２
が、接地電圧ＧＮＤおよび電源電圧Ｖｃｃと異なる電圧
レベルであっても、電圧Ｖ１およびＶ２が、スタンバイ
サイクル時、ＭＩＳトランジスタＰＱ１−ＰＱ４および
ＮＱ１−ＮＱ４の、ゲート−ソース間電圧を、アクティ
ブサイクル時に実現されるバイアス状態よりも深い逆バ
イアス状態に設定する電圧であれば同様、ゲートトンネ
ル電流は抑制することができる。
【０１４９】したがって、たとえば、電圧Ｖ１が負電圧
ＶＢＢであり、電圧Ｖ２が、高電圧ＶＰＰであっても、
同様の効果を得ることができる。電源切換回路２６およ
び２８の構成は、先の図９および図１０に示す構成と同
様の構成を利用することができ、電圧Ｖ１およびＶ２の
極性／電圧レベルに応じて適当なレベルシフタが必要に
応じて用いられればよい。
【０１５０】以上のように、この発明の実施の形態３に
従えば、スタンバイ状態時において、基板ＰＮ接合を、
アクティブサイクル時よりも深い逆バイアス状態に設定
しており、空乏層をウェル領域（基板領域）に広げるこ
とができ、応じてゲート絶縁膜の印加電界を緩和でき、
トンネル電流を抑制することができる。また、この空乏
層容量により、ドレイン近傍に発生する電界が緩和さ
れ、応じてゲート−ドレイン間電界も緩和され、ゲート
−ドレイン間のトンネル電流も抑制することができる。
【０１５１】さらに、ＭＩＳトランジスタのスタンバイ
状態時に空乏層を広くし、等価的にしきい値電圧の絶対
値を高くしており、オフリーク電流をも低減することが
できる。
【０１５２】いわゆるＬＤＤ（ライトリ・ドープトドレ
イン）構造を利用することにより、ドレイン電界を緩和
でき、応じてゲート−ドレイン間のトンネル電流をも抑
制することができる。
【０１５３】なお、図１５においては、電圧Ｖ１／Ｖ２
と電圧Ｖｃｃ／ＧＮＤの間でソース電圧を切換えてい
る。電圧Ｖ１／Ｖ２印加時においては、基板領域ＳＵＢ
において空乏層ＤＰが広くなる。いずれの場合において
も、ソース領域ＳＲと基板領域ＳＵＢの間のＰＮ接合の
逆バイアスが深くなり、空乏層ＤＰが広がるためであ
る。
【０１５４】［実施の形態４］図１６は、この発明の実
施の形態４に従う半導体装置の構成を概略的に示す図で
ある。この図１６に示す構成においては、入力信号ＩＮ
のスタンバイサイクル時における論理レベルはＬレベル
であり、予め定められている。この図１６においては、
先の実施の形態３と同様、４段のＣＭＯＳインバータ回
路を示す。スタンバイサイクル時において、オン状態と
なるＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ３
は、そのバックゲート（基板領域）がＮウェルバイアス
回路１５からのバイアス電圧ＶＷＮを受けるＮウェル５
に形成される。また、スタンバイサイクル時にオン状態
となるＮチャネルＭＩＳトランジスタＮＱ２およびＮＱ
４も、Ｐウェルバイアス回路２０からのウェルバイアス
電圧ＶＷＰを受けるＰウェル６にバックゲートが形成さ
れる。
【０１５５】一方、スタンバイサイクル時においてオフ
状態となるＭＩＳトランジスタＰＱ２、ＰＱ４、ＮＱ１
およびＮＱ３は、それぞれのバックゲートがそれぞれの
ソースに接続される。すなわち、ＭＩＳトランジスタＰ
Ｑ２およびＰＱ４のバックゲートが電源ノードに接続さ
れ、ＭＩＳトランジスタＮＱ１およびＮＱ３のソースは
接地ノード２に接続される。Ｎウェルバイアス回路１５
およびＰウェルバイアス回路２０は、先の図９および図
１０に示す構成と同様の構成を有する。また、これらの
ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−ＮＱ
４は、そのゲート絶縁膜は十分薄くされている（膜厚Ｔ
ｏｘ１）。
【０１５６】次に、この図１６に示す半導体装置の動作
を図１７に示す信号波形図を参照して説明する。
【０１５７】スタンバイサイクル時またはスタンバイ状
態時においては、入力信号ＩＮは接地電圧レベルのＬレ
ベルであり、またＮウェル５のウェルバイアス電圧ＶＷ
Ｎが、高電圧Ｖｐｐレベルに設定される。Ｐウェル６の
ウェルバイアス電圧ＶＷＰは、負電圧ＶＢＢに設定され
る。ＰチャネルＭＩＳトランジスタＰＱ１およびＰＱ３
はそれぞれのゲートに、Ｌレベルの信号を受けていて
も、ウェルバイアス電圧ＶＷＮは高電圧Ｖｐｐレベルで
あり、ＭＩＳトランジスタＰＱ１およびＰＱ３のチャネ
ル領域においては空乏層が基板領域（Ｎウェル領域）に
広がっており、ゲートトンネル電流は十分に抑制され
る。また、ＮチャネルＭＩＳトランジスタＮＱ２および
ＮＱ４も、Ｐウェル６のウェルバイアス電圧ＶＷＰが負
電圧ＶＢＢレベルであり、これらのＭＩＳトランジスタ
ＰＱ２およびＮＱ４も、チャネル領域において空乏層が
広がっており、ゲートトンネル電流は生じない。
【０１５８】アクティブ状態時においては、Ｎウェル５
のウェルバイアス電圧ＶＷＮが電源電圧Ｖｃｃレベルに
設定され、またＰウェル６のウェルバイアス電圧ＶＷＰ
が、接地電圧ＧＮＤレベルに設定される。したがって、
ＭＩＳトランジスタＰＱ１−ＰＱ４は、同じバックゲー
トバイアスを受けて同一動作条件で動作し、またＭＩＳ
トランジスタＮＱ１−ＮＱ４も、バックゲートバイアス
が同じでありアクティブ期間の動作時、同一動作条件で
高速で動作する。したがって、アクティブ状態時におい
ては、入力信号ＩＮに従って高速で出力信号ＯＵＴを生
成することができる。この図１６に示す構成において、
Ｎウェルバイアス回路１５およびＰウェルバイアス回路
２０は、図５の構成と比べて半数のＭＩＳトランジスタ
のウェル領域を駆動する。したがって、駆動すべきウェ
ル領域の面積が半減され、これらのＮウェルバイアス回
路１５およびＰウェルバイアス回路２０が駆動する負荷
が軽減され、応じて消費電流が低減される。
【０１５９】［変更例１］図１８は、この発明の実施の
形態４の変更例１の構成を概略的に示す図である。図１
８においては、入力信号ＩＮはスタンバイ時Ｌレベルで
ある。このスタンバイサイクル時オン状態となるＭＩＳ
トランジスタＰＱ１およびＰＱ３のソースが電源線２１
に結合され、またスタンバイサイクル時オフ状態となる
ＭＯＳトランジスタＰＱ２およびＰＱ４のソースが、電
源ノード１に結合される。
【０１６０】同様、スタンバイサイクル時オン状態とな
るＭＩＳトランジスタＮＱ２およびＮＱ４のソースが、
接地線２３に接続され、スタンバイサイクル時オフ状態
となるＭＩＳトランジスタＮＱ１およびＮＱ３のソース
が接地ノード２に接続される。電源線２１へは、電源切
換回路２６（または２２）からの電圧ＰＶが与えられ、
また接地線２３へは、電源切換回路２８（または２４）
からの電圧ＮＶが与えられる。電源切換回路２６は、ス
タンバイサイクル時には、電源線２１に電圧Ｖ１（また
は接地電圧ＧＮＤ）を電圧ＰＶとして与え、また電源切
換回路２８は、接地線２３にスタンバイサイクル時、電
圧Ｖ２（または電源電圧Ｖｃｃ）を与える。アクティブ
サイクル時において、電源切換回路２６（または２２）
は、電圧ＰＶとして電源電圧Ｖｃｃを与え、また電源切
換回路２８（または２４）は、アクティブサイクル時、
接地線２３に電圧ＮＶとして接地電圧ＧＮＤを与える。
これらの電源切換回路２６（または２２）および２８
（または２４）の構成は、図１３および図１１に示す構
成と同じである。このＭＩＳトランジスタＰＱ１−ＰＱ
４およびＮＱ１−ＮＱ４は、ゲート絶縁膜の膜厚Ｔｏｘ
１を有する。
【０１６１】この図１８に示す構成においてスタンバイ
サイクル時においては、オン状態となるＭＩＳトランジ
スタＰＱ１およびＰＱ３のソースへ、アクティブサイク
ル時の電源電圧Ｖｃｃよりも低い電圧（接地電圧または
電圧Ｖ１）が与えられる。したがって、これらのＭＩＳ
トランジスタＰＱ１およびＰＱ３が、オフ状態となり
（空乏層が広がり）、ゲートトンネル電流が抑制され
る。同様、ＭＩＳトランジスタＮＱ２およびＮＱ４も、
スタンバイサイクル時においては、それぞれのソース
に、電源電圧または電圧Ｖ２が与えられ、オフ状態とな
る（空乏層が広がる）。したがって、これらのＭＩＳト
ランジスタＮＱ２およびＮＱ４においても、ゲートトン
ネル電流を十分抑制することができる。
【０１６２】アクティブサイクル時においては、電源切
換回路２６（または２２）は、電圧ＰＶとして電源電圧
Ｖｃｃを電源線２１に供給し、また電源切換回路２８
（または２４）は、電圧ＮＶとして接地電圧ＧＮＤを接
地線２３へ伝達する。したがって、この状態において
は、ＭＩＳトランジスタＰＱ１−ＰＱ４およびＮＱ１−
ＮＱ４が同一動作条件で動作し、高速で入力信号ＩＮに
従って出力信号ＯＵＴを変化させる。
【０１６３】この図１８に示すように、スタンバイサイ
クル時の入力信号ＩＮの論理レベルが予め定められてい
る場合には、オン状態となるべきＭＩＳトランジスタ
を、そのソースバイアスを深くして、オフ状態に設定す
ることにより、スタンバイ状態時におけるゲートトンネ
ル電流を十分に抑制することができる。
【０１６４】［実施の形態５］図１９は、この発明の実
施の形態５に従う半導体装置の構成を概略的に示す図で
ある。この図１９においては、電源電圧Ｖｃｃを受ける
主電源線３０にスイッチングトランジスタＳＷａを介し
て副電源線３２が接続される。スイッチングトランジス
タＳＷａは、制御クロック信号φに応答してスタンバイ
サイクル時オフ状態となり、アクティブサイクル時にオ
ン状態となる。また、接地電圧ＧＮＤ（Ｖｓｓ）を受け
る主接地線３４が設けられ、この主接地線３４は、副接
地線３６にスイッチングトランジスタＳＷｂを介して接
続される。スイッチングトランジスタＳＷｂは制御クロ
ック信号／φに応答して、スイッチングトランジスタＳ
Ｗａと同様、スタンバイ状態時にオフ状態、アクティブ
状態時にオン状態となる。
【０１６５】この主／副電源線および主／副接地線の階
層電源構成に対し、論理回路を構成するＣＭＯＳインバ
ータ回路が配置される。入力信号ＩＮは、スタンバイ状
態時においては、論理Ｌレベルに固定される。入力信号
ＩＮをたとえば４段のＣＭＯＳインバータ回路で受け
る。これらのＣＭＯＳインバータ回路は、ＰチャネルＭ
ＩＳトランジスタＰＱａ−ＰＱｄと、ＮチャネルＭＩＳ
トランジスタＮＱａ−ＮＱｄを含む。スタンバイ状態時
においてオン状態となるＭＩＳトランジスタＰＱａおよ
びＰＱｃは、そのゲート絶縁膜の膜厚を厚く（膜厚Ｔｏ
ｘ２）設定しかつソースを主電源線３０に接続する。一
方、スタンバイ状態時においてオフ状態となるＭＩＳト
ランジスタＰＱｂおよびＰＱｄは、そのゲート絶縁膜の
膜厚をＴｏｘ１と薄くし、かつソースを副電源線３２に
接続する。
【０１６６】ＮチャネルＭＩＳトランジスタについて
も、スタンバイ状態時オン状態となるＭＩＳトランジス
タＮＱｂおよびＮＱｄは、そのゲート絶縁膜の膜厚をＴ
ｏｘ２に設定しかつそれぞれのソースを主接地線３４に
接続する。スタンバイ状態時においてオフ状態となるＭ
ＩＳトランジスタＮＱａおよびＮＱｃは、ゲート絶縁膜
膜厚がＴｏｘ１に設定されかつソースが副接地線３６に
接続される。
【０１６７】膜厚Ｔｏｘ２は膜厚Ｔｏｘ１よりも大き
く、したがって、ＭＩＳトランジスタＰＱａおよびＰＱ
ｃは、ＭＩＳトランジスタＰＱｂおよびＰＱｄよりも、
ゲートトンネル障壁が大きく、またＭＩＳトランジスタ
ＮＱｂおよびＮＱｄは、ＭＩＳトランジスタＮＱａおよ
びＮＱｃよりもゲートトンネル障壁が大きい。次に、図
１９に示す半導体装置の動作を図２０に示す信号波形図
を参照して説明する。
【０１６８】スタンバイ状態時においては、入力信号Ｉ
ＮはＬレベルに設定され、また制御クロック信号φがＨ
レベル（電源電圧Ｖｃｃレベル）であり、また制御クロ
ック信号／φが接地電圧ＧＮＤレベルのＬレベルであ
る。したがってスイッチングトランジスタＳＷａおよび
ＳＷｂがオフ状態となり、主電源線３０は副電源線３２
と切り離され、また副接地線３６が主接地線３４と切り
離される。この状態においては、主電源線３０から副電
源線３２へスイッチングトランジスタＳＷａを介してオ
フリーク電流Ｉｏｆｆが流れ、また副接地線３６から主
接地線３４へ、スイッチングトランジスタＳＷｂを介し
てオフリーク電流Ｉｏｆｆが流れる。ＣＭＯＳインバー
タ回路においては、ＭＩＳトランジスタＰＱａ、ＰＱ
ｃ、ＮＱｂおよびＮＱｄがオン状態である。しかしなが
ら、これらのオン状態のＭＩＳトランジスタＰＱａ，Ｐ
Ｑｃ，ＮＱｂ，ＮＱｄは、ゲート絶縁膜膜厚がＴｏｘ２
でありゲートトンネル電流は十分に抑制される。一方、
オフ状態のＭＩＳトランジスタＰＱｂ、ＰＱｄ、ＮＱａ
およびＮＱｃにおいては、ゲート絶縁膜膜厚がＴｏｘ１
であるものの、それぞれオフ状態（蓄積状態）であり、
ゲートトンネル電流はほとんど生じない。これらのＭＩ
ＳトランジスタＰＱｂ，ＰＱｄ，ＮＱａおよびＮＱｃに
おいては、オフリーク電流がドレイン−ソース間を流れ
る。
【０１６９】しかしながら、これらのオフリーク電流
は、スイッチングトランジスタＳＷａおよびＳＷｂによ
り抑制され、副電源線３２上の電源電圧Ｖｃｃｓは、こ
のオフリーク電流および僅かなゲートトンネル電流によ
り、電源電圧Ｖｃｃよりも低い電圧レベルとなる。一
方、副接地線３６上の電圧Ｖｓｓｓは、オフリーク電流
／ゲートトンネル電流により、ＧＮＤよりも高い電圧レ
ベルとなる。これらの電圧ＶｃｃｓおよびＶｓｓｓは、
スイッチングトランジスタＳＷａおよびＳＷｂと、ＭＩ
ＳトランジスタＰＱａ−ＰＱｄおよびＮＱａ−ＮＱｄを
介して流れるオフリーク電流／ゲートトンネル電流が平
衡した電圧レベルで安定化する。
【０１７０】したがって、この副電源線３２上の電圧Ｖ
ｃｃｓが電源電圧Ｖｃｃよりも低く、また副接地線３６
上の電圧Ｖｓｓｓも接地電圧ＧＮＤよりも高い電圧レベ
ルであり、スタンバイ状態時においてオフ状態となるＭ
ＩＳトランジスタＰＱｂ，ＰＱｄ，ＮＱａおよびＮＱｃ
のゲート−ソース間電圧は、逆バイアス状態となり、十
分に、ソース−ドレイン間のオフリーク電流が抑制され
る。したがって、ゲートトンネル電流の抑制およびソー
ス−ドレイン間のオフリーク電流両者を確実に抑制し
て、スタンバイ状態時における消費電流を十分に低減す
ることができる。
【０１７１】また、この図１９に示す半導体装置の構成
においては、オン状態となるゲート絶縁膜膜厚の厚いＭ
ＩＳトランジスタＰＱａ，ＰＱｃ，ＮＱｂおよびＮＱｄ
は、ソースが主電源線３０および主接地線３４にそれぞ
れ接続されており、各ＣＭＯＳインバータ回路の出力電
圧レベルは電源電圧Ｖｃｃおよび接地電圧ＧＮＤレベル
に確定されており、不定状態は生じない。したがってス
タンバイ状態からアクティブ状態への移行時、高速で、
ゲート絶縁膜の膜厚の薄いＭＩＳトランジスタにより、
入力信号ＩＮの変化に従って出力信号ＯＵＴを、論理不
定状態を生じさせることなく、確実に確定状態へ駆動す
ることができる。
【０１７２】このアクティブサイクル移行時において
は、スイッチングトランジスタＳＷａおよびＳＷｂがオ
ン状態となっており、その大きな電流駆動力により、主
電源線３０から副電源線３２へ電流を供給し、電圧Ｖｃ
ｃｓを高速で電源電圧Ｖｃｃレベルに復帰させ、また主
接地線３４と副接地線３６とを接続して、電圧Ｖｓｓｓ
を、接地電圧ＧＮＤレベルに高速で復帰させることがで
き、高速で、アクティブサイクル時動作して入力信号Ｉ
Ｎの変化に従って出力信号ＯＵＴを確定状態へ駆動する
ことができる。
【０１７３】スイッチングトランジスタＳＷａおよびＳ
Ｗｂは、オフ状態時におけるオフリーク電流およびゲー
トトンネル電流をできるだけ小さくするために、そのし
きい値電圧の絶対値が大きくされまたゲートトンネル障
壁が高くされる。ただし、オン状態時における電流駆動
力は、このＣＭＯＳインバータ回路を高速で駆動するた
め十分大きくされる。
【０１７４】図２１（Ａ）−（Ｃ）は、スイッチングト
ランジスタＳＷａおよびＳＷｂの構成の一例を示す図で
ある。図２１（Ａ）においては、ソース領域Ｓとドレイ
ン領域Ｄの間のチャネル領域の不純物濃度を高くするた
め、チャネル不純物ドープを高濃度に設定し、しきい値
電圧の絶対値Ｖｔｈを高くする。
【０１７５】図２１（Ｂ）の構成においては、スイッチ
ングトランジスタＳＷ（ＳＷａ，ＳＷｂ）において、ゲ
ートＧ下の絶縁膜の膜厚を膜厚Ｔｏｘ３と厚く設定す
る。このゲート絶縁膜膜厚Ｔｏｘ３は、膜厚Ｔｏｘ２以
上の膜厚である。これにより、スイッチングトランジス
タＳＷａ，ＳＷｂのしきい値電圧の絶対値を大きくし、
また、ゲートトンネル障壁を高くする。
【０１７６】また、図２１（Ｃ）に示すように、基板領
域（ウェル領域）へ印加されるバイアス電圧Ｖｂｉａｓ
を、他のＭＩＳトランジスタよりも深くし、しきい値電
圧の絶対値を大きくし、またゲートトンネル障壁を高く
する。これらの図２１（Ａ）−（Ｃ）のいずれの構成が
用いられてもよく、スイッチングトランジスタＳＷａお
よびＳＷｂのしきい値電圧の絶対値Ｖｔｈが高くされ、
オフリーク電流／ゲートトンネル電流が十分に抑制され
ればよい。
【０１７７】スタンバイサイクルからアクティブサイク
ルへの移行時においては、ゲート絶縁膜膜厚の薄いＭＩ
Ｓトランジスタがオフ状態からオン状態へ高速で移行
し、各ＣＭＯＳインバータ回路の出力信号を変化させる
ため、たとえば、ダイナミック型半導体記憶装置（ＤＲ
ＡＭ等）におけるアクセス時間の増大などの問題は生じ
ない。
【０１７８】以上のように、この発明の実施の形態５に
従えば、階層電源構成を利用し、かつスタンバイ状態時
にオン状態となるＭＩＳトランジスタはゲート絶縁膜膜
厚を厚くしかつそのソースを主電源線／主接地線に接続
するとともに、スタンバイ状態時（スタンバイサイクル
時）オフ状態となるＭＩＳトランジスタのゲート絶縁膜
を薄くしかつそのソースを副電源線／副接地線に接続し
ており、スタンバイ状態時のオフリーク電流／ゲートト
ンネル電流を十分に抑制することができスタンバイ時の
消費電流を低減できる。またアクセスサイクル移行時に
おいては、ゲート絶縁膜膜厚の薄いＭＩＳトランジスタ
がオフ状態からオン状態へ移行し、またスタンバイ状態
時において各回路の出力信号電圧レベルは確定状態にあ
り、出力信号が不確定状態を経ることなく高速で確定状
態へ駆動され、高速で出力信号を入力信号に応じて変化
させることができ、アクティブサイクル時の高速動作性
は十分に保証される。
【０１７９】［実施の形態６］図２２は、この発明の実
施の形態６に従う半導体装置の構成を概略的に示す図で
ある。この図２２に示す半導体装置においても、階層電
源構成が用いられ、主電源線３０、副電源線３２、副接
地線３６および主接地線３４が配置される。これらの階
層電源上の電圧を動作電源電圧として論理回路４０が、
入力信号ＩＮに所定の処理を施して出力信号ＯＵＴを生
成する。入力信号ＩＮは、スタンバイ状態時において
は、Ｌレベルである。したがって論理回路４０において
は、先の図１９に示す構成と同様、スタンバイ状態時に
おいてオン状態となるＭＩＳトランジスタＰＱａおよび
ＰＱｃは、そのゲート絶縁膜膜厚が厚く（膜厚Ｔｏｘ
２）され、また主電源線３０にそれぞれのソースが接続
され、またＭＩＳトランジスタＮＱｂおよびＮＱｄにお
いて、そのゲート絶縁膜が厚くされ、主接地線３４にそ
れぞれのソースが接続される。スタンバイ状態時におい
てオフ状態となりオフリーク電流を生じさせる可能性の
あるＭＩＳトランジスタＰＱｂおよびＰＱｄならびにＮ
ＱａおよびＮＱｃについては、それぞれのゲート絶縁膜
はシリコン酸化膜の膜厚３ｎｍに相当する膜厚Ｔｏｘ１
と薄くされ、高速動作性を保証する。これらのＭＩＳト
ランジスタＰＱｂおよびＰＱｄは、それぞれのソースが
副電源線３２に接続され、またＭＩＳトランジスタＮＱ
ａおよびＮＱｃは、それぞれのソースが、副接地線３６
に接続される。
【０１８０】副電源線３２はスイッチングトランジスタ
ＳＷａを介して主電源線３０に接続され、また副接地線
３６はスイッチングトランジスタＳＷｂを介して主接地
線３４に接続される。これらの構成は、図１９に示す構
成と同じである。この図２２に示す実施の形態６に従う
半導体装置は、さらに、この論理回路４０およびスイッ
チングトランジスタＳＷａおよびＳＷｂのレプリカ回路
を含み、スタンバイ状態時、制御クロック信号φおよび
／φに従って副電源線３２および副接地線３６の電圧レ
ベルを所定電圧レベルに駆動する電圧調節回路４２が設
けられる。
【０１８１】この電圧調節回路４２は、その構成は後に
詳細に説明するが、スタンバイ状態時において副電源線
３２および副接地線３６の平衡状態の電圧を生成し、ス
タンバイ状態移行時に、高速で、副電源線３２および副
接地線３６の電圧レベルを安定状態へ駆動する。したが
って、アクティブサイクル移行時において、副電源線３
２および副接地線３６の電圧レベルが、スタンバイサイ
クル時間が不十分で不安定な状態となるのを防止でき、
応じて、アクティブサイクル開始後高速で内部動作を開
始させることができる。
【０１８２】図２３に示すように、アクティブサイクル
時においては、スイッチングトランジスタＳＷａおよび
ＳＷｂはともにオン状態であり、副電源線３２上の電圧
Ｖｃｃｓは電源電圧Ｖｃｃレベルにあり、また副接地線
３６上の電圧Ｖｓｓｓが、接地電圧Ｖｓｓのレベルにあ
る。
【０１８３】図２３において、時刻ｔ０においてスタン
バイサイクルに入ると、スイッチングトランジスタＳＷ
ａおよびＳＷｂはともにオフ状態となる。スイッチング
トランジスタＳＷａおよびＳＷｂには、オフリーク電流
が流れる。一方、論理回路４０においては、ＭＩＳトラ
ンジスタＰＱｂおよびＰＱｄのオフリーク電流（および
トンネルリーク電流）により、副電源線３２の電流を消
費する。したがって、この副電源線３２上の電圧Ｖｃｃ
ｓは、スイッチングトランジスタＳＷａが供給するリー
ク電流（オフリーク電流およびゲートトンネル電流）
と、これらのＭＩＳトランジスタＰＱｂおよびＰＱｄを
流れるリーク電流が平衡した状態の電圧レベルへ緩やか
に変化する。同様、副接地線３６においても、電圧Ｖｓ
ｓｓは、ＭＩＳトランジスタＮＱａおよびＮＱｃを流れ
るリーク電流と、スイッチングトランジスタＳＷｂを流
れるリーク電流が釣り合った状態の電圧レベルへ移行す
る。この電圧ＶｃｃｓおよびＶｓｓｓの平衡電圧Ｖｃｅ
およびＶｓｅへの移行には、リーク電流のため長時間を
要し、時刻ｔ１において、これらの電圧Ｖｃｃｓおよび
Ｖｓｓｓが平衡電圧ＶｃｅおよびＶｓｅにそれぞれ到達
する。
【０１８４】スタンバイサイクルからアクティブサイク
ル移行時において、比較的大きな電流駆動能力を有する
スイッチングトランジスタＳＷａおよびＳＷｂにより、
副電源線３２および副接地線３６の電圧は、それぞれ電
源電圧Ｖｃｃおよび接地電圧Ｖｓｓに復帰する。しかし
ながら、スタンバイサイクルに入り、時刻ｔ１の前に、
再びアクティブサイクルが始まったとき、このアクティ
ブサイクル移行時の副電源線３２および副接地線３６の
電圧ＶｃｃｓおよびＶｓｓｓの電圧レベルが過渡状態時
の電圧レベルであり、アクティブサイクル移行時の出発
電圧レベルが異なり、したがって、副電源線および副接
地線の電圧レベルの回復に要する時間が、電圧Ｖｃｃｓ
およびＶｓｓｓの電圧レベルに応じて異なる。したがっ
て、アクティブサイクル移行後、副電源線３２上の電圧
Ｖｃｃｓおよび副接地線３６上の電圧Ｖｓｓｓが、確定
状態となる時間がばらつき、トランジスタの動作速度が
異なり、内部の動作タイミングのずれにより、誤動作が
生じる可能性がある。
【０１８５】そこで、図２２に示すように電圧調節回路
４２により、常時、平衡電圧ＶｃｅおよびＶｓｅを生成
し、強制的に、これらの副電源線３２および副接地線３
６の電圧をスタンバイサイクル移行後短時間で平衡電圧
ＶｃｅおよびＶｓｅに駆動する。これにより、スタンバ
イサイクル移行後、電圧ＶｃｃｓおよびＶｓｓｓが、平
衡状態に到達する時間Ｔｔが等価的に短縮され、アクテ
ィブサイクル移行時の電圧ＶｃｃｓおよびＶｓｓｓの出
発電圧レベルを同一とすることができ、アクティブサイ
クル移行時の電源電圧の回復時間のばらつきをなくし、
正確かつ安定な内部回路動作を保証する。
【０１８６】図２４は、図２２に示す電圧調節回路４２
の構成を示す図である。図２４において、電圧調節回路
４２は、平衡電圧ＶｃｅおよびＶｓｅを生成するレプリ
カ回路４２ａと、レプリカ回路４２ａからの平衡電圧Ｖ
ｃｅに対応する基準電圧Ｖｒｅｆ１とノード４２ｈの電
圧を差動増幅する差動増幅器４２ｂと、レプリカ回路４
２ａからの平衡電圧Ｖｓｅに相当する基準電圧Ｖｒｅｆ
２とノード４２ｉの電圧とを差動増幅する差動増幅器４
２ｃと、制御クロック信号φおよび／φに応答してスタ
ンバイサイクル時オン状態となり、ノード４２ｈ上の電
圧を副電源線３２上に伝達するトランスミッションゲー
ト４２ｄと、制御クロック信号φおよび／φに応答して
トランスミッションゲート４２ｄと同相で導通し、ノー
ド４２ｉ上の電圧を副接地線３６上に伝達するトランス
ミッションゲート４２ｅを含む。
【０１８７】差動増幅器４２ｂは、レプリカ回路４２ａ
の出力ノード４２ｆ上の基準電圧Ｖｒｅｆ１と、ノード
４２ｈ上の電圧とを差動増幅し、その差動増幅結果をノ
ード４２ｈに伝達している。したがって、ノード４２ｈ
には、基準電圧Ｖｒｅｆ１と同じ電圧レベルの平衡電圧
Ｖｃｅが生成される。
【０１８８】差動増幅器４２ｃも同様、レプリカ回路４
２ａの出力ノード４２ｇ上の基準電圧Ｖｒｅｆ２とノー
ド４２ｉの電圧とを差動増幅して、ノード４２ｉへ差動
増幅結果を伝達している。したがって、このノード４２
ｉ上の電圧も、基準電圧Ｖｒｅｆ２と同じ電圧レベルと
なり、ノード４２ｉに、平衡電圧Ｖｓｅが生成される。
【０１８９】レプリカ回路４２ａは、電源ノード１とノ
ード４２ｆの間に接続されかつそのゲートが電源ノード
１に接続されるＰチャネルＭＩＳトランジスタＳＷ１ｒ
と、ノード４２ｇと接地ノード２の間に接続されかつそ
のゲートが接地ノード２に接続されるＮチャネルＭＩＳ
トランジスタＳＷ２ｒと、電源ノード１とノード４２ｇ
の間に接続されかつそれぞれのゲートが接地ノード２に
接続されるＰチャネルＭＩＳトランジスタＲＰ１および
ＮチャネルＭＩＳトランジスタＲＮ１と、ノード４２ｆ
と接地ノード２の間に接続されかつそれぞれのゲートが
ＭＩＳトランジスタＲＰ１およびＲＮ１のドレインに接
続されるＰチャネルＭＩＳトランジスタＲＰ２およびＮ
チャネルＭＩＳトランジスタＲＮ２を含む。ＭＩＳトラ
ンジスタＲＰ１およびＲＮ２のゲート絶縁膜膜厚は厚
く、膜厚Ｔｏｘ２に設定され、またＭＩＳトランジスタ
ＲＮ１およびＲＰ２のゲート絶縁膜膜厚は、Ｔｏｘ１で
ある。
【０１９０】このレプリカ回路４２ａは、図２２に示す
論理回路４０およびスイッチングトランジスタＳＷａお
よびＳＷｂの模擬回路である。すなわち、ＭＩＳトラン
ジスタＲＰ１は、図２２に示すＭＩＳトランジスタＰＱ
ａおよびＰＱｃを代表し、ＭＩＳトランジスタＲＰ２
は、その図２２に示す副電源線３２に接続されるＭＩＳ
トランジスタＰＱｂおよびＰＱｄを代表する。またＭＩ
ＳトランジスタＲＮ１は、図２２に示すＭＩＳトランジ
スタＮＱａおよびＮＱｃを代表し、ＭＩＳトランジスタ
ＲＮ２は、図２２に示すＭＩＳトランジスタＮＱｂおよ
びＮＱｄを代表する。またＭＩＳトランジスタＳＷ１ｒ
およびＳＷ２ｒは、図２２に示すスイッチングトランジ
スタＳＷａおよびＳＷｂを代表する。
【０１９１】このレプリカ回路４２ａと図２２に示す論
理回路４０において、ＭＩＳトランジスタＳＷ１ｒとＭ
ＩＳトランジスタＲＰ２のサイズ（ゲート幅／ゲート長
の比）は、スイッチングトランジスタＳＷａとＭＩＳト
ランジスタＰＱｂおよびＰＱｄの合計サイズの比に等し
くなるように設定される。ここで、ＭＩＳトランジスタ
ＰＱｂおよびＰＱｄの合計サイズは、その電流駆動能力
の合計値であり、チャネル幅とチャネル長の比の合計を
示す。同様、ＭＩＳトランジスタＳＷ２ｒとＭＩＳトラ
ンジスタＲＮ１のサイズ比（チャネル幅とチャネル長の
比）が、図２２に示すスイッチングトランジスタＳＷｂ
とＭＩＳトランジスタＮＱａおよびＮＱｃの合計サイズ
（合計電流駆動力であり、チャネル幅とチャネル長の比
の合計）の比に等しくなるように設定される。ＭＩＳト
ランジスタＲＰ１およびＲＮ２は、このレプリカ回路４
２ａの比で、ＭＩＳトランジスタＰＱａおよびＰＱｃの
合計サイズを縮小したものに対応し、またＭＩＳトラン
ジスタＲＮ２は、図２２に示すＭＩＳトランジスタＮＱ
ｂおよびＮＱｄの合計サイズを比例縮小したものに対応
する。
【０１９２】このレプリカ回路４２ａにおいては、副電
源線３２および副接地線３６にスタンバイ状態時に流れ
る電流を模擬するように各構成要素のサイズが定めら
れ、この定められたサイズに応じて、ある比例縮小比に
従って構成要素が縮小される。スタンバイサイクル時に
おいて入力信号ＩＮ（図２２参照）はＬレベルであり、
したがって、図２４のレプリカ回路４２ａは、このスタ
ンバイサイクル時における論理回路４０を流れるスタン
バイ電流および副電源線３２および副接地線３６の電圧
をシミュレートしている。
【０１９３】レプリカ回路４２ａにおいて、ノード４２
ｆの電圧Ｖｒｅｆ１は、ＭＩＳトランジスタＳＷ１ｒか
ら供給されるオフリーク電流ＩｏｆｆｃとこのＭＩＳト
ランジスタＳＷ１ｒのゲート−ドレイン間のゲートトン
ネル電流の和と、ＭＩＳトランジスタＲＰ２を流れるオ
フリーク電流Ｉｏｆｆ１およびゲートトンネル電流とに
より決定される。ＭＩＳトランジスタＳＷ１ｒのゲート
−ドレイン間のゲートトンネル電流は、このＭＩＳトラ
ンジスタＳＷ１ｒがオフ状態であり、オフリーク電流Ｉ
ｏｆｆｃに比べて十分小さい。したがって、このノード
４２ｆの電圧Ｖｒｅｆ１は、近似的に、ＭＩＳトランジ
スタＳＷ１ｒのオフリーク電流ＩｏｆｆｃとＭＩＳトラ
ンジスタＲＰ２のオフリーク電流Ｉｏｆｆ１が平衡する
電圧レベルである。すなわち、基準電圧Ｖｒｅｆ１は、
図２２の論理回路４０のＭＩＳトランジスタＰＱｂおよ
びＰＱｄを流れるオフリーク電流の和とスイッチングト
ランジスタＳＷａを流れるオフリーク電流が平衡した電
圧Ｖｃｃｓの電圧レベルと等しい。
【０１９４】また、基準電圧Ｖｒｅｆ２についても、Ｍ
ＩＳトランジスタＳＷ２ｒのゲートトンネル電流は無視
すると、ＭＩＳトランジスタＲＮ１およびＳＷ２ｒのオ
フリーク電流Ｉｏｆｆ２およびＩｏｆｆｓが平衡する電
圧レベルに維持される。オフリーク電流Ｉｏｆｆ２およ
びＩｏｆｆｓは、図２２のＭＩＳトランジスタＮＱａお
よびＮＱｃを流れるオフリーク電流とスイッチングトラ
ンジスタＳＷｂを流れるオフリーク電流とそれぞれ等価
である。したがって、この基準電圧Ｖｒｅｆ２は、スタ
ンバイサイクル時において、副接地線３６上の電圧Ｖｓ
ｓｓが平衡する電圧レベルに等しい。
【０１９５】基準電圧Ｖｒｅｆ１およびＶｒｅｆ２を、
差動増幅器４２ｂおよび４２ｃで受けて、この基準電圧
Ｖｒｅｆ１およびＶｒｅｆ２に等しい平衡電圧Ｖｃｅお
よびＶｓｅを内部ノード４２ｈおよび４２ｉに生成す
る。スタンバイサイクル時においては、トランスミッシ
ョンゲート４２ｄおよび４２ｅがオン状態となり、した
がって副電源線３２および副接地線３６がそれぞれ、差
動増幅器４２ｂおよび４２ｃにより駆動され、これらの
副電源線３２および副接地線３６の電圧が、高速で平衡
電圧ＶｃｅおよびＶｓｅの電圧レベルに駆動される。
【０１９６】したがって、図２３に示すように、アクテ
ィブサイクルからスタンバイサイクル移行時において、
この電圧調節回路４２により、高速で副電源線３２およ
び副接地線３６を平衡電圧ＶｃｅおよびＶｓｅの電圧レ
ベルに駆動することができる。したがって、スタンバイ
サイクルからアクティブサイクルへの移行時において、
これらの副電源線３２および副接地線３６の電圧レベル
が過渡状態から変化するのを防止でき、アクティブサイ
クル移行時、正確に早いタイミングで内部回路を動作さ
せることができる。
【０１９７】電圧調節回路４２は、スイッチングトラン
ジスタＳＷａおよびＳＷｂならびに論理回路４０と同一
製造プロセスで形成されている。したがって、この電圧
調節回路４２は、この実回路に対する電源電圧Ｖｃｃの
変動および温度の変化をもモニタすることができ、これ
らの電源電圧および動作温度の変化に適応した平衡電圧
ＶｃｅおよびＶｓｅを生成することができ、動作環境の
変動に関わらず、安定かつ正確に平衡電圧Ｖｃｅおよび
Ｖｓｅを生成して、副電源線３２および副接地線３６上
に伝達することができる。
【０１９８】また、レプリカ回路４２ａを利用すること
により、オフ状態のＭＩＳトランジスタを流れるゲート
トンネル電流（ゲート−ドレイン間電流）およびオン状
態のＭＩＳトランジスタを介して流れるゲートトンネル
電流の影響をも確実に再現することができ、これらのゲ
ートトンネル電流とオフリーク電流に起因するリーク電
流の影響を正確にモニタして、基準電圧Ｖｒｅｆ１およ
びＶｒｅｆ２を生成することができる。
【０１９９】［変更例１］図２５（Ａ）は、この発明の
実施の形態６の変更例１の構成を概略的に示す図であ
る。図２５（Ａ）において、主電源線３０に対し、複数
の副電源線３２−１〜３２−ｎが設けられる。これらの
副電源線３２−１〜３２−ｎは、それぞれＰチャネルＭ
ＩＳトランジスタで構成されるスイッチングトランジス
タＳＷＣ−１〜ＳＷＣ−ｎを介して主電源線３０へ結合
される。
【０２００】また主接地線３４に対し副接地線３６−１
〜３６−ｎが設けられる。これらの副接地線３６−１〜
３６−ｎは、それぞれＮチャネルＭＩＳトランジスタで
構成されるスイッチングトランジスタＳＷＳ−１〜ＳＷ
Ｓ−ｎを介して主接地線３４に結合される。副電源線３
２−ｉと副接地線３６−ｉに対し、ＣＭＯＳ論理回路４
０−ｉが設けられる（ｉ＝１−ｎのいずれか）。
【０２０１】スイッチングトランジスタＳＷＣ−１〜Ｓ
ＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎは、それぞれ対
応のＣＭＯＳ論理回路４０−１〜４０−ｎの副電源線３
２−１〜３２−ｎに接続されるＭＩＳトランジスタおよ
び副接地線３６−１〜３６−ｎに接続されるＭＩＳトラ
ンジスタのサイズに応じてそのサイズ（チャネル幅とチ
ャネル長の比）が設定される。ＣＭＯＳ論理回路４０−
１〜４０−ｎの各々は、それぞれ入力信号ＩＮ１−ＩＮ
ｎのスタンバイサイクル時における論理レベルに応じて
この副電源線、主電源線、副接地線および主接地線に対
するＭＩＳトランジスタの接続が決定される。
【０２０２】スイッチングトランジスタＳＷＣ−１〜Ｓ
ＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎのサイズを個々
に対応のＣＭＯＳ論理回路４０−１〜４０−ｎの構成に
応じて調節することにより、スタンバイサイクル時にお
ける副電源線３２−１〜３２−ｎの電圧Ｖｃｃｓ１−Ｖ
ｃｃｓｎを平衡電圧Ｖｃｅに一致させ、また副接地線３
６−１〜３６−ｎの電圧Ｖｓｓ１−Ｖｓｓｎを、スタン
バイサイクル時、同一の電圧Ｖｓｅの電圧レベルに一致
させる。
【０２０３】したがって、図２５（Ｂ）に示すように、
アクティブサイクル時において、これらの副電源線３２
−１〜３２−ｎの電圧が電圧Ｖｃｃレベルであり、また
副接地線３６−１〜３６−ｎの電圧Ｖｓｓ１−Ｖｓｓｎ
がアクティブサイクル時接地電圧Ｖｓｓであったとき、
スタンバイサイクルに入り、制御クロック信号φがＨレ
ベル、補の制御クロック信号／φがＬレベルとなり、ス
イッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎおよび
ＳＷＳ−１〜ＳＷＳ−ｎがオフ状態となったとき、ゲー
トトンネル電流およびオフリーク電流により、これらの
副電源線３２−１〜３２−ｎおよび副接地線３６−１〜
３６−ｎの電圧がすべて同じ平衡電圧ＶｃｅおよびＶｓ
ｅに到達する。
【０２０４】スタンバイサイクルからアクティブサイク
ル移行時、副電源線３２−１〜３２−ｎおよび副接地線
３６−１〜３６−ｎの電圧レベルがすべて同じであり、
これらのＣＭＯＳ論理回路４０−１〜４０−ｎをアクテ
ィブサイクル時同一タイミングで動作させても、電源電
圧および接地電圧の回復時間はこれらのＣＭＯＳ論理回
路４０−１〜４０−ｎにおいて同じであり、不安定な信
号によるタイミングミスマッチによる誤動作が発生する
のを防止することができる。
【０２０５】図２６は、図２５（Ａ）に示すＣＭＯＳ論
理回路４０−ｉ（ｉ＝１−ｎ）の構成の一例を示す図で
ある。図２６において、このＣＭＯＳ論理回路４０−ｉ
は、ＰチャネルＭＩＳトランジスタＰＱ１−ＰＱ４と、
これらのＭＩＳトランジスタＰＱ１−ＰＱ４と直列に接
続されるＮチャネルＭＩＳトランジスタＮＱ１−ＮＱ４
を含む。
【０２０６】スタンバイサイクル時において入力信号Ｉ
ＮがＬレベルであり、ＭＩＳトランジスタＰＱ１および
ＰＱ３は、ソースが主電源線３０に接続され、ＭＩＳト
ランジスタＰＱ２およびＰＱ４は、ソースが副電源線３
２−ｉに接続される。同様、ＭＩＳトランジスタＮＱ１
およびＮＱ３は、ソースが副接地線３６−ｉに接続さ
れ、ＭＩＳトランジスタＮＱ２およびＮＱ４は、それぞ
れのソースが主接地線３４に接続される。ＭＩＳトラン
ジスタＮＱ１、ＮＱ３およびＰＱ２およびＰＱ４は、ス
タンバイサイクル時オフ状態となるため、そのゲート絶
縁膜は薄くされ（膜厚Ｔｏｘ１）、一方、スタンバイサ
イクル時にオン状態となるＭＩＳトランジスタＰＱ１、
ＰＱ３、ＮＱ２およびＮＱ４のゲート絶縁膜の膜厚が膜
厚Ｔｏｘ２と厚くされる。
【０２０７】副電源線３２−ｉと主電源線３０の間のス
イッチングトランジスタＳＷＣ−ｉは、オフリーク電流
／ゲートトンネル電流が、スタンバイサイクル時、ＭＩ
ＳトランジスタＰＱ２およびＰＱ４を介して流れるリー
ク電流（オフリーク電流とゲートトンネル電流の和）と
平衡するようにそのサイズ（チャネル幅とチャネル長の
比）が設定される。またスイッチングトランジスタＳＷ
Ｓ−ｉが、スタンバイサイクル時、ＭＩＳトランジスタ
ＮＱ１およびＮＱ３を介して流れるリーク電流とそのオ
フリーク電流およびゲートトンネル電流が平衡するよう
にサイズ（チャネル幅とチャネル長の比：Ｗ／Ｌ）が設
定される。
【０２０８】スタンバイサイクル時においては、ＭＩＳ
トランジスタＰＱ１およびＰＱ３はオン状態である。し
かしながら、ゲート絶縁膜膜厚がＴｏｘ２であり、ゲー
トトンネル電流はほぼ抑制される。ゲート絶縁膜の薄い
ＭＩＳトランジスタＰＱ２およびＰＱ４においては、ス
タンバイサイクル時オフ状態であり、オフリーク電流が
図２６の矢印で示すようにドレイン−ソース間に流れ
る。このときまた、ゲートトンネル電流がゲート−ドレ
イン間に流れる。しかしながら、ＭＩＳトランジスタＰ
Ｑ２およびＰＱ４はスタンバイサイクル時オフ状態であ
り、このゲートトンネル電流は極めて小さい。ＭＩＳト
ランジスタＮＱ１およびＮＱ３においては、ゲートトン
ネル電流がドレインからゲートへ流れ、かつドレイン−
ソース間にオフリーク電流が流れる。これらのＭＩＳト
ランジスタＮＱ１およびＮＱ３のゲートトンネル電流は
十分小さな値である。またこのゲートトンネル電流は、
副接地線３６−ｉの電流にはほとんど影響を及ぼさな
い。したがって、ほぼ、オフリーク電流のファクタのみ
を考慮して、スイッチングトランジスタＳＷＣ−ｉおよ
びＳＷＳ−ｉのサイズを調節することにより、副電源線
３２−ｉおよび副接地線３６−ｉのスタンバイサイクル
時の電圧を所定の電圧レベルに設定することができる。
このサイズ調節時には、サブスレッショルド電流を求め
る式を用いて、ＭＩＳトランジスタＰＱ２およびＰＱ４
のオフリーク電流の和が、スイッチングトランジスタＳ
ＷＣ−ｉを介して流れるオフリーク電流とが等しくなる
ように、スイッチングトランジスタＳＷＣ−ｉのサイズ
が求められる（スタンバイサイクル時の電圧Ｖｃｃｓの
電圧レベルが所定の平衡値に到達する）。スイッチング
トランジスタＳＷＳ−ｉについても同様である。
【０２０９】［変更例２］図２７は、この発明の実施の
形態６の変更例２の構成を概略的に示す図である。図２
７においては、ＣＭＯＳ論理回路４０−１〜４０−ｎの
電源系統（副電源線および副接地線）に対し共通に電圧
調節回路５２が設けられる。ＣＭＯＳ論理回路４０−１
〜４０−ｎおよびスイッチングトランジスタＳＷＣ−１
〜ＳＷＣ−ｎおよびＳＷＳ−１〜ＳＷＳ−ｎは、図２５
（Ａ）に示す構成と同じである。したがって、スタンバ
イサイクル時においては、これらの副電源線３２−１〜
３２−ｎの電圧が平衡電圧Ｖｃｅに等しくなるようにス
イッチングトランジスタＳＷＣ−１〜ＳＷＣ−ｎのサイ
ズ（チャネル幅とチャネル長の比）が調節され、また副
接地線３６−１〜３６−ｎの電圧が平衡電圧Ｖｓｅにな
るように、これらのスイッチングトランジスタＳＷＳ−
１〜ＳＷＳ−ｎのサイズが調節される。これらの構成
は、図２５（Ａ）に示す構成と同じである。
【０２１０】副電源線３２−１〜３２−ｎおよび副接地
線３６−１〜３６−ｎに共通に電圧調節回路５２が設け
られる。この電圧調節回路５２は、１つのＣＭＯＳ論理
回路および対応のスイッチングトランジスタＳＷＣおよ
びＳＷＳに対するレプリカ回路を含み、スタンバイサイ
クル時の平衡電圧ＶｃｅおよびＶｓｅを生成する。この
電圧調節回路５２の構成は、先の図２４に示す構成と同
じであり、平衡電圧ＶｃｅおよびＶｓｅをレプリカ回路
のリーク電流に基づいて生成する。
【０２１１】制御クロック信号／φに応答してスタンバ
イサイクル時導通するトランスファゲート（またはトラ
ンスミッションゲート）ＰＸ１−ＰＸｎを介して電圧調
節回路５２の出力電圧Ｖｃｅが副電源線３２−１〜３２
−ｎに伝達される。また、この電圧調節回路５２からの
平衡電圧Ｖｓｅは、制御クロック信号φに応答してスタ
ンバイサイクル時導通するトランスファゲート（または
トランスミッションゲート）ＮＸ１−ＮＸｎを介して副
接地線３６−１〜３６−ｎに伝達される。図２７におい
ては、トランスファゲートＰＸ１−ＰＸｎを、Ｐチャネ
ルＭＩＳトランジスタで示し、トランスファゲートＮＸ
１−ＮＸｎをＮチャネルＭＩＳトランジスタで示す。こ
れらのトランスファゲートＰＸ１−ＰＸｎおよびＮＸ１
−ＮＸｎは、ＣＭＯＳトランスミッションゲートで構成
されてもよい。
【０２１２】副電源線３２−１〜３２−ｎのスタンバイ
サイクル時の平衡電圧は同じとなるようにスイッチング
トランジスタＳＷＣ−１〜ＳＷＣ−ｎのサイズが調節さ
れており、また副接地線３６−１〜３６−ｎのスタンバ
イサイクル時の平衡電圧が同じとなるように、スイッチ
ングトランジスタＳＷＳ−１〜ＳＷＳ−ｎのサイズが調
節されている。したがって、スタンバイサイクル時に最
終的に到達する副電源線３２−１〜３２−ｎの電圧およ
び副接地線３６−１〜３６−ｎの電圧はすべて同じであ
る。したがって、スタンバイサイクル時１つの電圧調節
回路５２からの平衡電圧ＶｃｅをトランスファゲートＰ
Ｘ１−ＰＸｎを介して、副電源線３２−１〜３２−ｎへ
伝達し、またトランスファゲートＮＸ１〜ＮＸｎを介し
て副接地線３６−１〜３６−ｎへ伝達することにより、
これらの副電源線３２−１〜３２−ｎの電圧を高速で平
衡電圧Ｖｃｅレベルに駆動でき、また、副接地線３６−
１〜３６−ｎの電圧も、スタンバイサイクル時、高速で
平衡電圧Ｖｓｅへ駆動することができる。したがって、
スタンバイサイクルからアクティブサイクル移行時、こ
れらの副電源線３２−１〜３２−ｎの電圧レベルがすべ
て同一であり、また副接地線３６−１〜３６−ｎのスタ
ンバイサイクルからアクティブサイクル移行時の電圧レ
ベルをすべて同一とすることができ、スタンバイサイク
ルの時間長さに起因する、これらの副電源線３２−１〜
３２−ｎの電圧レベルのばらつきおよび副接地線３６−
１〜３６−ｎの電圧レベルのばらつきを防止でき、アク
ティブサイクル移行後早いタイミングで、これらのＣＭ
ＯＳ論理回路４０−１〜４０−ｎの動作電源電圧を安定
化させることができ、内部回路の動作の安定性を保証す
ることができる。
【０２１３】［変更例３］図２８は、この発明の実施の
形態６の変更例３の構成を概略的に示す図である。この
図２８に示す構成は、図２５（Ａ）に示す構成と以下の
点において異なっている。すなわち副電源線３２−１〜
３２−ｎの間に、制御クロック信号発生回路５４からの
制御クロック信号φおよび／φに応答してスタンバイサ
イクル時導通するトランスミッションゲートＣＴＭ１、
ＣＴＭ２、…、ＣＴＭｎ−１が設けられる。また、副接
地線３６−１〜３６−ｎに対しても、制御クロック信号
発生回路５４からの制御クロック信号φおよび／φに応
答してスタンバイサイクル時導通するトランスミッショ
ンゲートＳＴＭ１、ＳＴＭ２、…、ＳＴＭｎ−１が設け
られる。したがって、スタンバイサイクル時において
は、これらのトランスミッションゲートＣＴＭ１〜ＣＴ
Ｍｎ−１により、副電源線３２−１〜３２−ｎが相互接
続され、またトランスミッションゲートＳＴＭ１〜ＳＴ
Ｍｎ−１により、副接地線３６−１〜３６−ｎが相互接
続される。他の構成は、図２５（Ａ）に示す構成と同じ
であり、対応する部分には同一参照番号を付し、詳細説
明は省略する。
【０２１４】制御クロック信号発生回路５４は、内部動
作指示信号φＡＣＴに従って、制御クロック信号φおよ
び／φを生成する。スタンバイサイクル時においては、
副電源線３２−１〜３２−ｎの平衡電圧の電圧レベルは
同じとなるようにスイッチングトランジスタＳＷＣ−１
〜ＳＷＣ−ｎのサイズが調節されており、また副接地線
３６−１〜３６−ｎの平衡電圧も、スタンバイサイクル
時同じとなるように、スイッチングトランジスタＳＷＳ
−１〜ＳＷＳ−ｎがサイズが調節されている。したがっ
て、スタンバイサイクル時、トランスミッションゲート
ＣＴＭ１−ＣＴＭｎ−１により、副電源線３２−１〜３
２−ｎを相互接続し、またトランスミッションゲートＳ
ＴＭ１−ＳＴＭｎ−１により、副接地線３６−１〜３６
−ｎを相互接続することにより、これらの副電源線３２
−１〜３２−ｎのスタンバイサイクル時の電圧を、同一
の平衡電圧レベルに安定化させることができ、また副接
地線３６−１〜３６−ｎについても、同様、平衡電圧Ｖ
ｓｅに安定化させることができる。
【０２１５】したがって、スタンバイサイクル時におい
て、副電源線３２−１〜３２−ｎの電圧レベルが確実に
同一レベルに設定され、また副接地線３６−１〜３６−
ｎの電圧レベルも、確実にスタンバイサイクル時同一電
圧レベルに設定されており、スタンバイサイクルからア
クティブサイクル移行時において、各副電源線３２−１
〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧回
復時間を同じとすることができ、アクティブサイクルに
おけるＣＭＯＳ論理回路４０−１〜４０−ｎ各々の動作
開始タイミングを揃えることができ、安定なかつ正確な
内部動作を保証することができる。
【０２１６】また、高速で、これらの副電源線３２−１
〜３２−ｎおよび副接地線３６−１〜３６−ｎの電圧
を、平衡電圧レベルに安定化させることができ、この平
衡電圧時においては、ＣＭＯＳ論路回路４０−１〜４０
−ｎのスタンバイ電流（オフリーク電流およびゲートト
ンネル電流）が最小化されており、スタンバイサイクル
時における消費電流を最小に設定することができる。
【０２１７】［変更例４］図２９は、この発明の実施の
形態６の変更例４の構成を概略的に示す図である。この
図２９に示す構成は図２８に示す構成と以下の点におい
て異なっている。すなわち、電圧調節回路５２からの平
衡電圧ＶｓｅおよびＶｃｅがスタンバイサイクル時それ
ぞれ副接地線３６−ｎおよび副電源線３２−ｎに伝達さ
れる。これらの副接地線３６−１〜３６−ｎはトランス
ミッションゲートＳＴＭ１−ＳＴＭｎ−１によりスタン
バイサイクル時相互接続されており、また副電源線３２
−１〜３２−ｎも、スタンバイサイクル時トランスミッ
ションゲートＣＴＭ１−ＣＴＭｎ−１により相互接続さ
れる。したがって、スタンバイサイクル時、この電圧調
節回路５２からの平衡電圧ＶｓｅおよびＶｃｅをそれぞ
れ副接地線および副電源線に伝達することにより、高速
で副電源線３２−１〜３２−ｎの電圧を平衡電圧Ｖｃｅ
に到達させることができ、また副接地線３６−１〜３６
−ｎも、スタンバイサイクル時高速で、平衡電圧Ｖｓｅ
に駆動することができる。ここで、電圧調節回路は、レ
プリカ回路を含むモニタ回路５２ａと、制御クロック信
号φおよび／φに応答して平衡電圧ＶｓｅおよびＶｃｅ
をそれぞれ副接地線３６−ｎおよび副電源線３２−ｎに
伝達するトランスミッションゲート５２ｂおよび５２ｃ
を含む。モニタ回路５２ａは、ＣＭＯＳ論理回路４０−
１〜４０−ｎに対するレプリカ回路を含み、その構成
は、図２４に示す構成と同様であり、レプリカ回路と差
動増幅器両者を含む。
【０２１８】したがって、この図２９に示す構成を利用
することにより、スタンバイ期間の長さが短く、副電源
線３２−１〜３２−ｎおよび副接地線３６−１〜３６−
ｎの電圧レベルが異なる状態を防止することができ、ア
クティブサイクル移行時、早いタイミングで内部回路動
作を安定に動作させることができる。
【０２１９】また、高速で、副電源線３２−１〜３２−
ｎおよび副接地線３６−１〜３６−ｎを平衡電圧に到達
させており、ＣＭＯＳ論理回路４０−１〜４０−ｎのス
タンバイ電流を高速で最小値に駆動することができ、応
じてスタンバイサイクル時の消費電流を低減することが
できる。
【０２２０】以上のように、この発明の実施の形態６に
従えば、電圧調節回路で副電源線／副接地線を高速でス
タンバイサイクル時平衡電圧に駆動するかまたは、副電
源線／副接地線の平衡電圧を同じ電圧レベルに設定して
おり、アクティブサイクル移行時、スタンバイサイクル
期間長さに起因する動作電源電圧回復時間のばらつきを
防止でき、高速で、内部回路動作を安定にアクティブサ
イクル移行時行なうことができる。
【０２２１】［実施の形態７］図３０は、この発明の実
施の形態７において用いられるＳＯＩ（シリコン・オン
・インシュレータ）構造のＣＭＯＳインバータ回路の断
面構造を概略的に示す図である。図３０において、ＳＯ
Ｉ構造のＭＩＳトランジスタは、シリコン（Ｓｉ）基板
６０表面に形成される埋込酸化膜（絶縁膜）６１表面の
半導体層に形成される。この埋込酸化膜６１上に、間を
おいてＮ型不純物領域６３ａおよび６３ｂが形成され
る。これらのＮ型不純物領域６３ａおよび６３ｂの間
に、Ｐ型不純物領域が形成される。このＰ型不純物領域
６５上にゲート絶縁膜６９ａを介してゲート電極６７が
形成される。不純物領域６３ａ，６３ｂおよび６５、ゲ
ート絶縁膜６９ａおよびゲート電極６７により、Ｎチャ
ネルＭＩＳトランジスタが形成される。Ｐ型不純物領域
６５は、ボディ領域と呼ばれ、このＮチャネルＭＩＳト
ランジスタの基板領域として作用する。このボディ領域
６５へ、後に説明するようなバイアス電圧が印加され
る。
【０２２２】この埋込酸化膜（絶縁膜）６１上には、さ
らに、Ｐ型不純物領域６４ａおよび６４ｂが間をおいて
形成され、またこれらの不純物領域６４ａおよび６４ｂ
の間にＮ型不純物領域６６が形成される。Ｎ型不純物領
域６６上にゲート絶縁膜６９ｂを介してゲート電極６８
が形成される。不純物領域６３ｂおよび６４ａの間に
は、たとえばシリコン酸化膜で形成される素子分離用の
絶縁膜６２ｂが形成される。また不純物領域６３ａおよ
び６４ｂの外側には、たとえばシリコン酸化膜で形成さ
れる素子分離用の絶縁膜６２ａおよび６２ｃがそれぞれ
形成される。
【０２２３】不純物領域６４ａ，６４ｂ，６６、ゲート
絶縁膜６９ｂおよびゲート電極６８によりＰチャネルＭ
ＩＳトランジスタが形成される。不純物領域６６は、こ
のＰチャネルＭＩＳトランジスタの基板領域として機能
し、またボディ領域と呼ばれる。
【０２２４】このようなＳＯＩ構造のトランジスタは、
接合容量が小さく、また基板リーク電流も生じないため
（埋込酸化膜（絶縁膜）が形成されているため）、高速
動作しかつリーク電流も少ないという利点を有してい
る。
【０２２５】しかしながら、このようなＳＯＩ構造のト
ランジスタにおいても、ゲート絶縁膜６９ａおよび６９
ｂの膜厚を、たとえば３．０ｎｍに薄くした場合、ゲー
トトンネル電流が生じる。
【０２２６】図３１（Ａ）は、図３０に示すＮチャネル
ＭＩＳトランジスタの平面レイアウトを概略的に示す図
である。図３１においては、Ｔ字形状にゲート電極層６
７が配設され、不純物領域６３ａおよび６３ｂが、その
下部に形成されるＰ型不純物領域により分離される。ま
た、これらのＮ型不純物領域６３ａおよび６３ｂに対向
して、高濃度Ｐ型不純物領域７０が形成される。この高
濃度Ｐ型不純物領域７０は、ゲート電極６７下部に形成
されるボディ領域のＰ−型不純物領域６５に結合されて
バイアス電圧Ｖｂｐを伝達する。
【０２２７】図３１（Ｂ）は、この図３１（Ａ）に示す
ＭＩＳトランジスタの空乏層および反転層の分布を概略
的に示す図である。図３１（Ｂ）において、不純物領域
６３ａおよび６３ｂがそれぞれソースおよびドレインと
して作用する。この場合、反転層はソース領域の不純物
領域６３ａから、ドレイン領域の不純物領域６３ｂに向
かって徐々にその厚さが薄くされる。この反転層７１の
下部に、空乏層７２が形成される。空乏層７２は、不純
物領域６３ａから徐々に離れるに従ってその膜厚が薄く
される（ゲート電極６７からの印加電圧の影響によ
る）。次いで、ドレインの不純物領域６３ｂに近づく
と、このドレイン電界により空乏層７２の厚さがまた増
加する。空乏層および反転層が形成されるボディ領域に
は、不純物領域７０を介してバイアス電圧Ｖｂｐが印加
される。このボディ領域をバイアス電圧Ｖｂｐを印加す
ることにより、いわゆる「基板浮遊効果」を防止でき、
残留電荷の影響を防止することができる。また、この図
３１（Ｂ）に示すようにボディ領域においては、空乏層
７２が、ボディ領域の一部に形成されるだけであり、こ
の図３１（Ａ）および（Ｂ）に示すＳＯＩ構造のＭＩＳ
トランジスタは、部分空乏型ＭＩＳトランジスタと呼ば
れる。
【０２２８】図３２は、ＳＯＩ構造ＭＩＳトランジスタ
の他の平面レイアウトを概略的に示す図である。この図
３２に示すレイアウトにおいては、不純物領域６３ａお
よび６３ｂが、ゲート電極層６７下部に形成されるＰ型
不純物領域により分離される。また、このゲート電極６
７は、図３２の水平方向に延在するゲート電極部分によ
り、不純物領域６３ａと高濃度Ｐ型不純物領域７３とが
分離される。この不純物領域７３と不純物領域６３の間
には、Ｐ型不純物領域が形成される。この不純物領域７
３は、トの字形のゲート電極６７下部に形成されるＰ型
不純物領域に電気的に接続され、ボディ領域にバイアス
電圧Ｖｂｐを伝達する。この図３２に示すような配置で
あってもボディ領域にバイアス電圧Ｖｂｐを伝達するこ
とができる。この図３２に示す構成においても同様、部
分空乏型ＭＩＳトランジスタが実現される。
【０２２９】ＰチャネルＭＩＳトランジスタは、図３１
（Ａ）および図３２において、Ｐ型とＮ型とを入れ替え
ることにより、その平面レイアウトが得られる。
【０２３０】本実施の形態７においては、このＳＯＩ構
造の部分空乏型ＭＩＳトランジスタを利用する。
【０２３１】図３３（Ａ）は、この発明の実施の形態７
に従う半導体装置の構成の一例を示す図である。図３３
（Ａ）においては、ＳＯＩトランジスタを構成要素とす
るＣＭＯＳ回路が使用される。このＣＭＯＳ回路は、４
段のＣＭＯＳインバータＩＶ１−ＩＶ４を含む。これら
のＣＭＯＳインバータＩＶ１−ＩＶ４は、ＳＯＩ構造の
ＰチャネルＭＩＳトランジスタＳＰＱ１−ＳＰＱ４と、
ＳＯＩ構造のＮチャネルＭＩＳトランジスタＳＮＱ１−
ＳＮＱ４を含む。これらのＭＩＳトランジスタＳＰＱ１
−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４は、そのゲート絶
縁膜の膜厚が、膜厚３ｎｍのシリコン酸化膜と同程度の
ゲートトンネル障壁を与える膜厚Ｔｏｘである。この場
合、オン状態のＭＩＳトランジスタを介してゲートトン
ネル電流が大きく流れる。これを防止するため、これら
のＭＩＳトランジスタＳＰＱ１−ＳＰＱ４のＮボディ領
域が共通に結合され、そのＮボディ領域７６の電圧がス
タンバイサイクルおよびアクティブサイクルに応じて切
換えられる。また、ＭＩＳトランジスタＳＮＱ１−ＳＮ
Ｑ４においても、このＰボディ領域７５の電圧レベルが
同様、スタンバイサイクルおよびアクティブサイクルに
応じて切換えられる。すなわち、このＮボディ領域７６
へは、スタンバイサイクル時、ＭＩＳトランジスタＳＰ
Ｑ１−ＳＰＱ４をオフ状態とするバイアス電圧が印加さ
れ、また、アクティブサイクル時においては、これらの
ＭＩＳトランジスタＳＰＱ１−ＳＰＱ４のＮボディ領域
７６のバイアスを浅くして、これらのＭＩＳトランジス
タＳＰＱ１−ＳＰＱ４を高速で動作させる。
【０２３２】また、ＭＩＳトランジスタＳＮＱ１−ＳＮ
Ｑ４においても、このＰボディ領域７５のバイアス電圧
を、スタンバイサイクル時には深くしてＭＩＳトランジ
スタＳＮＱ１−ＳＮＱ４をオフ状態に設定して、オフリ
ーク電流およびゲートトンネル電流を低減する。一方、
アクティブサイクル時においては、このＰボディ領域７
５のバイアスを浅くして、ＭＩＳトランジスタＳＮＱ１
−ＳＮＱ４を高速で動作させる。
【０２３３】この図３３（Ａ）に示す構成においては、
入力信号ＩＮのスタンバイサイクル時の論理レベルは不
確定であってもよい。Ｎボディ領域７６およびＰボディ
領域７５のバイアス電圧により、これらのＭＩＳトラン
ジスタＳＰＱ１−ＳＰＱ４およびＳＮＱ１−ＳＮＱ４を
すべてオフ状態として、ゲートトンネル電流およびオフ
リーク電流をともに低減する。
【０２３４】図３３（Ｂ）は、この図３３（Ａ）に示す
半導体装置の動作を示す信号波形図である。まず図３３
（Ｂ）に示すように、スタンバイサイクル時において
は、Ｎボディ領域７６へは、高電圧Ｖｐｐが印加され、
これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４のしき
い値電圧の絶対値を大きくしてこれらをすべて、ゲート
に与えられる電圧レベルにかかわらずオフ状態に設定す
る。Ｎボディ領域７６において、絶縁膜界面では、この
高電圧Ｖｐｐにより、ゲートにＬレベルの信号を受ける
ＭＩＳトランジスタＳＰＱ１−ＳＰＱ４であっても、反
転層は形成されず、ゲートトンネル電流は生じない。せ
いぜいゲート−ドレイン間のトンネル電流が生じるだけ
であるが、これは極めて微小であり、ほぼ無視すること
ができる。また、ＮチャネルＭＩＳトランジスタＳＮＱ
１−ＳＮＱ４においても、スタンバイサイクル時Ｐボデ
ィ領域７５には、負電圧ＶＢＢが印加され、これらのＭ
ＩＳトランジスタＳＮＱ１−ＳＮＱ４はオフ状態とな
り、ゲートトンネル電流は十分に抑制される。
【０２３５】一方、アクティブサイクル時においては、
Ｎボディ領域７６へは、電源電圧Ｖｃｃが印加され、ま
たＰボディ領域７５には、接地電圧ＧＮＤ（＝Ｖｓｓ）
が印加される。ＭＩＳトランジスタＳＰＱ１−ＳＰＱ４
およびＳＮＱ１−ＳＮＱ４においては、バックゲートと
ソースが同一電位であり、しきい値電圧の絶対値は十分
小さくなり、またＳＯＩ構造のトランジスタの特性によ
り、基板リーク電流も生じずまた接合容量も小さいた
め、このアクティブサイクル時、高速で動作する。
【０２３６】［変更例］図３４（Ａ）は、この発明の実
施の形態７の変更例の構成を示す図である。この図３４
（Ａ）に示す構成において、入力信号ＩＮはスタンバイ
サイクル時Ｌレベルに固定される。この入力信号ＩＮの
スタンバイサイクル時の論理レベルに応じて、スタンバ
イサイクル時オン状態となるＭＩＳトランジスタＳＰＱ
１およびＳＰＱ３は、そのボディ領域が共通にＮボディ
領域７６に結合される。一方、スタンバイサイクル時オ
フ状態となるＭＩＳトランジスタＳＰＱ２およびＳＰＱ
４は、そのボディ領域が電源ノードに結合され、そのソ
ースと同一電圧レベルに保持される。同様、Ｎチャネル
ＭＩＳトランジスタＳＮＱ１−ＳＮＱ４においても、ス
タンバイサイクル時オン状態となるＭＩＳトランジスタ
ＳＮＱ２およびＳＮＱ４は、そのボディ領域がＰボディ
領域７５に共通に結合され、またスタンバイサイクル時
オフ状態となるＭＩＳトランジスタＳＮＱ１およびＳＮ
Ｑ３はそのボディ領域が接地ノードに結合され、ソース
およびボディ領域が同一電圧に保持される。
【０２３７】これらのＭＩＳトランジスタＳＰＱ１−Ｓ
ＰＱ４およびＳＮＱ１−ＳＮＱ４は、すべてＳＯＩ構造
のトランジスタであり、またそのゲート絶縁膜膜厚は薄
く（Ｔｏｘ）されている。そのスタンバイサイクル時に
おいては図３４（Ｂ）に示すように、Ｎボディ領域７６
へ高電圧Ｖｐｐを印加しＰボディ領域７５へ負電圧ＶＢ
Ｂを印加する。入力信号ＩＮがＬレベルであるものの、
このＮボディ領域７６の高電圧Ｖｐｐにより、ＭＩＳト
ランジスタＳＰＱ１およびＳＰＱ３がオフ状態となり、
ゲートトンネル電流が抑制される。また、ＭＩＳトラン
ジスタＳＮＱ２およびＳＮＱ４においても、Ｐボディ領
域７５が負電圧であり、ＭＩＳトランジスタＳＮＱ２お
よびＳＮＱ４はオフ状態であり、ゲートトンネル電流は
抑制される。
【０２３８】したがって、入力信号ＩＮのスタンバイサ
イクル時の論理レベルがわかっている場合、スタンバイ
サイクル時オン状態となるＭＩＳトランジスタのボディ
領域のバイアスを深くすることにより、ゲート絶縁膜膜
厚が薄い場合でもゲートトンネル電流を抑制することが
できる。
【０２３９】アクティブサイクル時においては、Ｎボデ
ィ領域７６は電源電圧Ｖｃｃを受け、またＰボディ領域
７５が、接地電圧ＧＮＤ（＝Ｖｓｓ）を受ける。したが
って、これらのＭＩＳトランジスタＳＰＱ１−ＳＰＱ４
およびＳＮＱ１−ＳＮＱ４は、高速で入力信号ＩＮに従
って動作して出力信号ＯＵＴを生成する。
【０２４０】なお、この実施の形態７において、Ｎボデ
ィ領域７６およびＰボディ領域７５の電圧を切換える構
成は、先の図７において示したウェルバイアス回路の構
成を利用することができる。また、これらのＳＯＩ構造
のＭＩＳトランジスタを利用する半導体装置において
は、階層構造の電源配置を利用することにより、オフリ
ーク電流を低減でき、また、ウェルバイアスを深くされ
たトランジスタは、ソースが主電源線または主接地線に
接続されるため、内部ノードの電圧レベルを確定状態に
スタンバイサイクル時保持することができ（ウェルバイ
アスが深くされたトランジスタを介してリーク電流が流
れるため）、アクティブサイクル移行時、出力信号ＯＵ
Ｔが論理不確定状態となるのを防止することができ、高
速かつ正確な動作を保証することができる。
【０２４１】以上のように、この発明の実施の形態７に
従えば、ＳＯＩ構造のトランジスタのボディ領域を動作
サイクルに応じてそのバイアスを変更しており、薄いゲ
ート絶縁膜のＳＯＩ構造のトランジスタを用いても、ゲ
ートトンネル電流を抑制し、高速かつ低消費電流で動作
する半導体装置を得ることができる。
【０２４２】［実施の形態８］図３５は、この発明の実
施の形態８において用いられる埋込チャネルＭＩＳトラ
ンジスタの断面構造を概略的に示す図である。図３５に
おいて、埋込チャネルＭＩＳトランジスタは、基板領域
８０表面に間をおいて形成される不純物領域８１および
８２と、これらの不純物領域８１および８２の間のチャ
ネル領域上に形成される薄いゲート絶縁膜８３と、薄い
ゲート絶縁膜８３上に形成されるゲート電極８４を含
む。
【０２４３】埋込チャネルＭＩＳトランジスタにおいて
は、導通時、チャネル（反転層）８５は、この基板表面
から少し離れた基板領域内において形成される。チャネ
ル領域表面においては空乏層８６がソースからドレイン
領域に向かって広がる。またチャネル（反転層）８５下
には、空乏層８７が形成される。この表面に形成される
空乏層容量が等価的にゲート絶縁膜８３により形成され
る容量に付加される。したがって、ゲートトンネル電流
に対するゲート絶縁膜膜厚が等価的に厚くなり、反転層
８５とゲート電極８４の間のトンネル電流を抑制するこ
とができる。この埋込チャネルＭＩＳトランジスタを、
したがって、ゲートトンネル障壁の大きなＭＩＳトラン
ジスタとして使用することができる。すなわちゲート絶
縁膜膜厚の厚いＭＩＳトランジスタに代えて埋込みチャ
ネルＭＩＳトランジスタを利用することができる。
【０２４４】図３６（Ａ）および（Ｂ）は、Ｎチャネル
ＭＩＳトランジスタのチャネル領域の不純物濃度プロフ
ァイルを概略的に示す図である。図３６（Ａ）において
は、ゲート電極としてＰ＋型ポリシリコンゲートを利用
した場合のチャネル不純物濃度プロファイルを示す。Ｐ
＋ポリシリコンをゲート電極として用いた場合、ゲート
とＰ型基板の仕事関数の差が少なく、空乏層ができにく
い。しきい値電圧を調節するために表面には、Ｎ型不純
物濃度が注入され、次いで深い部分に、反転層形成のた
めのＰ型不純物濃度が高濃度にドープされる。したがっ
て、この場合、Ｐ型基板領域のチャネル領域表面はＮ型
領域であり、導通時、このＮ型不純物領域には空乏層が
形成され、またＰ型不純物領域に反転層が形成される。
この反転層領域がチャネルであり、埋込チャネル型Ｎチ
ャネルＭＩＳトランジスタとしてこのＮ−ＭＩＳトラン
ジスタを使用することができる。
【０２４５】図３６（Ｂ）は、ＮチャネルＭＩＳトラン
ジスタに対しＮ＋ポリシリコンゲートを用いた際の不純
物濃度プロファイルを示す図である。Ｎ＋ポリシリコン
ゲートを用いた場合、ゲートとＰ型半導体基板領域の仕
事関数の差が大きく、空乏層が容易に形成される。した
がって、この場合、チャネル領域に高濃度にＰ型不純物
領域を形成して、反転層を形成する。表面のＰ型不純物
の濃度によりしきい値電圧の調整が行なわれる。チャネ
ル領域は、Ｐ型半導体基板領域表面に形成され、表面チ
ャネル型ＮチャネルＭＩＳトランジスタが形成される。
【０２４６】図３７（Ａ）は、Ｎ型半導体基板領域を使
用するＰチャネルＭＩＳトランジスタのチャネル領域の
不純物濃度プロファイルを示す図である。Ｎ＋ポリシリ
コンゲートがゲート電極として使用される。Ｎ＋ポリシ
リコンをゲート電極として用いた場合、ゲートとＮ型半
導体基板領域の間の仕事関数の差が小さく、空乏層が形
成されにくい。したがって、空乏層をできやすくかつし
きい値電圧の調節を行なうため、このチャネル領域表面
にはＰ型不純物濃度が注入され、それより深い領域にＮ
型不純物のピーク濃度領域が形成される。したがって、
このＮ＋ポリシリコンゲートを用いたＭＩＳトランジス
タにおいては、導通時、Ｐ型不純物領域が空乏層として
機能し、Ｎ型不純物注入領域が反転層として機能する。
したがって、この図３７（Ａ）においては、埋込チャネ
ル型ＰチャネルＭＩＳトランジスタが形成される。
【０２４７】また、図３７（Ｂ）に示すように、Ｎ型半
導体基板領域表面上にＰ＋ポリシリコンゲートを形成し
た場合、このゲート電極と基板領域との仕事関数の差は
大きく空乏層が容易に形成される。チャネル領域表面
に、しきい値電圧調整のためのＮ型不純物を注入し、内
部に、反転層形成のためのピーク濃度を有するＮ型不純
物領域を形成する。この図３７（Ｂ）に示す構成の場
合、導通時、表面のＮ型不純物領域全体にわたって反転
層が形成される。Ｐ＋ポリシリコンゲートを用いた場
合、表面チャネル型ＰチャネルＭＩＳトランジスタが形
成される。
【０２４８】ここで、表面チャネル型ＭＩＳトランジス
タにおけるピーク濃度領域は、ほぼソース／ドレイン拡
散層の接合深さと同程度の深さの領域であり、短チャネ
ル効果および基板バイアス効果増大を抑制する。
【０２４９】したがって、図３６（Ａ）および図３７
（Ａ）に示す不純物濃度プロファイルを有するＭＩＳト
ランジスタを使用することにより、埋込チャネル型ＭＩ
Ｓトランジスタを実現でき、応じてゲートトンネル電流
を抑制することができる。
【０２５０】図３８（Ａ）は、この発明の実施の形態８
に従う半導体装置の一例を示す図である。この図３８
（Ａ）に示す構成は、図３に示す構成に対応し、図３に
示す構成においてゲート絶縁膜膜厚がＴｏｘ２のＭＩＳ
トランジスタに代えて、埋込チャネル型のＭＩＳトラン
ジスタＢＱ１−ＢＱ４が用いられる。入力信号ＩＮは、
図３８（Ｂ）に示すように、スタンバイサイクル時にお
いてはＬレベルであり、このスタンバイサイクル時にオ
ン状態となるＭＩＳトランジスタに、埋込チャネル型の
ＭＩＳトランジスタＢＱ１−ＢＱ４を用いる。ゲート絶
縁膜の膜厚が薄い膜厚Ｔｏｘ１であっても、これらのＭ
ＩＳトランジスタＢＱ１−ＢＱ４は、埋込チャネル型Ｍ
ＩＳトランジスタであり、オン状態時においては、表面
に空乏層が形成されており、その空乏層とゲート絶縁膜
とによる等価的なゲート容量が大きく、ゲートトンネル
障壁は十分大きくでき、ゲートトンネル電流は生じな
い。
【０２５１】［変更例］図３９（Ａ）は、この発明の実
施の形態８の変更例の構成を示す図である。この図３９
（Ａ）に示す構成は、図１９に示す半導体装置に対応す
る。図３９（Ａ）においては、入力信号ＩＮは、図３９
（Ｂ）に示すように、スタンバイサイクル時Ｌレベルで
ある。この場合、スタンバイサイクル時においてオン状
態となるＭＩＳトランジスタに、埋込チャネル型ＭＩＳ
トランジスタＢＱａ、ＢＱｂ、ＢＱｃおよびＢＱｄが用
いられる。これらのＭＩＳトランジスタＢＱａ−ＢＱｄ
は、それぞれ、図１９に示すＭＩＳトランジスタＰＱ
ａ、ＮＱｂ、ＰＱｃ、およびＮＱｄに対応する。埋込チ
ャネル型ＭＩＳトランジスタＢＱａ−ＢＱｄは、ゲート
絶縁膜膜厚はＴｏｘ１である。
【０２５２】制御クロック信号φおよび／φは、スタン
バイ期間中、図３９（Ｂ）に示すように、それぞれ、Ｈ
レベルおよびＬレベルである。したがって、スイッチン
グトランジスタＳＷａおよびＳＷｂは、スタンバイサイ
クル時においてはオフ状態であり、ゲート絶縁膜膜厚Ｔ
ｏｘ１のＭＩＳトランジスタＰＱｂおよびＰＱｄ、ＮＱ
ａおよびＮＱｃにおいては、ゲートトンネル電流はほと
んど生じず、またオフリーク電流が抑制される。
【０２５３】一方、ゲート絶縁膜膜厚Ｔｏｘ１の埋込チ
ャネル型ＭＩＳトランジスタＢＱａ−ＢＱｄは、スタン
バイサイクル時オン状態となるものの、そのチャネル領
域表面に形成される空乏層によりゲート絶縁膜が等価的
に厚くされ、応じてゲートトンネル電流が抑制される。
したがって、スタンバイサイクル時においてオン状態と
なるＭＩＳトランジスタに、埋込チャネル型ＭＩＳトラ
ンジスタＢＱａ−ＢＱｄを利用することにより、そのゲ
ート絶縁膜厚が薄い場合でも、十分にゲートトンネル電
流を抑制することができる。
【０２５４】また、電源スイッチングトランジスタＳＷ
ａおよびＳＷｂも、ゲート絶縁膜の薄い埋込チャネル型
ＭＩＳトランジスタであってもよい。
【０２５５】また、埋込チャネル型ＭＩＳトランジスタ
は、実施の形態１から７におけるゲートトンネル電流を
生じる可能性のあるＭＩＳトランジスタに適用できる。
【０２５６】以上のように、この発明の実施の形態８に
従えば、ゲートトンネル電流を生じさせる可能性のある
ＭＩＳトランジスタに、埋込チャネル型ＭＩＳトランジ
スタを使用しており、確実に、このゲートトンネル電流
を抑制することができスタンバイ期間中の、半導体装置
の消費電力を低減することができる。
【０２５７】［実施の形態９］図４０（Ａ）は、この発
明の実施の形態９において用いられるＮチャネルＭＩＳ
トランジスタの断面構造を概略的に示す図である。図４
０（Ａ）において、ＮチャネルＭＩＳトランジスタは、
Ｐ型半導体基板９０表面に、間をおいて形成されるＮ型
不純物領域９１ａおよび９１ｂと、これらの不純物領域
９１ａおよび９１ｂの間のチャネル領域上にゲート絶縁
膜９４を介して形成されるゲート電極９２を含む。この
ゲート電極９２にはＮ型不純物がドープされるが、その
ドープ量は通常の表面チャネル型ＭＩＳトランジスタの
Ｎ＋ドープポリシリコンゲートの場合よりも少し少なく
される。このＮドープポリシリコンをゲート電極９２と
して用いた場合、Ｐ型基板９０のチャネル領域には、こ
のＭＩＳトランジスタの導通時、反転層９３が形成され
る。このとき、ゲート電極９２においては、ゲート絶縁
膜９４と接触する部分において、空乏層９２ａがより広
く形成される。これは、Ｎドープポリシリコンをゲート
電極９２として用いた場合、Ｎ＋ドープポリシリコンを
ゲート電極として用いた場合に比べて、導通時のエネル
ギバンドベンディングが大きくなり、空乏層ができやす
くなるためである。この空乏層９２ａは、電荷の存在し
ない領域であり、絶縁膜として作用するため、ゲート絶
縁膜９４および広い空乏層９２ａが、このゲート電極９
２と反転層９３の間に介挿され、応じてゲートトンネル
電流に対する絶縁膜膜厚が等価的に厚くなり、ゲートト
ンネル障壁が大きくなる。したがって、ゲート絶縁膜９
４に、膜厚の薄いゲート絶縁膜（膜厚Ｔｏｘ１）を用い
ても、この空乏層９２ａにより、ゲートトンネル電流を
抑制することができる。
【０２５８】図４０（Ｂ）は、この発明の実施の形態９
において用いられるＰチャネルＭＩＳトランジスタの断
面構造を概略的に示す図である。図４０（Ｂ）におい
て、ＰチャネルＭＩＳトランジスタは、Ｎ型基板９５の
表面に間をおいて形成されるＰ型不純物領域９６ａおよ
び９６ｂと、これらの不純物領域９６ａおよび９６ｂの
間のチャネル領域上にゲート絶縁膜９９を介して形成さ
れるゲート電極９７を含む。ゲート電極９７はＰドープ
ポリシリコンで形成され、このＭＩＳトランジスタは、
表面チャネル型ＭＩＳトランジスタである。しかしなが
ら、このゲート電極９７へのＰ型不純物のドープ量は少
なくされる。したがって、このＭＩＳトランジスタの導
通時、チャネル領域に反転層９８が形成された場合、ゲ
ート電極９７において絶縁膜界面でのバンドベンディン
グにより、より広い空乏層９７ａが形成される。
【０２５９】したがって、この図４０（Ｂ）に示す構成
においても、ゲート絶縁膜９９と広い空乏層９７ａがゲ
ート電極９７と反転層９８の間に介挿されるため、ゲー
ト絶縁膜９９の膜厚を等価的に厚くすることができ、ゲ
ートトンネル電流を抑制することができる。
【０２６０】本実施の形態９においては、この図４０
（Ａ）および（Ｂ）に示すゲート空乏型ＭＩＳトランジ
スタをゲートトンネル障壁の大きなＭＩＳトランジスタ
として使用する。
【０２６１】図４１は、この発明の実施の形態９に従う
半導体装置の構成の一例を示す図である。図４１に示す
半導体装置の構成は、図３に示す半導体装置の構成に対
応する。この図４１に示す構成においては、図３に示す
ゲート絶縁膜膜厚の厚いＭＩＳトランジスタＰＱ１、Ｐ
Ｑ３、ＮＱ２およびＮＱ４に代えて、ゲート絶縁膜膜厚
Ｔｏｘ１を有するゲート空乏型ＭＩＳトランジスタＧＱ
１−ＧＱ４が用いられる。入力信号ＩＮはスタンバイ時
Ｌレベルである。したがって、スタンバイ状態時におい
てオン状態となり、ゲートトンネル電流の流れる可能性
のあるＭＩＳトランジスタに、ゲート空乏型ＭＩＳトラ
ンジスタＧＱ１−ＧＱ４を用いる。残りの、スタンバイ
状態時オフ状態となるＭＩＳトランジスタＮＱ１、ＰＱ
２、ＮＱ３およびＰＱ４には、ゲート絶縁膜膜厚Ｔｏｘ
１の表面チャネル型ＭＩＳトランジスタを用いる。ゲー
ト空乏型ＭＩＳトランジスタＧＱ１−ＧＱ４は、オン状
態時においてゲート電極の絶縁膜界面から電極内に広い
空乏層が形成され、ゲートトンネル電流を抑制する。し
たがって、ゲート絶縁膜膜厚が薄い（膜厚Ｔｏｘ１）場
合であっても十分に、ゲートトンネル電流を抑制するこ
とができる。
【０２６２】［変更例］図４２は、この発明の実施の形
態９の変更例の半導体装置の構成を示す図である。この
図４２に示す半導体装置は、図１９に示す階層電源構成
の半導体装置に対応する。この図４２に示す半導体装置
においては、図１９に示す半導体装置の構成において、
スタンバイサイクル時にオン状態となるＭＩＳトランジ
スタＰＱａ、ＰＱｃ、ＮＱｂおよびＮＱｄに代えて、ゲ
ート空乏型ＭＩＳトランジスタＧＱａ、ＧＱｂ、ＧＱｃ
およびＧＱｄが用いられる。他の構成は、図１９に示す
構成と同じである。
【０２６３】この図４２に示すような階層電源構成にお
いては、スタンバイ状態時においてゲートトンネル電流
が流れる可能性のあるオン状態のＭＩＳトランジスタに
ゲート空乏型ＭＩＳトランジスタＧＱａ−ＧＱｄを用い
る。したがって、この図４２に示す構成の場合、スタン
バイ期間中におけるゲートトンネル電流を抑制すること
ができ、またオフ状態のＭＩＳトランジスタを流れるオ
フリーク電流も低減することができる。
【０２６４】なお、スイッチングトランジスタＳＷａお
よびＳＷｂに、ゲート空乏型のＭＩＳトランジスタ（ゲ
ート絶縁膜膜厚Ｔｏｘ１）が用いられてもよい。また他
のゲートトンネル障壁の大きなＭＩＳトランジスタが用
いられてもよい。
【０２６５】このゲート空乏型ＭＩＳトランジスタは、
先の実施の形態１から７において、ゲートトンネル電流
の生じる可能性のあるＭＩＳトランジスタへ適用するこ
とができる。
【０２６６】以上のように、この発明の実施の形態９に
従えば、ゲート空乏型ＭＩＳトランジスタを、スタンバ
イ状態時にオン状態となるＭＩＳトランジスタに対して
用いているため、スタンバイ期間中におけるゲートトン
ネル電流を低減でき、応じてスタンバイ期間中の消費電
流を低減することができる。
【０２６７】［実施の形態１０］図４３は、この発明の
実施の形態１０に従う半導体装置の構成を示す図であ
る。図４３において、半導体装置は、４段のＣＭＯＳイ
ンバータ回路ＩＶａ−ＩＶｄを含む。ＣＭＯＳインバー
タ回路ＩＶｃの出力は、またＣＭＯＳインバータ回路Ｉ
Ｖｂの入力へフィードバックされる。したがって、これ
らのＣＭＯＳインバータ回路ＩＶｂおよびＩＶｃが、イ
ンバータラッチを構成する。
【０２６８】ＣＭＯＳインバータ回路ＩＶａは、Ｐチャ
ネルＭＩＳトランジスタＰＴ１およびＮチャネルＭＩＳ
トランジスタＮＴ１を含み、ＣＭＯＳインバータ回路Ｉ
Ｖｄは、ＰチャネルＭＩＳトランジスタＰＴ２およびＮ
チャネルＭＩＳトランジスタＮＴ２を含む。これらのＭ
ＩＳトランジスタＰＴ１，ＰＴ２，ＮＴ１およびＮＴ２
のゲート絶縁膜は膜厚Ｔｏｘ１を有する。
【０２６９】ＣＭＯＳインバータ回路ＩＶｂは、Ｐチャ
ネルＭＩＳトランジスタＰＴＲ１およびＮチャネルＭＩ
ＳトランジスタＮＴＲ１を含み、ＣＭＯＳインバータ回
路ＩＶｃは、ＰチャネルＭＩＳトランジスタＰＴＲ２お
よびＮチャネルＭＩＳトランジスタＮＴＲ２を含む。こ
れらのＣＭＯＳインバータ回路ＩＶａ−ＩＶｄは電源ノ
ード１の電圧および接地ノード２の電圧を動作電源電圧
として使用する。
【０２７０】ＣＭＯＳインバータ回路ＩＶｂおよびＩＶ
ｃに含まれるＭＩＳトランジスタＰＴＲ１、ＰＴＲ２、
ＮＴＲ１およびＮＴＲ２は、ゲートトンネル障壁が、Ｃ
ＭＯＳインバータ回路ＩＶａおよびＩＶｄのトランジス
タのゲートトンネル障壁よりも大きくされる。これらの
ＭＩＳトランジスタＰＴＲ１、ＰＴＲ２、ＮＴＲ１およ
びＮＴＲ２は、ゲート絶縁膜膜厚の厚いＭＩＳトランジ
スタであってもよく、ウェルバイアスが深くされたＭＩ
Ｓトランジスタであってもよく、埋込チャネル型ＭＩＳ
トランジスタであってもよく、またゲート空乏型ＭＩＳ
トランジスタであってもよい。以下の説明において、こ
のゲートトンネル電流を抑制する、ゲートトンネル障壁
の大きなＭＩＳトランジスタを、「トンネル電流低減Ｍ
ＩＳトランジスタ（ＩＴＲトランジスタ）」と称す。論
理回路などの他回路には、ゲート絶縁膜の薄いＭＩＳト
ランジスタを用いる。
【０２７１】図４３に示すように、ラッチ回路に、ＩＴ
ＲトランジスタＰＴＲ１、ＰＴＲ２、ＮＴＲ１およびＮ
ＴＲ２を利用することにより、入力信号ＩＮの論理レベ
ルがその動作状況に応じて変更され、スタンバイ状態時
において、このラッチ回路を構成するインバータＩＶｂ
およびＩＶｃのラッチ信号の論理レベルが予め予測する
ことのできない場合においても、電源ノード１と接地ノ
ード２の間には、ＩＴＲトランジスタが用いられてお
り、ゲートトンネル電流が抑制される。
【０２７２】［変更例１］図４４は、この発明の実施の
形態１０の変更例１の構成を示す図である。図４４にお
いて、半導体装置は、ノード１００ａおよび１００ｂの
信号をラッチするクロックドＣＭＯＳインバータ回路を
含む。このクロックドＣＭＯＳインバータ回路は、電源
ノード１と接地ノード２の間に直列に接続されるＩＴＲ
トランジスタＰＴＲ３、ＮＴＲ３およびＮＴＲ４を含
む。ＩＴＲトランジスタＰＴＲ３およびＮＴＲ３のゲー
トがノード１００ｂに接続される。ＩＴＲトランジスタ
ＮＴＲ４のゲートへはセット信号ＳＥＴが与えられる。
【０２７３】他方のＣＭＯＳインバータ回路は、同様、
電源ノード１と接地ノード２の間に直列に接続されるＩ
ＴＲトランジスタＰＴＲ４、ＮＴＲ５、およびＮＴＲ６
を含む。ＩＴＲトランジスタＰＴＲ４およびＮＴＲ５の
ゲートがノード１００ａに接続され、ＩＴＲトランジス
タＮＴＲ６のゲートへリセット信号ＲＳＴが与えられ
る。ノード１００ｂから出力信号ＯＵＴが生成される。
【０２７４】この半導体装置は、さらに、ノード１００
ａおよび１００ｂの信号状態を設定するための、セット
信号ＳＥＴに応答して導通してノード１００ａへ電源ノ
ード１の電圧を伝達するＰチャネルＩＴＲトランジスタ
ＰＴＲ５と、リセット信号ＲＳＴがＬレベルのときに導
通し、ノード１００ｂへ電源ノード１上の電圧を伝達す
るＰチャネルＩＴＲトランジスタＰＴＲ６を含む。これ
らのＩＴＲトランジスタＰＴＲ３−ＰＴＲ６およびＮＴ
Ｒ３−ＮＴＲ６は、上述のようにゲートトンネル障壁は
十分大きく、ゲートトンネル電流は抑制される。次にこ
の図４４に示す半導体装置の動作を図４５に示す信号波
形図を参照して説明する。
【０２７５】スタンバイ状態（ラッチ状態）において
は、セット信号ＳＥＴおよびリセット信号ＲＳＴはとも
にＨレベルであり、ＩＴＲトランジスタＰＴＲ５および
ＰＴＲ６はともにオフ状態であり、一方、ＩＴＲトラン
ジスタＮＴＲ４およびＮＴＲ６がオン状態である。した
がって、ノード１００ａおよび１００ｂは、セット状態
またはリセット状態に保持される。ＭＩＳトランジスタ
ＮＴＲ４およびＮＴＲ６は、ＩＴＲトランジスタであ
り、オン状態であってもそのゲートトンネル電流は十分
小さい。また、ＭＩＳトランジスタＰＴＲ３、ＰＴＲ
４、ＮＴＲ３およびＮＴＲ５も同様、ＩＴＲトランジス
タであり、ゲートトンネル電流は十分小さい。したがっ
て、ノード１００ａおよび１００ｂの信号電圧レベルに
かかわらず、すなわち、このＣＭＯＳインバータラッチ
の信号レベルにかかわらず、ゲートトンネル電流は十分
抑制される。
【０２７６】セット信号ＳＥＴがＬレベルに立下げられ
ると、ＩＴＲトランジスタＰＴＲ５がオン状態、ＩＴＲ
トランジスタＮＴＲ４がオフ状態となり、ノード１００
ａが電源電圧レベルに駆動される。ＩＴＲトランジスタ
ＰＴＲ６はオフ状態であり、ノード１００ａの電圧レベ
ルがＨレベルとなると、ＩＴＲトランジスタＰＴＲ４、
ＮＴＲ５およびＮＴＲ６によるＣＭＯＳインバータ回路
により、ノード１００ｂの電圧レベルがＬレベルとな
る。セット信号ＳＥＴがＨレベルとなると、このノード
１００ａおよび１００ｂがそれぞれＨレベルおよびＬレ
ベルに保持される。したがって、出力信号ＯＵＴが、こ
のセット信号ＳＥＴの立下がりに応答してＨレベルから
Ｌレベルに立下がる（リセット状態からセット状態に移
行時）。
【０２７７】次いで、この半導体装置がセット状態とき
にリセット信号ＲＳＴがＬレベルに立下げられると、Ｉ
ＴＲトランジスタＰＴＲ６がオン状態となり、一方、Ｉ
ＴＲトランジスタＮＴＲ６がオフ状態となる。ノード１
００ｂがＨレベルに駆動され、応じて、ＩＴＲトランジ
スタＰＴＲ３、ＮＴＲ３およびＮＴＲ４により、ノード
１００ａが、Ｌレベルに駆動される。リセット信号ＲＳ
ＴがＨレベルに立上がると、ノード１００ａおよび１０
０ｂは、それぞれＬレベルおよびＨレベルに保持され
る。したがって、リセット信号ＲＳＴがＬレベルに立下
がると、出力信号ＯＵＴがＨレベルに立上がる。
【０２７８】この図４４に示す半導体装置において、動
作時においてはセット信号ＳＥＴおよびリセット信号Ｒ
ＳＴがＬレベルに駆動されてセットおよびリセット状態
に設定される。しかしながら、セット信号ＳＥＴおよび
リセット信号ＲＳＴがともにＨレベルに保持されるスタ
ンバイ状態においては、ノード１００ａおよび１００ｂ
はＨレベルおよびＬレベルまたはＬレベルおよびＨレベ
ルに保持される。この状態においても、ラッチ回路にＩ
ＴＲトランジスタを使用しており、ゲートトンネル電流
は十分に抑制される。
【０２７９】なお、セット用のＩＴＲトランジスタＰＴ
Ｒ５およびリセット用のＩＴＲトランジスタＰＴＲ６
は、スタンバイ状態時においては、オフ状態であり、こ
の半導体装置をセット／リセットするときのみ選択的に
オン状態とされる。したがって、このＩＴＲトランジス
タＰＴＲ５およびＰＴＲ６は、ゲート絶縁膜膜厚の薄い
ＭＩＳトランジスタで構成されてもよい。
【０２８０】［変更例２］図４６は、この発明の実施の
形態１０の変更例２の構成を示す図である。図４６にお
いて、電源ノード１と接地ノード２の間に接続されるＰ
チャネルＭＩＳトランジスタＰＴＲ７とＮチャネルＭＩ
ＳトランジスタＮＴＲ７が１つのＣＭＯＳインバータ回
路を構成する。同様、電源ノード１と接地ノード２の間
に接続されるＰチャネルＭＩＳトランジスタＰＴＲ８と
ＮチャネルＭＩＳトランジスタＮＴＲ８がもう１つのＣ
ＭＯＳインバータ回路を構成する。これらのＣＭＯＳイ
ンバータ回路は、ラッチ回路を構成する。すなわち、Ｍ
ＩＳトランジスタＰＴＲ８およびＮＴＲ８のドレイン
が、ＭＩＳトランジスタＰＴＲ７およびＮＴＲ７のゲー
トに接続される。ＭＩＳトランジスタＰＴＲ７およびＮ
ＴＲ７のドレインが、ＭＩＳトランジスタＰＴＲ８およ
びＮＴＲ８のゲートに接続される。これらのＭＩＳトラ
ンジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８
は、すべてＩＴＲトランジスタで構成される。ＭＩＳト
ランジスタＰＴＲ７およびＮＴＲ７のゲートに、制御ク
ロック信号φＸおよび／φＸに応答して導通するトラン
スファーゲートＸＦ１が接続される。このトランスファ
ーゲートＸＦ１を介しての信号の流れは、ＭＩＳトラン
ジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８の
電流駆動力により決定される。このＭＩＳトランジスタ
ＰＴＲ８およびＮＴＲ８で構成されるＣＭＯＳインバー
タ回路の電流駆動力が大きい場合には、トランスファー
ゲートＸＦ１を介して信号がラッチ回路から外部へ出力
される。一方、ＭＩＳトランジスタＰＴＲ７およびＮＴ
Ｒ７の電流駆動力が大きい場合には、トランスファーゲ
ートＸＦ１を介して信号が外部からこのラッチ回路へ与
えられる。
【０２８１】スタンバイ状態においては制御クロック信
号φＸおよび／φＸが、それぞれＬレベルおよびＨレベ
ルであり、トランスファーゲート（トランスミッション
ゲート）ＸＦ１はオフ状態であり、ＭＩＳトランジスタ
ＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８はラッチ
状態にある。この状態において、ラッチ信号の論理レベ
ルは、先のアクティブサイクルに与えられた信号の論理
レベルに決定される。しかしながら、このラッチ信号の
論理レベルがいずれであっても、これらのＭＩＳトラン
ジスタＰＴＲ７、ＰＴＲ８、ＮＴＲ７およびＮＴＲ８
は、すべてＩＴＲトランジスタであり、ゲートトンネル
電流は十分に抑制される。
【０２８２】スタンバイ状態時においてはトランスファ
ーゲートＸＦ１はオフ状態であり、ゲートトンネル電流
はほとんど生じず、このトランスファーゲートＸＦ１の
構成要素をゲート絶縁膜の薄いＭＩＳトランジスタで構
成しても、何らゲートトンネル電流増加の問題は生じな
い。
【０２８３】以上のように、この発明の実施の形態１０
に従えば、ラッチ回路の構成要素を、ＩＴＲトランジス
タで構成しており、ラッチ状態の期間のゲートトンネル
電流を抑制することができる。
【０２８４】［実施の形態１１］図４７は、この発明の
実施の形態１１に従う半導体装置の構成を示す図であ
る。図４７において、この半導体装置は、アクティブ期
間中活性化されて与えられる信号をラッチするアクティ
ブラッチ回路ＡＬと、スタンバイ期間中、このアクティ
ブラッチ回路ＡＬのラッチ信号を保持するスタンバイラ
ッチ回路ＳＬを含む。アクティブラッチ回路ＡＬは、制
御クロック信号φＸおよび／φＸに応答して導通するト
ランスファーゲートＸＦ２を介して論理回路に結合され
る。
【０２８５】アクティブラッチ回路ＡＬは、ＭＩＳトラ
ンジスタＰＱ１０およびＮＱ１０で構成されるＣＭＯＳ
インバータと、ＭＩＳトランジスタＰＱ１１およびＮＱ
１１で構成されるＣＭＯＳインバータ回路を含む。これ
らのＣＭＯＳインバータ回路は電源ノード１０１および
接地ノード１０２に結合される。ＭＩＳトランジスタＰ
Ｑ１１およびＮＱ１１のドレインノード１０６ａが、Ｍ
ＩＳトランジスタＰＱ１０およびＮＱ１０のゲートに結
合される。トランスファーゲートＸＦ２が、これらのＭ
ＩＳトランジスタＰＱ１０およびＮＱ１０のゲートに結
合される。またこれらのＭＩＳトランジスタＰＱ１０、
ＰＱ１１、ＮＱ１０およびＮＱ１１は、ゲート絶縁膜膜
厚が薄い（膜厚Ｔｏｘ１）ＭＩＳトランジスタである。
【０２８６】スタンバイラッチ回路ＳＬは、電源ノード
１と接地ノード２の間に結合されるＰチャネルＭＩＳト
ランジスタＰＴＲ１０およびＮチャネルＭＩＳトランジ
スタＮＴＲ１０で構成されるＣＭＯＳインバータ回路
と、電源ノード１と接地ノード２の間に直列接続される
ＰチャネルＭＩＳトランジスタＰＴＲ１１およびＮチャ
ネルＭＩＳトランジスタＮＴＲ１１を含む。これらのＭ
ＩＳトランジスタＰＴＲ１０、ＰＴＲ１１、ＮＴＲ１０
およびＮＴＲ１１は、ゲートトンネル電流が低減された
ＩＴＲトランジスタである。ＭＩＳトランジスタＰＴＲ
１１およびＮＴＲ１１のドレインノード１０６ｂが、Ｍ
ＩＳトランジスタＰＴＲ１０およびＮＴＲ１０のゲート
に接続される。これらのラッチ回路ＡＬおよびＳＬ各々
は、いわゆるインバータラッチ回路を構成する。
【０２８７】この半導体装置は、さらに、ノード１０６
ａおよび１０６ｂの間で、転送制御信号φＡおよびφＢ
に従って双方向に信号を転送する双方向転送回路１０５
を含む。この双方向転送回路１０５は、転送指示信号φ
Ａに応答してノード１０６ａ上の信号を反転してノード
１０６ｂに伝達するクロックトインバータ回路１０５ａ
と、転送指示信号φＢに従ってノード１０６ｂの信号を
ノード１０６ａに転送するクロックトインバータ回路１
０５ｂを含む。
【０２８８】アクティブ期間からスタンバイ期間への移
行時においては転送指示信号φＡが活性化され、ノード
１０６ａ上の信号がノード１０６ｂに伝達される。一
方、スタンバイ期間からアクティブ期間への移行時にお
いては、転送指示信号φＢが活性化され、スタンバイラ
ッチ回路ＳＬにラッチされたノード１０６ｂ上の信号
が、アクティブラッチ回路ＡＬへ転送される。次に、こ
の図４７に示す半導体装置の動作を図４８に示す信号波
形図を参照して説明する。
【０２８９】アクティブ期間中は、制御クロック信号φ
ＸがＨレベルであり、トランスファーゲートＸＦ２はオ
ン状態であり、アクティブラッチ回路ＡＬは論理回路に
結合される。このアクティブラッチ回路ＡＬは、論理回
路から与えられる信号をラッチするまたは論理回路へア
クティブラッチ回路ＡＬがラッチする信号を与える。
【０２９０】アクティブ期間が終了しスタンバイ期間が
始まると、まず、転送指示信号φＡが活性化され、ノー
ド１０６ａ上の信号がノード１０６ｂに伝達され、スタ
ンバイラッチ回路ＳＬによりこのノード１０６ｂ上の信
号がラッチされる。このスタンバイラッチ回路ＳＬへの
信号の転送完了後、アクティブラッチ回路は、電源ノー
ド１０１への電源電圧供給が停止されるかまたは、ノー
ド１０１および１０２に対して設けられたゲートトンネ
ル電流低減回路が活性化され、このアクティブラッチ回
路ＡＬにおけるゲートトンネル電流の低減が図られる。
したがって、このアクティブラッチ回路ＡＬにおいては
スタンバイラッチ回路ＳＬへの信号転送完了後、このノ
ード１０６ａの保持信号の論理レベルは不定状態とな
る。一方、スタンバイラッチ回路ＳＬは、電源ノード１
から常時動作電源電圧を供給され、ノード１０６ｂの信
号をラッチする。
【０２９１】スタンバイ期間が終了し、アクティブ期間
への移行時には、まず、転送指示信号φＢが活性化さ
れ、ノード１０６ｂの信号がクロックトインバータ回路
１０５ｂを介してノード１０６ａに伝達される。これに
より、アクティブ回路ＡＬは、先のアクティブサイクル
時においてラッチした信号を保持する状態に復帰する。
ここでこの転送指示信号φＢの活性化前においては、ア
クティブラッチ回路ＡＬの電源ノード１０１および接地
ノード１０２へは、電源電圧Ｖｃｃおよび接地電圧ＧＮ
Ｄ（＝Ｖｓｓ）が供給されている。
【０２９２】次いでこのアクティブラッチ回路ＡＬに対
する信号転送が完了すると、制御クロック信号φＸがＨ
となり、アクティブラッチ回路ＡＬが論理回路に結合さ
れる。
【０２９３】したがって、スタンバイ期間中は、ＩＴＲ
トランジスタを構成要素とするスタンバイラッチ回路Ｓ
Ｌにより信号がラッチされており、一方、アクティブラ
ッチ回路は、ゲートトンネル電流が抑制された状態に設
定されている。したがって、スタンバイ期間中の消費電
流を低減することができる。またアクティブ期間への移
行時においては、スタンバイラッチ回路ＳＬに格納され
た信号が、アクティブラッチ回路ＡＬへ転送されてお
り、正確に、アクティブラッチ回路を、元の状態に復元
させることができる。
【０２９４】図４９（Ａ）は、図４７に示す転送指示信
号φＡおよびφＢを発生する部分の構成を概略的に示す
図である。図４９（Ａ）において、転送指示信号発生部
は、動作モード指示信号ＣＭＤに従ってスタンバイ指示
信号φＳＴＢを発生するモード検出回路１１０と、モー
ド検出回路１１０からのスタンバイ指示信号φＳＴＢの
活性化に応答してワンショットのパルス信号を生成する
ワンショットパルス発生回路１１１と、スタンバイ指示
信号φＳＴＢを反転するインバータ１１２と、インバー
タ１１２の出力信号の立上がりに応答してワンショット
のパルス信号を発生するワンショットパルス発生回路１
１３と、ワンショットパルス発生回路１１３の出力信号
とモード検出回路１１０からのスタンバイ指示信号φＳ
ＴＢを受けるＮＯＲ回路１１５を含む。ワンショットパ
ルス発生回路１１１から転送指示信号φＡが出力され、
ワンショットパルス発生回路１１３から転送指示信号φ
Ｂが生成され、ＮＯＲ回路１１５から制御クロック信号
φＸが出力される。次に、この図４９（Ａ）に示す転送
指示信号発生部の動作を図４９（Ｂ）に示す信号波形図
を参照して説明する。
【０２９５】アクティブ期間中は、モード検出回路１１
０は、スタンバイ指示信号φＳＴＢをＬレベルに維持す
る。したがって、ワンショットパルス信号φＡおよびφ
Ｂは、発生されない。したがって、このアクティブ期間
中は、ＮＯＲ回路１１５からの制御クロック信号φＸは
Ｈレベルであり、図４７に示すトランスファーゲートＸ
Ｆ２がオン状態となる。
【０２９６】モード検出回路１１０へ与えられる動作モ
ード指示信号ＣＭＤがアクティブ期間終了指示信号（た
とえばスリープモード指示信号）のとき、モード検出回
路１１０は、スタンバイ指示信号φＳＴＢをＨレベルに
立上げる。このスタンバイ指示信号φＳＴＢの立上がり
に応答してワンショットパルス発生回路１１１がワンシ
ョットのパルス信号を発生し、転送指示信号φＡが活性
化される。このときまた、スタンバイ指示信号φＳＴＢ
の立上がりに応答して、ＮＯＲ回路１１５からのクロッ
ク制御信号φＸがＬレベルに立下がる。したがって、図
４７のトランスファーゲートＸＦ２がオフ状態となる
と、双方向転送回路１０５により、アクティブラッチ回
路ＡＬから、スタンバイラッチ回路ＳＬへの信号の転送
が行なわれる。この転送指示信号φＡが非活性化される
と、アクティブラッチ回路ＡＬのゲートトンネル電流を
低減するための機構が活性化される（ゲートトンネル電
流低減回路の活性化または電源電圧供給停止）。
【０２９７】次に、動作モード指示信号ＣＭＤがスタン
バイ期間終了指示を与えると（たとえばスリープモード
終了指示信号が与えられると）、モード検出回路１１０
は、スタンバイ指示信号φＳＴＢをＬレベルに立下げ
る。このスタンバイ指示信号φＳＴＢの立下がりに応答
して、インバータ１１２の出力信号が立上がり、ワンシ
ョットパルス発生回路１１３がワンショットのパルス信
号を生成し、応じて、転送指示信号φＢが活性化され
る。このスタンバイ指示信号φＳＴＢがＬレベルとなっ
ても、転送指示信号φＢがＨレベルであり、制御クロッ
ク信号φＸはＬレベルを維持する。このスタンバイ指示
信号φＳＴＢに従ってゲートトンネル電流低減機構は非
活性化されており、アクティブラッチ回路ＡＬにおいて
は動作電源電圧は供給される。したがって、この転送指
示信号φＢの活性化により、スタンバイラッチ回路ＳＬ
からアクティブラッチ回路ＡＬへ信号を転送すると、確
実にアクティブラッチ回路ＡＬにより転送信号がラッチ
される。
【０２９８】なお、この図４９（Ａ）に示す構成におい
て、ＮＯＲ回路１１５に代えて、転送指示信号φＢの立
上がりに応答してセットされかつ、スタンバイ指示信号
φＳＴＢの立下がりに応答してリセットされるセット／
リセットフリップフロップが用いられてもよい。確実
に、転送指示信号φＢが非活性化され、スタンバイラッ
チ回路ＳＬからアクティブラッチ回路ＡＬへの信号の転
送が完了した後に、制御クロック信号φＸをＨレベルに
設定することができる。
【０２９９】なお、このアクティブラッチ回路ＡＬに対
するゲートトンネル電流低減機構としては、スタンバイ
指示信号φＳＴＢの非活性化に応答して非活性化され、
また転送指示信号φＡの立下がりに応答して活性化され
る構成が用いられればよい。たとえばスタンバイ指示信
号φＳＴＢの立上がり遅延信号をこのアクティブラッチ
回路ＡＬのゲートトンネル電流低減機構を制御するため
の信号として利用することができる。
【０３００】また、制御クロック信号φＸは、スタンバ
イ指示信号φＳＴＢの立下がり遅延信号の反転により形
成されてもよい。
【０３０１】［変更例１］図５０は、この発明の実施の
形態１１の変更例１の動作を示す信号波形図である。こ
の変更例１においては、図４７に示す半導体装置が用い
られる。すなわちアクティブラッチ回路ＡＬとスタンバ
イラッチ回路ＳＬとが用いられ、このアクティブラッチ
回路ＡＬとスタンバイラッチ回路ＳＬの間で、双方向転
送回路１０５により信号の転送を行なう。
【０３０２】この変更例１の構成においては、まず制御
クロック信号φＸに同期して、転送指示信号φＡが変化
する。したがって、アクティブ期間中は、アクティブラ
ッチ回路ＡＬのラッチ信号が、双方向転送回路１０５を
介してスタンバイラッチ回路ＳＬに伝達される。したが
って、このアクティブ期間中にアクティブラッチ回路Ａ
Ｌに対し操作が行なわれ、そのラッチ信号の論理レベル
が変化した場合即座に、アクティブラッチ回路ＡＬの信
号変化が、双方向転送回路１０５を介して、スタンバイ
ラッチ回路ＳＬに伝達される。
【０３０３】スタンバイサイクルになると、制御クロッ
ク信号φＸがＬレベルとなり、トランスファーゲートＸ
Ｆ２がオフ状態となる。また、同時に、転送指示信号φ
ＡがＬレベルとなり、クロックトインバータ回路１０５
ａが出力ハイインピーダンス状態となる。この制御クロ
ック信号φＸの非活性化に応答して、アクティブラッチ
回路ＡＬとスタンバイラッチ回路ＳＬとが切離され、ア
クティブラッチ回路ＡＬは、そのゲートトンネル電流低
減機構が活性化され、アクティブラッチ回路ＡＬのラッ
チ信号は不確定状態となる。しかしながら、スタンバイ
ラッチ回路ＳＬは、このスタンバイ期間中与えられた信
号をラッチし続ける（電源電圧は供給されているた
め）。
【０３０４】スタンバイ期間が終了し、アクティブ期間
への移行時には、まず、転送指示信号φＢが活性化さ
れ、スタンバイラッチ回路ＳＬにラッチされた信号がア
クティブラッチ回路ＡＬに双方向転送回路１０５を介し
て転送される。このときには、アクティブラッチ回路Ａ
Ｌのゲートトンネル電流低減機構は非活性状態となり、
アクティブラッチ回路ＡＬは確実に、スタンバイラッチ
回路ＳＬから双方向転送回路１０５を介して与えられた
信号をラッチする。
【０３０５】転送指示信号φＢが非活性化されると、制
御クロック信号φＸおよび転送指示信号φＡがＨレベル
の活性状態となる。したがって、再び、アクティブラッ
チ回路ＡＬのラッチ信号の変化が即座にスタンバイラッ
チ回路ＳＬに伝達される。
【０３０６】このスタンバイラッチ回路ＳＬは、ゲート
トンネル障壁の大きなＩＴＲトランジスタで構成されて
おり、ゲート絶縁膜の薄いＭＩＳトランジスタに比べて
動作速度が遅い。したがって、スタンバイラッチ回路Ｓ
Ｌへアクティブ期間中にアクティブラッチ回路ＡＬから
ラッチ信号を転送することにより、ラッチ／転送のタイ
ミングを考慮する必要がなく、また、スタンバイ期間移
行時における転送期間を短くすることができ、また正確
に、信号をアクティブラッチ回路ＡＬからスタンバイラ
ッチ回路ＳＬへ転送してスタンバイラッチ回路ＳＬにラ
ッチさせることができる。
【０３０７】また、スタンバイラッチ回路ＳＬは、アク
ティブラッチ回路ＡＬより動作速度が遅いものの、スタ
ンバイ状態時において信号をラッチしており、そのラッ
チ信号は確定状態にあり、スタンバイ期間からアクティ
ブ期間への移行時において、スタンバイラッチ回路ＳＬ
のラッチ信号に従って、双方向転送回路１０５を介して
アクティブラッチ回路ＡＬへ信号を転送する場合、アク
ティブラッチ回路ＡＬは正確に、転送された信号を高速
でラッチすることができる。
【０３０８】図５１（Ａ）は、図５０に示す制御クロッ
ク信号φＸ、ならびに転送指示信号φＡおよびφＢを発
生する制御信号発生部の構成を概略的に示す図である。
図５１（Ａ）において、制御信号発生部は、動作モード
指示信号ＣＭＤに従って、スタンバイモードが指定され
たとき、スタンバイ指示信号φＳＴＢを活性化するモー
ド検出回路１１５と、このスタンバイ指示信号φＳＴＢ
の立上がりに応答してセットされるセット／リセットフ
リップフロップ１１７と、スタンバイ指示信号φＳＴＢ
を所定期間遅延しかつこのスタンバイ指示信号φＳＴＢ
を反転した信号を出力する反転遅延回路１１６と、反転
遅延回路１１６の出力信号の立上がりに応答してワンシ
ョットのパルス信号を発生するワンショットパルス発生
回路１１８を含む。セット／リセットフリップフロップ
１１７は、このワンショットパルス発生回路１１８から
のワンショットパルスの立下がりに応答してリセットさ
れる。セット／リセットフリップフロップ１１７の出力
／Ｑから、転送指示信号φＡおよび制御クロック信号φ
Ｘが出力される。次に、この図５１（Ａ）に示す制御信
号発生部の動作を、図５１（Ｂ）に示す信号波形図を参
照して説明する。
【０３０９】アクティブ期間中は、スタンバイ指示信号
φＳＴＢはＬレベルであり、セット／リセットフリップ
フロップ１１７はリセット状態にあり、制御クロック信
号φＸおよび転送指示信号φＡはともにＨレベルにあ
る。動作モード指示信号ＣＭＤが、スタンバイモードを
指定した場合、スタンバイ指示信号φＳＴＢがＨレベル
に立上がる。このスタンバイ指示信号φＳＴＢの立上が
りに応答してセット／リセットフリップフロップ１１７
がセットされ、制御クロック信号φＸおよび転送指示信
号φＡがＨレベルからＬレベルに立下がる。このときま
た、スタンバイ指示信号φＳＴＢの立上がりに応答し
て、アクティブラッチ回路ＡＬの電源電圧の制御が行な
われる（電源電圧供給の停止などのゲートトンネル電流
低減機構の活性化）。
【０３１０】動作モード指示信号ＣＭＤがスタンバイ期
間の終了を指示するとき、モード検出回路１１５からの
スタンバイ指示信号φＳＴＢが非活性化される。反転遅
延回路１１６はこのスタンバイ指示信号φＳＴＢを所定
時間遅延している。この反転遅延回路１１６の有する遅
延時間の間に、このスタンバイ指示信号φＳＴＢの非活
性化に応答してアクティブラッチ回路ＡＬに対する電源
回復が行なわれる（ゲートトンネル電流低減機構の非活
性化）。所定期間が経過すると反転遅延回路１１６の出
力信号が立上がり、ワンショットパルス発生回路１１８
からの転送指示信号φＢが所定期間活性化される。この
転送指示信号φＢがＬレベルに達した後、セット／リセ
ットフリップフロップ１１７がリセットされ、転送指示
信号φＡおよび制御クロック信号φＸがＨレベルに立上
がる。したがって、スタンバイラッチ回路ＳＬからアク
ティブラッチ回路ＡＬに信号が転送された後に、アクテ
ィブラッチ回路ＡＬが対応のトランスファーゲートＸＦ
２を介して論理ゲートに結合される。
【０３１１】アクティブラッチ回路ＡＬに対する電源電
圧を回復した後に、スタンバイラッチ回路ＳＬからアク
ティブラッチ回路ＡＬにラッチ信号を転送しており、ア
クティブラッチ回路ＡＬは、正確に、転送された信号を
ラッチすることができる。
【０３１２】なお、双方向転送回路のクロックトインバ
ータ回路１０５ａおよび１０５ｂは、クロック制御の部
分のＭＩＳトランジスタを、ＩＴＲトランジスタで構成
することにより、ゲートトンネル電流およびサブスレッ
ショルドリーク電流（オフリーク電流）両者を低減する
ことができる。
【０３１３】［変更例２］図５２は、この発明の実施の
形態１１の変更例２の動作を示す信号波形図である。こ
の図５２においては、用いられる半導体装置は、先の図
４７に示すアクティブラッチ回路ＡＬおよびスタンバイ
ラッチ回路ＳＬおよび双方向転送回路１０５を含む。こ
の変更例２においては、アクティブラッチ回路ＡＬに対
して動作を行なうサイクルを規定するアクティブサイク
ル規定信号φＡＣＴＡに従って、アクティブラッチ回路
ＡＬとスタンバイラッチ回路ＳＬの間でのデータ転送が
実行される。
【０３１４】アクティブサイクル指示信号φＡＣＴＡが
活性化されると、まず転送指示信号φＢが活性化され、
双方向転送回路１０５において、スタンバイラッチ回路
ＳＬから、アクティブラッチ回路ＡＬへのデータ転送が
実行される。このときには、アクティブラッチ回路ＡＬ
において、電源電圧が安定化されている。転送指示信号
φＢが非活性化され、スタンバイラッチ回路ＳＬからア
クティブラッチＡＬへの信号転送が完了すると、次いで
制御クロック信号φＸが活性状態となり、トランスファ
ーゲートＸＦ２がオン状態となる。これにより、アクテ
ィブラッチ回路ＡＬが対応の論理回路に結合され、ラッ
チ信号の転送または論理回路からの信号のラッチなどの
処理が実行される。
【０３１５】このアクティブラッチ回路ＡＬに対する処
理が完了すると、制御クロック信号φＸの立上がりから
所定時間遅れて、転送指示信号φＡが活性化される。こ
の転送指示信号φＡの活性化に従ってクロックトインバ
ータ回路１０５ａが活性化され、アクティブラッチ回路
ＡＬからスタンバイラッチ回路ＳＬへの信号の転送が行
なわれる。このアクティブラッチ回路ＡＬからスタンバ
イラッチ回路ＳＬへの信号転送が完了し、所定時間経過
すると、アクティブサイクル指示信号φＡＣＴＡが非活
性化され、このアクティブラッチ回路ＡＬに対する動作
サイクルが完了する。このアクティブサイクル指示信号
φＡＣＴＡの非活性化に応答してアクティブラッチ回路
ＡＬに対する電源電圧が、ゲートトンネル電流を低減す
るように制御される（たとえば電源電圧の供給遮断
等）。スタンバイラッチ回路ＳＬは、アクティブサイク
ル指示信号φＡＣＴＡの活性化の期間内に転送指示信号
φＡの活性化に応答して、アクティブラッチ回路ＡＬに
おいて処理された信号を受けてラッチしている。したが
って、アクティブ期間における論理処理速度に悪影響を
及ぼすことなく高速動作性を保証し、かつスタンバイ期
間中における消費電流を低減することができる。以後、
この動作が、アクティブラッチ回路ＡＬに対する動作が
行なわれるごとに繰返し実行される。
【０３１６】図５３は、図５２に示す各信号を発生する
制御信号発生部の構成を概略的に示す図である。図５３
において、制御信号発生部は、動作モード指示信号ＣＭ
Ｄに従って、このアクティブラッチ回路ＡＬに対する動
作が行なわれる期間を示すアクティブサイクル指示信号
φＡＣＴＡを発生するモード検出回路１２０と、モード
検出回路１２０からのアクティブサイクル指示信号φＡ
ＣＴＡの活性化に応答してワンショットのパルス信号を
発生するワンショットパルス発生回路１２１と、ワンシ
ョットパルス発生回路１２１からのパルス信号を反転す
るインバータ回路１２２と、インバータ回路１２２の出
力信号とアクティブサイクル指示信号φＡＣＴＡとを受
けるＡＮＤ回路１２３と、ＡＮＤ回路１２３の出力信号
の立上がり（活性化）に応答してワンショットのパルス
信号を発生するワンショットパルス発生回路１２４と、
ワンショットパルス発生回路１２４の出力するパルス信
号を所定時間遅延する遅延回路１２５と、遅延回路１２
５の出力信号の立上がりに応答してワンショットのパル
ス信号を発生するワンショットパルス発生回路１２６を
含む。
【０３１７】ワンショットパルス発生回路１２１および
１２６から転送指示信号φＢおよびφＡがそれぞれ出力
される。またワンショットパルス回路１２４から、制御
クロック信号φＸが発生される。遅延回路１２５は、こ
のアクティブラッチ回路ＡＬに対する信号の処理が行な
われ、アクティブラッチ回路ＡＬのラッチ信号が確定状
態となるのに必要とされる期間に等しい遅延時間を有す
る。
【０３１８】この図５３に示す制御信号発生部において
は、動作モード指示信号（またはコマンド）ＣＭＤが与
えられると、モード検出回路１２０は、このアクティブ
ラッチ回路ＡＬに対する動作が行なわれる期間アクティ
ブサイクル指示信号φＡＣＴＡを活性化する。これは、
たとえばアクティブラッチ回路を含む全体装置が、クロ
ック信号ＣＬＫに同期して動作しており、この動作モー
ド指示信号ＣＭＤがある動作モードを指定したとき、こ
のクロック信号ＣＬＫに同期してアクティブサイクル指
示信号φＡＣＴＡが、このクロック信号の所定サイクル
経過後にアクティブラッチ回路の活性化のタイミングに
合わせて所定期間活性化される構成にたとえば対応す
る。
【０３１９】このアクティブサイクル指示信号φＡＣＴ
Ａが活性化されると、ワンショットパルス発生回路１２
１からの転送指示信号φＢが活性化され、スタンバイラ
ッチ回路ＳＬからアクティブラッチ回路ＡＬへの信号の
転送が行なわれる。アクティブサイクル指示信号φＡＣ
ＴＡが活性化され、かつ転送指示信号φＢが非活性状態
となると、ワンショットパルス発生回路１２４が制御ク
ロック信号φＸを活性化する。すなわち、アクティブラ
ッチ回路ＡＬにおいて、電源制御がアクティブサイクル
指示信号φＡＣＴＡによって行なわれて電源電圧が回復
し、かつスタンバイラッチ回路ＳＬからのデータ転送が
完了した後に制御クロック信号φＸが活性化され、アク
ティブラッチ回路ＡＬが対応の論理回路に結合される。
【０３２０】この制御クロック信号φＸが活性化される
と、遅延回路１２５が有する遅延時間が経過した後に転
送指示信号φＡが、ワンショットパルス発生回路１２６
により発生される。したがって、アクティブラッチ回路
ＡＬに対し論理回路による信号処理が完了し、アクティ
ブラッチ回路ＡＬのラッチ信号が確定した後に、転送指
示信号φＡが活性化されてアクティブラッチ回路ＡＬか
らスタンバイラッチ回路ＳＬへの信号の転送が実行され
る。アクティブラッチ回路ＡＬに対する処理が実行され
るサイクル内においてスタンバイラッチ回路ＳＬの信号
の転送が行なわれており、この転送のために特別のサイ
クルを設ける必要がなく、また、アクティブラッチ回路
ＡＬからスタンバイラッチ回路ＳＬの信号転送が、論理
回路の処理動作に悪影響を及ぼすことがなく、全体装置
の動作速度の低減が防止される。
【０３２１】なお、制御クロック信号φＸは、転送指示
信号φＡが活性化されると、適当なタイミングで非活性
化され、トランスファゲートＸＦ２がオフ状態となる。
【０３２２】［変更例３］図５４は、この発明の実施の
形態１１の変更例３の動作を示す信号波形図である。こ
の変更例３においては、クロック信号ＣＬＫが動作サイ
クルを規定する。半導体装置の構成は、図４７に示す構
成と同じであり、アクティブラッチ回路ＡＬおよびスタ
ンバイラッチ回路ＳＬと、これらのラッチ回路ＡＬおよ
びＳＬ間の信号転送を行なう双方向転送回路１０５と、
アクティブラッチ回路ＡＬを論理回路に結合するトラン
スファーゲートＸＦ２を含む。次に、この変更例３の動
作を図５４に示す信号波形図を参照して説明する。
【０３２３】クロック信号ＣＬＫのサイクル♯１におい
て動作モード指示信号に従ってアクティブサイクル指示
信号φＡＣＴＡが活性化される。このアクティブサイク
ル指示信号φＡＣＴＡの活性化に従って、アクティブラ
ッチ回路ＡＬに対する電源回復処理が行なわれる。この
アクティブラッチ回路ＡＬに対する電源回復処置が完了
すると、転送指示信号φＢが活性化され、スタンバイラ
ッチ回路ＳＬのノード１０６ｂにラッチされている信号
が、双方向転送回路１０５を介して、アクティブラッチ
回路ＡＬのノード１０６ａに転送される。応じて、アク
ティブラッチ回路ＡＬのノード１０６ａの信号電位は、
スタンバイラッチ回路ＳＬのラッチ信号が規定する信号
電位レベルとなる。
【０３２４】クロック信号ＣＬＫのサイクル♯２におい
て、このアクティブラッチ回路ＡＬに対する活性化信号
である制御クロック信号φＸが活性化され、アクティブ
ラッチ回路ＡＬがトランスファーゲートＸＦ２を介して
論理回路に結合される。この論理回路により、アクティ
ブラッチ回路ＡＬにラッチされた信号に対する処理が行
なわれる。
【０３２５】このクロック信号ＣＬＫのサイクル♯２に
おいて、必要な処理が行なわれ、アクティブラッチ回路
ＡＬに対する信号の処理が実行される。この信号処理に
応じて、アクティブラッチ回路ＡＬのノード１０６ａの
信号電位が変化する。この変化タイミングは、論理回路
の信号処理タイミングにより決定される。したがって、
図５４においては、このノード１０６ａの信号電位変化
タイミングを、ある時間幅をもって示している。
【０３２６】このクロックサイクル♯２においてアクテ
ィブラッチ回路ＡＬに対する処理が完了すると、次のサ
イクル♯３において、制御クロック信号φＸが非活性化
される。制御クロック信号φＸが非活性化されると、次
いで転送指示信号φＡが活性化され、アクティブラッチ
回路ＡＬにラッチされた信号がスタンバイラッチ回路Ｓ
Ｌへ転送される。そのスタンバイラッチ回路ＳＬへの信
号転送が完了すると、アクティブラッチ回路ＡＬに対す
る電源制御が行なわれ、ゲートトンネル電流の低減が行
なわれる。
【０３２７】アクティブサイクル指示信号φＡＣＴＡ
は、このクロックサイクル♯３において非活性化されて
もよく、また他の論理回路が動作している期間活性状態
に維持されてもよい。
【０３２８】この図５４に示すように、アクティブラッ
チ回路ＡＬに対する信号処理が行なわれたサイクルの次
のサイクルで、アクティブラッチ回路からスタンバイラ
ッチ回路ＳＬへの信号を転送することにより、アクティ
ブラッチ回路ＡＬからスタンバイラッチ回路ＳＬへの転
送時間を考慮してクロック信号のサイクル期間を決定す
る必要がなく、高速動作性に対する悪影響は生じず、ま
たこのアクティブラッチ回路ＡＬのスタンバイ状態時
（スタンバイ期間時）における消費電流を低減すること
もできる。
【０３２９】図５５は、図５４に示す各信号を発生する
制御信号発生部の構成を概略的に示す図である。図５５
において、制御信号発生部は、動作モード指示信号ＣＭ
Ｄとクロック信号ＣＬＫとを受け、このクロック信号Ｃ
ＬＫの立上がりで、動作モード指示信号ＣＭＤの状態に
従って、アクティブサイクル指示信号φＡＣＴＡを活性
化するモード検出回路１３０と、アクティブサイクル指
示信号φＡＣＴＡをクロック信号ＣＬＫに従って転送す
るシフタ１３１と、シフタ１３１の出力信号φＳＨの立
上がりに応答してセットされて制御クロック信号φＸを
Ｈレベルにセットするセット／リセットフリップフロッ
プ１３２と、制御クロック信号φＸをクロック信号ＣＬ
Ｋに従って転送するシフタ１３３と、シフタ１３３の出
力信号の立上がりに応答してワンショットのパルス信号
を生成するワンショットパルス発生回路１３４と、アク
ティブサイクル指示信号φＡＣＴＡを所定時間遅延する
遅延回路１３５と、遅延回路１３５の出力信号の立上が
りに応答してワンショットのパルス信号を発生するワン
ショットパルス発生回路１３６を含む。
【０３３０】セット／リセットフリップフロップ１３２
から、制御クロック信号φＸが出力され、ワンショット
パルス発生回路１３４および１３６から、転送指示信号
φＡおよびφＢがそれぞれ出力される。遅延回路１３５
は、アクティブサイクル指示信号φＡＣＴＡが活性化さ
れたとき、アクティブラッチ回路ＡＬの動作電源電圧回
復に必要とされる時間に等しい遅延時間を有する。この
遅延回路１３５を設けることにより、アクティブサイク
ル移行時において、十分にアクティブラッチ回路ＡＬの
電源電圧が回復した後に、スタンバイラッチ回路ＳＬか
らアクティブラッチ回路ＡＬへの信号転送を行ない、ア
クティブラッチ回路における正確な信号のラッチを保証
する。
【０３３１】シフタ１３１および１３３は、それぞれ所
定のクロックサイクル期間にわたって与えられた信号を
転送して遅延する。したがって、シフタ１３１および１
３３は、それぞれ、クロック信号ＣＬＫの半サイクル単
位でその遅延時間を設定することができる。このシフタ
１３１の転送サイクル数を調整することにより、制御ク
ロック信号φＸが活性状態となるクロックサイクル期間
を、図５４に示すサイクル♯１および♯３いずれにも設
定することができる。シフタ１３３を用いることによ
り、制御クロック信号φＸが非活性状態となった後に、
転送指示信号φＡを生成することができる。またシフタ
１３３により、制御クロック信号φＸの活性化期間をク
ロックサイクルの半サイクル単位で調節することもでき
る。
【０３３２】この制御信号発生部は、さらに、アクティ
ブサイクル指示信号φＡＣＴＡの立上がりに応答してセ
ットされかつ転送指示信号φＡの立下がりに応答してリ
セットされるセット／リセットフリップフロップ１３７
を含む。このセット／リセットフリップフロップ１３７
の出力Ｑからの信号が、アクティブラッチＡＬの電源制
御のために使用される（階層電源構成の場合、電源スイ
ッチトランジスタに対する制御クロック信号φとしてこ
のセット／リセットフリップフロップ１３７の出力Ｑか
らの信号が使用される）。
【０３３３】なお、この図５４に示す信号波形におい
て、シフタ１３１のクロック転送サイクルを０に設定し
た場合、クロックサイクル♯１および♯２を１つのクロ
ックサイクルとして、アクティブラッチ回路とスタンバ
イラッチ回路ＳＬとの間での信号転送が行なわれる。
【０３３４】［変更例４］図５６（Ａ）は、この発明の
実施の形態１１の変更例４の構成を概略的に示す図であ
る。図５６（Ａ）に示す構成においては、複数段の論理
回路ＬＧ♯１−ＬＧ♯ｎが同期設計されており、活性化
信号φＬ１−φＬｎに従って順次処理を実行する。これ
らの論理回路ＬＧ♯１−ＬＧ♯ｎそれぞれに対応してラ
ッチ回路ＬＴ♯１−ＬＴ♯ｎが設けられる。ラッチ回路
ＬＴ♯１−ＬＴ♯ｎは同一構成を有するため、図５６
（Ａ）において、ラッチ回路ＬＴ♯ｉの構成を代表的に
示す。ラッチ回路ＬＴ♯ｉは、アクティブラッチ回路Ａ
Ｌ、スタンバイラッチ回路ＳＬ、制御クロック信号φＸ
ｉに従ってアクティブラッチ回路ＡＬと論理回路ＬＧ♯
ｉと結合するトランスファーゲートＸＦ２、および転送
指示信号φＡｉおよびφＢに従ってアクティブラッチ回
路ＡＬとスタンバイラッチ回路ＳＬの間で信号転送を行
なう双方向転送回路１０５を含む。アクティブラッチ回
路ＡＬからスタンバイラッチ回路ＳＬへの信号転送を制
御する転送指示信号φＡｉが、ラッチ回路ＬＴ♯１−Ｌ
Ｔ♯ｎに対し個々に生成される。一方、スタンバイ状態
終了時スタンバイラッチ回路ＳＬからアクティブラッチ
回路ＡＬへの信号転送を指示する転送指示信号φＢが、
ラッチ回路ＬＴ♯１−ＬＴ♯ｎに共通に生成される。次
に、この図５６（Ａ）に示す半導体装置の動作を図５６
（Ｂ）に示す信号波形図を参照して説明する。
【０３３５】スタンバイ期間が完了して、アクティブサ
イクルが始まると、まず転送指示信号φＢが活性化さ
れ、ラッチ回路ＬＴ♯１−ＬＴ♯ｎにおいて、スタンバ
イラッチ回路ＳＬからアクティブラッチ回路ＡＬへの信
号転送が行なわれる。このときには、スタンバイ状態時
において電源制御が行なわれていたアクティブラッチ回
路ＡＬに対する電源は回復している。アクティブサイク
ル指示信号φＡＣＴＡが活性化されると、次いで論理回
路ＬＧ♯１−ＬＧ♯ｎは活性制御信号φＬ１−φＬｎに
従って順次活性化され、それぞれ前段の論理回路から与
えられた信号に対する処理を実行する。このとき、また
ラッチ回路ＬＴ♯１−ＬＴ♯ｎにおいては、対応の論理
回路に対する活性制御信号φＬｉが活性状態となると、
制御クロック信号φＸｉが所定のタイミングで活性化さ
れ、トランスファーゲートＸＦ２が導通し、アクティブ
ラッチ回路ＡＬと論理回路ＬＧ♯ｉが結合される。
【０３３６】論理回路ＬＧ♯１−ＬＧ♯ｎにおいて、そ
れぞれ活性制御信号φＬ１−φＬｎに従って動作を実行
し、その実行結果がラッチ回路ＬＴ♯１−ＬＴ♯ｎのア
クティブラッチ回路ＡＬにラッチされる。次のサイクル
において、このアクティブラッチ回路ＡＬにラッチされ
た信号が、双方向転送回路１０５を介して対応のスタン
バイラッチ回路ＳＬへ転送される。すなわち、論理回路
ＬＧ♯１−ＬＧ♯ｎにおいて活性制御信号φＬ１−φＬ
ｎが活性化されると、次のサイクルで、転送指示信号φ
Ａ１−φＡｎが活性化される。したがって、論理回路Ｌ
Ｇ♯ｉが動作し、信号処理を行なったサイクルの次のサ
イクルにおいて、アクティブラッチ回路からスタンバイ
ラッチ回路ＳＬへの信号転送が行なわれている。したが
って、各動作サイクルにおいて、論理回路の信号処理タ
イミングによるアクティブラッチ回路ＡＬの信号確定タ
イミングと、このスタンバイラッチ回路ＳＬへの信号転
送タイミングを考慮する必要がなく、十分余裕を持っ
て、アクティブラッチ回路からスタンバイラッチ回路Ｓ
Ｌへ信号を転送することができ、タイミング調整のため
の回路が不要となり、回路要素数の低減および応じて消
費電力の低減を実現することができる。
【０３３７】図５７（Ａ）は、図５６（Ａ）に示す転送
指示信号φＡｉを発生する部分の構成を概略的に示す図
である。図５７（Ａ）において、転送指示信号発生部
は、活性制御信号φＬｉをクロック信号ＣＬＫに同期し
て１クロックサイクル期間転送するシフタ１４０と、シ
フタ１４０の出力信号の立上がりに応答してワンショッ
トのパルス信号を発生するワンショットパルス発生回路
１４１を含む。このワンショットパルス発生回路１４１
から、転送指示信号φＡｉが出力される。クロック信号
ＣＬＫは、図５６（Ａ）に示す論理回路ＬＧ♯１−ＬＧ
♯ｎの動作サイクルを規定する信号である。この図５７
（Ａ）に示す転送指示信号発生部の動作を図５７（Ｂ）
に示すタイミングチャートを参照して説明する。
【０３３８】活性制御信号φＬｉがクロック信号ＣＬＫ
の立上がりに同期して活性化されると、シフタ１４０
は、この活性制御信号φＬｉを取込み次のクロック信号
ＣＬＫの立上がりで、この取込んだ信号を出力する。し
たがって、クロックサイクル♯ｉにおいて活性制御信号
φＬｉが活性化され、次のクロックサイクル♯ｉ＋１に
おいて次段の論理回路ＬＧ♯（ｉ＋１）に対する活性制
御信号φＬｉ＋１が活性化されるとき、このクロックサ
イクル♯ｉ＋１において、ワンショットパルス発生回路
１４１からワンショットが発生され、転送指示信号φＡ
ｉが活性化される。したがって、アクティブラッチ回路
ＡＬにおいてクロックサイクル♯ｉによりラッチされた
信号が次のクロックサイクル♯ｉ＋１で、アクティブラ
ッチ回路ＡＬからスタンバイラッチ回路ＳＬへ転送され
る。
【０３３９】なお、制御クロック信号φＸｉは、活性制
御信号φＬｉに応答して適当なタイミングで活性化され
ればよい。
【０３４０】なお、活性制御信号φＬ１−φＬｎは、ア
クティブサイクル指示信号φＡＣＴＡが活性化される
と、クロック信号ＣＬＫに同期してシフト動作を行なう
シフトレジスタから生成される。
【０３４１】なお、論理回路ＬＧ♯１〜ＬＧ♯ｎがクロ
ック信号に同期して、パイプライン的に逐次処理をする
場合、パイプラインステージの入出力部にはクロック信
号に従って動作するレジスタが設けられる。このレジス
タによりパイプラインステージ間の信号転送が行なわれ
る。このレジスタによるパイプラインステージ間信号転
送と同期してアクティブラッチ回路ＡＬからスタンバイ
ラッチ回路ＳＬへ信号の転送を行なう。パイプライン処
理においても、次サイクルでの信号転送が実現される。
【０３４２】［変更例５］図５８は、この発明の実施の
形態１１の変更例５の動作を示す信号波形図である。こ
の図５８においては、半導体装置は、通常モードと低消
費電力モードを有する。低消費電力モードは、ロジック
回路の場合、ロジック回路が動作を停止するスリープモ
ードであり、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）の場合には、セルフリフレッシュモード
である。通常モードにおいてはこの半導体装置が所定の
処理を実行する。図５８に示すように、転送指示信号φ
Ａが、通常モードから低消費電力モードに移行するとき
に活性化され、アクティブラッチ回路ＡＬから、スタン
バイラッチ回路ＳＬにラッチ信号が転送される。この期
間は、低消費電力エントリモードである。この低消費電
力エントリモードが完了すると、アクティブラッチ回路
において、電源制御が実行され、ゲートトンネル電流の
低減が行なわれる。
【０３４３】低消費電力モードが完了すると、まずアク
ティブラッチ回路に対する電源制御が行なわれ、電源が
回復した後、アクティブラッチ回路に対する転送指示信
号φＢが活性化され、スタンバイラッチ回路ＳＬからア
クティブラッチ回路ＡＬへラッチ信号の転送が行なわれ
る。この転送指示信号φＢの活性化期間が終了し、低消
費電力イグジットモードが完了すると、半導体装置に所
定の処理を実行させることができる。
【０３４４】したがって通常モード時においては、ゲー
ト絶縁膜の薄いＭＩＳトランジスタを用いて高速動作さ
せ、低消費電力モードにおいては、アクティブラッチ回
路ＡＬの電源電圧制御等によりゲートトンネル電流を低
減し、応じて消費電力を低減する。この図５８に示す信
号波形は、先の図４８の波形図においてスタンバイ期間
を低消費電力モードの期間に置き換えることにより与え
られ、対応の制御信号発生部により図５８に示す波形を
実現する制御信号発生部は実現される。
【０３４５】以上のように、この発明の実施の形態１１
に従えば、待機期間中の信号の論理が予め定められない
ラッチ回路の場合、待機期間中アクティブラッチ回路か
らスタンバイラッチ回路へ信号を転送し、アクティブラ
ッチ回路をゲートトンネル電流低減状態に設定してお
り、待機期間中のゲートトンネル電流による消費電力を
抑制することができる。また、待機期間からアクティブ
期間への移行時においては、スタンバイラッチ回路にラ
ッチされた信号をアクティブラッチ回路へ転送してお
り、正確に、ラッチされた信号を復元することが、また
アクティブ期間中、このアクティブラッチ回路により、
高速動作を実現することができる。
【０３４６】［実施の形態１２］図５９（Ａ）は、この
発明の実施の形態１２に従う半導体装置の構成の一例を
示す図である。図５９（Ａ）において、電源ノードとプ
リチャージノード１５０の間に、プリチャージ指示信号
／φＰＲの活性化時（Ｌレベルのとき）導通するＭＩＳ
トランジスタＰＴＲ１５が設けられる。プリチャージノ
ード１５０と接地ノードの間に、並列にＮチャネルＭＩ
ＳトランジスタＮＱ１５、ＮＱ１６、およびＮＱ１７が
設けられる。これらのＭＩＳトランジスタＮＱ１５、Ｎ
Ｑ１６およびＮＱ１７のゲートへは、それぞれ入力信号
ＩＮ１、ＩＮ２およびＩＮ３が与えられる。
【０３４７】プリチャージ指示信号／φＰＲは、スタン
バイ期間中活性状態のＬレベルへ設定され、プリチャー
ジノード１５０を、電源電圧Ｖｃｃレベルにプリチャー
ジする。このプリチャージ用のＭＩＳトランジスタＰＴ
Ｒ１５には、ＩＴＲトランジスタを用い、そのゲートト
ンネル電流リークを抑制する。入力信号ＩＮ１−ＩＮ３
に応答して動作するＭＩＳトランジスタＮＱ１５−ＮＱ
１７には、ゲート絶縁膜の膜厚が薄いＭＩＳトランジス
タが用いられる。スタンバイ期間中、入力信号ＩＮ１−
ＩＮ３はすべてＬレベルであり、ＭＩＳトランジスタＮ
Ｑ１５−ＮＱ１７はオフ状態を維持する。次に、この図
５９（Ａ）に示す半導体装置の動作を図５９（Ｂ）に示
す動作波形図を参照して説明する。
【０３４８】スタンバイ期間中、プリチャージ指示信号
／φＰＲはＬレベルであり、プリチャージノード１５０
は、プリチャージ用のＭＩＳトランジスタＰＴＲ１５に
より電源電圧レベルにプリチャージされる。入力信号Ｉ
Ｎ１−ＩＮ３は、すべてＬレベルであり、ＭＩＳトラン
ジスタＮＱ１５−ＮＱ１７はすべてオフ状態を維持す
る。
【０３４９】プリチャージ状態において、ＭＩＳトラン
ジスタＰＴＲ１５はオン状態となるものの、プリチャー
ジ用ＭＩＳトランジスタＰＴＲ１５は、ＩＴＲトランジ
スタであり、そのゲートトンネル電流は十分に抑制され
る。また、ＭＩＳトランジスタＮＱ１５−ＮＱ１７は、
オフ状態であり、ゲートトンネル電流はほとんど生じな
い。また、このプリチャージ用ＭＩＳトランジスタＰＴ
Ｒ１５は、ＩＴＲトランジスタであり、たとえばゲート
絶縁膜の膜厚が厚い場合、しきい値電圧の絶対値が大き
くなり、応じてオフリーク電流も低減できる。
【０３５０】アクティブサイクルが始まると、プリチャ
ージ指示信号／φＰＲがＨレベルとなり、プリチャージ
用のＭＩＳトランジスタＰＴＲ１５がオフ状態となる。
ＭＩＳトランジスタＮＱ１５−ＮＱ１７が、入力信号Ｉ
Ｎ１−ＩＮ３の論理レベルに従ってオン／オフ状態とな
り、ＭＩＳトランジスタＮＱ１５−ＮＱ１７が選択的に
オン／オフ状態となる。このＭＩＳトランジスタＮＱ１
５−ＮＱ１７のオン／オフ状態により、プリチャージノ
ード１５０のアクティブ期間中の電圧レベルが決定され
る。このプリチャージノード１５０を接地電圧レベルに
放電する場合、ＭＩＳトランジスタＮＱ１５−ＮＱ１７
は、ゲート絶縁膜の薄いＭＩＳトランジスタであり、高
速で動作し、プリチャージノード１５０を接地電圧レベ
ルへ放電する。
【０３５１】したがって、この図５９（Ａ）に示すよう
に、プリチャージノード１５０をスタンバイ期間中所定
電圧レベルにプリチャージし、アクティブ期間中に、入
力信号に応じてプリチャージノードの電圧レベルが決定
されるダイナミック動作を行なう場合、プリチャージ用
ＭＩＳトランジスタとしてＩＴＲトランジスタを利用す
ることによって、ゲートトンネル電流を抑制することが
できる。
【０３５２】このスタンバイ期間およびアクティブ期間
は、活性化指示信号ＡＣＴにより決定される。図５９
（Ｃ）は、この発明の実施の形態１２の半導体装置の一
般的な形態を示す図である。図５９（Ｃ）において、半
導体装置は、電源ノードとプリチャージノード１５０の
間に接続されるプリチャージ用ＭＩＳトランジスタＰＴ
Ｒ１５と、プリチャージノード１５０を入力信号（群）
に従って駆動する論理回路１５５を含む。この論理回路
１５５は、ゲート絶縁膜膜厚の薄い薄膜トランジスタ
（Ｔｒ）で構成される。この論理回路１５５の構成は、
各用途に応じて適当に定められる。プリチャージノード
１５０を、アクティブサイクル時、入力信号ＩＮに従っ
て駆動する構成であればよい。
【０３５３】［変更例１］図６０（Ａ）は、この発明の
実施の形態１２の変更例１の構成を示す図である。図６
０（Ａ）に示す構成は、図５９（Ａ）に示す構成に加え
て、プリチャージノード１５０と電源ノードの間に、プ
リチャージ指示信号／φＰＲ２の活性化時導通するプリ
チャージ用ＭＩＳトランジスタＰＱ１５が設けられる。
このＭＩＳトランジスタＰＱ１５は、ゲート絶縁膜の膜
厚は薄くされており、高速動作が可能である。プリチャ
ージ指示信号／φＰＲ２は、アクティブ期間からスタン
バイ期間への移行時ワンショットパルスの形で活性化さ
れる。次に、この図６０（Ａ）に示す半導体装置の動作
を、図６０（Ｂ）に示す信号波形図を参照して説明す
る。
【０３５４】スタンバイ状態時においては、活性化指示
信号ＡＣＴはＬレベルであり、応じてプリチャージ指示
信号／φＰＲ１がＬレベルの活性状態となり、プリチャ
ージ用ＭＩＳトランジスタＰＴＲ１５がオン状態とな
り、ノード１５０が、電源電圧Ｖｃｃレベルにプリチャ
ージされている。プリチャージ指示信号／φＰＲ２は、
Ｈレベルの非活性状態であり、プリチャージ用ＭＩＳト
ランジスタＰＱ１５はオフ状態を維持する。したがっ
て、このプリチャージ用ＭＩＳトランジスタＰＱ１５
は、オフ状態であるため、このゲート絶縁膜の薄いＭＩ
Ｓトランジスタをプリチャージ用ＭＩＳトランジスタＰ
Ｑ１５として利用しても、このＭＩＳトランジスタＰＱ
１５にはゲートトンネル電流は生じない。入力信号ＩＮ
１−ＩＮ３は、スタンバイ期間中Ｌレベルである。
【０３５５】アクティブ期間が始まると、活性化指示信
号ＡＣＴに従ってプリチャージ用ＭＩＳトランジスタＰ
ＴＲ１５がオフ状態となる。プリチャージ指示信号／φ
ＰＲ２はＨレベルを維持している。入力信号ＩＮ１−Ｉ
Ｎ３が、このアクティブ期間中に変化し、ＭＩＳトラン
ジスタＮＱ１５−ＮＱ１７が、入力信号ＩＮ１−ＩＮ３
に従って選択的にオン／オフ状態に設定され、プリチャ
ージノード１５０の電圧レベルが応じて設定される。
【０３５６】アクティブ期間が完了すると、活性化指示
信号ＡＣＴの非活性化に応答してプリチャージ指示信号
／φＰＲ１がＨレベルからＬレベルに立下がり、ＭＩＳ
トランジスタＰＴＲ１５がオン状態となり、プリチャー
ジノード１５０を電源電圧Ｖｃｃレベルにプリチャージ
する。このとき、また、プリチャージ指示信号／φＰＲ
２がＬレベルとなり、プリチャージ用ＭＩＳトランジス
タＰＱ１５がオン状態となる。
【０３５７】ＩＴＲトランジスタは、ゲートトンネル電
流抑制のためにゲートトンネル障壁が大きく、また、そ
のしきい値電圧の絶対値が大きくなっている。したがっ
て、このＩＴＲトランジスタであるＭＩＳトランジスタ
ＰＴＲ１５を用いてプリチャージノード１５０をプリチ
ャージする場合、プリチャージノード１５０の電圧レベ
ルが電源電圧Ｖｃｃレベルに復帰するまでに時間を有
し、スタンバイ期間およびアクティブ期間が繰返し実行
される場合、このスタンバイの期間を短くすることがで
きなくなる可能性が生じる。そこで、ゲート絶縁膜の薄
い高速動作するＭＩＳトランジスタをプリチャージ用Ｍ
ＩＳトランジスタＰＱ１５として用い、このプリチャー
ジノード１５０を高速で電源電圧Ｖｃｃレベルまで復帰
させる。これにより、スタンバイ期間が短い場合におい
ても、確実にプリチャージノード１５０を電源電圧Ｖｃ
ｃレベルにプリチャージすることができ、スタンバイ期
間中の消費電流の低減およびアクティブ期間中の高速動
作両者を実現することができる。
【０３５８】図６１は、図６０（Ａ）に示すプリチャー
ジ指示信号発生部の構成を概略的に示す図である。図６
１において、プリチャージ指示信号の発生部は、活性化
指示信号ＡＣＴを受ける２段の縦続接続されるインバー
タ回路１５５ａおよび１５５ｂと、インバータ回路１５
５ａの出力信号の立上がりに応答して所定期間Ｌレベル
となるワンショットのパルス信号を生成するワンショッ
トパルス発生回路１５６を含む。インバータ回路１５５
ｂからプリチャージ指示信号／φＰＲ１が出力され、ワ
ンショットパルス発生回路１５６からプリチャージ指示
信号／φＰＲ２が出力される。
【０３５９】インバータ回路１５５ａおよび１５５ｂは
バッファ回路を構成しており、活性化指示信号ＡＣＴに
従ってプリチャージ指示信号／φＰＲ１が生成される。
一方、アクティブ期間完了時、インバータ回路１５５ａ
の出力信号がＨレベルに立上がり、応じてワンショット
パルス発生回路１５６が、ワンショットのパルス信号を
生成し、プリチャージ指示信号／φＰＲ２をこのスタン
バイ期間移行時所定期間活性状態へ駆動する。これによ
り、各動作サイクル／期間に応じて、プリチャージ指示
信号／φＰＲ１および／φＰＲ２を活性／非活性化する
ことができる。
【０３６０】［変更例２］図６２は、この発明の実施の
形態１２の変更例２の動作を示す信号波形図である。用
いられる半導体装置の構成は図６０（Ａ）の構成であ
り、プリチャージノード１５０のプリチャージには、プ
リチャージ指示信号／φＰＲ１および／φＰＲ２に従っ
てオン状態となるプリチャージ用のトランジスタＰＴＲ
１５およびＰＱ１５を用いる。この図６２に示す信号波
形図においては、ゲート絶縁膜の薄いプリチャージ用Ｍ
ＩＳトランジスタＰＱ１５をオン状態にさせるためのプ
リチャージ指示信号／φＰＲ２は、アクティブ期間開始
時にワンショットパルスの形で活性化される。すなわ
ち、スタンバイ期間からアクティブ期間への移行時に、
プリチャージ指示信号／φＰＲ２が所定期間活性状態と
され、ＭＩＳトランジスタＰＱ１５で確実に、プリチャ
ージノード１５０を所定電圧レベルにプリチャージす
る。
【０３６１】スタンバイ期間中、ＭＩＳトランジスタＰ
ＴＲ１５でプリチャージノード１５０をプリチャージす
る場合、このスタンバイ期間の長さが短く、不十分であ
り、プリチャージノード１５０を指定電圧にプリチャー
ジできない場合であっても、アクティブ期間開始時にお
いてプリチャージ指示信号／φＰＲ２により、確実に、
プリチャージノード１５０を所定電圧レベルにプリチャ
ージすることができる。このプリチャージ完了後、入力
信号ＩＮ１−ＩＮ３に従ってＭＩＳトランジスタＮＱ１
５−ＮＱ１７が選択的にオン／オフ状態となる。
【０３６２】図６３は、図６２に示すプリチャージ指示
信号を発生する部分の構成を概略的に示す図である。図
６３に示すプリチャージ指示信号発生部は、図６１に示
すプリチャージ指示信号発生部と、以下の点において異
なっている。すなわち、プリチャージ指示信号／φＰＲ
２は、活性化指示信号ＡＣＴの立上がりに応答して所定
期間Ｌレベルとなるワンショットのパルス信号を発生す
るワンショットパルス発生回路１５７から発生される。
アクティブ期間開始時において、プリチャージ指示信号
／φＰＲ２を所定期間活性状態へ駆動する。
【０３６３】図６４は、この発明の実施の形態１２の変
更例１および２の半導体装置の一般的構成を示す図であ
る。この図６４においては、プリチャージノード１５０
を、入力信号（群）ＩＮに従って駆動する論理回路１５
５が設けられる。この論理回路１５５は、ゲート絶縁膜
の薄いＭＩＳトランジスタ（薄膜Ｔｒ）を構成要素とし
て有する。プリチャージノード１５０は、プリチャージ
指示信号／φＰＲ１および／φＰＲ２をそれぞれゲート
に受けるＭＩＳトランジスタＰＴＲ１５およびＰＱ１５
により、電源電圧Ｖｃｃレベルにプリチャージされる。
この論理回路１５５は、先の図５９（Ｃ）に示す構成と
同様、所定の論理処理を実行して、プリチャージノード
１５０を選択的に駆動する。
【０３６４】［変更例３］図６５は、この発明の実施の
形態１２の変更例３の動作を示す信号波形図である。こ
の変更例３において、半導体装置は、通常動作モード時
におけるスタンバイサイクルおよびアクティブサイクル
に加えて、動作が停止されるスリープモードを有する。
半導体装置の構成は、図６０（Ａ）に示す構成と同じで
あり、プリチャージ指示信号／φＰＲ１に応答してオン
状態となるＩＴＲトランジスタで構成されるＭＩＳトラ
ンジスタＰＴＲ１５およびプリチャージ指示信号／φＰ
Ｒ２に応答してオン／オフ状態となるＭＩＳトランジス
タＰＱ１５がプリチャージ用ＭＩＳトランジスタとして
設けられる。次に、この図６５に示す信号波形図を参照
して、この発明の実施の形態１２の変更例３の動作につ
いて説明する。
【０３６５】スリープモード指示信号ＳＬＥＥＰが非活
性状態のＬレベルの場合には、活性化指示信号ＡＣＴに
従ってスタンバイサイクルおよびアクティブサイクルが
繰返し実行される。このスリープモード指示信号ＳＬＥ
ＥＰがＬレベルのときには、プリチャージ指示信号／φ
ＰＲ１はＨレベルを維持し、したがって、ＭＩＳトラン
ジスタＰＴＲ１５はオフ状態を維持する。通常動作モー
ド時（スリープモード指示信号の非活性化時）におい
て、プリチャージ指示信号／φＰＲ２が活性化指示信号
ＡＣＴに従ってＬレベルおよびＨレベルに駆動される。
スタンバイサイクルにおいては、プリチャージ指示信号
／φＰＲ２がＬレベルとなり、プリチャージ用ＭＩＳト
ランジスタＰＱ１５がオン状態となり、プリチャージノ
ード１５０が高速で充電される。一方、アクティブサイ
クル時においては、プリチャージ指示信号／φＰＲ２が
Ｈレベルとなり、プリチャージ用ＭＩＳトランジスタＰ
Ｑ１５がオフ状態となる。このアクティブサイクル時に
おいて入力信号ＩＮ１、ＩＮ２およびＩＮ３に従って論
理回路またはＭＩＳトランジスタＮＱ１５−ＮＱ１７が
選択的にプリチャージノード１５０を接地電圧レベルに
駆動する。
【０３６６】スリープモード指示信号ＳＬＥＥＰがＨレ
ベルとなり、スタンバイ状態が所定時間以上継続するス
リープモードが指定されると、プリチャージ指示信号／
φＰＲ２がＨレベルとなり、プリチャージ用ＭＩＳトラ
ンジスタＰＱ１５は、このスリープモード期間中オフ状
態を維持する。一方、このスリープモード指示信号ＳＬ
ＥＥＰの活性化に応答してプリチャージ指示信号／φＰ
Ｒ１がＬレベルとなり、プリチャージ用のＭＩＳトラン
ジスタＰＴＲ１５がオン状態となり、プリチャージノー
ド１５０を電源電圧Ｖｃｃレベルにプリチャージする。
スリープモード時においては、消費電流はできるだけ小
さくされる。ＭＩＳトランジスタＰＱ１５をスリープモ
ード時オフ状態とすることにより、このプリチャージ用
ＭＩＳトランジスタＰＱ１５におけるゲートトンネル電
流を抑制する。
【０３６７】ＭＩＳトランジスタＰＴＲ１５は、ＩＴＲ
トランジスタであり、オン状態時におけるゲートトンネ
ル電流は十分小さい。したがって、このスリープモード
時におけるプリチャージ用ＭＩＳトランジスタＰＴＲ１
５およびＰＱ１５におけるゲートトンネル電流を抑制す
ることができる。通常動作モード時においては、高速動
作するＭＩＳトランジスタＰＱ１５を用いてプリチャー
ジノード１５０をプリチャージしている。したがって、
アクティブ状態からスタンバイ状態への遷移時に、プリ
チャージノードを高速でプリチャージすることができ、
高速動作が可能となる。またスリープモード移行時にお
いては、このスリープモードへの移行は高速動作が要求
されないため、ＩＴＲトランジスタを用いてプリチャー
ジノード１５０を所定電圧レベルにプリチャージして
も、何ら問題は生じず、スリープモード時の消費電流が
低減される。
【０３６８】図６６は、図６５に示すプリチャージ指示
信号／φＰＲ１および／φＰＲ２を発生する部分の構成
の一例を示す図である。図６６において、プリチャージ
指示信号発生部は、活性化指示信号ＡＣＴを受ける２段
の縦続接続されるインバータ回路１６０ａおよび１６０
ｂと、インバータ回路１６０ｂの出力信号とスリープモ
ード指示信号ＳＬＥＥＰを受けるＯＲ回路１６０ｃと、
スリープモード指示信号ＳＬＥＥＰを受けるインバータ
回路１６０ｄを含む。ＯＲ回路１６０ｃから、プリチャ
ージ指示信号／φＰＲ２が出力され、インバータ回路１
６０ｄから、プリチャージ指示信号／φＰＲ１が出力さ
れる。
【０３６９】活性化指示信号ＡＣＴは、動作サイクルに
応じて外部からの信号に応じて生成される。したがっ
て、この図６６に示す構成を利用することにより、スリ
ープモード指示信号ＳＬＥＥＰがＬレベルのときには、
ＯＲ回路１６０ｃがバッファ回路として動作し、またイ
ンバータ回路１６０ａおよび１６０ｂがバッファ回路と
して動作するため、活性化指示信号ＡＣＴに従ってプリ
チャージ指示信号／φＰＲ２が変化する。スリープモー
ド指示信号ＳＬＥＥＰがＬレベルであるため、プリチャ
ージ指示信号／φＰＲ１がＨレベルを維持する。
【０３７０】スリープモード指示信号ＳＬＥＥＰがＨレ
ベルとなると、ＯＲ回路１６０ｃからのプリチャージ指
示信号／φＰＲ２がＨレベルとなり、一方、インバータ
回路１６０ｄからのプリチャージ指示信号／φＰＲ１が
Ｌレベルとなる。
【０３７１】この図６６に示す構成を利用することによ
り、通常動作モード時およびスリープモード時で、プリ
チャージ用のＭＩＳトランジスタを使い分けることがで
きる。
【０３７２】［変更例４］図６７（Ａ）は、この発明の
実施の形態１２の変更例４の構成を示す図である。この
図６７（Ａ）に示す構成においては、電源ノードとプリ
チャージノード１５０の間に、プリチャージ指示信号／
φＰＲに従ってオン状態となるＭＩＳトランジスタＰＱ
１６が設けられる。このＭＩＳトランジスタＰＱ１６
は、ゲート絶縁膜の膜厚が薄いＭＩＳトランジスタであ
る。プリチャージノード１５０には、それぞれゲートに
入力信号ＩＮ１−ＩＮ３を受けるＭＩＳトランジスタＮ
Ｑ１５−ＮＱ１７が結合される。
【０３７３】この図６７（Ａ）に示す半導体装置におい
ては、プリチャージ指示信号／φＰＲはアクティブサイ
クル開始時にワンショットの形で活性化される。すなわ
ち、図６７（Ｂ）に示すように、活性化指示信号ＡＣＴ
がＨレベルに立上がると、応じてプリチャージ指示信号
／φＰＲが所定期間Ｌレベルとなり、プリチャージ用Ｍ
ＩＳトランジスタＰＱ１６がオン状態となり、プリチャ
ージノード１５０が所定電圧レベルにプリチャージされ
る。ＭＩＳトランジスタＰＱ１６は、ゲート絶縁膜の薄
いＭＩＳトランジスタであり、このワンショットパルス
の形のプリチャージ指示信号／φＰＲに従ってプリチャ
ージノード１５０が高速で所定電圧レベルにプリチャー
ジされる。このプリチャージ完了後、入力信号ＩＮ１−
ＩＮ３に従ってプリチャージノード１５０が選択的に接
地電圧レベルに放電される。
【０３７４】ＭＩＳトランジスタＰＱ１６のゲートトン
ネル電流が大きい場合においても、ワンショットパルス
の形でプリチャージ指示信号／φＰＲを活性化すること
により、このゲートトンネル電流が流れる期間を短くす
ることができ、応じて、プリチャージ用ＭＩＳトランジ
スタにおけるゲートトンネル電流を抑制することができ
る。
【０３７５】図６８は、図６７（Ａ）に示すプリチャー
ジ指示信号／φＰＲを発生する部分の構成を概略的に示
す図である。図６８において、動作モード指示信号ＣＭ
Ｄに従って指定された動作モードを検出し、活性化指示
信号ＡＣＴを生成するモード検出回路１６２と、モード
検出回路１６２からの活性化指示信号ＡＣＴの立上がり
に応答して所定期間Ｌレベルとなるワンショットのパル
ス信号を発生するワンショットパルス発生回路１６４が
設けられる。ワンショットパルス発生回路１６４から、
プリチャージ指示信号／φＰＲが出力される。
【０３７６】外部からの動作モード指示信号ＣＭＤに従
ってアクティブサイクルが指定されたとき、モード検出
回路１６２は、活性化指示信号ＡＣＴを活性状態（Ｈレ
ベル）へ駆動する。ワンショットパルス発生回路１６４
が、この活性化指示信号ＡＣＴの活性化（立上がり）に
応答して、プリチャージ指示信号／φＰＲを所定期間Ｌ
レベルに駆動する。これにより、アクティブサイクル開
始時ワンショットでプリチャージノード１５０をプリチ
ャージすることができる。
【０３７７】スタンバイ状態時においては、ＭＩＳトラ
ンジスタがすべてオフ状態となり、ゲートトンネル電流
を抑制することができる。
【０３７８】［変更例５］図６９は、この発明の実施の
形態１２の変更例５の構成を示す図である。この図６９
に示す構成においては、図６７（Ａ）に示す構成に加え
て、プリチャージノード１５０と接地ノードの間に、活
性化指示信号ＡＣＴの反転信号に応答して選択的に導通
するＭＩＳトランジスタＮＴＲ１５が設けられる。この
ＭＩＳトランジスタＮＴＲ１５は、ゲートトンネル障壁
が大きいＩＴＲトランジスタで構成される。このＭＩＳ
トランジスタＮＴＲ１５は、活性化指示信号ＡＣＴをイ
ンバータを介してゲートに受ける。したがってアクティ
ブ期間（サイクル）が完了してスタンバイ期間（サイク
ル）になると、このＭＩＳトランジスタＮＴＲ１５がオ
ン状態となる。アクティブ期間が始まると、プリチャー
ジ指示信号／φＰＲがワンショットの形で活性化され、
プリチャージノード１５０が所定電圧レベルにプリチャ
ージされる。
【０３７９】したがって、スタンバイ期間中は、ゲート
トンネル障壁の大きなＩＴＲトランジスタであるＭＩＳ
トランジスタＮＴＲ１５により接地ノードにプリチャー
ジノード１５０が保持される。これにより、プリチャー
ジノード１５０が、スタンバイ期間中フローティング状
態となるのを防止することができ、このプリチャージノ
ード１５０の不安定な電圧により誤動作が生じるのを防
止することができる。
【０３８０】スタンバイ期間中は、プリチャージノード
１５０の信号を受ける他回路もスタンバイ状態にあり、
動作していない。したがって、このスタンバイ期間中プ
リチャージノード１５０を接地電圧レベルに保持して
も、何ら他回路に対する悪影響は生じない。アクティブ
動作においては、アクティブ期間移行時に、プリチャー
ジノード１５０が所定の電圧レベルにプリチャージされ
た時点から、その動作が開始する。ワンショットパルス
の形で、プリチャージ指示信号／φＰＲを活性化するこ
とにより、確実に他回路は、このプリチャージノード１
５０の電圧レベルに応じて正確な動作を行なうことがで
きる。
【０３８１】このフローティング防止用のＭＩＳトラン
ジスタは、ゲートトンネル障壁が大きいため、オン状態
時におけるゲートトンネル電流は十分抑制され、スタン
バイ期間中における消費電流は十分低減される。
【０３８２】図７０は、この発明の実施の形態１２の変
更例４および５の一般的構成を概略的に示す図である。
この図７０に示す構成は、ＮＯＲ型の論理回路に代え
て、一般の論理回路１６５が用いられる。この論理回路
１６５は、構成要素としてゲート絶縁膜の薄いＭＩＳト
ランジスタを含む。この論理回路１６５は、入力信号
（群）ＩＮに従って、プリチャージノード１５０を選択
的に駆動する。このプリチャージノード１５０の電圧レ
ベルにより、他回路が所定の処理を実行する。
【０３８３】［変更例６］図７１は、この発明の実施の
形態１２の変更例６の構成を示す図である。図７１にお
いては、プリチャージノード１５０と電源ノードの間に
プリチャージ指示信号／φＰＲに応答して導通するＭＩ
ＳトランジスタＰＱ１６が設けられる。このプリチャー
ジノード１５０と接地ノードの間に、スリープモード指
示信号ＳＬＥＥＰの活性化時導通するＭＩＳトランジス
タＮＴＲ１６が設けられる。また、プリチャージノード
１５０と接地ノードの間には、論理回路の一例として、
入力信号ＩＮ１−ＩＮ３に従ってそれぞれ選択的にオン
状態となるＭＩＳトランジスタＮＱ１５、ＮＱ１６、お
よびＮＱ１７が並列に接続される。
【０３８４】ＭＩＳトランジスタＮＴＲ１６は、ゲート
トンネル障壁の大きなＩＴＲトランジスタであり、ゲー
トトンネル電流は十分に抑制される。一方ＭＩＳトラン
ジスタＮＱ１５−ＮＱ１７はゲート絶縁膜膜厚の薄いＭ
ＩＳトランジスタであり、入力信号ＩＮ１−ＩＮ３に従
って高速に動作する。次に、この図７１に示す半導体装
置の動作を図７２に示す信号波形図を参照して説明す
る。
【０３８５】信号／データに対する処理が行なわれるノ
ーマルモード時において、スリープモード指示信号ＳＬ
ＥＥＰは、Ｌレベルであり、ＭＩＳトランジスタＮＴＲ
１６はオフ状態を維持する。このＭＩＳトランジスタＮ
ＴＲ１６は、ＩＴＲトランジスタであり、ゲートトンネ
ル電流およびオフリーク電流ともに小さい。このノーマ
ルモード時において、アクティブサイクルおよびスタン
バイサイクルが繰返し実行される。アクティブサイクル
時において活性化指示信号ＡＣＴに従ってプリチャージ
指示信号／φＰＲが非活性／活性を繰返す。このアクテ
ィブ期間中、プリチャージ指示信号／φＰＲが非活性状
態にある。この通常動作モード時においては、ゲート絶
縁膜の薄いＭＩＳトランジスタＰＱ１６を用いてプリチ
ャージノード１５０をプリチャージしている。したがっ
て通常動作モード時（ノーマルモード時）においては、
高速で、活性化指示信号ＡＣＴに従ってプリチャージノ
ード１５０の充電／放電を行なうことができる。
【０３８６】一方、スリープモードに入ると、スリープ
モード指示信号ＳＬＥＥＰがＨレベルとなり、ＭＩＳト
ランジスタＮＴＲ１６がオン状態となり、プリチャージ
ノード１５０が接地電圧レベルに固定される。一方、プ
リチャージ指示信号／φＰＲがＨレベルを維持し、ＭＩ
ＳトランジスタＰＱ１６がオフ状態となる。
【０３８７】このスリープモード時においては、入力信
号ＩＮ１−ＩＮ３はすべてＬレベルに設定され、ＭＩＳ
トランジスタＮＱ１５−ＮＱ１７はすべてオフ状態であ
る。したがって、低消費電流が要求されるスリープモー
ド時においては、ゲート絶縁膜の薄いＭＩＳトランジス
タＰＱ１６、およびＮＱ１５−ＮＱ１７はすべてオフ状
態であり、これらのＭＩＳトランジスタＰＱ１６、ＮＱ
１５−ＮＱ１７におけるゲートトンネル電流を抑制する
ことができる。
【０３８８】スリープモードが終了すると、スリープモ
ード指示信号ＳＬＥＥＰがＬレベルに復帰し、ＭＩＳト
ランジスタＮＴＲ１６がオフ状態となる。このスリープ
モード指示信号ＳＬＥＥＰがＬレベルになると、プリチ
ャージ指示信号／φＰＲがＬレベルとなり、ＭＩＳトラ
ンジスタＰＱ１６がオン状態となり、プリチャージノー
ド１５０を高速で電源電圧Ｖｃｃレベルにプリチャージ
する。このスリープモードからノーマルモード時のスタ
ンバイ状態への移行時においては、アクティブサイクル
開始までに所定の期間が仕様で定められており、十分な
時間が保証される。したがって、このスリープモードか
らスタンバイ状態移行時において、プリチャージ用のＭ
ＩＳトランジスタＰＱ１６を用いて確実に、プリチャー
ジノード１５０を所定電圧のレベルにプリチャージする
ことができる。
【０３８９】図７３は、図７１に示すプリチャージ指示
信号およびスリープモード指示信号の発生部の構成を概
略的に示す図である。図７３において、制御信号発生部
は、外部からの動作モード指示信号ＣＭＤを受けて、活
性化指示信号ＡＣＴおよびスリープモード指示信号ＳＬ
ＥＥＰを、指定された動作モードに従って選択的に活性
化するモード検出回路１７０と、モード検出回路１７０
からの活性化指示信号ＡＣＴを受ける２段の縦続接続さ
れるインバータ回路１７１および１７２と、インバータ
回路１７２の出力信号とスリープモード指示信号ＳＬＥ
ＥＰを受けて、プリチャージ指示信号／φＰＲを生成す
るＯＲ回路１７３を含む。
【０３９０】動作モード指示信号ＣＭＤが、アクティブ
状態を指定するときは、活性化指示信号ＡＣＴがＨレベ
ルとなる。応じて、プリチャージ指示信号／φＰＲが、
スリープモード指示信号ＳＬＥＥＰがＬレベルのときに
活性状態となる。したがってスリープモード指示信号Ｓ
ＬＥＥＰがＬレベルのときには、プリチャージ指示信号
／φＰＲが、活性化指示信号ＡＣＴに従って生成され
る。
【０３９１】一方、スリープモード指示信号ＳＬＥＥＰ
が活性状態のＨレベルとなると、ＯＲ回路１７３からの
プリチャージ指示信号／φＰＲはＨレベルに固定され
る。これにより、動作モードに応じて、プリチャージ指
示信号／φＰＲの活性化態様を切換えることができる。
なお、この変更例６において、プリチャージ指示信号／
φＰＲはワンショットパルスの形で発生されてもよい。
【０３９２】なお、図７１に示すこの発明の実施の形態
１２の変更例６の半導体装置の一般の形は、図７０に示
すものと実質的に同じとなる。
【０３９３】以上のように、この発明の実施の形態１２
に従えば、プリチャージ用のＭＩＳトランジスタに、ゲ
ートトンネル障壁の大きいＭＩＳトランジスタを用いる
場合には、ゲート絶縁膜の薄いＭＩＳトランジスタを用
いてプリチャージ動作を補償し、またゲート絶縁膜の薄
いＭＩＳトランジスタをプリチャージ用ＭＩＳトランジ
スタとして利用する場合には、消費電流を低減すること
が要求される動作モード時には、このプリチャージ用Ｍ
ＩＳトランジスタをオフ状態とするかまたは、ごく短時
間のみオン状態とする。これにより、低消費電流が要求
されるスタンバイ状態時におけるゲートトンネル電流を
動作速度に影響を及ぼすことなく抑制することができ
る。
【０３９４】［実施の形態１３］図７４（Ａ）は、この
発明の実施の形態１３に従う半導体装置の要部の構成を
概略的に示す図である。この図７４（Ａ）に示す半導体
装置は、ダイナミック型半導体記憶装置（ＤＲＡＭ）で
あり、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ２００を含む。このメモリセルアレイ２
００において行列状に配列されるメモリセルは、ダイナ
ミック型メモリセルであり、所定の周期で、記憶データ
をリフレッシュする必要がある。
【０３９５】この半導体装置は、さらに、メモリセルア
レイ２００の行を指定するロウアドレスを生成するため
のロウアドレス系回路２０３と、ロウアドレス系回路２
０３からのロウアドレスに従ってメモリセルアレイ２０
０のアドレス指定された行に対応するワード線を選択状
態へ駆動するためのワード線駆動回路および選択行に接
続されるメモリセルのデータの検知、増幅を行なうため
のセンス系回路を含む行系回路ブロック２０４と、列選
択およびデータの入出力を行なうためのその他の周辺回
路を含む列系回路ブロック２０５を含む。
【０３９６】ロウアドレス系回路２０３は、与えられた
ロウアドレスを受けて内部ロウアドレスを発生するロウ
アドレスバッファ、このロウアドレスバッファからのロ
ウアドレスをデコードするロウデコード回路およびこれ
らのロウアドレスバッファおよびロウデコード回路の動
作を制御するロウアドレス系制御回路を含む。
【０３９７】ワード線駆動回路およびセンス系回路を含
む行系回路ブロック２０４は、ワード線駆動回路および
センス系回路の動作を制御する行系制御回路を含む。行
系回路ブロック２０４は、また、メモリセルアレイ２０
０の各列に対応して配置され、各列を、所定の中間電圧
レベルにプリチャージするプリチャージ／イコライズ回
路を制御するための回路およびシェアードセンスアンプ
構成の場合のビット線分離ゲートの導通を制御するビッ
ト線分離ゲート制御回路等を含む。その他の周辺回路を
含む列系回路ブロック２０５は、列選択指示が与えられ
たときに動作する。
【０３９８】この半導体装置は、さらに、（セルフ）リ
フレッシュモード時にリフレッシュされる行を指定する
リフレッシュアドレスを生成するリフレッシュアドレス
カウンタ２０１と、セルフリフレッシュモード時に、リ
フレッシュ要求を所定の間隔で発生するリフレッシュタ
イマ２０２を含む。このリフレッシュアドレスカウンタ
２０１からのリフレッシュアドレスはロウアドレス系回
路２０３へ与えられ、またリフレッシュタイマ２０２か
らのリフレッシュ要求信号が、ロウアドレス系回路２０
３および行系回路ブロック２０４へ与えられ、それぞれ
のリフレッシュモード時における動作を制御する。
【０３９９】セルフリフレッシュモードは、実際にリフ
レッシュが行なわれるリフレッシュアクティブ期間およ
びリフレッシュ要求の発行を待つリフレッシュスタンバ
イ期間を含む。通常動作モード時においても、アクティ
ブサイクルおよびスタンバイサイクルが存在する。セル
フリフレッシュモードは、通常、低消費電力モードであ
り、このセルフリフレッシュモード時における消費電流
はできるだけ小さくするのが好ましい。このためリフレ
ッシュモード時に動作するリフレッシュアドレスカウン
タ２０１およびリフレッシュタイマ２０２は、ゲートト
ンネル障壁の大きなＩＴＲトランジスタで構成する。た
とえば、ゲート絶縁膜の厚い厚膜トランジスタを用い
て、これらのリフレッシュアドレスカウンタ２０１およ
びリフレッシュタイマ２０２を構成する。一方、ロウア
ドレス系回路２０３、行系回路ブロック２０４および列
系回路ブロック２０５は、通常動作モード時においても
動作をする必要があり、これらは高速動作性を要求され
るため、ゲート絶縁膜の薄いＭＩＳトランジスタで構成
する。
【０４００】これらのリフレッシュアドレスカウンタ２
０１およびリフレッシュタイマ２０２は、ゲートトンネ
ル障壁の大きなＩＴＲトランジスタで構成しても、セル
フリフレッシュモード時には高速動作性が要求されない
ため、特に問題は生じない。ロウアドレス系回路２０
３、行系回路ブロック２０４および列系回路ブロック２
０５は、セルフリフレッシュモード時のリフレッシュス
タンバイ状態時においては、先の実施の形態１および３
で示した構成に基づき、ゲートトンネル電流の抑制が図
られる。これらは、また、電源電圧供給が停止されても
よい。したがって、通常動作モード時の高速動作性を損
なうことなく、セルフリフレッシュモード時の消費電流
を低減することができる。
【０４０１】図７４（Ａ）において、その他の周辺回路
を含む列系回路ブロック２０５は、このセルフリフレッ
シュモード時においては、電源電圧供給が停止されるな
どのゲートトンネル電流抑制動作が実行される。行選択
に関連するロウアドレス系回路２０３および行系回路ブ
ロック２０４は、セルフリフレッシュモード時、リフレ
ッシュスタンバイ状態時およびリフレッシュアクティブ
状態に応じて、そのゲートトンネル電流抑制機構が選択
的に活性化される。
【０４０２】図７４（Ｂ）は、図７４（Ａ）に示すリフ
レッシュアドレスカウンタ２０１の一段の構成を示す図
である。リフレッシュアドレスビットの数に応じて必要
な数だけ、この図７４（Ｂ）に示す構成が設けられる。
図７４（Ｂ）において、リフレッシュアドレスカウンタ
２０１は、リフレッシュアドレスビット／Ｑｉ−１に応
答して選択的に活性化され、活性化時与えられた信号を
反転するクロックトインバータ２０１ａおよび２０１ｂ
と、クロックトインバータ２０１ｂの出力信号を反転し
てクロックトインバータ２０１ａの入力へ与えるインバ
ータ２０１ｃと、クロックトインバータ２０１ａの出力
をラッチするインバータラッチ２０１ｄと、クロックト
インバータ２０１ｂの出力信号をラッチするインバータ
ラッチ２０１ｅとを含む。クロックトインバータ２０１
ｂからリフレッシュアドレスビットＱｉが出力される。
これらのインバータが、全てＩＴＲトランジスタ、たと
えば厚膜トランジスタで構成される。次に、この図７４
（Ｂ）に示すリフレッシュアドレスカウンタの動作につ
いて、簡単に説明する。
【０４０３】ビット／Ｑｉ−１がＨレベルのとき、クロ
ックトインバータ２０１ａは出力ハイインピーダンス状
態であり、一方、クロックトインバータ２０１ｂが活性
化され、インバータラッチ２０１ｄにラッチされている
信号を反転して、ビットＱｉを生成する。インバータラ
ッチ２０１ｄには、ビットＱｉがラッチされているた
め、このビット／Ｑｉ−１がＨレベルとなると、ビット
Ｑｉが変化する。すなわち、下位のビットＱｉがＨレベ
ルからＬレベルに変化すると上位ビットＱｉの論理レベ
ルが変化する。ビット／Ｑ−ｉがＬレベルの間、クロッ
クトインバータ２０１ｂは出力ハイインピーダンス状態
であり、ビットＱｉは変化しない。この下位ビットのＨ
レベルからＬレベルへの変化時に、すなわち下位からの
キャリ発生時に上位ビットの論理レベルを変化させるこ
とにより、カウント回路を構成することができる。
【０４０４】リフレッシュタイマの回路構成としては、
キャパシタの充放電時間を利用する従来と同様の構成を
利用することができる。
【０４０５】［変更例１］図７５は、この発明の実施の
形態１３の変更例１の構成を概略的に示す図である。図
７５においては、ロウアドレス系回路２０３および行系
回路ブロック２０４に対し、それぞれ、リフレッシュモ
ード時に活性化されるロウアドレス系回路２０６および
行系回路ブロック２０７が対応して配置される。これら
の行系回路ブロック２０７およびロウアドレス系回路２
０６は、リフレッシュモード時に動作するだけであり、
たとえばゲート絶縁膜の厚い厚膜トランジスタであるＩ
ＴＲトランジスタを構成要素として含む。通常動作モー
ド時においては、ゲート絶縁膜の薄いＭＩＳトランジス
タを構成要素として含むロウアドレス系回路２０３およ
び行系回路ブロック２０４により、メモリセルアレイ２
００に対する行選択動作が実行される。一方、リフレッ
シュモード時（セルフリフレッシュモード時）において
は、ロウアドレス系回路２０６および行系回路ブロック
２０７により、メモリセルアレイ２００の行選択動作が
実行される。ロウアドレス系回路２０３および行系回路
ブロック２０４は、このリフレッシュモード時ゲートト
ンネル電流を抑制するように、その電源電圧等の制御が
行なわれる。その他の周辺回路を含む列系回路ブロック
２０５においても同様、ゲートトンネル電流低減機構が
活性化される。ロウアドレス系回路２０６のたとえばデ
コード回路は厚膜トランジスタであり、正確な動作のた
めに必要に応じて電源電圧を高くするなどの処置を行な
い、厚膜トランジスタのしきい値電圧の影響が十分に抑
制されるように制御する。
【０４０６】以上のように、通常動作モード時に動作す
る行選択系回路およびセルフリフレッシュモード時に動
作する行選択系回路を別々に設けることにより、通常動
作モード時における動作特性を損なうことなく、セルフ
リフレッシュモード時におけるゲートトンネル電流によ
る消費電流を低減することができる。
【０４０７】なお、この行系回路ブロック２０４および
２０７に含まれるセンス系回路は、メモリアレイ２００
において配置されるセンスアンプの動作を制御する回路
ブロックである。センスアンプは、通常動作モード用の
センスアンプ回路およびリフレッシュモード用のセンス
アンプ回路を別々に設ける必要はない。これは、センス
アンプ回路を構成する交差結合されるＭＩＳトランジス
タは、スタンバイ状態時においてすべてオフ状態となる
ためである。しかしながら、このセンスアンプ回路を活
性化するためのセンスアンプ活性化トランジスタは、通
常動作モード用とセルフリフレッシュモード用とを２つ
別々に設けてもよい。このリフレッシュモード用のセン
スアンプ活性化トランジスタのゲートトンネル障壁を大
きいＭＩＳトランジスタで構成し、電流駆動能力を小さ
くして、センスアンプ回路動作時における平均直流電流
を低減し、セルフリフレッシュモード時の直流消費電流
を低減する。
【０４０８】図７６は、図７５に示す構成に対する制御
部の構成を概略的に示す図である。図７６において、動
作モード指示信号ＣＭＤに従ってセルフリフレッシュモ
ードが指定されたことを検出するリフレッシュモード検
出回路２１０と、このリフレッシュモード検出回路２１
０からのリフレッシュモード指示信号ＳＲＦに従って行
系回路ブロック２０７および２０４の出力の一方を選択
するマルチプレクサ（ＭＵＸ）２１４と、リフレッシュ
モード指示信号ＳＲＦに従ってロウアドレス系回路２０
３および行系回路ブロック２０４の電源制御等を行なう
ゲートトンネル電流低減機構２１２が設けられる。この
リフレッシュモード検出回路２１０は、ゲートトンネル
障壁の大きなＭＩＳトランジスタを構成要素として含
む。
【０４０９】リフレッシュモードが指定され、リフレッ
シュモード指示信号ＳＲＦが活性化されると、ゲートト
ンネル電流低減機構２１２がロウアドレス系回路２０３
および行系回路ブロック２０４の電源制御等を行ないゲ
ートトンネル電流を低減させる。このゲートトンネル電
流低減機構２１２は、単に、ロウアドレス系回路２０３
および行系回路ブロック２０４への電源電圧供給を遮断
する構成であってもよい。
【０４１０】リフレッシュモード時にはマルチプレクサ
２１４が、ワード線駆動回路およびセンス系回路を含む
行系回路ブロック２０７の出力信号を選択してメモリセ
ルアレイ２００へ与える。このリフレッシュモード検出
回路２１０からのセルフリフレッシュモード指示信号Ｓ
ＲＦは、また、リフレッシュタイマ２０２および列系回
路ブロック２０５へ与えられる。列系回路ブロックに対
してもゲートトンネル電流低減機構が設けられており、
そのリフレッシュモード指示信号ＳＲＦに従って、この
列系回路ブロック２０５の電源またはバイアス制御によ
るトンネル電流低減が行なわれる。リフレッシュタイマ
２０２は、リフレッシュモード指示信号ＳＲＦが活性状
態の間、所定の時間間隔でリフレッシュ要求を発行す
る。
【０４１１】なお、このリフレッシュモード検出回路２
１０からのリフレッシュモード検出信号ＳＲＦに従って
ロウアドレス系回路２０６および行系回路ブロック２０
７が選択的に能動状態とされる構成が用いられてもよ
い。リフレッシュモード指示信号ＳＲＦが非活性状態の
通常動作モード時には、ロウアドレス系回路２０６およ
び行系回路ブロック２０７に対する電源電圧供給停止の
処置が行なわれてもよい。
【０４１２】［変更例２］図７７は、この発明の実施の
形態１３の変更例２の構成を概略的に示す図である。こ
の図７７に示す構成は、図７４に示す構成と以下の点が
異なっている。すなわち、ロウアドレス系回路２０３お
よび行系回路ブロック２０４に対し、プリチャージ指示
信号／φＰＷＲ１をゲートに受けるＭＩＳトランジスタ
ＰＴＲ２０が設けられ、また列系回路２０５に対し、プ
リチャージ指示信号／φＰＷＲ２に応答して選択的に導
通するＭＩＳトランジスタＰＴＲ２２が電源制御トラン
ジスタとして設けられる。
【０４１３】これらのＭＩＳトランジスタＰＴＲ２０お
よびＰＴＲ２２は、ゲートトンネル障壁の大きなＩＴＲ
トランジスタである。ロウアドレス系回路２０３および
ワード線駆動回路／センス系回路２０４は、その構成要
素は、できるだけゲート絶縁膜膜厚が薄くされたＭＩＳ
トランジスタである。またその他の周辺回路を含む列系
回路２０５は、ゲート絶縁膜の薄いＭＩＳトランジスタ
で構成される。他の構成は図７４に示す構成と同じであ
る。次に、この図７７に示す半導体装置の動作を図７８
に示す信号波形図を参照して説明する。
【０４１４】通常動作モード時（ノーマルモード）にお
いては、リフレッシュモード指示信号ＳＲＦはＬレベル
である。この状態においては、電源制御信号／φＰＷＲ
１および／φＰＷＲ２はともにＬレベルであり、電源ト
ランジスタＰＴＲ２０およびＰＴＲ２２はオン状態であ
る。したがって、ロウアドレス系回路２０３、行系回路
２０４および列系回路２０５は、与えられた信号に従っ
て高速で動作する。
【０４１５】リフレッシュモードが指定されると、リフ
レッシュモード指示信号ＳＲＦがＨレベルに立上がる。
応じて、電源制御信号／φＰＷＲ２がＨレベルとなり、
電源トランジスタＰＴＲ２２がオフ状態となる。これに
より、列系回路２０５への電源電圧供給が停止され、列
系回路（その他の周辺回路）２０５の消費電流を低減す
る。一方、このリフレッシュモード指示信号ＳＲＦがＨ
レベルのときには、リフレッシュタイマ２０２からのリ
フレッシュ要求に従って生成されるリフレッシュ活性化
信号ＲＦＡＣＴが活性化されるときに、電源制御信号／
φＰＷＲ１がＬレベルとなる。一方、このリフレッシュ
モードにおいてリフレッシュ活性化信号ＲＦＡＣＴがＬ
レベルの非活性状態にあり、リフレッシュモード時のス
タンバイ状態のときには、電源制御信号／φＰＷＲ１は
Ｈレベルとなる。したがって、リフレッシュモード時に
おいては、このリフレッシュ動作（行選択動作）が行な
われる期間電源トランジスタＰＴＲ２０がオン状態とな
る。スタンバイ状態時においてはこれらのロウアドレス
系回路２０３および行系回路（ワード線駆動回路／セン
ス系回路）２０４への電源電圧供給は停止される。した
がって、リフレッシュモード時における消費電流を低減
することができる。
【０４１６】なお、この図７７に示す構成においては、
電源トランジスタＰＴＲ２０およびＰＴＲ２２により、
電源電圧供給を制御している。しかしながら、この電源
電圧トランジスタＰＴＲ２０およびＰＴＲ２２に代え
て、先の実施の形態１または３などにおいて示したよう
に、ウェルバイアスを深くする、電源電圧の極性を切換
える、階層電源構成においては副電源線を切り離すなど
のゲートトンネル電流抑制機構が用いられ、この電源制
御信号／φＰＷＲ１および／φＰＷＲ２が非活性状態の
ときにゲートトンネル電流低減機構が活性化される構成
が用いられてもよい。
【０４１７】図７９は、この図７８に示す制御信号を発
生する部分の構成を示す図である。リフレッシュモード
指示信号ＳＲＦは、図７６に示す構成と同様、動作モー
ド指示信号ＣＭＤに従ってリフレッシュモードが指定さ
れたことを検出するモード検出回路２１０から生成され
る。このリフレッシュモード指示信号ＳＲＦをバッファ
回路２２０でバッファ処理して、電源制御信号／φＰＷ
Ｒ２が生成される。図７９において、バッファ回路２２
０は、一例として、２段の縦続接続されるインバータを
含む。
【０４１８】リフレッシュタイマ２０２は、リフレッシ
ュモード指示信号ＳＲＦがＨレベルの活性状態のとき
に、所定の周期でリフレッシュ要求信号ＲＥＦＱを発行
する。ワンショットパルス発生回路２２２がこのリフレ
ッシュ要求信号ＲＥＦＱに従って所定の時間幅を有する
ワンショットのパルスを生成する。このワンショットパ
ルス発生回路２２２からのワンショットパルスがリフレ
ッシュ活性化信号ＲＦＡＣＴとして、回路ブロック２０
３および２０４へ与えられ、このリフレッシュ活性化信
号ＲＦＡＣＴの活性化期間中、行選択およびメモリセル
データの検知、増幅および再書込が行なわれる。
【０４１９】この制御信号発生部は、さらに、リフレッ
シュモード指示信号ＳＲＦとリフレッシュ活性化信号Ｒ
ＦＡＣＴを受けるＮＡＮＤ回路２２４と、ＮＡＮＤ回路
２２４の出力信号とリフレッシュモード指示信号ＳＲＦ
を受けるＡＮＤ回路２２６を含む。ＡＮＤ回路２２６か
ら、電源制御信号／φＰＷＲ１が出力される。通常動作
モード時（ノーマルモード）においては、リフレッシュ
モード指示信号ＳＲＦはＬレベルであり、電源制御信号
／φＰＷＲ１はＬレベルを維持する。一方、リフレッシ
ュモード指示信号ＳＲＦがＨレベルとなると、ＡＮＤ回
路２２６がバッファ回路として動作し、またＮＡＮＤ回
路２２４がインバータ回路として動作する。したがっ
て、リフレッシュモード時においては、リフレッシュ活
性化信号ＲＦＡＣＴの反転信号として、電源制御信号／
φＰＷＲ１が生成される。
【０４２０】なお、このリフレッシュ活性化信号ＲＦＡ
ＣＴは、ワンショットパルス発生回路２２２ではなく、
リフレッシュ要求信号ＲＥＦＱに従ってセットされかつ
センスアンプ活性化信号が発生されてから所定時間経過
後にリセットされるセット／リセットフリップフロップ
から生成されてもよい。
【０４２１】なお、この制御信号発生回路の構成要素
は、すべて、ゲートトンネル障壁の大きなＭＩＳトラン
ジスタで構成される。セルフリフレッシュモード時にお
いては、高速動作性は要求されず、また、ノーマルモー
ド時においては、これらの電源制御信号／φＰＷＲ１お
よび／φＰＷＲ２はともにＬレベルに固定されるため、
ノーマルモード時においても高速動作性は何ら要求され
ないため、問題は生じない。
【０４２２】なお、制御信号／ＰＷＲ１および／ＰＷＲ
２は、ノーマルモード時にともにＬレベルであり、かつ
リフレッシュモード時に制御信号／ＰＷＲ１がリフレッ
シュアクティブ時に活性化されかつリフレッシュスタン
バイ時に非活性化され、また制御信号／ＰＷＲ２が非活
性化される状態が実現されれば、制御信号／ＰＷＲ１お
よびＰＷＲ２を生成するためにどのような構成が用いら
れてもよい。
【０４２３】［変更例３］図８０は、この発明の実施の
形態１３の変更例３の構成を概略的に示す図である。図
８０においては、この半導体装置２５０は、ＤＲＡＭ部
とロジック部を含む。この半導体装置は、同一半導体チ
ップ上に、ロジックとＤＲＡＭが混載されるシステムＬ
ＳＩである。このＤＲＡＭ部においては、メモリセルア
レイ２００、ロウアドレス系回路２０３、ワード線駆動
回路／センス系回路（行系回路）２０４、その他の周辺
回路（列系回路）２０５、リフレッシュアドレスカウン
タ２０１およびリフレッシュタイマ２０２の部分に分割
される。
【０４２４】このＤＲＡＭ部においては、リフレッシュ
アドレスカウンタ２０１およびリフレッシュタイマ２０
２を除いて回路構成要素としては、ロジック部に用いら
れるＭＩＳトランジスタと同一のゲート絶縁膜の薄いロ
ジックトランジスタ（ＭＩＳトランジスタ）が用いられ
る。リフレッシュアドレスカウンタ２０１およびリフレ
ッシュタイマ２０２は、ゲートトンネル障壁の大きなＭ
ＩＳトランジスタ（ＩＴＲトランジスタ）で構成する。
【０４２５】このシステムＬＳＩの動作モードとして
は、通常アクセスサイクルにおいて行なわれるアクティ
ブ／スタンバイサイクルおよびスリープモードと呼ばれ
る低消費電流スタンバイ状態とがある。このスリープモ
ードでは、ロジック部の動作が停止している。通常アク
セスサイクルにおいてはロジック部のロジック回路を含
めて、内部スタンバイサイクル時であっても数十ｍＡの
電流消費は許容される。
【０４２６】一方、スリープモード時においては、以下
の動作が要求される。ロジック部は、その電源を外部か
ら遮断してロジック部の低消費電力を実現する。ＤＲＡ
Ｍ部においては、メモリセルアレイ２００における記憶
データを最小限の電流で保持する。したがって、スリー
プモード時におけるセルフリフレッシュ動作を必要最小
限の電力を用いて行なうことになる。
【０４２７】そこで、ロウアドレス系回路２０３および
行系回路２０４に対し電源トランジスタＰＴＲ２０を設
け、またその他の周辺回路（列系回路）２０５に対して
も電源トランジスタＰＴＲ２２を設ける。これらの電源
トランジスタＰＴＲ２０およびＰＴＲ２２は、ＩＴＲト
ランジスタであり、メモリ電源電圧Ｖｃｄを受ける。ま
たロジック部には、ＩＴＲトランジスタで構成される電
源トランジスタＰＴＲ２４を電源トランジスタとして配
設する。この電源トランジスタＰＴＲ２４を電源制御信
号／φＰＷＲ２で制御する。
【０４２８】通常動作モード時においては、電源トラン
ジスタＰＴＲ２０、ＰＴＲ２２およびＰＴＲ２４はすべ
てオン状態である。ここで、電源制御信号／φＰＷＲ１
および／φＰＷＲ２の動作波形は、図７８に示すものと
同じである。一方、スリープモードに入り、ＤＲＡＭ部
がセルフリフレッシュモードに入ると、電源制御信号／
φＰＷＲ１に従ってリフレッシュが行なわれる期間のみ
ロウアドレス系回路２０３およびワード線駆動回路／セ
ンス系回路（行系回路）２０４へ電源電圧を供給するま
たは、トンネルリーク電流低減機構を非活性化する。ス
リープモード時のスタンバイ状態時においては、この電
源制御信号／φＰＷＲ１により、トンネル電流低減機構
を活性化する。その他の周辺回路を含む列系回路２０５
は、電源制御信号／φＰＷＲ２により電源トランジスタ
ＰＴＲ２２がオフ状態となり、その他の周辺回路（列系
回路）２０５への電源電圧供給を停止する。
【０４２９】ロジック部は、スリープモードに入ると、
電源制御信号／φＰＷＲ２に従って電源トランジスタＰ
ＴＲ２４がオフ状態となる。したがって、スリープモー
ド時におけるシステムＬＳＩの消費電力を低減すること
ができる。
【０４３０】なお、ロジック部に対しては電源トランジ
スタＰＴＲ２４はロジック電源電圧Ｖｃｌを受けてお
り、このロジック部へは、電源トランジスタＰＴＲ２４
を設ける代わりに、単に外部から、このロジック電源電
圧Ｖｃｌの供給を停止し、ロジック電源電圧Ｖｃｌが接
地電圧レベルに放電されてもよい。いずれにしても、こ
のロジック部およびＤＲＡＭ部において、電源制御信号
／φＰＷＲ１および／φＰＷＲ２の非活性化時には、ゲ
ートトンネル電流低減機構が活性化されればよい。
【０４３１】なお、この図８０に示すシステムＬＳＩの
構成においても、ＤＲＡＭ部の電源制御信号／φＰＷＲ
１および／φＰＷＲ２に応答する回路は、ゲートトンネ
ル電流低減機構であればよく、これまで述べた実施の形
態のいずれの構成が用いられてもよい。
【０４３２】図８１は、この図８０に示す電源制御信号
の発生部の構成を概略的に示す図である。図８１におい
て、電源制御信号発生部は、ロジック部に設けられ、た
とえばシステムコントローラから与えられる命令ＯＰＣ
をデコードし、スリープモードの設定および解除を検出
するスリープモード検出回路２６０と、スリープモード
検出回路２６０からのセルフリフレッシュエントリコマ
ンドＳＲＦｉｎおよびセルフリフレッシュモードイグジ
ットコマンドＳＲＦｏｕｔを受け、セルフリフレッシュ
モード指示信号ＳＲＦを生成するモード検出回路２６２
を含む。このモード検出回路２６２は、メモリ電源電圧
Ｖｃｄを受け、好ましくは、ＩＴＲトランジスタを構成
要素として含む。このセルフリフレッシュ指示信号ＳＲ
Ｆは図７９に示す回路へ与えられ、電源制御信号／φＰ
ＷＲ１および／φＰＷＲ２が生成される。
【０４３３】スリープモード検出回路２６０はロジック
部に設けられ、ロジック電源電圧Ｖｃｌを動作電源電圧
として受ける。このロジック部においてはスリープモー
ドに入ると、スリープモードイグジットコマンドＳＲＦ
ｉｎ発行後、所定時間が経過すると、ロジック電源電圧
Ｖｃｌの供給が遮断される。スリープモード解除時にお
いては、ロジック電源電圧Ｖｃｌが供給された後に、シ
ステムコントローラから命令ＯＰＣとして、スリープモ
ード解除命令が与えられる。したがって、スリープモー
ド時、ロジック部の電源電圧Ｖｃｌの供給を遮断して
も、正確にスリープモード検出回路２６０が動作して、
セルフリフレッシュエントリコマンドＳＲＦｉｎおよび
セルフリフレッシュイグジットコマンドＳＲＦｏｕｔを
生成してモード検出回路２６２へ与えることができる。
【０４３４】なお、このスリープモード検出回路２６０
は、メモリ電源電圧Ｖｃｄを受けるように構成されても
よい。この場合には、スリープモード検出回路２６０
は、常時システムコントローラから与えられる命令ＯＰ
Ｃをモニタすることになる。
【０４３５】なお、メモリ電源電圧Ｖｃｄは、また、リ
フレッシュアドレスカウンタ２０１およびリフレッシュ
タイマ２０２へ常時供給される。
【０４３６】［変更例４］図８２は、この発明の実施の
形態１３の変更例４の構成を概略的に示す図である。こ
の図８２においても、半導体装置２５０は、システムＬ
ＳＩであり、ＤＲＡＭ部とロジック部とが同一チップ上
に集積化される。このＤＲＡＭ部においては、ロウアド
レス系回路およびワード線駆動回路／センス系回路（行
系回路）２０４それぞれに対し電源制御信号／φＰＷＲ
１に応答して選択的に活性化されるゲートトンネル電流
低減機構２７０および２７２が設けられる。また、その
他の周辺回路（列系回路）２０５に対しても、電源制御
信号／φＰＷＲ２に応答して選択的に活性化されるゲー
トトンネル電流低減機構２７４が設けられる。これらの
ゲートトンネル電流低減機構２７０、２７２および２７
４は、電源供給停止の他に先の実施の形態において説明
したいずれの構成が用いられてもよい（ウェルバイアス
変更、階層電源構成、ソース電圧変更などの構成）。
【０４３７】一方、ロジック部に対しては、ロジック電
源電圧Ｖｃｌが供給される。このロジック部に対するロ
ジック電源電圧Ｖｃｌは、スリープモード時供給が停止
される。ＤＲＡＭ部に対してはメモリ電源電圧Ｖｃｄが
常時供給される。これらの電源制御信号／φＰＷＲ１お
よび／φＰＷＲ２は、図８１に示す制御信号発生部から
生成される。この図８２に示す構成を利用しても、ＤＲ
ＡＭ部に常時メモリ電源電圧Ｖｃｄが供給される場合に
おいても、低消費電力が要求されるスリープモード時に
おけるＤＲＡＭ部の消費電力およびロジック部の消費電
力をともに低減することができる。
【０４３８】以上のように、この発明の実施の形態１３
に従えば、リフレッシュ動作のみに関連する部分を、Ｉ
ＴＲトランジスタで構成し、他の回路部は、低消費電流
が要求されるスタンバイ状態時においては、ゲートトン
ネル電流低減機構を活性化しているため、高速動作性を
損なうことなく低消費電力が要求されるスタンバイ状態
時における消費電流を低減することができる。
【０４３９】［実施の形態１４］図８３は、この発明の
実施の形態１４に従う半導体装置の全体の構成を概略的
に示す図である。図８３において、半導体装置３００
は、複数の内部回路ＬＫ♯１−ＬＫ♯３と、この内部ノ
ードにそれぞれ対応して設けられる複数のスキャンレジ
スタ（フリップフロップ）Ｆ１−Ｆ７を含むスキャンパ
ス３０２と、これらの内部回路ＬＫ♯１−ＬＫ♯３およ
びスキャンパス３０２の電源の制御を行ないかつテスト
を制御するテスト／電源制御回路３０４を含む。
【０４４０】スキャンパス３０２は、スキャンデータ入
力端子３０９ａとスキャンデータ出力端子３０９ｂの間
にスキャンレジスタＦ１−Ｆ７が直列に接続される。テ
スト動作時には、テスト／電源制御回路３０４の制御の
下に、このスキャンパス３０２を介してスキャンデータ
ＳＣｉｎが順次転送されてラッチされる。この後、内部
回路ＬＫ♯１−ＬＫ♯３を動作させ、再びこの内部回路
の動作結果をスキャンレジスタＦ１−Ｆ７にラッチす
る。この後スキャンパス３０２を介してこのスキャンレ
ジスタＦ１−Ｆ７にラッチされたデータを順次スキャン
データＳＣｏｕｔとしてスキャンデータ出力端子３０９
ｂから出力する。
【０４４１】スキャンレジスタＦ１−Ｆ７は、通常動作
時においては、スルー回路として動作し、対応の内部ノ
ードの信号を、次段の内部回路に転送する。したがっ
て、通常動作時には、通常入力端子群３０６を介して信
号／データが入力されて、内部回路ＬＫ♯１−ＬＫ♯３
が所定の動作をそれぞれ実行する。このときには、スキ
ャンパス３０２は、各内部ノードの信号を、次段の内部
回路の対応のノードに転送する。したがって、内部回路
ＬＫ♯３からの処理結果が、通常信号出力端子群３０８
を介して出力される。
【０４４２】このようなスキャンパス３０２を半導体装
置３００内に設けることにより、半導体装置のテストの
容易化を図る。すなわち、スキャンパス３０２を設ける
ことにより、スキャンレジスタＦ１−Ｆ７で囲まれた内
部回路ＬＫ♯１−ＬＫ♯３を個々独立に試験をすること
ができる。試験動作時には、この半導体装置３００内の
内部回路ＬＫ♯１−ＬＫ♯３に対し、外部の端子群３０
６から直接またはこのスキャンパス３０２を介してアク
セスすることができ、半導体装置３００の内部ノードの
可制御性および可観測性を向上することができる。
【０４４３】たとえば、内部回路ＬＫ♯２のテスト時に
おいては、この内部回路ＬＫ♯２の入力ノードに設けら
れたスキャンレジスタＦ１−Ｆ３に、スキャンデータ入
力端子３０９ａを介してテストパターンをセットする。
内部回路ＬＫ♯２を動作させ、その動作結果を、内部回
路ＬＫ♯２の出力ノードに設けられたスキャンレジスタ
Ｆ７およびＦ６に取込む。次いでこのスキャンパス３０
２を介してスキャンデータ出力端子３０９ｂを介してス
キャンアウトデータＳＣｏｕｔとして取出す。このスキ
ャンアウトデータＳＣｏｕｔを観測することにより、内
部回路ＬＫ♯２の動作状況を観測することができる。
【０４４４】このスキャンパス３０２における信号のシ
フトおよびラッチ動作は、テスト／電源制御回路３０４
により行なわれる。このテスト／電源制御回路３０４
は、また、これらの内部回路ＬＫ♯１−ＬＫ♯３および
スキャンパス３０２に対する電源の制御を行なう。内部
回路ＬＫ♯１−ＬＫ♯３には電源電圧ＶＣＬが与えら
れ、スキャンパス３０２のスキャンレジスタＦ１−Ｆ７
には、電源電圧ＶＣＳが供給される。スリープモード時
などのスタンバイ状態時においては、内部回路ＬＫ♯１
−ＬＫ♯３の電源電圧ＶＣＬの供給を停止する。スキャ
ンパス３０２のスキャンレジスタＦ１−Ｆ７には、この
電源供給停止前の内部回路ＬＫ♯１およびＬＫ♯２の出
力ノードをラッチさせる。スキャンパス３０２のスキャ
ンレジスタＦ１−Ｆ７には、テスト動作および通常動作
の切換えを行なうための、転送ゲート（論理ゲート）が
設けられており、この論理ゲートを利用して、信号の転
送／ラッチを行なう。これにより、スリープモードなど
のスタンバイ状態時における半導体装置３００の消費電
流を低減する。
【０４４５】図８４は、図８３に示すテスト／電源制御
回路３０４の構成を概略的に示す図である。図８４にお
いて、テスト／電源制御回路３０４は、動作モード指示
ＯＰＣに従ってスキャンパス３０２のシフト動作を制御
するシフトクロック信号ＳＦＴおよび動作モード指示信
号ＭＯＤＥとを生成するテスト制御回路３１２と、動作
モード指示ＯＰＣに応答して、スタンバイモードが指定
されたことを検出するモード検出回路３１３と、モード
検出回路３１３からのスタンバイ指示信号φＳＴに応答
して非導通状態となり、主電源線３１１と内部回路電源
線３１５とを分離する電源トランジスタ３１４を含む。
テスト制御回路３１２およびモード検出回路３１３へ
は、それぞれ電源ノード３１０ａおよび３１０ｂを介し
て外部からの電源電圧ＶＥＸが与えられる。この主電源
線３１１は、スキャンパス電源線３１６に結合され、ス
キャンパス３０２へは、常にスキャンパス電源電圧ＶＣ
Ｓが外部電源電圧ＶＥＸに従って供給される。
【０４４６】このテスト制御回路３１２およびモード検
出回路３１３および電源トランジスタ３１４は、ゲート
トンネル障壁の大きなＭＩＳトランジスタで構成され
る。スキャンパスを利用するテスト時においては、その
スキャンパス３０２を介しての信号の転送には高速動作
性はさほど要求されないため、これらのテスト制御回路
３１２に対しては、ゲートトンネル障壁の大きなＭＩＳ
トランジスタを用いても、特に問題は生じない。
【０４４７】図８５は、図８３に示すスキャンパス３０
２に含まれるスキャンレジスタＦ１−Ｆ７の構成を概略
的に示す図である。スキャンレジスタＦ１−Ｆ７は、同
一構成を有し、図８５においては、１つのスキャンレジ
スタＦ♯を代表的に示す。
【０４４８】図８５において、スキャンレジスタＦ♯
は、シフトモード指示信号ＳＦＭＤに従ってシフトイン
信号ＳＩおよび内部信号ＤＩの一方を選択するマルチプ
レクサ（ＭＵＸ）３２０と、シフトクロック信号ＳＦＴ
に従ってマルチプレクサ３２０から与えられる信号を取
込みかつ転送するフリップフロップ（シフトレジスタ）
３２１と、このフリップフロップ３２１の出力信号を更
新指示信号ＵＰＤＡＴＥに従って取込むスルーラッチ３
２２と、モード指示信号ＭＯＤＥに従って内部信号ＤＩ
およびスルーラッチ３２２の出力信号の一方を選択して
出力するマルチプレクサ（ＭＵＸ）３２３を含む。
【０４４９】シフトモード指示信号ＳＦＭＤ、モード指
示信号ＭＯＤＥ、シフトクロック信号ＳＦＴおよび更新
指示信号ＵＰＤＡＴＥは、図８４に示すテスト制御回路
３１２から発生される。
【０４５０】シフトモード指示信号ＳＦＭＤは、スキャ
ンテストモード時において、内部からの信号ＤＩおよび
スキャンパスにおける前段のスキャンレジスタからシフ
トアウトされた信号（スキャンイン信号）ＳＩのいずれ
を選択するかを示す。フリップフロップ３２１は、スキ
ャンパス３０２においてシフトレジスタを構成し、シフ
トクロック信号ＳＦＴに従ってマルチプレクサ３２０か
ら与えられた信号をシフトする。このフリップフロップ
３２１から、スキャンパス３０２における次段のスキャ
ンレジスタに対するシフトアウト信号ＳＯが生成され
る。
【０４５１】スルーラッチ３２２は、更新指示信号ＵＰ
ＤＡＴＥが活性状態となると、フリップフロップ３２１
の出力信号を通過させるスルー状態となる。更新指示信
号ＵＰＤＡＴＥが非活性状態の場合には、スルーラッチ
３２２は、ラッチ状態となり、フリップフロップ３２１
の出力信号の通過は禁止させず、単にフリップフロップ
３２１の出力信号ＳＯをラッチする。
【０４５２】マルチプレクサ３２３は、モード指示信号
ＭＯＤＥが通常動作モードを指定するときには、内部信
号ＤＩを選択し、テスト動作モード時においては、スル
ーラッチ３２２からの信号を選択する。
【０４５３】このスキャンレジスタＦ♯を利用して、ス
タンバイ状態移行時において、マルチプレクサ３２０お
よびフリップフロップ３２１を動作させ、内部信号ＤＩ
をフリップフロップ３２１にラッチする。このスタンバ
イ状態時において内部回路ＬＫ♯１−ＬＫ♯３に対する
電源供給を停止してもこのスタンバイ状態時において
は、フリップフロップ３２１に、この半導体装置３００
の内部ノードの信号が保持されている。
【０４５４】スタンバイ状態完了後、フリップフロップ
３２１に保持された信号を、スルーラッチ３２２をスル
ー状態に設定しかつマルチプレクサ３２３にスルーラッ
チ３２２の信号を選択させることにより内部回路へ与え
る。これにより、内部回路ＬＫ♯１−ＬＫ♯３を元の状
態に高速で復帰させることができる。なお、図８３に示
すスキャンパスの構成においては、内部回路ＬＫ♯１の
入力ノードには、フリップフロップは設けられていな
い。しかしながら、内部回路ＬＫ♯１の入力ノードは、
通常信号入力端子群３０６に結合されており、即座に、
スタンバイ状態完了後、通常入力端子群３０６を、元の
状態に復帰させることにより（これは外部装置により行
なわれる）、内部回路ＬＫ♯１の状態を、元の状態に復
帰させることができる。
【０４５５】次に、図８３から図８５に示す回路の動作
を、図８６に示すタイミングチャート図を参照して説明
する。
【０４５６】動作モード指示ＯＰＣがスタンバイ状態を
指定すると、テスト制御回路３１２は、まずシフトクロ
ック信号ＳＦＴを活性化する。シフトモード指示信号Ｓ
ＦＭＤは、通常動作モード時には、たとえばＬレベルに
設定されており、マルチプレクサ（ＭＵＸ）３２０は、
前段の内部回路から与えられる内部信号ＤＩを選択して
いる。したがって、フリップフロップ３２１が、このシ
フトクロック信号ＳＦＴに従ってマルチプレクサ３２０
を介して与えられた内部信号を取込む。このシフトクロ
ック信号ＳＦＴが非活性化され、フリップフロップ３２
１において内部信号ＤＩがラッチされると、モード検出
回路３１３が、スタンバイ指示信号φＳＴをＨレベルに
駆動し、電源トランジスタ３１４をオフ状態に設定す
る。これにより、スタンバイエントリモードが完了し、
内部回路ＬＫ♯１−ＬＫ♯３の電源供給が停止され、こ
れらの内部回路ＬＫ♯１−ＬＫ♯３でのゲートトンネル
電流によるリーク電流を低減する。
【０４５７】スタンバイ状態が完了すると、通常動作モ
ード（ノーマルモード）が始まるとき、動作モード指示
ＯＰＣがたとえばＬレベルに立下がる。この動作モード
指示のスタンバイ完了指示（立下がり）に応答して、モ
ード検出回路３１３からのスタンバイ指示信号φＳＴが
Ｌレベルとなり、内部回路電源線３１５が、主電源線３
１１に結合され、内部回路ＬＫ♯１−ＬＫ♯３に電源電
圧ＶＣＬが供給される。次いで、テスト制御回路３１２
が、この動作モード指示ＯＰＣのスタンバイ完了指示
（立下がり）に応答して、内部回路ＬＫ♯１−ＬＫ♯３
への電源電圧供給完了後、モード指示信号ＭＯＤＥをた
とえばＨレベルに設定し、マルチプレクサ３２３に、ス
ルーラッチ３２２の出力信号を選択させる。このとき、
また、テスト制御回路３１２からの更新指示信号ＵＰＤ
ＡＴＥがＨレベルとなり、スルーラッチ３２２がスルー
状態となり、フリップフロップ３２１にラッチされてい
た内部信号がマルチプレクサ３２３へ与えられる。した
がって、次段の内部回路へは、このスタンバイ移行時に
与えられていた信号が再び与えられる。これにより、ス
タンバイイグジットモードが完了し、この半導体装置が
次の通常動作モード時の所定の動作を実行する状態に復
帰する。
【０４５８】なお、図８４においては、テスト制御回路
３１２とモード検出回路３１３の間の信号の応答関係を
示していない。これは、個々に、遅延時間を考慮して、
これらの制御信号が発生されてもよく、また、各制御信
号の応答関係により、所定の動作シーケンスで制御信号
が発生するように構成されてもよい。なお、スルーラッ
チ３２２は、後に説明するＪＴＡＧ（ジョイント・テス
ト・アクション・グループ）において標準化されたバウ
ンダリスキャンでのモードを考慮しており、このスルー
ラッチ３２２は特に設けられなくてもよい。
【０４５９】図８７は、図８４に示すテスト制御回路３
１２およびモード検出回路３１３の構成の一例を示す図
である。この図８７においては、テスト制御回路３１２
およびモード検出回路３１３の動作が互いに応答関係を
有している場合を示す。これらは、個々に遅延時間を調
整して、図８６に示す動作シーケンスが実行されるよう
に構成されてもよい。
【０４６０】図８７において、テスト制御回路３１２
は、テストモードコマンドＴＭをデコードし、指定され
た動作モードを示す信号を発生するテストデコーダ３１
２ａと、このテストデコーダ３１２ａからのテスト動作
モード指示信号に従って指定された動作に必要な制御信
号を発生するテスト制御信号発生回路３１２ｂを含む。
図８７においては、本実施の形態１４において必要なシ
フトクロック信号ＳＨＩＦＴ、モード指示信号ＭＯＤＥ
Ｔ、および更新指示信号ＵＰＤＡＴＥＴを代表的に示
す。
【０４６１】テスト制御回路３１２は、さらに、動作モ
ード指示ＯＰＣのスタンバイ状態指示（立上がり）に応
答してワンショットのパルス信号を発生するワンショッ
トパルス発生回路３１２ｃと、モード検出回路３１３か
らのスタンバイモード指示信号φＳＴの立下がりに応答
してワンショットのパルス信号をそれぞれ発生するワン
ショットパルス発生回路３１２ｅおよび３１２ｆと、ワ
ンショットパルス発生回路３１２ｃからのパルス信号と
テスト制御信号発生回路３１２ｂからのシフトクロック
信号ＳＨＩＦＴを受けてシフトクロック信号ＳＦＴを生
成するＯＲ回路３１２ｄと、ワンショットパルス発生回
路３１２ｅからのパルス信号とテスト制御信号発生回路
３１２ｂからのモード指示信号ＭＯＤＥＴとを受けてモ
ード指示信号ＭＯＤＥを生成するＯＲ回路３１２ｇと、
ワンショットパルス発生回路３１２ｆからのパルス信号
とテスト制御信号発生回路３１２ｂからの更新指示信号
ＵＰＤＡＴＥＴを受けて更新指示信号ＵＰＤＡＴＥを生
成するＯＲ回路３１２ｈを含む。
【０４６２】モード検出回路３１３は、動作モード指示
コマンドＯＰＣのスタンバイ完了指示（立下がり）に応
答してリセットされかつＯＲ回路３１２ｄからのパルス
信号の立下がりに応答してリセットされて、スタンバイ
モード指示信号φＳＴを発生するセット／リセットフリ
ップフロップ３１３ａを含む。このモード検出回路３１
３は、シフトクロック信号ＳＦＴによりフリップフロッ
プ３２１に信号がラッチされた後、電源トランジスタ３
１４をオフ状態に設定する。
【０４６３】スキャンテスト時においては、テストデコ
ーダ３１２ａがテストモードコマンドＴＭに従ってテス
ト動作モード指示信号を生成し、このテスト動作モード
指示信号に従って、各信号ＳＦＴ、ＭＯＤＥおよびＵＰ
ＤＡＴＥが生成される。一方、通常動作モード時におけ
るスタンバイ状態時においては、ワンショットパルス発
生回路３１２ｃ、３１２ｄおよび３１２ｆからのパルス
信号に従ってこれらのシフトクロック信号ＳＦＴ、モー
ド指示信号ＭＯＤＥおよび更新指示信号ＵＰＤＡＴＥが
生成される。したがって、このテスト用の制御回路の構
成を何ら変更することなく、容易に、このスキャンパス
に含めるスキャンレジスタを、データ退避用のレジスタ
回路として利用することができる。
【０４６４】なお、この図８７に示す構成において、ワ
ンショットパルス発生回路３１２ｆに、スタンバイモー
ド指示信号φＳＴに代えて、破線で示すように動作モー
ド指示コマンドＯＰＣが与えられてもよい。スキャンレ
ジスタ回路において、更新指示信号ＵＰＤＡＴＥに従っ
て、内部回路に対する電源電圧ＶＣＬが安定状態に復帰
する前にそのスルー動作およびラッチ動作を実行して
も、このスキャンレジスタには電源電圧が与えられてお
り、何ら問題は生じない。モード指示信号ＭＯＤＥが、
内部回路に対する電源供給が安定化された後にスルーラ
ッチ３２２の出力信号を選択する状態に設定される。こ
のモード指示信号ＭＯＤＥが所定期間スルーラッチ３２
２の出力信号を選択した後、内部回路は、それぞれ回路
動作を行ない（ロジック回路の場合）、内部状態が、元
のスタンバイ状態移行前の状態に復帰する。この状態に
おいて、マルチプレクサ３２３は、再び前段の内部回路
の対応の内部ノードの出力信号を選択する。この場合、
内部回路がクロック信号に同期して動作しており、その
入出力ノードに転送ゲートが設けられている場合、この
内部回路のクロック同期用の転送ゲートが、スルー状態
となるように、クロック信号の論理レベルを、このスタ
ンバイイグジットモード時に設定しておけばよい。
【０４６５】［変更例１］図８８は、この発明の実施の
形態１４の変更例１の構成を概略的に示す図である。図
８８においては、半導体装置３００の内部回路ＬＫ♯１
−ＬＫ♯３に対応してゲートトンネル電流低減機構３３
２が設けられる。このゲートトンネル電流低減機構３３
２は、内部回路ＬＫ♯１−ＬＫ♯３に含まれるＭＩＳト
ランジスタのソース電圧の変更および／またはウェルバ
イアスを深くする、および電源電圧供給停止のいずれか
の構成を備える。このゲートトンネル電流低減機構３３
２に対し、テスト／電流制御機構３３０が設けられる。
テスト／電流制御機構３３０は、動作モード指示ＯＰＣ
に従って、スタンバイ状態時においてはゲートトンネル
電流低減機構３３２を活性化し、内部回路ＬＫ♯１−Ｌ
Ｋ♯３におけるゲートトンネル電流を低減する。テスト
時および通常動作モード時においては、内部回路ＬＫ♯
１−ＬＫ♯３が動作するときには、このゲートトンネル
電流低減機構３３２は非活性化される。他の構成は、図
８３に示す構成と同じであり、テスト時にはスキャンパ
ス３０２を介してテスト信号のスキャンが行なわれる。
【０４６６】なお、内部回路ＬＫ♯１−ＬＫ♯３のゲー
トトンネル電流をスタンバイ時低減するために、内部回
路ＬＫ♯１−ＬＫ♯３とスキャンパス３０２とに別々の
電源電圧を外部から供給し、この内部回路ＬＫ♯１−Ｌ
Ｋ♯３へは外部からの電源電圧ＶＣＬの供給を停止する
ように構成されてもよい。
【０４６７】［変更例２］図８９は、この発明の実施の
形態１４の変更例２の構成を示す図である。図８９にお
いては、内部回路ＬＫ♯とスキャンパス３０２に含まれ
るスキャンレジスタＦ♯とを代表的に示す。内部回路Ｌ
Ｋ♯において、論理回路ＬＧが、ＣＭＯＳインバータを
含む。このＣＭＯＳインバータは、低しきい値電圧（Ｌ
−Ｖｔｈ）のＭＩＳトランジスタＰＱＲａおよびＮＱＲ
ａで構成される。
【０４６８】一方、スキャンレジスタＦ♯の単位回路Ｕ
Ｇが、ＣＭＯＳインバータを含む。この単位回路ＵＧ
は、図８５に示すスキャンレジスタのフリップフロップ
３１２およびスルーラッチ３２２の構成要素である。マ
ルチプレクサ３２０および３２３が、たとえばトライス
テートインバータバッファで構成される場合、同様、こ
の単位回路ＵＧが、マルチプレクサ３２０および３２３
に用いられてもよい。この単位回路ＵＧにおけるＣＭＯ
Ｓインバータは、高しきい値電圧（Ｈ−Ｖｔｈ）のＭＩ
ＳトランジスタＰＱＲｂおよびＮＱＲｂを含む。スキャ
ンレジスタＦ♯の構成要素のＭＩＳトランジスタに、し
きい値電圧の高いＭＩＳトランジスタを用いることによ
り、スタンバイ状態時におけるオフリーク電流Ｉｏｆｆ
を低減することができ、スタンバイ状態時の半導体装置
３００の消費電流をさらに低減することができる。
【０４６９】［変更例３］図９０は、この発明の実施の
形態１４の変更例３の構成を示す図である。図９０にお
いては、内部回路ＬＫ♯においては、その論理回路ＬＧ
の構成要素のＭＩＳトランジスタＰＱＲａおよびＮＱＲ
ａは、しきい値電圧の絶対値が小さくかつゲート絶縁膜
の薄いＬ−Ｖｔｈ薄膜トランジスタである。一方、スキ
ャンレジスタＦ♯において単位回路ＵＧの構成要素のＭ
ＩＳトランジスタＰＱＲｃおよびＮＱＲｃは、高いゲー
トトンネル障壁を有するＩＴＲトランジスタである。し
たがって、スタンバイ状態時において、スキャンパス３
０２におけるスキャンレジスタＦ♯においては、内部信
号を保持しつつ、ゲートトンネル電流が抑制され、スタ
ンバイ状態時の半導体装置３００の消費電流を低減する
ことができる。
【０４７０】なお、この図９０に示す構成において、Ｉ
ＴＲトランジスタＰＱＲｃおよびＮＱＲｃにおいては、
スタンバイ状態時ウェルバイアスが深くされてもよい。
【０４７１】［変更例４］図９１は、この発明の実施の
形態１４の変更例４の構成を概略的に示す図である。こ
の図９１において、半導体装置３４０は、外部入出力端
子それぞれに対応して設けられるバウンダリスキャンレ
ジスタＢＳＲと、このバウンダリスキャンレジスタＢＳ
Ｒの信号／データの転送を制御するテストコントローラ
３５０と、バウンダリスキャンレジスタＢＳＲを介して
外部入出力端子に結合される内部回路３６０を含む。こ
の内部回路３６０は、その内部ノードはそれぞれ観測可
能なようにスキャンパスを含んでもよい。
【０４７２】テストコントローラ３５０は、外部からの
入力テストデータ、テストモードセレクトコマンドＴＭ
Ｓ、テストクロック信号ＴＣＫおよびテストリセット信
号ＴＲＳＴを受けて、バウンダリスキャンレジスタＢＳ
Ｒ、テスト入力データＴＤＩを順次シフト動作により設
定する。このテストコントローラ３５０は、また、バウ
ンダリスキャンレジスタＢＳＲにより構成されるスキャ
ンパスＳＣＰを介してデータをこれらのバウンダリスキ
ャンレジスタにラッチさせた後、シフト動作により出力
テストデータＴＤＯを出力する。このテストコントロー
ラ３５０は、また、内部回路３６０のスタンバイ状態時
における電源電流を低減するように内部回路３６０に設
けられたゲートトンネル電流低減機構を制御し、また、
内部回路３６０の内部ノードを、対応のバウンダリスキ
ャンレジスタＢＳＲに格納する。
【０４７３】図９２は、図９１に示すテストコントロー
ラ３５０の構成を概略的に示す図である。図９２におい
て、内部回路３６０は、所定の論理処理を行なう内部論
理回路３６０ａと、この内部論理回路３６０ａに結合さ
れるゲートトンネル電流低減機構３６０ｂを含む。この
内部論理回路３６０ａは、ＭＩＳトランジスタで構成さ
れており、ゲートトンネル電流低減機構３６０ｂは、こ
の内部論理回路３６０ａのスタンバイ状態時におけるゲ
ートトンネル電流を低減する。また、内部論理回路３６
０ａは、バウンダリスキャンレジスタＢＳＲを含むスキ
ャンパスＳＣＰと一方方向に信号／データの授受を行な
う。スキャンパスＳＣＰは、内部回路の内部ノードを観
測可能とするためのスキャンパスを含んでもよい。
【０４７４】テストコントローラ３５０は、テストモー
ド時に印加されるテストクロック信号ＴＣＫとテストモ
ードを選択しかつ指定するテストモードセレクト信号Ｔ
ＭＳとテストモードをリセットするためのテストリセッ
ト信号ＴＲＳＴとを受けて、バウンダリスキャンテスト
のための内部クロック信号とを生成するＴＡＰ（テスト
アクセスポート）コントローラ３５０ａと、テストデー
タ入力端子を介してシリアルに１ビット単位で印加され
るテストデータＴＤＩを受ける命令レジスタ３５０ｂ
と、命令レジスタ３５０ｂに格納された命令をデコード
して、テストに必要な制御信号を生成する命令デコーダ
３５０ｃと、命令デコーダ３５０ｃからのデコード信号
に従って、テストに必要な制御信号を生成する制御回路
３５０ｄを含む。この制御回路３５０ｄは、スキャンパ
スＳＣＰにおけるバウンダリスキャンレジスタの信号／
データの転送／ラッチを制御し、かつスタンバイ状態時
におけるゲートトンネル電流低減機構３６０ｂの活性化
を実行する。
【０４７５】この図９２に示すテストコントローラは、
ＪＴＡＧテスト対応のコントローラであり、通常、テス
トデータＴＤＩをバイパスするためのバイパスレジスタ
と、ユーザがその用途を規定するユーザ定義レジスタ群
とを含んでいるが、これらは図９２には示していない。
【０４７６】このテストコントローラ３５０は、さら
に、命令デコーダ３５０ｃの出力信号に従って、スキャ
ンパスＳＣＰの出力信号／データおよび図示しないバイ
パスレジスタの出力信号の一方を選択するマルチプレク
サ（ＭＵＸ）３５０ｅと、ＴＡＰコントローラ３５０ａ
の出力信号に従ってマルチプレクサ３５０ｅおよび命令
レジスタ４１の出力信号／データの一方を選択するマル
チプレクサ（ＭＵＸ）３５０ｆと、マルチプレクサ３５
０ｆの出力信号／データをバッファ処理してテストデー
タ端子に出力するドライバ／バッファ３５０ｇを含む。
通常動作モード時において、このテストデータ出力端子
ＴＤＯは、ハイインピーダンス状態に設定される。
【０４７７】この図９２に示すテストコントローラは、
ＩＥＥＥ規格において標準化されているが、本実施の形
態１４においては、この命令デコーダ３５０ｃおよび／
または制御回路３５０に、さらに動作モード指示ＯＰＣ
を与え、この半導体装置のスタンバイ状態時におけるス
キャンパスＳＣＰにおけるデータのラッチおよびゲート
トンネル電流低減機構３６０ｂの活性化を制御するため
の信号を生成する機能を含ませる。この制御回路３５０
ｄの構成としては、図８７に示す構成を利用することが
できる。命令デコーダ３５０ｃが、このスタンバイ状態
移行時に、スキャンパスＳＣＰに、対応の内部ノードの
信号／データをラッチさせ、スタンバイ状態完了時、こ
のラッチした信号を対応の次段の内部ノードに出力させ
る。ＩＥＥＥ規格においては、命令「Capture-DR」によ
り、バウンダリスキャンレジスタにデータ／信号を取込
ませることができ、また「Update-DR」により、バウン
ダリスキャンレジスタに格納された信号／データを次段
の内部ノードへ印加することができる。動作モード指示
ＯＰＣに従って、これらの命令が与えられたのと同じ状
態を命令でコーダ内に生成する。この命令デコーダ３５
０ｃからのデコード結果を示すに従って制御回路３５０
ｄが、データの転送／ラッチ／更新に必要な制御信号を
生成する。この命令デコーダ３５０ｃおよび／または制
御回路３５０ｄへ、また、動作モード指示ＯＰＣを与
え、スタンバイ状態時ゲートトンネル電流低減機構３６
０ｂを活性状態とし、内部論理回路３６０ａのゲートト
ンネル電流を低減する。スキャンパスＳＣＰの動作は、
先の図８３において説明したものと同じである。このス
キャンパスＳＣＰは、外部入出力端子に対応して設けら
れるバウンダリスキャンレジスタのみならず、内部回路
内の内部ノードを外部で観測可能とするためのスキャン
パスレジスタを含んでもよい。
【０４７８】また、このスキャンパスＳＣＰに含まれる
ＭＩＳトランジスタを、ゲートトンネル電流が小さくな
るように、高いゲートトンネル障壁を有するＭＩＳトラ
ンジスタで構成し、内部論理回路３６０ａは、薄膜トラ
ンジスタで構成する。このような、バウンダリスキャン
テストを行なうことのできる半導体装置においても、ス
タンバイ状態時ゲートトンネル電流によるリーク電流を
低減して、その消費電流を低減することができる。
【０４７９】この図９２に示す構成においては、先の実
施の形態１４の前述の構成をすべて適用することができ
る。
【０４８０】なお、スタンバイ状態においては、論理回
路が長時間動作を停止するスリープ状態、ＤＲＡＭなど
におけるセルフリフレッシュモードが行なわれるセルフ
リフレッシュモード、および外部からのリフレッシュ指
示に従ってリフレッシュ動作が複数回繰返す実行される
オートリフレッシュモードなどにおけるスタンバイ状態
を示し、また、通常動作時におけるアクティブサイクル
およびスタンバイサイクルが繰返されるときのスタンバ
イサイクルをも示す。
【０４８１】［実施の形態１５］図９３は、この発明の
実施の形態１５に従う半導体装置の全体の構成を概略的
に示す図である。図９３においては、半導体装置とし
て、ダイナミック・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）が一例として示される。図９３において、このＤ
ＲＡＭは、メモリセルが行列状に配列されるメモリセル
アレイ４００を含む。このメモリセルアレイ４００は、
複数の行ブロックＲＢ♯１−ＲＢ♯ｍと、複数の列ブロ
ックＣＢ♯１−ＣＢ♯ｎに分割される。
【０４８２】ＤＲＡＭは、さらに、外部からのロウアド
レス信号を受けて内部ロウアドレス信号を生成するロウ
アドレス入力回路４０２と、ロウアドレス入力回路４０
２からのロウアドレス信号（ブロックアドレス信号を含
む）を受けてデコード動作を行なうロウデコーダ４０４
と、ロウデコーダ４０４のデコード信号に従って選択行
ブロックの選択行を選択状態へ駆動するワード線駆動回
路および選択行のメモリセルのデータの検知増幅を行な
うセンスアンプを動作するセンス系制御回路両者を含む
ワード線駆動・センス系回路４０６と、外部からのコラ
ムアドレス信号を受けて内部コラムアドレス信号（ブロ
ック選択信号を含む）を生成するコラムアドレス入力回
路４０８と、コラムアドレス入力回路４０８からの内部
コラムアドレス信号に従ってデコード動作を行ない選択
列を指定する列選択信号を生成するコラムデコーダ４１
０と、コラムアドレス入力回路４０８からのブロック選
択アドレスに従ってコラムデコーダ４１０のうちの選択
コラムデコード回路を内部データ線に結合してデータの
入出力を行なうデータＩＯ制御回路４１２と、内部電圧
発生回路および、行ブロックＲＢ♯１−ＲＢ♯ｍに共通
なロウ系制御信号および列ブロックＣＢ♯１−ＤＢ♯ｎ
に共通な列系制御信号を生成する中央制御回路とを含む
その他の周辺回路４１６を含む。
【０４８３】ロウデコーダ４０４は、行ブロックＲＢ♯
１−ＲＢ♯ｍそれぞれに対応して設けられるブロックロ
ウデコーダを含み、選択行に対応して設けられたブロッ
クロウデコーダのみが動作する。非選択状態のブロック
ロウデコーダは、スタンバイ状態を維持する。同様、コ
ラムデコーダ４１０も、選択列ブロックに対応して設け
られるブロックコラムデコーダがデコード動作を行な
い、またデータＩＯ制御回路４１２も、選択列に対応し
て設けられる入出力回路（ライトドライバおよびプリア
ンプ）が活性化されて内部データ線とコラムデコーダ４
１０により選択された内部ＩＯ線とを結合する。これら
は、したがって、ブロック分割動作を行なっており、ロ
ウデコーダ４０４、ワード線駆動・センス系回路４０
６、コラムデコーダ４１０およびデータＩＯ制御回路４
１２では、ブロック単位でゲートトンネル電流の制御を
行なう。
【０４８４】図９４は、図９３に示すロウデコーダ４０
４およびワード線駆動・センス系回路４０６の１つの行
ブロックＲＢ♯ｉ（ｉ＝１−ｍ）に対応する部分の構成
を概略的に示す図である。図９４において、行ブロック
ＲＢ♯ｉに対しブロック選択信号ＢＳｉの活性化時活性
化され、内部ロウアドレス信号Ｘをデコードするブロッ
クロウデコーダ４０４ｉと、ブロックロウデコーダ４０
４ｉのデコード信号に従って対応の行ブロックＲＢ♯ｉ
のアドレス指定されたワード線ＷＬを選択状態へ駆動す
るワード線ドライバ４０６ｉａが設けられる。この行ブ
ロックＲＢ♯ｉに隣接してセンスアンプ帯ＳＡＢ♯ｉが
設けられる。このセンスアンプ帯ＳＡＢ♯ｉにおいて
は、行ブロックＲＢ♯ｉの各列に対応して設けられるセ
ンスアンプ回路が配置される。センスアンプ帯ＳＡＢ♯
ｉは、センス系制御回路４０６ｉｂによりその活性／非
活性が制御される。
【０４８５】ブロックロウデコーダ４０４ｉ、ワード線
ドライバ４０６ｉａおよびセンス系制御回路４０６ｉｂ
それぞれに対応して、ゲートトンネル電流低減機構４０
５ｉ、４０７ｉ、および４０９ｉが設けられる。これら
のゲートトンネル電流低減機構４０５ｉ、４０７ｉおよ
び４０９ｉは、ブロック選択信号ＢＳｉが非選択状態の
とき活性化され、ブロックロウデコーダ４０４ｉ、ワー
ド線ドライバ４０６ｉａ、およびセンス系制御回路４０
６ｉｂのゲートトンネル電流を低減する。これらのゲー
トトンネル電流低減機構４０５ｉ、４０７ｉおよび４０
９ｉを、行ブロックに対応して配置する。選択行ブロッ
クに対してのみ、ブロックデコーダ４０４ｉおよびワー
ド線ドライバ４０６ｉａが活性化され、およびセンス系
制御回路４０６ｉｂが活性化される。非選択行ブロック
に対しては、ゲートトンネル電流低減機構４０５ｉ、４
０７ｉおよび４０９ｉにより、ゲートトンネル電流がさ
らに低減される（スタンバイサイクル時と同じ）。
【０４８６】なお、センスアンプ帯が隣接行ブロックで
共有される場合、ゲートトンネル電流低減機構４０９ｉ
へは、このセンスアンプ帯ＳＡＢ♯ｉを共有する行ブロ
ックに対するブロック選択信号も与えられる。この隣接
行ブロックによりセンスアンプ帯が共有されるシェアー
ドセンスアンプ構成の場合、センス系制御回路４０６ｉ
ｂは、ビット線分離ゲート、ビット線プリチャージ／イ
コライズ回路およびセンス電源ノードイコライズ回路の
動作をも制御する。
【０４８７】図９５は、図９４に示すゲートトンネル電
流低減機構４０５ｉおよび４０７ｉの構成の一例を示す
図である。図９５において、ブロックロウデコーダ４０
４ｉに含まれる単位ロウデコーダは、ブロック選択信号
ＢＳの活性化時イネーブルされ内部ロウデコード信号Ｘ
をデコードするＮＡＮＤ型デコード回路４２０ａと、Ｎ
ＡＮＤ型デコード回路４２０ａの出力信号を反転するイ
ンバータ４２０ｂを含む。これらのＮＡＮＤ型デコード
回路４２０ａおよびインバータ回路４２０ｂの電源ノー
ドは、電源トランジスタ４２２を介して電源ノードに結
合される。この電源トランジスタ４２２は、好ましく
は、ＩＴＲトランジスタで構成され、そのゲートに補の
ブロック選択信号／ＢＳｉを受ける。
【０４８８】ワード線ドライバは、インバータ回路４２
０ｂの出力信号を高電圧ＶＰＰレベルの振幅を有する信
号に変換するレベルシフタ４２４ａと、レベルシフタ４
２４ａの出力信号に従って対応のワード線ＷＬを駆動す
るインバータ回路４２４ｂを含む。このゲートトンネル
電流低減機構は、補のブロック選択信号／ＢＳｉに応答
して導通して、これらのレベルシフタ４２４ａおよびイ
ンバータ回路４２４ｂへ高電圧ＶＰＰを供給するＩＴＲ
トランジスタで構成される電源トランジスタ４２６を含
む。
【０４８９】この図９５に示す構成の場合、電源トラン
ジスタ４２２はブロックロウデコーダ４０４ｉに含まれ
る単位ロウデコード回路に共通に設けられ、電源トラン
ジスタ４２６が、ワード線ドライバ４０６ｉａに含まれ
るワード線ドライブ回路に共通に設けられる。したがっ
て、スタンバイ状態時においては、これらの電源トラン
ジスタ４２２および４２６がオフ状態となり、ブロック
ロウデコーダおよびワード線ドライバへの電源電圧の供
給が停止される。
【０４９０】なお、図９５に示す構成において、ワード
線ＷＬがメインワード線ＺＭＷＬおよびサブワード線Ｓ
ＷＬを含む階層ワード線構成の場合、メインワード線Ｚ
ＭＷＬは、非選択時高電圧ＶＰＰレベルに保持される。
したがって、このような階層ワード線構成の場合、高電
圧遮断の構成に代えて、好ましくは、ソースバイアスま
たはウェルバイアスを深くする構成または階層電源構成
が用いられる。
【０４９１】図９６は、図９３に示すコラムデコーダ４
１０およびデータＩＯ制御回路４１２の１つの列ブロッ
クＣＢ♯ｊに対応する部分の構成を概略的に示す図であ
る。列ブロックＣＢ♯ｊに対し、列ブロック選択信号Ｃ
Ｂｊの活性化時、図９３に示すコラムアドレス入力回路
４０８からの内部列アドレス信号をデコードし、列ブロ
ックＣＢ♯ｊの対応の列を選択する列選択信号ＣＳＬを
活性状態へ駆動するブロックコラムデコーダ４１０ｊ
と、この列ブロックＣＢ♯ｊの選択列に対しデータの書
込／読出を行なうライトドライバ／プリアンプ４１２ｊ
を含む。このライトドライバ／プリアンプ４１２ｊも、
列ブロック選択信号ＣＢｊの活性化時活性化されて増幅
動作を実行する。ライトドライバ／プリアンプ４１２ｊ
は、列ブロックＣＢ♯ｊのメモリブロック（行ブロック
と列ブロックの交差部に対応して配置されるブロック）
に共通に配置されるグローバルデータバスＧＩＯに結合
される。このライトドライバ／プリアンプ４１２ｊは、
内部データバス４３４に結合される。この内部データバ
ス４３４に共通に、複数の列ブロックＣＢ♯１−ＣＢ♯
ｎに対応して設けられるライトドライバ／プリアンプが
結合される。
【０４９２】ブロックコラムデコーダ４１０ｊおよびラ
イトドライバ／プリアンプ４１２ｊに対しそれぞれ、ゲ
ートトンネル電流低減機構（ＩＴＲＣ）４３０ｊおよび
４３２ｊが設けられる。これらのゲートトンネル電流低
減機構（ＩＴＲＣ）４３０ｊおよび４３２ｊは、列ブロ
ック選択信号ＣＢｊの非選択状態のときに活性化され
て、ブロックコラムデコーダ４１０ｊおよびライトドラ
イバ／プリアンプ４１２ｊのゲートトンネル電流を低減
する。
【０４９３】この図９６に示す構成においては、列ブロ
ック選択信号ＣＢｊが指定する列ブロックにおいて列選
択動作およびデータの書込／読出が行なわれる。非選択
列ブロックにおいては、ブロックコラムデコーダ４１０
およびライトドライバ／プリアンプ４１２は、非選択状
態（スタンバイ状態）を維持する。したがって、このゲ
ートトンネル電流低減機構４３０ｊおよび４３２ｊを列
ブロックごとに配置することにより、選択メモリアレイ
においては、非選択の列ブロックにおいては、ゲートト
ンネル電流が低減され、アクティブ期間の動作電流を低
減することができる。
【０４９４】［変更例１］図９７は、この発明の実施の
形態１５の変更例１の構成を概略的に示す図である。図
９７において、半導体装置４４０は、複数のバンクＢ♯
１−Ｂ♯４と、これらのバンクＢ♯１−Ｂ♯４それぞれ
に対応して設けられるゲートトンネル電流低減機構（Ｉ
ＴＲＣ）４４４ａ−４４４ｄと、外部からのバンクアド
レス信号ＢＡ♯をデコードし、バンク指定信号ＢＡ１−
ＢＡ４を生成するバンクデコーダ４４０を含む。バンク
Ｂ♯１−Ｂ♯４の各々は、対応のバンク指定信号ＢＡ１
−ＢＡ４の活性化時活性化されて、メモリアクセス（行
選択または列選択）を行なう。ゲートトンネル電流低減
機構４４４ａ−４４４ｄは、バンクアドレス信号ＢＡ１
−ＢＡ４の非活性化時活性化され、対応のバンクＢ♯１
−Ｂ♯４のゲートトンネル電流を低減する。バンク指定
信号ＢＡ１−ＢＡ４の非選択状態時においては、対応の
バンクＢ♯１−Ｂ♯４はスタンバイ状態にある。したが
って、半導体装置４４０内において非選択バンクに対応
して設けられるゲートトンネル電流低減機構を活性化す
ることにより、半導体装置４４０におけるゲートトンネ
ル電流に起因するリーク電流を低減でき、消費電流を応
じて低減することができる。
【０４９５】以上のように、この発明の実施の形態１５
に従えば、非選択回路ブロックのゲートトンネル電流を
低減するように構成しており、回路が活性化されても非
選択回路ブロックにおけるゲートトンネル電流は低減す
ることができずに回路動作時における消費電流を低減す
ることができる（ゲートトンネルリーク電流を抑制する
ことができるため）。
【０４９６】［実施の形態１６］図９８は、この発明の
実施の形態１６に従う半導体記憶装置の要部の構成を概
略的に示す図である。この実施の形態１６において、メ
モリアレイは、図９３に示す構成と同様、複数の行ブロ
ックに分割される。図９８においては、１つの行ブロッ
クＲＢ♯ｉを示す。この行ブロックＲＢ♯ｉは、ノーマ
ルワード線ＮＷＬが配置されるノーマルメモリアレイＮ
ＭＡ♯ｉと、スペアワード線ＳＷＬが配置されるスペア
メモリアレイＳＭＡ♯ｉを含む。
【０４９７】ノーマルメモリアレイＮＭＡ♯ｉに対して
ノーマル行選択回路４５０が設けられ、スペアメモリア
レイＳＭＡｉに対しスペア行選択回路４５２が設けられ
る。ノーマル行選択回路４５０は、ノーマルロウデコー
ダと、ノーマルロウデコーダの出力信号に従ってノーマ
ルワード線ＮＷＬを駆動するノーマルワード線駆動回路
を含む。スペア行選択回路４５２も同様、スペアロウデ
コーダと、スペアロウデコーダの出力信号に従ってスペ
アワード線ＳＷＬを選択状態へ駆動するスペアワード線
ドライブ回路を含む。
【０４９８】これらのノーマル行選択回路４５０および
スペア行選択回路４５２それぞれに対応して、ゲートト
ンネル電流低減機構（ＩＴＲＣ）４５４および４５６が
それぞれ設けられる。これらのゲートトンネル電流低減
機構４５４および４５６は、活性化時対応の回路のゲー
トトンネル電流を低減する。
【０４９９】行ブロックＲＢ♯ｉに対し、ノーマルワー
ド線ＮＷＬおよびスペアワード線ＳＷＬのいずれを選択
するかを判定するスペア判定回路４５８が設けられる。
このスペア判定回路４５８は、ノーマルメモリアレイＮ
ＭＡ♯ｉにおける不良行のアドレスを記憶し、ブロック
選択信号ＢＳの選択時活性化され、与えられたアドレス
信号Ｘを記憶した不良メモリセルのアドレスと比較し、
その判定結果に従って、ノーマルロウイネーブル信号Ｎ
ＲＥおよびスペアロウイネーブル信号ＳＲＥの一方を活
性化する。ノーマルロウイネーブル信号ＮＲＥは、ノー
マル行選択回路４５０の活性／非活性を制御し、スペア
ロウイネーブル信号ＳＲＥは、スペア行選択回路４５２
の活性／非活性を制御する。
【０５００】このノーマルロウイネーブル信号ＮＲＥ
は、通常、ノーマルワード線ドライブ回路へ与えられ、
このノーマル行選択回路４５０は、ブロック選択信号Ｂ
Ｌが選択状態のときには、与えられたロウアドレス信号
Ｘをデコードする。ノーマルロウイネーブル信号ＮＲＥ
は、スタンバイ状態時、Ｈレベルである。スペアロウイ
ネーブル信号ＳＲＥは、スタンバイ状態時Ｌレベルであ
り、スペアワード線は、スペアロウイネーブル信号ＳＲ
Ｅが活性状態のとき選択状態へ駆動される。ノーマル行
選択回路４５０に設けられたゲートトンネル電流低減機
構（ＩＴＲＣ）４５４は、ノーマルロウイネーブル信号
ＮＲＥとブロック選択信号ＢＳを受けるゲート回路４６
０の出力信号がＨレベルのときには、非活性化され、一
方、ブロック選択信号ＢＳおよびノーマルロウイネーブ
ル信号ＮＲＥの少なくとも一方が非選択状態のＬレベル
のときには活性化され、ノーマル行選択回路４５０にお
けるゲートトンネル電流を低減する。ここで、ゲート回
路４５０は、ブロック選択信号ＢＳとノーマルロウイネ
ーブル信号ＮＲＥを受けるＮＡＮＤ回路で構成されるよ
うに示す。これは、ノーマルロウイネーブル信号ＮＲＥ
が、スタンバイ状態時、Ｈレベルに設定されるためであ
る。
【０５０１】一方、スペア行選択回路４５２に対して設
けられるゲートトンネル電流低減機構（ＩＴＲＣ）４５
６は、スペアロウイネーブル信号ＳＲＥが非活性状態の
ときには活性化されて、スペア行選択回路４５２のゲー
トトンネル電流を低減する。スペアロウイネーブル信号
ＳＲＥは、スタンバイ状態時および非選択時（ノーマル
メモリセルへのアクセス時）にはＬレベルに固定され
る。
【０５０２】この図９８に示す構成の場合、スペア判定
回路４５８が行ブロックＲＢ♯ｉそれぞれに対応して設
けられており、行ブロック単位でスペア判定が実行され
る。選択行ブロックにおいてスペアワード線が使用され
る場合には、ノーマル行選択回路４５０のゲートトンネ
ル電流が低減され、一方、ノーマルワード線ＮＷＬが用
いられる（アクセスされる）場合には、スペア行選択回
路４５２のゲートトンネル電流が低減される。したがっ
て、選択行ブロックにおいて、非選択の回路のゲートト
ンネル電流を低減でき、アクティブ期間における消費電
流を低減することができる。非選択行ブロックにおいて
は、ゲートトンネル電流低減機構４５４および４５６両
者が活性化される。
【０５０３】［変更例１］図９９は、この発明の実施の
形態１６の変更例１の構成を概略的に示す図である。図
９９において、メモリアレイＭＡが、複数の行ブロック
ＲＢ♯１−ＲＢ♯ｍに分割される。このメモリアレイＭ
Ａは、ノーマルコラムが配設されるノーマルコラムブロ
ックと、スペアコラムが配設されるスペアコラムブロッ
クに分割される。これらのノーマルコラムブロックおよ
びスペアコラムブロックは、行ブロックに対応して配置
されており、ノーマルコラムブロックＮＣ♯１−ＮＣ♯
ｍおよびスペアコラムブロックＳＰＣ♯１−ＳＰＣ♯ｍ
が配設される。行ブロックＲＢ♯ｉは、ノーマルコラム
ブロックＮＣ♯ｉおよびスペアコラムブロックＳＰＣ♯
ｉを含む。
【０５０４】ノーマルコラムブロックＮＣ♯ｉおよびス
ペアコラムブロックＳＰＣ♯ｉに対しては、共通にワー
ド線が配設される。したがって、１つの行ブロックが選
択された場合、図示しないロウデコーダにより、選択行
ブロックにおいて、ノーマルコラムブロックおよびスペ
アコラムブロックの行が選択される。
【０５０５】ノーマルコラムブロックＮＣ♯１−ＮＣ♯
ｍに共通に、ノーマルコラムデコーダ４７０が設けら
れ、スペアコラムブロックＳＰＣ♯１−ＳＰＣ♯ｍに共
通にスペアコラムデコーダ４７１が配設される。これら
のノーマルコラムデコーダ４７０により選択された列に
対しデータアクセスを行なうためにノーマルリード／ラ
イト回路４７２が配設され、スペアコラムデコーダ４７
１により選択されたスペアコラムに対しデータアクセス
を行なうために、スペアリード／ライト回路４７３が配
設される。
【０５０６】これらのノーマルコラムおよびスペアコラ
ムのいずれをアクセスするかを判定するために、コラム
スペア判定回路４７４が設けられる。このコラムスペア
判定回路４７４は、与えられたコラムアドレス信号Ｙと
記憶している不良列アドレスとの一致／不一致に従って
ノーマルコラムイネーブル信号ＮＥＣおよびスペアコラ
ムイネーブル信号ＳＣＥの一方を活性化する。ここで、
通常、ノーマルコラムイネーブル信号ＮＥＣは、ノーマ
ルロウイネーブル信号ＮＲＥと同様、ノーマルコラムア
クセス時およびスタンバイ状態時、Ｈレベルに設定され
る。スペアコラムイネーブル信号ＳＣＥは、スペアコラ
ムアクセス時においてのみＨレベルの活性状態に設定さ
れる。
【０５０７】ノーマルコラムデコーダ４７０およびノー
マルリード／ライト回路４７２に対しそれぞれ、ゲート
トンネル電流低減機構（ＩＴＲＣ）４７５および４７６
が設けられ、スペアコラムデコーダ４７１およびスペア
リード／ライト回路４７３に対し、ゲートトンネル電流
低減機構（ＩＴＲＣ）４７７および４７８が配設され
る。これらのゲートトンネル電流低減機構４７５および
４７６は、コラムアクセス活性化信号ＣＡＳとノーマル
コラムイネーブル信号ＮＥＣを受けるゲート回路４８０
の出力信号が活性状態（Ｈレベル）のときに、ノーマル
コラムデコーダ４７０およびノーマルリード／ライト回
路４７２のゲートトンネル電流を低減する。ここで、ゲ
ート回路４８０は、ＮＡＮＤ回路で構成される場合を一
例として示す。これは、コラムアクセス活性化信号ＣＡ
Ｓおよびノーマルコラムイネーブル信号ＮＥＣが、それ
ぞれ活性状態のときＨレベルである場合を想定してい
る。したがって、列選択およびデータのアクセス（書込
／読出）が行なわれるコラムアクセスが始まり、かつノ
ーマルコラムがアドレス指定されたときには、このゲー
ト回路４８０の出力信号が非活性状態（Ｌレベル）とな
り、ゲートトンネル電流低減機構４７５および４７６が
非活性化され、これらのノーマルコラムデコーダ４７０
およびノーマルリード／ライト回路４７２のゲートトン
ネル電流低減動作を停止する。
【０５０８】一方、スペアコラムデコーダ４７１および
スペアリード／ライト回路４７３に対して設けられたゲ
ートトンネル電流低減機構（ＩＴＲＣ）４７７および４
７８は、スペアコラムイネーブル信号ＳＣＥの非活性状
態のときに活性化され、スペアコラムデコーダ４７１お
よびスペアリード／ライト回路４７３のゲートトンネル
電流を低減する。ここで、スペアコラムイネーブル信号
ＳＣＥは、スタンバイ状態時およびノーマルコラムアク
セス時においては非活性状態（Ｌレベル）に保持され
る。
【０５０９】したがって、コラムアクセス時において、
動作しない回路に対するゲートトンネル電流を低減する
ことにより、このコラムアクセス期間における消費電流
を低減することができる。
【０５１０】［変更例２］図１００は、この発明の実施
の形態１６の変更例２の構成を概略的に示す図である。
図１００において、メモリアレイが複数のロウブロック
５０４ａ−５０４ｍに分割される。ロウブロック５０４
ａ−５０４ｍの各々は、ノーマルワード線が配設される
ノーマルロウブロック５０１と、スペアワード線が配設
されるスペアロウブロック５０２を含む。すなわち、こ
の図１００に示す構成においては、ロウブロック単位で
不良行の救済が行なわれる。ロウブロック５０４ａ−５
０４ｍの列方向において隣接して、センスアンプ帯５０
０ａ−５００ｎが配設される。これらのセンスアンプ帯
５００ａ−５００ｎは、隣接するロウブロックにより共
有される。ロウブロック５０４ａ−５０４ｍに対応し
て、ロウデコーダ（ワード線ドライブ回路を含む）ＲＤ
が配設される。これらのロウデコーダＲＤは、ノーマル
ロウブロック５０１に対応して配置されるノーマルロウ
デコーダ（ＲＤ）およびスペアロウブロック５０２に対
応して配置されるスペアロウデコーダ（ＲＤ）を含む。
【０５１１】また、センスアンプ帯５００ａ−５００ｎ
に対応して、列選択信号を生成するコラムデコーダＣＤ
が配設される。このコラムデコーダＣＤからの列選択信
号は、センスアンプ帯５００ａ−５００ｎにおいて行方
向に延在する列選択線を介して伝達される。したがっ
て、このコラムデコーダＣＤにより、行ブロックにおけ
るスペアコラムブロックおよびノーマルコラムブロック
において列選択が同時に並行して行なわれる。コラムデ
コーダＣＤへは、コラムスペア判定結果を示す信号は与
えられず、コラムアクセス時において対応のブロック選
択信号が活性状態のとき、列アクセス指示（活性化）信
号に従ってコラムデコード動作を実行する。
【０５１２】コラムデコーダＣＤに対応して、コラムゲ
ートトンネル電流低減機構ＣＩＴＲＣが配設され、ロウ
デコーダＲＤに対応して、ロウゲートトンネル電流低減
機構ＲＩＴＲＣが配設される。このロウゲートトンネル
電流低減機構ＲＩＴＲＣは、ノーマルロウデコーダ（Ｒ
Ｄ）に対応して設けられるノーマルゲートトンネル電流
低減機構ＮＩＴＲＣおよびスペアロウデコーダ（ＲＤ）
に対応して設けられるスペアロウゲートトンネル電流低
減機構ＳＩＴＲＣを含む。
【０５１３】ロウデコーダＲＤに対応して、ロウスペア
判定回路５０６ａ−５０６ｍが設けられる。これらのロ
ウスペア判定回路５０６ａ−５０６ｍには、それぞれブ
ロック選択信号ＢＳ＜ｍ：１＞の対応のブロック選択信
号が与えられる。また、このブロック選択信号ＢＳ＜
ｍ：１＞が、コラムデコーダＣＤに対応して設けられる
コラムゲートトンネル電流低減機構ＣＩＴＲＣへも与え
られる。
【０５１４】ノーマルコラムブロックに対応して、ノー
マルリード／ライト回路５０８が設けられ、スペアコラ
ムブロックに対応してスペアリード／ライト（Ｒ／Ｗ）
回路５０９が設けられる。これらのノーマルリード／ラ
イト回路５０８およびスペアリード／ライト（Ｒ／Ｗ）
回路５０９は、コラムアクセス時同時に並行して動作す
る。
【０５１５】このメモリアレイにおいては、複数ビット
のグローバルデータ線がノーマルリード／ライト回路５
０８に並列に結合されており、このグローバルデータ線
単位で不良コラムの置換を行なう。すなわち、不良コラ
ムを救済するために、コラムアクセス指示信号ＣＡＣＴ
の活性化時活性化され、ロウブロックアドレス信号ＲＢ
Ａをデコードしてデータ線選択信号ＳＥＬを生成するコ
ラム冗長制御回路５１０と、コラム冗長制御回路５１０
からのデータ線選択信号ＳＥＬに従って、ノーマルリー
ド／ライト回路５０８およびスペアリード／ライト回路
５０９を選択的に入出力回路５１２に結合するマルチプ
レクサ（ＭＵＸ）５１１が設けられる。コラム冗長制御
回路５１０においては、この行ブロック単位で不良コラ
ムアドレスがプログラムされており、そのロウブロック
アドレス信号ＲＢＡに従って、選択行ブロックにおける
不良コラムが接続するグローバルデータ線をスペアグロ
ーバルデータ線で置換する。
【０５１６】したがって、ノーマルリード／ライト回路
５０８およびスペアリード／ライト回路５０９が並行し
て動作するため、ゲートトンネル電流低減機構（ＩＴＲ
Ｃ）５１３がこれらのノーマルリード／ライト回路５０
８およびスペアリード／ライト（Ｒ／Ｗ）回路５０９に
共通に設けられる。このゲートトンネル電流低減機構５
１３は、コラムアクセス指示信号ＣＡＣＴが非活性状態
のときに、ノーマルリード／ライト回路５０８およびス
ペアリード／ライト回路５０９のゲートトンネル電流を
低減する。コラムアクセスが始まると、このノーマルリ
ード／ライト回路５０８およびスペアリード／ライト
（Ｒ／Ｗ）回路５０９のゲートトンネル電流低減動作が
停止され、これらのノーマルリード／ライト回路５０８
およびスペアリード／ライト回路５０９は高速で動作す
る。
【０５１７】この図１００に示す構成においては、ブロ
ック選択信号ＢＳ＜ｍ：１＞およびロウスペア判定回路
５０６ａ−５０６ｍの判定結果の両者に従って、コラム
デコーダＣＤおよびロウデコーダＲＤに対するゲートト
ンネル電流の制御が行なわれる。選択行ブロックにおい
てノーマルロウブロックのアクセス時においては、対応
のスペアゲートトンネル電流低減機構ＳＩＴＲＣが、ス
タンバイ状態時と同様の状態に保持され、対応のスペア
ロウデコーダ（ＲＤ）のゲートトンネル電流が低減され
る。一方、選択ロウブロックにおいてスペアワード線が
アクセスされる場合には、ノーマルゲートトンネル電流
低減機構ＮＩＴＲＣがスタンバイ状態時の状態を維持
し、対応のノーマルロウデコーダ（ＲＤ）のゲートトン
ネル電流が低減される。したがって、この図１００に示
す構成の場合、ロウブロック単位でかつノーマル／スペ
ア単位でゲートトンネル電流の制御を行なっており、動
作する回路のみゲートトンネル電流低減動作が停止され
るため、アクティブ期間（メモリセル選択動作が行なわ
れる期間）の消費電流が低減される。
【０５１８】なお、コラムデコーダＣＤに対するコラム
ゲートトンネル電流低減機構ＣＩＴＲＣは、ロウブロッ
クアドレス信号ＲＢＡから生成されるブロック選択信号
ＢＳ＜ｍ：１＞に従って活性／非活性が制御されてい
る。しかしながら、これらのコラムゲートトンネル電流
低減機構ＣＩＴＲＣへは、ブロック選択信号ＢＳ＜ｍ：
１＞とコラムアクセス指示信号ＣＡＣＴの両者が与えら
れ、両者が選択状態のときのみそのゲートトンネル電流
低減動作を停止するように構成されてもよい。
【０５１９】［変更例３］図１０１（Ａ）は、この発明
の実施の形態１６の変更例３の要部の構成を概略的に示
す図である。図１０１（Ａ）においては、１つの行ブロ
ックに対するロウ系回路の構成を示す。
【０５２０】図１０１（Ａ）において、ロウ系回路は、
ワード線アドレス信号Ｘをロウアドレスラッチイネーブ
ル信号ＲＡＬに従ってラッチするアドレス入力バッファ
５５２と、アドレス入力バッファ５５２からの内部ワー
ド線アドレス信号Ｘを、ロウデコーダイネーブル信号Ｒ
ＡＤＥに従ってデコードするロウデコーダ５５４と、ワ
ード線駆動タイミング信号ＲＸＴとロウデコーダ５５４
の出力信号に従って、ノーマルワード線ＮＷＬを選択状
態へ駆動するノーマルワード線ドライバ５５６と、ロウ
ブロックアドレス信号ＲＢＡをデコードするロウブロッ
クデコーダ５５８と、ロウブロックデコーダ５５８から
のブロック選択信号ＢＳＦに従って活性化され、活性化
時ワード線アドレス信号Ｘが不良行を指定しているか否
かを判定するロウスペア判定回路５６０と、ロウスペア
判定回路５６０からのスペアロウイネーブル信号ＳＲＥ
Ｆをロウデコーダイネーブル信号ＲＡＤＥに従ってラッ
チするラッチ回路５６２と、ラッチ回路５６２からのス
ペアロウイネーブル信号ＳＲＥに従ってスペアワード線
ＳＷＬをワード線駆動タイミング信号ＲＸＴに応答して
選択状態へ駆動するスペアワード線ドライバ５６４を含
む。
【０５２１】このロウ系回路は、さらに、ロウブロック
デコーダ５５８からのブロック選択信号ＢＳＦおよびロ
ウスペア判定回路５６０からのノーマルロウイネーブル
信号ＮＲＥＦを、ロウデコーダイネーブル信号ＲＡＤＥ
に従ってラッチしてブロック選択信号ＢＳおよびノーマ
ルロウイネーブル信号ＮＲＥを生成してロウデコーダ５
５４へ与えるラッチ回路５６６を含む。このラッチ回路
５６６からのノーマルロウイネーブル信号は、またノー
マルワード線ドライバ５５６へ与えられてもよい。
【０５２２】ロウ系制御回路５５０は、ロウアクセス活
性化信号ＲＡＣＴの活性化時、所定のシーケンスでロウ
アドレスラッチイネーブル信号ＲＡＬ、ロウアドレスデ
コーダイネーブル信号ＲＡＤＥ、およびワード線駆動タ
イミング信号ＲＸＴを生成する。ロウ系制御回路５５０
およびアドレス入力バッファ５５２が、複数の行ブロッ
クに共通に設けられる。
【０５２３】次に、この図１０１（Ａ）の動作を、図１
０１（Ｂ）に示す信号波形図を参照して説明する。
【０５２４】ロウアクセス活性化信号ＲＡＣＴがＨレベ
ルの活性状態へ駆動されると、所定のシーケンスでロウ
アドレスラッチイネーブル信号ＲＡＬ、ロウアドレスデ
コーダイネーブル信号ＲＡＤＥおよびワード線駆動タイ
ミング信号ＲＸＴが順次活性化される。このロウアクセ
ス活性化信号ＲＡＣＴの活性化前に、ワード線アドレス
信号Ｘおよびロウブロックアドレス信号ＲＢＡが与えら
れる。ロウブロックデコーダ５５８およびロウスペア判
定回路５６０が、ロウアクセス活性化信号ＲＡＣＴと非
同期で動作してデコード動作および判定動作を行なう。
すなわち、アドレス信号ＸおよびＲＢＡのロウアクセス
活性化信号ＲＡＣＴに対するセットアップ期間を利用し
て、ロウスペア判定動作を行なう。このロウブロックデ
コーダ５５８からのブロック選択信号ＢＳＦに従って、
選択行ブロックにおいてスペア判定動作が行なわれる。
このスペア判定結果に従ってノーマルロウイネーブル信
号ＮＲＥＦおよびスペアロウイネーブル信号ＳＲＥＦ
が、スペア判定結果を示す状態に設定される。したがっ
て、このロウスペア判定回路５６０からのノーマルロウ
イネーブル信号ＮＲＥＦおよびスペアロウイネーブル信
号ＳＲＥＦは、ロウアクセス活性化信号ＲＡＣＴの活性
化前に確定状態となる。
【０５２５】次いで、ロウアドレスデコーダイネーブル
信号ＲＡＤＥの活性化に従って、ラッチ回路５６６およ
び５６２が、それぞれ与えられた信号を取込みラッチす
る。したがって、ロウデコーダ５５４へは、ブロック選
択信号ＢＳおよびノーマルロウイネーブル信号ＮＲＥが
与えられ、ロウデコーダ５５４が、選択行ブロックにお
いてノーマルワード線が指定された場合にはデコード動
作を行ない、次いでノーマルワード線ドライバ５５６
が、ノーマルワード線ＮＷＬを選択状態へ駆動する。一
方、選択行ブロックにおいて不良ワード線がアドレス指
定された場合には、ロウデコーダ５５４はデコード動作
を行なわず、スタンバイ状態を維持し、ノーマルワード
線ドライバ５５６も応じて、スタンバイ状態を維持す
る。この不良ワード線がアドレス指定された場合には、
ロウスペア判定回路５６０からのスペアロウイネーブル
信号ＳＲＥＦが活性状態となり、ロウアドレスデコーダ
イネーブル信号ＲＡＤＥに従って、ラッチ回路５６２が
ラッチ状態となり、スペアワード線ドライバ５６４が、
ワード線駆動タイミング信号ＲＸＴに従ってスペアワー
ド線ＳＷＬを選択状態へ駆動する。
【０５２６】したがって、これらのスペア判定結果は、
ロウアクセス活性化信号ＲＡＣＴの活性化前にまたはロ
ウアドレスデコーダイネーブル信号ＲＡＤＥの活性化前
に遅くとも確定状態となっており、このアクティブ期間
内において、スペア判定に要する期間を短くすることが
でき、応じて、ノーマル／スペアロウデコーダにおいて
非動作状態に保持される回路の消費電流を、応じて低減
することができる（対応のゲートトンネル電流低減機構
を活性状態に駆動するため）。
【０５２７】このロウアクセス活性化信号ＲＡＣＴは、
標準ＤＲＡＭの場合には、ロウアドレスストローブ信号
／ＲＡＳに従って生成される。クロック信号に同期する
ＤＲＡＭの場合には、アクティブコマンドが与えられ、
プリチャージコマンドが次いで与えられるまで活性状態
を維持する。
【０５２８】なお、クロック同期型ＤＲＡＭの場合、ラ
ッチ回路５６６および５６２は、クロック信号ＣＬＫに
同期して、対応の信号を転送するように構成されてもよ
い。
【０５２９】また、ワード線アドレス信号Ｘをロウスペ
ア判定回路５６０およびロウデコーダ５５４へ与え、こ
のロウブロックデコーダ５５８からのブロック選択信号
ＢＳＦをクロック信号に同期して転送して、そのロウデ
コーダの活性化およびロウスペア判定回路５６０の出力
信号の転送を行なうように構成されてもよい。
【０５３０】いずれにおいても、このアドレス信号のセ
ットアップ期間を利用して、ロウスペア判定を行なう。
【０５３１】なお、このロウブロックデコーダ５５８お
よびロウスペア判定回路５６０は、図１０１（Ａ）に示
す構成においては、スタティック動作を行なうように示
す。しかしながら、これらのロウブロックデコーダ５５
８およびロウスペア判定回路５６０は、一旦ロウアクセ
ス活性化信号ＲＡＣＴの非活性化に応答してリセットさ
れるように構成されてもよい。
【０５３２】また、図１０１（Ａ）においては、スペア
ワード線ＳＷＬが１本の場合の構成を示す。しかしなが
ら、スペアワード線ＳＷＬがその行ブロックにおいて複
数個設けられる場合には、ロウスペア判定回路５６０に
おいては、スペアサブワード線それぞれに対応してスペ
ア判定回路が設けられ、各スペアワード線ドライバとス
ペア判定回路が１対１で対応づけられる。ノーマルロウ
イネーブル信号ＮＲＥＦは、この場合、複数のスペア判
定回路の出力信号のＮＯＲにより生成される。
【０５３３】［変更例４］図１０２は、この発明の実施
の形態１６の変更例４の構成を概略的に示す図である。
図１０２においては、コラム系回路を示す。
【０５３４】図１０２において、コラム系回路は、コラ
ムアクセス指示信号ＣＡＣＴの活性化に応答してコラム
アドレスラッチイネーブル信号ＣＡＬおよびコラムアド
レスデコーダイネーブル信号ＣＡＤＥを所定のシーケン
スで生成するコラム系制御回路５７８と、コラムアドレ
スラッチイネーブル信号ＣＡＬに応答してコラムアドレ
ス信号Ｙを取込みラッチするコラムアドレス入力バッフ
ァ５７０と、ロウアクセス活性化信号ＲＡＣＴの活性化
時活性化され、コラムアドレス信号Ｙを受けてコラムス
ペア判定を行なうコラムスペア判定回路５７２と、コラ
ムスペア判定回路５７２からのノーマルコラムイネーブ
ル信号ＮＥＣをコラムアドレスデコーダイネーブル信号
ＣＡＤＥの活性化に応答してラッチし、かつコラムアド
レス入力バッファ５７０からのコラムアドレス信号をデ
コードするノーマルコラムデコーダ５７４と、コラムス
ペア判定回路５７２からのスペアコラムイネーブル信号
ＳＣＥをコラムアドレスデコーダイネーブル信号ＣＡＤ
Ｅの活性化に応答してラッチし、スペアコラム選択信号
ＣＳＬを生成するスペアコラムデコーダ５７６を含む。
【０５３５】このスペアコラムデコーダ５７６は、単
に、スペアコラムイネーブル信号ＳＣＥに従って、スペ
アコラム選択線ＳＣＳＬを選択状態へ駆動する。複数の
スペアコラム線が設けられている場合には、コラムスペ
ア判定回路５７２において、複数の不良列アドレスを記
憶するプログラム回路が複数個設けられており、これら
の複数のコラムプログラム回路が、複数のスペアコラム
選択線ＳＣＳＬに対応する。
【０５３６】これらのノーマルコラムデコーダ５７４お
よびスペアコラムデコーダ５７６は、コラムアドレスデ
コーダイネーブル信号ＣＡＤＥに従ってノーマルコラム
選択線ＮＣＳＬまたはスペアコラム選択線ＳＣＳＬを選
択状態へ駆動する。コラムスペア判定回路５７２は、図
１０３に示すように、コラムアクセス活性化信号ＣＡＣ
Ｔと非同期でスペア判定動作を行なっている。したがっ
て、ノーマルコラムデコーダ５７４のデコード動作開始
時においては、コラムスペア判定回路５７２の判定動作
は完了しており、内部での列選択動作開始タイミングを
早くすることができ、またこれらのノーマルコラムデコ
ーダ５７４およびスペアコラムデコーダ５７６に対応し
て設けられるゲートトンネル電流低減機構の早いタイミ
ングで活性／非活性を制御することができる。アクティ
ブ期間にこのゲートトンネル低減機構の切り換えの動作
時間が入らないため、この切り換えに要する消費電流を
アクティブ期間から排除することが出来、アクティブ期
間の消費電流を低減することが出来る。
【０５３７】なお、図１０２に示す構成においても、コ
ラムアクセス指示（活性化）信号ＣＡＣＴは、コラムア
ドレスストローブ信号／ＣＡＳに従って生成されてもよ
く、また、クロック同期型ＤＲＡＭにおけるようにコラ
ムアクセスコマンドにより生成されてもよい。また、コ
ラムスペア判定回路５７２の判定結果は、クロック同期
型ＤＲＡＭの場合、クロック信号ＣＬＫに同期して転送
されてもよい。
【０５３８】なお、この図１０１（Ａ）および図１０２
に示す構成においては、アクセス活性化信号ＲＡＣＴお
よびＣＡＣＴに従って内部動作は行なわれ、ゲートトン
ネル電流低減機構の選択的活性化が行なわれる。しかし
ながら、この場合、ゲートトンネル電流低減機構の切換
は、これらのアクセス活性化信号ＲＡＣＴおよびＣＡＣ
Ｔと非同期で行なわれるように構成されてもよい。すな
わち、図１０１（Ａ）においてロウブロックデコーダ５
５８からのブロック選択信号ＢＳＦおよびロウスペア判
定回路５６０からのロウイネーブル信号ＳＲＥＦおよび
ノーマルロウイネーブル信号ＮＲＥＦを、対応のゲート
トンネル電流低減機構へ与えるように構成されてもよ
い。
【０５３９】また、図１００に示す構成においては、ロ
ウブロック内にノーマルロウブロックおよびスペアコラ
ムブロックが配置されている。しかしながら、複数のノ
ーマルロウブロックに共通に、１つのスペアロウブロッ
クが設けられてもよい。この場合、センスアンプもノー
マルセンスアンプとスペアセンスアンプとで別々に活性
／非活性およびゲートトンネル電流の制御が行なわれ
る。
【０５４０】以上のように、この発明の実施の形態１６
に従えば、ノーマル／スペアメモリセル冗長構成におい
ては、非選択状態となるアクセスパスに対してはゲート
トンネル電流低減機構を活性状態に保持しており、この
半導体記憶装置のアクティブ期間中におけるゲートトン
ネル電流によるリーク電流を低減でき、応じて消費電流
を低減することができる。
【０５４１】
【発明の効果】以上のようにこの発明に従えば、ＩＴＲ
トランジスタまたはゲートトンネル障壁を大きくできる
ＭＩＳトランジスタをゲートトンネルリーク電流が問題
となる部分に使用しており、効率的にゲートトンネルリ
ーク電流を抑制して、消費電流を低減することができ
る。
【０５４２】すなわち、論理ゲートの電源側に、ＩＴＲ
トランジスタを設け、このＩＴＲトランジスタを動作モ
ードに応じて選択的に導通状態に設定しており、スタン
バイ状態時における論理ゲートのゲートトンネル電流を
効果的に抑制することができる。
【０５４３】この論理ゲートのＭＩＳトランジスタを、
膜厚３ｎｍ以下のシリコン酸化膜とゲートトンネル障壁
が等価である絶縁膜膜厚を有するように構成しており、
指数関数的に増加するゲートトンネル電流を、ＩＴＲト
ランジスタにより効率的に抑制することができる。
【０５４４】また、論理ゲートのＭＩＳトランジスタの
ゲート絶縁膜膜厚は３ｎｍの場合には、微細化されたＭ
ＩＳトランジスタを構成要素として使用する場合におい
て問題となるゲートトンネル電流を、ＩＴＲトランジス
タにより効率的に抑制し、最小設計寸法で論理回路を作
製しても、低消費電力が要求されるスタンバイ状態時に
おけるゲートトンネルリーク電流を抑制することができ
る。
【０５４５】また、スタンバイ状態時オン状態となるＭ
ＩＳトランジスタに、ゲートトンネル障壁の大きなＭＩ
Ｓトランジスタを用い、このＭＩＳトランジスタと直列
にゲートトンネル障壁の小さなＭＩＳトランジスタを接
続し、このゲートトンネル障壁の小さなＭＩＳトランジ
スタをスタンバイ状態時オフ状態とすることにより、ス
タンバイ状態時におけるゲートトンネル電流を低減で
き、またアクティブサイクル時高速で動作させることが
できる。
【０５４６】また、このゲートトンネル障壁の大小を、
ゲート絶縁膜膜厚で調整することにより、容易に必要な
ゲートトンネル障壁を有するＭＩＳトランジスタを形成
することができる。
【０５４７】ゲートトンネル障壁の異なるＭＩＳトラン
ジスタの組を縦続接続し、それぞれの組においてスタン
バイ状態時にオン状態となるＭＩＳトランジスタのゲー
トトンネル障壁を大きくすることにより、ＣＭＯＳイン
バータ回路が縦続接続された構成においても、確実にス
タンバイ状態時にゲートトンネル電流を抑制することが
できる。
【０５４８】また、スタンバイ状態時の入力信号の論理
レベルが予め定められている装置において、第１および
第２のＭＩＳトランジスタを直列接続し、スタンバイ状
態時これら第１および第２のＭＩＳトランジスタのゲー
トトンネル電流をアクティブサイクル時よりも低減する
ことにより、低消費電力が要求されるスタンバイ状態時
の消費電流を確実に抑制することができる。
【０５４９】この制御回路を、第１および第２のＭＩＳ
トランジスタのバックゲートバイアスをスタンバイ状態
時に深くする回路で構成することにより、容易に、ゲー
トトンネル電流を抑制することができる。
【０５５０】また、これに代えて、制御回路を、第１お
よび第２のＭＩＳトランジスタの接続する電源ノードの
電圧極性をスタンバイサイクル時とアクティブサイクル
時とで切換える回路で構成することにより、容易にＭＩ
Ｓトランジスタのゲート−ソース間を深い逆バイアス状
態とすることができ、応じてゲートトンネル電流を効果
的に抑制することができる。
【０５５１】また、これらの制御回路の動作により、Ｍ
ＩＳトランジスタのしきい値電圧の絶対値を実効的に大
きくすることができ、オフリーク電流をも抑制すること
ができる。
【０５５２】また、ＭＩＳトランジスタのゲート絶縁膜
膜厚が３ｎｍのシリコン酸化膜と同等のゲートトンネル
障壁を有するゲート絶縁膜の場合、確実に、微細化トラ
ンジスタを用いてもゲートトンネル電流を抑制すること
ができる。
【０５５３】また制御回路として、この第１および第２
のＭＩＳトランジスタの接続する電源ノードの電圧をア
クティブサイクルおよびスタンバイサイクル時で切換え
ることにより、容易に、トンネル電流およびオフリーク
電流を抑制することができ、応じてスタンバイ状態時の
消費電力を低減することができる。
【０５５４】また、主電源線および副電源線の階層構造
とし、スタンバイ状態時この主電源線および副電源線を
アクティブサイクルおよびスタンバイサイクルの動作サ
イクルに応じて選択的に導通するスイッチングトランジ
スタを介して接続するとともに、スタンバイ状態時オフ
状態となる小さなゲートトンネル障壁のＭＩＳトランジ
スタをサブ電源線に接続することにより、スタンバイ状
態時におけるゲートトンネル電流およびオフリーク電流
を、確実に抑制することができる。また、このスタンバ
イ状態時にオン状態となるＭＩＳトランジスタをゲート
トンネル障壁の大きなＭＩＳトランジスタとし、主電源
ノードに接続することにより、アクティブサイクル移行
時における、出力信号の不確定状態が生じるのを防止す
ることができる。
【０５５５】また、主電源線および副電源線の間のスイ
ッチングトランジスタのしきい値電圧の絶対値を大きく
してスタンバイ状態時オフ状態とすることにより、効果
的に、スイッチングトランジスタにおけるゲートトンネ
ル電流がスタンバイ状態時生じるのを防止でき、また、
副電源線と主電源線とをスタンバイ状態時切り離すこと
により、確実に、論理回路部のＭＩＳトランジスタのゲ
ートトンネルリーク電流を抑制することができる。
【０５５６】また、論理回路の第１のＭＩＳトランジス
タのゲート絶縁膜膜厚を３ｎｍ以上とし、第２のＭＩＳ
トランジスタのゲート絶縁膜膜厚を３ｎｍよりも薄くす
ることにより、最小寸法のＭＩＳトランジスタを用いて
論理回路部を構成することができ、また、この場合にお
いても、ゲートトンネルリーク電流を確実に抑制するこ
とができる。
【０５５７】また、このスイッチングトランジスタバッ
クゲート電位を論理回路のＭＩＳトランジスタとバック
ゲート電位とを異なせることにより、同一ゲート絶縁膜
膜厚のＭＩＳトランジスタを論理回路およびスイッチン
グトランジスタに利用しても、このスイッチングトラン
ジスタのゲートトンネルリーク電流を確実に抑制するこ
とができる。
【０５５８】また、主電源線および副電源線を選択的に
接続するスイッチングトランジスタと、これらの主およ
び副電源線の電圧を使用するＣＭＯＳ回路のレプリカ回
路を用いて、この副電源線の電圧を調整することによ
り、高速で、副電源線の電圧レベルを平衡電圧レベルへ
駆動することができ、スタンバイ状態移行時、早いタイ
ミングで、副電源線電圧を安定化させることができ、ス
タンバイ状態の時間の長短にかかわらず、スタンバイサ
イクルからアクティブサイクル移行時における電源電圧
のばらつきを防止することができ、スタンバイサイクル
からアクティブサイクル移行時、高速で内部回路動作を
開始することができる。
【０５５９】また、この副電源線へ、レプリカ回路の出
力を、増幅回路を用いて転送しており、高速で副電源線
をレプリカ回路の電圧レベルに応じて平衡電圧へ駆動す
ることができる。
【０５６０】また、第１および第２の主副電源線それぞ
れに対して設けられる第１および第２のスイッチングト
ランジスタと、これらの第１および第２の副電源線を使
用する第１および第２のゲート回路を有する構成におい
て、第１のゲート回路とトランジスタサイズと第１のス
イッチングトランジスタのサイズ比を、第２のゲート回
路のトランジスタサイズと第２のスイッチングトランジ
スタのサイズ比とを等しくすることにより、これら第１
および第２の副電源線のスタンバイ状態時における平衡
電圧を互いに等しくすることができ、これらの第１およ
び第２のゲート回路のアクティブサイクル時に動作開始
タイミングを等しくすることができ、正確な内部動作を
保証することができる。
【０５６１】これら第１および第２のゲート回路を、各
々を、互いにゲート絶縁膜膜厚の異なる単位ゲート回路
でそれぞれ構成することにより、確実に、スタンバイ状
態時におけるこれらの第１および第２のゲート回路のゲ
ートトンネル電流を抑制することができる。
【０５６２】また、これらの第１および第２のゲート回
路とそれぞれ縦続接続される第３および第４のゲート回
路を設け、第３および第４の副電源線にそれぞれこれら
の第３および第４のゲート回路を接続する場合、第３お
よび第４の副電源線に接続される第３および第４のスイ
ッチングトランジスタを、これら第３のゲート回路およ
び第３のスイッチングトランジスタのサイズ比と第４の
スイッチングトランジスタと第４のゲート回路のトラン
ジスタのサイズ比を等しくすることにより、電源線のス
タンバイ状態時における平衡電圧を等しくすることがで
き、電源電圧および接地電圧両者に対して階層電源構成
が利用される場合においても、スタンバイ状態時におけ
る副接地線の平衡電圧を互いに等しくすることができ、
アクティブサイクル移行時早いタイミングで内部回路動
作を開始することができる。
【０５６３】また、第３および第４のゲート回路をそれ
ぞれゲート絶縁膜膜厚の異なるＭＩＳトランジスタで構
成することにより、スタンバイ状態時におけるゲートト
ンネルリーク電流を確実に抑制することができる。
【０５６４】また、スイッチングトランジスタおよびゲ
ート回路のレプリカ回路を設けることにより、確実に各
副電源線の電圧を平衡電圧へ駆動することができ、複数
のゲート回路のアクティブサイクル遷移時における動作
開始タイミングを早くすることができる。
【０５６５】また、副電源線をスタンバイ状態時相互接
続することにより、確実に、各副電源線の平衡電圧を互
いに等しくすることができる。
【０５６６】また、第３および第４のゲート回路に対し
ても第３および第４のスイッチングトランジスタとのレ
プリカ回路を設けることにより、第３および第４の電源
線を高速で平衡電圧へ駆動することができる。
【０５６７】また、このレプリカ回路の出力電圧を、こ
の差動増幅器を用いて副電源線へ伝達することにより、
正確に各副電源線の電圧をレプリカ回路の出力電圧レベ
ルに駆動することができる。
【０５６８】これらのレプリカ回路および副電源線結合
を、第３および第４の副電源線に対して設けることによ
り、確実にこれらの第３および第４の副電源線の電圧を
高速で同一の平衡電圧レベルへ駆動することができる。
【０５６９】このゲート絶縁膜膜厚の異なるＳＯＩ構造
のＭＩＳトランジスタを使用し、スタンバイ状態時この
ＳＯＩ構造のＭＩＳトランジスタのボディ領域へ与えら
れるバイアスを深くすることにより、容易に、ゲートト
ンネル電流を抑制でき、またオフリーク電流の抑制する
ことができる。
【０５７０】また、このボディ領域へ与えられるバイア
ス電圧を、これらのＳＯＩ構造のＭＩＳトランジスタが
オフ状態となる程度まで深くすることにより、確実に、
ゲートトンネル電流を抑制することができる。
【０５７１】また、ＳＯＩ構造のＭＩＳトランジスタを
含むゲート回路を複数個縦列接続する場合においても、
これらのＭＩＳトランジスタのボディ領域の電圧を共通
に制御することにより、容易に、スタンバイ状態時にお
けるゲートトンネル電流を抑制することができる。
【０５７２】また、スタンバイ状態時オン状態となるＭ
ＩＳトランジスタに、埋込チャネル型ＭＩＳトランジス
タを使用することにより、トンネル障壁を大きくするこ
とができ、応じてゲートトンネル電流を抑制することが
できる。
【０５７３】また、これらのＭＩＳトランジスタのゲー
ト絶縁膜膜厚を等しくしても、埋込チャネル型ＭＩＳト
ランジスタは等価的にゲート絶縁膜膜厚が厚くなった構
成となり、複雑な製造工程を追加することなく容易にゲ
ートトンネル電流を抑制することができる。
【０５７４】また、この電源線を階層電源構成とするこ
とにより、より正確にかつ確実に、ゲートトンネル電流
リークを抑制することができる。
【０５７５】また、階層電源構成の主副電源線を接続す
るスイッチングトランジスタに埋込チャネル型ＭＩＳト
ランジスタを使用することにより、ゲートトンネル電流
を確実に抑制することができる。
【０５７６】また、スタンバイ状態時オン状態となるＭ
ＩＳトランジスタに、ゲート空乏型ＭＩＳトランジスタ
を使用することにより、容易にトンネルリーク電流を抑
制することができる。
【０５７７】また、通常のＭＩＳトランジスタおよびゲ
ート空乏型ＭＩＳトランジスタのゲート絶縁膜膜厚を同
じとしても、確実に、スタンバイ状態時に、このゲート
空乏型ＭＩＳトランジスタにおけるトンネルリーク電流
を抑制することができる。
【０５７８】また、ゲート絶縁膜膜厚を同じとすること
により、このゲート回路部における段差が生じるのを抑
制することができ、正確なパターニングが実現される。
【０５７９】また、ゲート空乏型ＭＩＳトランジスタを
主および副の電源線にする階層電源構成に接続すること
により確実に、ゲートトンネル電流を抑制することがで
きる。
【０５８０】また、主副電源線を接続するスイッチング
トランジスタにゲート空乏型ＭＩＳトランジスタを使用
することにより、確実かつ容易に、このスイッチングト
ランジスタにおけるゲートトンネル電流を抑制すること
ができる。
【０５８１】また、ラッチ回路に、ゲートトンネル障壁
の大きなＭＩＳトランジスタを使用することにより、ス
タンバイ状態時のラッチ信号の論理レベルが予め判別で
きない場合においても、確実にスタンバイ状態時におけ
るラッチ回路のゲートトンネル電流を抑制することがで
きる。また、このゲート回路のＭＩＳトランジスタのゲ
ート絶縁膜膜厚を、膜厚３ｎｍのシリコン酸化膜の与え
るトンネル障壁と同程度以下トンネル障壁を与える膜厚
とすることにより、ゲート回路が高速動作して、ラッチ
回路の信号を処理することができる。また、このスタン
バイ状態時ゲート回路に対する印加電圧を遮断すること
により、スタンバイ状態時におけるゲート回路における
ゲートトンネル電流を抑制することができる。
【０５８２】また、ゲートトンネル障壁の小さなＭＩＳ
トランジスタで構成される第１のラッチ回路と、ゲート
トンネル障壁の大きなＭＩＳトランジスタで構成される
第２のラッチ回路とを設け、これらの第１および第２の
ラッチ回路において動作サイクルに応じて信号を転送す
ることにより、スタンバイ状態時第２のラッチ回路で信
号を保持することにより、ゲートトンネル電流を抑制し
つつ正確な信号の保持が可能となる。また第１のラッチ
回路をスタンバイ状態時電源を遮断するなどの処置を行
なうことにより、スタンバイ状態時の消費電流を低減す
ることができる。
【０５８３】アクティブサイクルの間、常時、第１のラ
ッチ回路から第２のラッチ回路へ信号を転送することに
より、アクティブサイクルからスタンバイサイクル移行
時において新たに信号転送の期間を設ける必要がなく、
高速動作性を損なうことなく、第１のラッチ回路から第
２のラッチ回路へ信号を転送することができる。
【０５８４】また、第１のラッチ回路に関する信号処理
が実行されるサイクルのみ転送回路を活性化することに
より、正確に、第２のラッチ回路へ転送することができ
る。
【０５８５】また、パイプラインステージ（同期設計ス
テージ）に第１のラッチ回路が結合される場合、この第
１のラッチ回路に対して動作が行なわれたサイクルの次
のサイクルで、第１のラッチ回路から第２のラッチ回路
へ信号を転送することにより、容易にこの信号転送タイ
ミングのマージンを考慮することなく、またパイプライ
ンステージの高速動作に悪影響を及ぼすことなく第１の
ラッチ回路から第２のラッチ回路へ信号を転送すること
ができる。
【０５８６】プリチャージノードを所定電圧にプリチャ
ージするＭＩＳトランジスタを、ゲートトンネル障壁の
大きなＭＩＳトランジスタを使用することにより、プリ
チャージ状態時におけるこのプリチャージ用ＭＩＳトラ
ンジスタのゲートトンネル電流を抑制することができ
る。
【０５８７】また、このプリチャージノードに別に、小
さなゲートトンネル障壁を有するＭＩＳトランジスタに
より、ワンショットでプリチャージノードをプリチャー
ジすることにより、高速で、プリチャージノードの電圧
を所定のプリチャージ電圧レベルに駆動することができ
る。
【０５８８】なお、このプリチャージ用のＭＩＳトラン
ジスタをスリープモード時活性化させ通常動作モード時
にはオフ状態とし、通常動作モード時には、ゲートトン
ネル障壁の小さなＭＩＳトランジスタでプリチャージノ
ードをプリチャージすることにより、通常動作モード時
において高速でプリチャージノードを所定電圧レベルに
プリチャージすることができる。またスリープモード時
においては、ゲートトンネル障壁の小さなプリチャージ
用ＭＩＳトランジスタはオフ状態となるため、ゲートト
ンネル電流のスリープモード時を抑制することができ、
応じて消費電流を低減できる。
【０５８９】また、アクティブサイクル移行時、ワンシ
ョットの形で、ゲートトンネル障壁の小さなプリチャー
ジ用ＭＩＳトランジスタを使用することにより、プリチ
ャージ用ＭＩＳトランジスタをゲートトンネル電流が流
れる期間を短くでき、応じて消費電流を低減できる。
【０５９０】また、スタンバイ期間の間このプリチャー
ジノードをプリチャージ電圧と異なる電圧レベルに保持
するゲートトンネル障壁の大きなＭＩＳトランジスタを
設けることにより、確実にスタンバイ期間中このプリチ
ャージノードがフローティング状態とされるのを防止す
ることができる。
【０５９１】ゲートトンネル障壁の小さなＭＩＳトラン
ジスタを用いてプリチャージノードをプリチャージする
構成において、スリープモード時このプリチャージ用Ｍ
ＩＳトランジスタをオフ状態とすることにより、プリチ
ャージ用ＭＩＳトランジスタを流れるゲートトンネル電
流を抑制でき、消費電流を低減することができる。
【０５９２】また、リフレッシュ動作の必要なメモリに
おいて、リフレッシュのみに関連する回路をゲートトン
ネル障壁の大きなＭＩＳトランジスタで構成することに
より、リフレッシュモード時の消費電流を低減すること
ができる。
【０５９３】また、リフレッシュ動作時、行選択動作を
行なうリフレッシュ系行回路と通常動作モード時にアド
レス指定されたメモリセルの行を選択する行系回路を別
々に設け、このリフレッシュ系行回路をトンネル障壁の
大きなＭＩＳトランジスタで形成することにより、リフ
レッシュモード時の消費電流を大幅に低減することがで
きる。また、半導体記憶装置においては、その大部分は
メモリセルアレイがその面積を占めており、リフレッシ
ュ系行回路および行系回路を二重に設けても大きなエリ
アペナルティは生じない。
【０５９４】またリフレッシュモード時のスタンバイ期
間中、リフレッシュ系回路のＭＩＳトランジスタのゲー
トトンネル電流抑制機構を活性化することにより、この
リフレッシュモード時の平均直流電流を低減することが
できる。
【０５９５】また、ゲートトンネル電流抑制機構を、リ
フレッシュスタンバイサイクル時オフ状態となるゲート
トンネル障壁の大きな電源ＭＩＳトランジスタで構成す
ることにより、容易に、このリフレッシュ系回路のリフ
レッシュスタンバイ時の消費電流を低減することができ
る。
【０５９６】また、リフレッシュモード時、列選択に関
連する回路のゲートトンネル電流抑制機構を活性化する
ことにより、このリフレッシュモード時の消費電流を低
減することができる。
【０５９７】また、このゲートトンネル電流抑制機構
を、リフレッシュモード時オフ状態となるゲートトンネ
ル障壁の大きな電源ＭＩＳトランジスタで構成すること
により、容易に、リフレッシュモード時列系回路へ電源
電圧供給を遮断して、消費電流を低減することができ
る。
【０５９８】またロジック回路が混載される場合、この
リフレッシュモード時にロジック回路への電源電圧の供
給を遮断することにより、リフレッシュモード時のこの
ロジック回路およびメモリ全体の消費電流を低減するこ
とができる。
【０５９９】また、このロジック回路への電源制御用の
ＭＩＳトランジスタをゲートトンネル障壁の大きなＭＩ
Ｓトランジスタで構成することにより、ロジック回路へ
の電源電圧供給時、この電源ＭＩＳトランジスタにゲー
トトンネル電流が生じるのを抑制することができる。
【０６００】ロジック回路の内部ノードに対応して設け
られるレジスタにスタンバイ時対応の内部ノードの信号
を待避させるようにしてかつロジック回路のゲートトン
ネル電流を低減するように構成すれば、スタンバイ時の
消費電流を低減することができる。
【０６０１】また、このレジスタのゲートトンネル電流
をスタンバイ時に低減するように構成することにより、
このレジスタのスタンバイ時の消費電流を低減すること
ができ、全体の消費電流をさらに低減することができ
る。
【０６０２】また、レジスタのトランジスタを、ゲート
トンネル障壁の大きなトランジスタで構成することによ
り、スタンバイ状態移行時複雑な電源制御をこのレジス
タに対して行なう必要がなく、容易にスタンバイ時の消
費電流を低減することができる。
【０６０３】また、このレジスタに、内部ノードの電圧
の観測用または制御用のスキャンパスを構成するレジス
タを利用することにより、追加のレジスタを新たに設け
る必要がなく、容易に、スタンバイ時に内部ノードの信
号を退避させて消費電流を低減することができる。
【０６０４】また、複数の内部回路のうち選択された内
部回路以外の内部回路のゲートトンネル電流を低減する
ように構成することにより、活性化期間における消費電
流を低減することができる。
【０６０５】また、電流制御として、スタンバイ時には
複数の内部回路のゲートトンネル電流を低減するように
構成することにより、スタンバイ時の消費電流をさらに
低減することができる。
【０６０６】また、ノーマル／スペアの冗長構成におい
て、非選択のノーマル／スペア選択回路のゲートトンネ
ル電流を低減するように構成することにより、活性化期
間における消費電流を低減することができる。
【０６０７】また、ブロック分割構造の場合、この選択
ブロックのスペア／ノーマル選択回路のうちの選択スペ
ア／ノーマル選択回路のゲートトンネル電流を低減する
ように構成することにより、活性化期間の消費電流をさ
らに低減することができる。
【０６０８】また、スペア判定を、動作モード指示信号
の活性化前に実行することにより、活性化期間を短くす
ることができ、またこれらのスペア／ノーマル選択回路
両者を判定確定まで活性状態に置く必要がなく、活性化
期間の消費電流を低減することができる。
【０６０９】また、判定動作を、メモリセル選択動作を
指示する動作モード指示信号と非同期で行なうことによ
り、早いタイミングでスペア／ノーマル判定結果を確定
することができ、選択ブロックにおけるスペア／ノーマ
ル選択回路のゲートトンネル電流を、その高速動作性の
ために、判定結果が確定するまで大きくする必要がな
く、活性化期間の消費電流を低減することができる。
【図面の簡単な説明】
【図１】 （Ａ）は、この発明の実施の形態１に従う半
導体装置の構成を示し、（Ｂ）は、図１（Ａ）に示す半
導体装置の動作を示す信号波形図である。
【図２】 （Ａ）は、この発明の実施の形態１の変更例
の構成を示し、（Ｂ）は、図２（Ａ）に示す装置の動作
を示す信号波形図である。
【図３】 （Ａ）は、この発明の実施の形態２に従う半
導体装置の構成を示し、（Ｂ）は、図３（Ａ）に示す装
置の動作を示す信号波形図である。
【図４】 図３（Ａ）に示す装置のリーク電流経路を示
す図である。
【図５】 この発明の実施の形態３に従う半導体装置の
構成を示す図である。
【図６】 図５に示す半導体装置の動作を示す信号波形
図である。
【図７】 図５に示す半導体装置の断面構造を概略的に
示す図である。
【図８】 （Ａ）は、この発明の実施の形態３における
ＭＩＳトランジスタの断面構造を概略的に示し、（Ｂ）
は、図８（Ａ）に示すＭＩＳトランジスタのゲート−基
板間容量を示す図である。
【図９】 図７に示すＮウェルバイアス回路の構成を概
略的に示す図である。
【図１０】 図７に示すＰウェルバイアス回路の構成を
概略的に示す図である。
【図１１】 この発明の実施の形態３の変更例の構成を
概略的に示す図である。
【図１２】 図１１に示す装置の動作を示す信号波形図
である。
【図１３】 この発明の実施の形態３の変更例２の構成
を示す図である。
【図１４】 図１３に示す装置の動作を示す信号波形図
である。
【図１５】 図１３に示す半導体装置のＭＩＳトランジ
スタの断面構造を概略的に示す図である。
【図１６】 この発明の実施の形態４に従う半導体装置
の構成を概略的に示す図である。
【図１７】 図１６に示す装置の動作を示す信号波形図
である。
【図１８】 この発明の実施の形態４の変更例を概略的
に示す図である。
【図１９】 この発明の実施の形態５に従う半導体装置
の構成を示す図である。
【図２０】 図１９に示す半導体装置の動作を示す信号
波形図である。
【図２１】 （Ａ）−（Ｃ）は、ゲートトンネル障壁の
大きなＭＩＳトランジスタの構造をそれぞれ示す図であ
る。
【図２２】 この発明の実施の形態６に従う半導体装置
の構成を示す図である。
【図２３】 図２２に示す装置の動作を示す信号波形図
である。
【図２４】 図２２に示す電圧調節回路の構成を示す図
である。
【図２５】 （Ａ）は、この発明の実施の形態６の変更
例１の構成を示す図であり、（Ｂ）は、図２５（Ａ）に
示す装置の動作を示す信号波形図である。
【図２６】 この発明の実施の形態６の変更例１の構成
を示す図である。
【図２７】 この発明の実施の形態６の変更例２の構成
を示す図である。
【図２８】 この発明の実施の形態６の変更例３の構成
を示す図である。
【図２９】 この発明の実施の形態６の変更例４の構成
を示す図である。
【図３０】 この発明の実施の形態７に従う半導体装置
の断面構造を概略的に示す図である。
【図３１】 （Ａ）は、図３０に示すＭＩＳトランジス
タの平面レイアウトを概略的に示す図であり、（Ｂ）
は、図３１（Ａ）に示すトランジスタの断面構造を概略
的に示す図である。
【図３２】 図３０に示すＭＩＳトランジスタの平面レ
イアウトの変更例を示す図である。
【図３３】 （Ａ）は、この発明の実施の形態７の半導
体装置の構成を示し、（Ｂ）は、図３３（Ａ）に示す装
置の動作を示す信号波形図である。
【図３４】 （Ａ）は、この発明の実施の形態７の変更
例を示し、（Ｂ）は、図３４（Ａ）に示す装置の動作を
示す信号波形図である。
【図３５】 この発明の実施の形態８において用いられ
るＭＩＳトランジスタの断面構造を概略的に示す図であ
る。
【図３６】 （Ａ）は、Ｐ＋ゲートを用いたときの埋込
チャネルＮ型ＭＩＳトランジスタのチャネル不純物濃度
プロファイルを概略的に示し、（Ｂ）は、Ｎ＋ゲートを
用いたときの表面チャネル型Ｎ型ＭＩＳトランジスタの
チャネル領域の不純物濃度プロファイルを示す図であ
る。
【図３７】 （Ａ）は、Ｎ＋ゲートを用いたときの埋込
チャネルＰ型ＭＩＳトランジスタのチャネル領域の不純
物濃度プロファイルを示し、（Ｂ）は、Ｐ＋ゲートを用
いたときの表面チャネル型Ｐ型ＭＩＳトランジスタのチ
ャネル領域の不純物濃度プロファイルを示す図である。
【図３８】 （Ａ）は、この発明の実施の形態８に従う
半導体装置の構成を示し、（Ｂ）は、図３８（Ａ）に示
す半導体装置の動作を示す信号波形図である。
【図３９】 （Ａ）は、この発明の実施の形態８の変更
例を示し、（Ｂ）は、図３９（Ａ）に示す装置の動作を
示す信号波形図である。
【図４０】 （Ａ）および（Ｂ）は、この発明の実施の
形態９に用いられるＭＩＳトランジスタの断面構造を概
略的に示す図である。
【図４１】 この発明の実施の形態９に従う半導体装置
の構成を示す図である。
【図４２】 この発明の実施の形態９の変更例を示す図
である。
【図４３】 この発明の実施の形態１０に従う半導体装
置の構成を示す図である。
【図４４】 この発明の実施の形態１０の変更例を示す
図である。
【図４５】 図４４に示す半導体装置の動作を示す信号
波形図である。
【図４６】 この発明の実施の形態１０の変更例２の構
成を示す図である。
【図４７】 この発明の実施の形態１１に従う半導体装
置の構成を概略的に示す図である。
【図４８】 図４７に示す半導体装置の動作を示す信号
波形図である。
【図４９】 （Ａ）は、図４７に示す半導体装置の制御
信号を発生する部分の構成を概略的に示し、（Ｂ）は、
図４９（Ａ）に示す制御信号発生部の動作を示す信号波
形図である。
【図５０】 図４９（Ａ）に示す半導体装置の動作の変
更例を示す図である。
【図５１】 （Ａ）は、図４７に示す半導体装置に対す
る制御信号発生部の変更例を示す図であり、（Ｂ）は、
図５１（Ａ）に示す制御信号発生部の動作を示す信号波
形図である。
【図５２】 図４７に示す半導体装置の動作の変更例を
示す図である。
【図５３】 図５２に示す制御信号を発生する部分の構
成を概略的に示す図である。
【図５４】 図４７に示す半導体装置のさらに他の動作
シーケンスを示す信号波形図である。
【図５５】 図５４に示す制御信号を発生する部分の構
成を概略的に示す図である。
【図５６】 （Ａ）は、この発明の実施の形態１１の半
導体装置の変更例を示す図であり、（Ｂ）は、図５６
（Ａ）に示す半導体装置の動作を示す信号波形図であ
る。
【図５７】 （Ａ）は、図５６（Ａ）に示す半導体装置
の転送指示信号発生部の構成を示し、（Ｂ）は、図５７
（Ａ）に示す回路の動作を示す信号波形図である。
【図５８】 この発明の実施の形態１１に従う半導体装
置のさらに他の動作を示す信号波形図である。
【図５９】 （Ａ）はこの発明の実施の形態１２の半導
体装置の構成を示し、（Ｂ）は図５９（Ａ）の装置の動
作を示す信号波形図であり、（Ｃ）は図５９（Ａ）に示
す半導体装置の一般形式を示す図である。
【図６０】 （Ａ）は、この発明の実施の形態１２の変
更例１の構成を示し、（Ｂ）は、図６０（Ａ）に示す装
置の動作を示す信号波形図である。
【図６１】 図６０（Ａ）に示す装置のプリチャージ指
示信号発生部の構成を示す図である。
【図６２】 この発明の実施の形態１２の半導体装置の
動作の変更例を示す信号波形図である。
【図６３】 図６２に示す動作シーケンスのプリチャー
ジ指示信号発生部の構成を概略的に示す図である。
【図６４】 この発明の実施の形態１２の変更例２の一
般的構成を示す図である。
【図６５】 この発明の実施の形態１２に従う半導体装
置の第３の動作シーケンスを示す信号波形図である。
【図６６】 図６５に示すプリチャージ指示信号を発生
する部分の構成を示す図である。
【図６７】 （Ａ）は、この発明の実施の形態１２の変
更例４に従う半導体装置の構成を示し、（Ｂ）は、図６
７（Ａ）に示す装置の動作を示す信号波形図である。
【図６８】 図６７（Ａ）に示すプリチャージ指示信号
を発生する部分の構成を概略的に示す図である。
【図６９】 この発明の実施の形態１２の変更例５の構
成を示す図である。
【図７０】 この発明の実施の形態１２の変更例４およ
び５の一般的構成を示す図である。
【図７１】 この発明の実施の形態１２の変更例６の構
成を示す図である。
【図７２】 図７１に示す半導体装置の動作を示す信号
波形図である。
【図７３】 図７２に示す制御信号を発生する部分の構
成を概略的に示す図である。
【図７４】 （Ａ）は、この発明の実施の形態１３に従
う半導体装置の構成を概略的に示す図であり、（Ｂ）
は、図７４（Ａ）に示すリフレッシュアドレスカウンタ
の構成を示す図である。
【図７５】 この発明の実施の形態１３の変更例１の構
成を概略的に示す図である。
【図７６】 図７５に示す半導体装置の制御の構成を概
略的に示す図である。
【図７７】 この発明の実施の形態１３の変更例２の構
成を概略的に示す図である。
【図７８】 図７７に示す装置の動作を示す信号波形図
である。
【図７９】 図７８に示す信号を発生する部分の構成を
概略的に示す図である。
【図８０】 この発明の実施の形態１３の変更例３の構
成を概略的に示す図である。
【図８１】 図８０に示す制御信号発生部の構成を概略
的に示す図である。
【図８２】 この発明の実施の形態１３の変更例４の構
成を概略的に示す図である。
【図８３】 この発明の実施の形態１４に従う半導体装
置の全体の構成を概略的に示す図である。
【図８４】 図８３に示すテスト／電源制御回路の構成
を概略的に示す図である。
【図８５】 図８３に示すレジスタ回路の構成を概略的
に示す図である。
【図８６】 図８５に示すレジスタ回路の動作を示す信
号波形図である。
【図８７】 図８３に示すテスト／電源制御回路のより
詳細な構成を示す図である。
【図８８】 この発明の実施の形態１４の変更例１の構
成を示す図である。
【図８９】 この発明の実施の形態１４の変更例２の構
成を示す図である。
【図９０】 この発明の実施の形態１４の変更例３の構
成を示す図である。
【図９１】 この発明の実施の形態１４の変更例４の構
成を概略的に示す図である。
【図９２】 図９１に示すテストコントローラの構成を
概略的に示す図である。
【図９３】 この発明の実施の形態１５に従う半導体装
置の全体の構成を概略的に示す図である。
【図９４】 図９３に示す半導体装置の１つのロウブロ
ックに対応する部分の構成を概略的に示す図である。
【図９５】 図９４に示すブロックロウデコーダおよび
ワード線ドライバの構成を概略的に示す図である。
【図９６】 図９３に示す半導体装置の１つの列ブロッ
クに対応して設けられる部分の構成を概略的に示す図で
ある。
【図９７】 この発明の実施の形態１５の変更例１の構
成を概略的に示す図である。
【図９８】 この発明の実施の形態１６に従う半導体装
置の要部の構成を概略的に示す図である。
【図９９】 この発明の実施の形態１６の変更例１の構
成を概略的に示す図である。
【図１００】 この発明の実施の形態１６の変更例２の
構成を概略的に示す図である。
【図１０１】 （Ａ）はこの発明の実施の形態１６の変
更例３の構成を概略的に示し、（Ｂ）は、図１０１
（Ａ）に示す回路の動作を示す信号波形図である。
【図１０２】 この発明の実施の形態１６の変更例４の
構成を概略的に示す図である。
【図１０３】 図１０２に示す回路の動作を示す信号波
形図である。
【図１０４】 従来の半導体装置の構成の一例を示す図
である。
【図１０５】 図８３に示す半導体装置の動作を示す信
号波形図である。
【図１０６】 （Ａ）−（Ｃ）は、ＮチャネルＭＩＳト
ランジスタの蓄積状態、空乏状態および反転状態のそれ
ぞれのエネルギバンドの構造を概略的に示す図である。
【図１０７】 従来の半導体装置のゲートトンネル電流
経路を示す図である。
【図１０８】 従来の半導体装置のゲートトンネル電流
経路の他の経路を示す図である。
【符号の説明】
ＳＷ１，ＳＷ２ 電源スイッチングトランジスタ、１
電源ノード、２ 接地ノード、３ 副電源線、４ 副接
地線、ＰＱ，ＮＱ，ＰＱ１−ＰＱ４，ＮＱ１−ＮＱ４
ＭＩＳトランジスタ、５ Ｎウェル領域、６ Ｐウェル
領域、１１ Ｎウェル、１３ Ｐウェル、１５ Ｎウェ
ルバイアス回路、２０ Ｐウェルバイアス回路、２１
電源線、２２ 電源切換回路、２３ 接地線、２４ 電
源切換回路、２６，２８ 電源切換回路、３０ 主電源
線、３２ 副電源線、３４ 主接地線、３６ 副接地
線、ＰＱａ−ＰＱｄ，ＮＱａ−ＮＱｄ ＭＩＳトランジ
スタ、ＳＷａ，ＳＷｂ 電源スイッチングトランジス
タ、４２ 電圧調節回路、４２ａ レプリカ回路、ＲＰ
１，ＲＰ２，ＲＮ１，ＲＮ２ ＭＩＳトランジスタ、Ｓ
Ｗ１ｒ，ＳＷ２ｒ 電源トランジスタ、４２ｂ，４２ｃ
比較器、４２ｄ，４２ｅ トランスファゲート、ＳＷ
Ｃ−１〜ＳＷＣ−ｎ，ＳＷＳ−１〜ＳＷＳ−ｎ電源スイ
ッチングトランジスタ、ＰＸ１−ＰＸｎ，ＮＸ１−ＮＸ
ｎ トランスファゲート、５２ 電圧調節回路、ＣＴＭ
１−ＣＴＭｎ−１，ＳＴＭ１−ＳＴＭｎ−１ トランス
ミッションゲート、５４ 制御クロック信号発生回路、
５２ａモニタ回路、５２ｂ，５２ｃ トランスミッショ
ンゲート、６２ 半導体基板、６１ 埋込酸化膜、６３
ａ，６３ｂ，６４ａ，６４ｂ 不純物領域、６５，６６
ボディ領域、６７，６８ ゲート電極、７０，７３ バ
イアス電圧印加領域、７５ Ｐボディ領域、７６ Ｎボ
ディ領域、ＳＰＱ１−ＳＰＱ４，ＳＮＱ１−ＳＮＱ４
ＳＯＩ構造ＭＩＳトランジスタ、８１，８３ 不純物領
域、８３ ゲート絶縁膜、８４ ゲート電極、８５ 反
転層、８６，８７ 空乏層、ＢＱ１−ＢＱ４ 埋込チャ
ネル型ＭＩＳトランジスタ、９２，９７ ゲート電極、
９２ａ，９７ａ 空乏層、ＤＱ１−ＤＱ４ ゲート空乏
型ＭＩＳトランジスタ、ＰＴＲ１−ＰＴＲ１５ ゲート
トンネル障壁の大きなＭＩＳトランジスタ、ＮＴＲ１−
ＮＴＲ１６ ＩＴＲトランジスタ、ＰＴ１，ＰＴ２，Ｎ
Ｐ１，ＮＰ２ ＭＩＳトランジスタ、ＸＦ１，ＸＦ２
トランスファゲート、１０５ 双方向転送回路、ＡＬ
アクティブラッチ回路、ＳＬ スタンバイラッチ回路、
ＬＧ♯１−ＬＧ♯ｎ論理回路、ＬＴ♯１−ＬＴ♯ｎ ラ
ッチ回路、１５０ プリチャージノード、１５５ 論理
回路、２００ メモリセルアレイ、２０１ リフレッシ
ュアドレスカウンタ、２０２ リフレッシュタイマ、２
０３ ロウアドレス系回路、２０４ワード線駆動回路／
センス系回路（行系回路）、２０５ その他の周辺回路
（列系回路）、２０６ ロウアドレス系回路、２０７
ワード線駆動回路／センス系回路（行系回路）、ＰＴＲ
２０，ＰＴＲ２２ ゲートトンネル障壁の大きなＭＩＳ
トランジスタ、２５０ 半導体装置、ＰＴＲ２４ ゲー
トトンネル障壁の大きなＭＩＳトランジスタ、２７０，
２７２，２７４ ゲートトンネル電流低減機構、３００
半導体装置、ＬＫ♯１−ＬＫ♯３ 内部回路、３０２
スキャンパス、Ｆ１−Ｆ７ レジスタ回路、３０４
テスト／電源制御回路、３１１ 主電源線、３１２ テ
スト制御回路、３１３ モード検出回路、３１４ 電源
トランジスタ、３２１ フリップフロップ、３３０ テ
スト／電流制御機構、３３２ゲートトンネル電流低減機
構、ＰＱＲｂ，ＮＱＲｂ Ｈ−ＶｔｈＭＯＳトランジス
タ、ＰＱＲｃ，ＮＱＲｃ 高ゲートトンネル障壁トラン
ジスタ、ＢＳＲ バウンダリスキャンレジスタ、ＳＣＰ
バウンダリスキャンパス、３５０ テストコントロー
ラ、３６０ａ 内部論理回路、３６０ｂ ゲートトンネ
ル電流低減機構、４０４ ロウデコーダ、４０６ ワー
ド線駆動・センス系回路、４１０ コラムデコーダ、４
１２ データＩＯ制御回路、ＲＢ♯１−ＲＢ♯ｍ 行ブ
ロック、ＣＢ♯１−ＣＢ♯ｎ 列ブロック、４０５ｉ，
４０７ｉ，４０９ｉ ゲートトンネル電流低減機構、４
２２，４２６ 電源トランジスタ、４３０ｊ，４３２ｊ
ゲートトンネル電流低減機構（ＩＴＲＣ）、Ｂ♯１−Ｂ
♯４ バンク、４４４ａ−４４４ｄ ゲートトンネル電
流低減機構（ＩＴＲＣ）、４５０ ノーマル行選択回
路、４５２ スペア行選択回路、４５４，４５６ ゲー
トトンネル電流低減機構（ＩＴＲＣ）、４５８ スペア
判定回路、４７０ ノーマルコラムデコーダ、４７２
ノーマルリード／ライト回路、４７１ スペアコラムデ
コーダ、４７３ スペアリード／ライト回路、４７４
コラムスペア判定回路、４７５−４７８ ゲートトンネ
ル電流低減機構（ＩＴＲＣ）、５０６ａ−５０６ｍ ロ
ウスペア判定回路、ＣＩＴＲＣ，ＮＩＴＲＣ，ＳＩＴＲ
Ｃ，ＲＩＴＲＣ ゲートトンネル電流低減機構、ＣＤ
コラムデコーダ、ＲＤ ロウデコーダ、５１０ コラム
冗長制御回路、５５０ ロウ系制御回路、５５２ アド
レス入力バッファ、５５４ ロウデコーダ、５５６ ノ
ーマルワード線ドライバ、５５８ ロウブロックデコー
ダ、５６０ ロウスペア判定回路、５６２，５６６ ラ
ッチ回路、５６４スペアワード線ドライバ、５７０ コ
ラムアドレス入力バッファ、５７２ コラムスペア判定
回路、５７４ ノーマルコラムデコーダ、５７６ スペ
アコラムデコーダ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/04 Ｍ 21/8242 27/08 ３２１Ａ 29/786 27/10 ６８１Ｆ Ｈ０３Ｋ 19/00 29/78 ６１３Ａ ６１４ Ｆターム(参考） 5F038 AV13 BG05 BG06 BG09 CD02 CD03 CD09 CD15 DF05 DF07 DF08 DF14 DT02 DT06 DT09 DT12 DT18 EZ06 EZ20 5F048 AA08 AB01 AB04 AC03 AC04 BA16 BB01 BB06 BB07 BB16 BE02 BE03 BE05 BE09 BH01 BH04 5F083 AD00 GA05 GA06 HA02 LA04 LA06 LA10 NA03 ZA07 5F110 AA06 AA09 AA15 BB04 BB06 CC02 DD05 DD13 EE24 GG02 GG60 HM04 HM12 HM15 NN78 5J056 AA00 BB01 BB17 BB49 CC03 DD13 DD29 FF01 FF08 KK01 KK02

Claims (69)

    【特許請求の範囲】
  1. 【請求項１】 第１の電源ノードと、 第１のゲートトンネル障壁を有する絶縁ゲート型電界効
    果トランジスタを構成要素として含み、第１の電源線上
    の電圧を一方動作電源電圧として受けて所定の動作を行
    なう論理ゲートと、 前記第１の電源ノードと前記第１の電源線の間に接続さ
    れ、前記第１のゲートトンネル障壁よりも大きなゲート
    トンネル障壁を有する絶縁ゲート型電界効果トランジス
    タで構成され、前記論理ゲートの動作モードを指示する
    動作モード指示信号に応答して選択的に導通する第１の
    スイッチングトランジスタとを備える、半導体装置。
  2. 【請求項２】 前記第１のゲートトンネル障壁は、膜厚
    ３ナノメータ以下のシリコン酸化膜とゲートトンネル障
    壁が等価である、請求項１記載の半導体装置。
  3. 【請求項３】 前記論理ゲートの絶縁ゲート型電界効果
    トランジスタは、膜厚３ナノメータ以下のゲート絶縁膜
    を有する、請求項１記載の半導体装置。
  4. 【請求項４】 スタンバイサイクルとアクティブサイク
    ルとを有し、前記スタンバイサイクル時の入力信号の論
    理レベルが予め定められている半導体装置であって、 第１のゲートトンネル障壁を有し、第１の電源ノードと
    出力ノードとの間に接続されかつ前記入力信号をゲート
    に受ける、前記スタンバイサイクル時オン状態となる第
    １の絶縁ゲート型電界効果トランジスタと、 前記第１のゲートトンネル障壁よりも小さなゲートトン
    ネル障壁を有し、前記出力ノードと第２の電源ノードと
    の間に接続されかつ前記入力信号をゲートに受けて前記
    スタンバイサイクル時にオフ状態となる第２の絶縁ゲー
    ト型電界効果トランジスタを備える、半導体装置。
  5. 【請求項５】 前記第１の絶縁ゲート型電界効果トラン
    ジスタは、ゲート絶縁膜が前記第２の絶縁ゲート型電界
    効果トランジスタよりも厚い、請求項４記載の半導体装
    置。
  6. 【請求項６】 前記第２のゲートトンネル障壁を有し、
    前記第１の電源ノードと第２の出力ノードの間に接続さ
    れ、前記第１の出力ノードの信号に従って前記スタンバ
    イサイクル時オフ状態となる第３の絶縁ゲート型電界効
    果トランジスタと、 前記第２の出力ノードと前記第２の電源ノードとの間に
    接続され、前記第１の出力ノードの信号に従って前記ス
    タンバイサイクル時オン状態となる前記第１のゲートト
    ンネル障壁を有する第４の絶縁ゲート型電界効果トラン
    ジスタをさらに備える、請求項４記載の半導体装置。
  7. 【請求項７】 スタンバイサイクルとアクティブサイク
    ルとを有しかつ前記スタンバイサイクル時の入力信号の
    論理レベルが予め定められている半導体装置であって、 第１の電源ノードと第１の出力ノードの間に接続されか
    つゲートに前記入力信号を受ける第１の絶縁ゲート型電
    界効果トランジスタと、 前記出力ノードと第２の電源ノードの間に接続されかつ
    前記入力信号をゲートに受ける第２の絶縁ゲート型電界
    効果トランジスタと、 前記第１および第２の絶縁ゲート型電界効果トランジス
    タに結合され、前記スタンバイサイクル時前記第１およ
    び第２の絶縁ゲート型電界効果トランジスタのゲートト
    ンネルリーク量を、前記アクティブサイクル時よりも低
    減するための制御回路を備える、半導体装置。
  8. 【請求項８】 前記制御回路は、前記第１および第２の
    絶縁ゲート型電界効果トランジスタのバックゲートのバ
    イアスを前記スタンバイサイクル時に前記アクティブサ
    イクル時よりも深くするための回路を含む、請求項７記
    載の半導体装置。
  9. 【請求項９】 前記制御回路は、前記第１および第２の
    電源ノードの電圧極性を前記スタンバイサイクルと前記
    アクティブサイクルとで切換えるための回路を含む、請
    求項７記載の半導体装置。
  10. 【請求項１０】 前記第１および第２の絶縁ゲート型電
    界効果トランジスタは、膜厚３ナノメータのシリコン酸
    化膜が与えるゲートトンネル障壁と同程度以下のゲート
    トンネル障壁を有する絶縁膜を備える、請求項７記載の
    半導体装置。
  11. 【請求項１１】 前記制御回路は、前記アクティブサイ
    クル時、前記第１および第２の電源ノードに通常動作時
    に使用される第１および第２の電源電圧をそれぞれ供給
    し、前記スタンバイサイクル時には前記第１および第２
    の電源電圧よりもそれぞれ絶対値の小さいおよび大きい
    第３および第４の電圧を印加する回路を含む、請求項７
    記載の半導体装置。
  12. 【請求項１２】 スタンバイサイクルとアクティブサイ
    クルとを有しかつ前記スタンバイサイクル時の入力信号
    の論理レベルが予め定められている半導体装置であっ
    て、 第１の電源ノードと第１の出力ノードとの間に接続され
    かつゲートに前記入力信号を受けかつさらに第１のトン
    ネル障壁を有する第１の絶縁ゲート型電界効果トランジ
    スタと、 前記第１の出力ノードとサブ電源ノードとの間に接続さ
    れかつゲートに前記入力信号を受けて前記第１の絶縁ゲ
    ート型電界効果トランジスタと相補的に導通する第２の
    絶縁ゲート型電界効果トランジスタとを備え、前記第２
    の絶縁ゲート型電界効果トランジスタは、前記第１のゲ
    ートトンネル障壁よりも小さな第２のゲートトンネル障
    壁を有し、 前記サブ電源ノードと第２の電源ノードの間に接続さ
    れ、かつ動作サイクル指定信号に応答して選択的に導通
    する第１のスイッチングトランジスタを備える、半導体
    装置。
  13. 【請求項１３】 前記第１のスイッチングトランジスタ
    は、前記スタンバイサイクル時オフ状態となりかつ前記
    第２の絶縁ゲート型電界効果トランジスタよりもしきい
    値電圧の絶対値が大きく、かつ前記第２の絶縁ゲート型
    電界効果トランジスタは、前記スタンバイサイクル時に
    前記入力信号に応答してオフ状態となる、請求項１２記
    載の半導体装置。
  14. 【請求項１４】 前記第１の絶縁ゲート型電界効果トラ
    ンジスタは、膜厚３ナノメータのシリコン酸化膜が与え
    るゲートトンネル障壁よりも大きなゲートトンネル障壁
    を与えるゲート絶縁膜を有し、前記第２の絶縁ゲート型
    電界効果トランジスタは、前記膜厚３ナノメータのシリ
    コン酸化膜が与えるゲートトンネル障壁と同程度または
    それ以下のゲートトンネル障壁を与えるゲート絶縁膜を
    備える、請求項１２記載の半導体装置。
  15. 【請求項１５】 前記第１のスイッチングトランジスタ
    と前記第１の絶縁ゲート型電界効果トランジスタは、バ
    ックゲート電圧が異なる、請求項１２記載の半導体装
    置。
  16. 【請求項１６】 電源ノードと、 電源線と、 前記電源線と前記電源ノードとの間に接続され、動作サ
    イクル指示信号に応答して選択的にオン状態となる第１
    のスイッチングトランジスタと、 前記電源線の電圧を一方動作電源電圧として受けて動作
    し、所定の処理を行なうゲート回路を備え、前記ゲート
    回路は、前記電源線に結合される第１の絶縁ゲート型電
    界効果トランジスタを構成要素として含み、 前記ゲート回路の構成要素の絶縁ゲート型電界効果トラ
    ンジスタと前記第１のスイッチングトランジスタとを比
    例縮小した絶縁ゲート型電界効果トランジスタを構成要
    素として含むレプリカ回路を備え、前記レプリカ回路
    は、前記電源線に相当する内部出力ノードを有し、 前記レプリカ回路の前記出力ノードの出力電圧に相当す
    る電圧を前記動作サイクル指示信号に応答して前記電源
    線へ伝達する伝達回路とを備え、前記伝達回路と前記第
    １のスイッチングトランジスタとは、同相で導通状態と
    なる、半導体装置。
  17. 【請求項１７】 前記伝達回路は、導通時、前記レプリ
    カ回路の出力ノードの電圧と前記電源線の電圧とを比較
    し、該比較結果に従って前記電源線を駆動するための比
    較回路を含む、請求項１６記載の半導体装置。
  18. 【請求項１８】 第１の電源ノードと、 第１の電源線と、 前記第１の電源ノードと前記第１の電源線との間に結合
    され、動作サイクル指示信号に応答して選択的に導通す
    る第１のスイッチングトランジスタと、 前記第１の電源線の電圧を動作電源電圧として受けて動
    作する第１のゲート回路とを備え、前記第１のゲート回
    路は、絶縁ゲート型電界効果トランジスタを構成要素と
    して含み、 第２の電源ノードと、 前記第１の電源線と別に設けられる第２の電源線、 前記第２の電源ノードと前記第２の電源線との間に結合
    され、前記動作サイクル指示信号に応答して選択的に前
    記第１のスイッチングトランジスタと同相で導通する第
    ２のスイッチングトランジスタと、 前記第２の電源線の電圧を動作電源電圧として受ける第
    ２のゲート回路とを備え、前記第２のゲート回路は、絶
    縁ゲート型電界効果トランジスタを構成要素として含
    み、 前記第１のゲート回路の前記第１の電源線に接続するト
    ランジスタのサイズと前記第１のスイッチングトランジ
    スタのサイズ比は、前記第２のゲート回路の前記第２の
    電源線に接続するトランジスタのサイズと前記第２のス
    イッチングトランジスタのサイズの比に実質的に等し
    く、前記サイズは、チャネル幅とチャネル長の比で与え
    られる、半導体装置。
  19. 【請求項１９】 前記第１のゲート回路は、前記第１の
    電源線に接続し第１の入力信号をゲートに受けかつ第１
    のゲート絶縁膜膜厚を有する第１の絶縁ゲート型電界効
    果トランジスタと、第３の電源線に接続し、前記第１の
    入力信号をゲートに受ける前記第１のゲート絶縁膜より
    も厚い第２のゲート絶縁膜膜厚を有する第２の絶縁ゲー
    ト型電界効果トランジスタを有する第１の単位ゲート回
    路を含み、 前記第２のゲート回路は、前記第２の電源線にソースが
    接続し、かつ第２の入力信号をゲートに受けるとともに
    前記第１のゲート絶縁膜膜厚を有する第３の絶縁ゲート
    型電界効果トランジスタと、第４の電源線にソースが接
    続され、前記第２の入力信号をゲートに受け、かつ前記
    第２のゲート絶縁膜膜厚を有する第４の絶縁ゲート型電
    界効果トランジスタとを有する第２の単位ゲート回路を
    含む、請求項１８記載の半導体装置。
  20. 【請求項２０】 前記第１のゲート回路と縦続接続さ
    れ、前記第１のゲート回路の出力信号を受ける第３のゲ
    ート回路をさらに備え、前記第３のゲート回路は、前記
    第１の電源ノードと第３の電源線の電圧を両動作電源電
    圧として受けかつ絶縁ゲート型電界効果トランジスタを
    構成要素として含み、 前記第２のゲート回路と縦続接続され、前記第２の電源
    ノードと第４の電源線の電圧を両動作電源電圧として受
    けかつ構成要素として絶縁ゲート型電界効果トランジス
    タを含む第４のゲート回路と、 前記第３の電源線と第３の電源ノードとの間に接続され
    かつ前記動作サイクル指示信号に応答して前記第１のス
    イッチングトランジスタと同相でオン／オフ状態となる
    第３のスイッチングトランジスタと、 前記第４の電源線と第４の電源ノードとの間に接続さ
    れ、前記動作サイクル指示信号に応答して前記第２のス
    イッチングトランジスタと同相でオン／オフする第４の
    スイッチングトランジスタとをさらに備え、 前記第３のスイッチングトランジスタのサイズと前記第
    ３のゲート回路の前記第３の電源線に接続する絶縁ゲー
    ト型電界効果トランジスタのサイズの比は、前記第４の
    スイッチングトランジスタのサイズと前記第４のゲート
    回路の前記第４の電源線に接続する絶縁ゲート型電界効
    果トランジスタのサイズの比に等しい、請求項１８記載
    の半導体装置。
  21. 【請求項２１】 前記第３のゲート回路の前記第１の電
    源ノードに接続する絶縁ゲート型電界効果トランジスタ
    は、第２のゲート絶縁膜膜厚を有し、かつ前記第３の電
    源線に接続する絶縁ゲート型電界効果トランジスタは前
    記第２のゲート絶縁膜膜厚よりも厚い第１のゲート絶縁
    膜膜厚を有し、 前記第４のゲート回路の前記第２の電源ノードに接続す
    る絶縁ゲート型電界効果トランジスタは、前記第２のゲ
    ート絶縁膜膜厚を有し、かつ前記第４の電源線に接続す
    る絶縁ゲート型電界効果トランジスタは前記第１のゲー
    ト絶縁膜膜厚を有する、請求項２０記載の半導体装置。
  22. 【請求項２２】 前記第１のゲート回路の前記第１の電
    源線に接続する絶縁ゲート型電界効果トランジスタまた
    は前記第２のゲート回路の前記第２の電源線に接続する
    絶縁ゲート型電界効果トランジスタのサイズと前記第１
    または第２のスイッチングトランジスタの比に等しいサ
    イズ比を有するレプリカスイッチングトランジスタおよ
    びレプリカゲート回路を含むレプリカ回路をさらに備
    え、 前記レプリカスイッチングトランジスタは前記レプリカ
    ゲート回路へ動作電源電圧を供給し、 前記動作サイクル指示信号に応答して前記第１および第
    ２の電源線へ前記レプリカゲート回路の動作電源電圧に
    相当する電圧を伝達する伝達回路をさらに備える、請求
    項１８記載の半導体装置。
  23. 【請求項２３】 前記伝達回路は、前記レプリカゲート
    回路の動作電源電圧と出力ノードの電圧とを比較し、該
    比較結果に従って前記出力ノードの電圧を調整する比較
    回路と、 前記動作サイクル指示信号に応答して前記出力ノードを
    前記第１および第２の電源線にそれぞれ結合するスイッ
    チング回路を含む、請求項２２記載の半導体装置。
  24. 【請求項２４】 前記第１および第２の電源線を前記動
    作サイクル指示信号に応答して結合するためのスイッチ
    ング回路をさらに備える、請求項１８記載の半導体装
    置。
  25. 【請求項２５】 前記第３または第４のゲート回路の前
    記第３または第４の電源線に接続する絶縁ゲート型電界
    効果トランジスタのサイズと前記第３または第４のスイ
    ッチングトランジスタのサイズの比に等しいサイズ比を
    有するレプリカスイッチングトランジスタおよびレプリ
    カゲート回路を含むレプリカ回路をさらに備え、前記レ
    プリカスイッチングトランジスタは前記レプリカゲート
    回路へ動作電源電圧を供給し、 前記動作サイクル指示信号に応答して前記第３および第
    ４の電源線へ前記レプリカゲート回路の動作電源電圧に
    相当する電圧を伝達する伝達回路をさらに備える、請求
    項２０記載の半導体装置。
  26. 【請求項２６】 前記伝達回路は、前記レプリカゲート
    回路の動作電源電圧と出力ノードの電圧とを比較し、該
    比較結果に従って前記出力ノードの電圧を調整する比較
    回路と、 前記動作サイクル指示信号に応答して前記出力ノードを
    前記第３および第４の電源線にそれぞれ結合するスイッ
    チング回路を含む、請求項２５記載の半導体装置。
  27. 【請求項２７】 前記第３および第４の電源線を前記動
    作サイクル指示信号に応答して結合するためのスイッチ
    ング回路をさらに備える、請求項２０記載の半導体装
    置。
  28. 【請求項２８】 スタンバイサイクルとアクティブサイ
    クルとを有する半導体装置であって、 シリコン・オン・インシュレータ構成の第１および第２
    のトランジスタを有し、入力信号に所定の処理を施して
    出力するゲート回路を備え、前記入力信号の論理レベル
    は、前記スタンバイサイクル時予め定められており、前
    記第１および第２のトランジスタは、３ナノメータ以下
    のシリコン酸化膜膜厚と実質的に同じゲートトンネル障
    壁を有するゲート絶縁膜を有し、 前記第１および第２のトランジスタのボディ領域へバイ
    アス電圧を印加するためのバイアス電圧印加回路を備
    え、前記バイアス電圧印加回路は、前記スタンバイサイ
    クル時前記第１および第２のトランジスタのうちの少な
    くともオン状態となるトランジスタのボディ領域のバイ
    アスを前記アクティブサイクル時のバイアスよりも深く
    する回路を含み、 前記シリコン・オン・インシュレータ構造は、絶縁膜上
    に形成される半導体基板領域を有し、前記第１および第
    ２のトランジスタが前記半導体基板領域に形成される、
    半導体装置。
  29. 【請求項２９】 スタンバイサイクルとアクティブサイ
    クルとを有する半導体装置であって、 シリコン・オン・インシュレータ構成の第１および第２
    のトランジスタを有し、入力信号に所定の論理処理を施
    して出力するゲート回路と、 前記第１および第２のトランジスタのボディ領域へバイ
    アス電圧を印加するためのバイアス電圧印加回路を備
    え、前記バイアス電圧印加回路は、前記第１および第２
    のトランジスタのボディ領域のバイアスを前記スタンバ
    イサイクル時前記アクティブサイクル時のバイアスより
    もともに深くする回路を含み、 前記シリコン・オン・インシュレータ構成は、絶縁膜上
    に形成される半導体基板領域を備え、前記半導体基板領
    域に前記第１および第２のトランジスタが形成される、
    半導体装置。
  30. 【請求項３０】 前記ゲート回路と縦続接続される複数
    の論理ゲートをさらに備え、 前記複数の論理ゲートの各々は、前記シリコン・オン・
    インシュレータ構造の第３および第４のトランジスタを
    含み、前記第３および第４のトランジスタは、前記第１
    および第２の電源ノードの間に接続されかつそれぞれの
    ゲートに前段の回路の出力信号を受け、 前記バイアス電圧印加回路は、前記複数の論理ゲートの
    各々の第３および第４のトランジスタのボディ領域のバ
    イアスを、前記第１および第２のトランジスタのボディ
    領域のバイアスと共通に制御する、請求項２９記載の半
    導体装置。
  31. 【請求項３１】 アクティブサイクルとスタンバイサイ
    クルとを有する半導体装置であって、 第１の電源ノードと出力ノードとの間に接続され、かつ
    入力信号をゲートに受ける第１の絶縁ゲート型電界効果
    トランジスタを備え、前記入力信号は前記スタンバイサ
    イクル時の論理レベルが予め定められており、前記第１
    の絶縁ゲート型電界効果トランジスタは前記スタンバイ
    サイクル時前記入力信号に応答してオン状態となり、か
    つ埋込チャネル型絶縁ゲート型電界効果トランジスタで
    構成され、さらに前記出力ノードと第２の電源ノードと
    の間に接続され、前記入力信号をゲートに受け、前記第
    １の絶縁ゲート型電界効果トランジスタと相補的にオン
    状態となる第２の絶縁ゲート型電界効果トランジスタを
    備える、半導体装置。
  32. 【請求項３２】 前記第１および第２の絶縁ゲート型電
    界効果トランジスタは、ゲート絶縁膜の膜厚が等しい、
    請求項３１記載の半導体装置。
  33. 【請求項３３】 前記第２の電源ノードは、前記スタン
    バイサイクル時、オフ状態となるスイッチングトランジ
    スタを介して主電源電圧供給線に接合される、請求項３
    １記載の半導体装置。
  34. 【請求項３４】 前記スイッチングトランジスタは、埋
    込チャネル型絶縁ゲート型電界効果トランジスタで構成
    される、請求項３３記載の半導体装置。
  35. 【請求項３５】 アクティブサイクルとスタンバイサイ
    クルとを有する半導体装置であって、 第１の電源ノードと出力ノードの間に接続されかつゲー
    トに入力信号を受ける第１の絶縁ゲート型電界効果トラ
    ンジスタを備え、前記入力信号は前記スタンバイサイク
    ル時の論理レベルが予め定められており、かつ前記第１
    の絶縁ゲート型電界効果トランジスタは前記スタンバイ
    サイクル時前記入力信号に応答してオン状態となりかつ
    ゲート空乏型絶縁ゲート型電界効果トランジスタで構成
    され、さらに前記出力ノードと第２の電源ノードとの間
    に接続され、前記入力信号をゲートに受けて前記第１の
    絶縁ゲート型電界効果トランジスタと相補的にオン状態
    となる第２の絶縁ゲート型電界効果トランジスタを備え
    る、半導体装置。
  36. 【請求項３６】 前記第１および第２の絶縁ゲート型電
    界効果トランジスタは、ゲート絶縁膜の膜厚が等しい、
    請求項３５記載の半導体装置。
  37. 【請求項３７】 前記第２の電源ノードは、前記スタン
    バイサイクル時オフ状態となるスイッチングトランジス
    タを介して主電源電圧供給線に結合される、請求項３５
    記載の半導体装置。
  38. 【請求項３８】 前記スイッチングトランジスタは、ゲ
    ート空乏型絶縁ゲート型電界効果トランジスタである、
    請求項３７記載の半導体装置。
  39. 【請求項３９】 与えられた信号をラッチするためのラ
    ッチ回路を備え、前記ラッチ回路は、第１のゲートトン
    ネル障壁を有する絶縁ゲート型電界効果トランジスタを
    構成要素として含み、さらに前記ラッチ回路に結合さ
    れ、前記ラッチ回路のラッチ出力信号に所定の処理を施
    すゲート回路を備え、前記ゲート回路は、前記第１のゲ
    ートトンネル障壁よりも小さな第２のゲートトンネル障
    壁の絶縁ゲート型電界効果トランジスタを構成要素とし
    て含む、半導体装置。
  40. 【請求項４０】 前記ゲート回路の絶縁ゲート型電界効
    果トランジスタは、膜厚３ナノメータのシリコン酸化膜
    の与えるゲートトンネル障壁以下のゲートトンネル障壁
    を与えるゲート絶縁膜を有する、請求項３９記載の半導
    体装置。
  41. 【請求項４１】 アクティブサイクル時、与えられた信
    号をラッチするための第１のラッチ回路を備え、前記第
    １のラッチ回路は、第１のゲートトンネル障壁を有する
    絶縁ゲート型電界効果トランジスタを構成要素として含
    み、 スタンバイサイクル時与えられた信号をラッチするため
    の第２のラッチ回路を備え、前記第２のラッチ回路は、
    前記第１のゲートトンネル障壁よりも大きな第２のゲー
    トトンネル障壁を有する絶縁ゲート型電界効果トランジ
    スタを構成要素として含み、さらに前記アクティブサイ
    クルから前記スタンバイサイクルへの移行時に前記第１
    のラッチ回路のラッチ出力信号を前記第２のラッチ回路
    へ転送しかつ前記スタンバイサイクルから前記アクティ
    ブサイクルへの移行時前記第２のラッチ回路のラッチ信
    号を前記第１のラッチ回路へ転送するための転送回路を
    備える、半導体装置。
  42. 【請求項４２】 前記転送回路は、前記アクティブサイ
    クルおよびスタンバイサイクルを指示する動作サイクル
    指示信号が前記アクティブサイクルを示す間、前記第１
    のラッチ回路のラッチ信号を前記第２のラッチ回路へ転
    送する、請求項４１記載の半導体装置。
  43. 【請求項４３】 前記転送回路は、前記第１のラッチ回
    路に対して動作が行なわれるときに活性化される、請求
    項４１記載の半導体装置。
  44. 【請求項４４】 前記第１のラッチ回路は、クロック信
    号に従って動作するパイプラインステージに結合され、
    前記第１のラッチ回路のスタンバイサイクルおよびアク
    ティブサイクルを示す動作サイクル指示信号に応答し
    て、前記第１のラッチ回路に対する動作が行なわれた次
    のクロックサイクルで前記転送回路による前記第１のラ
    ッチ回路から前記第２のラッチ回路へのラッチ信号の転
    送が行なわれる、請求項４１記載の半導体装置。
  45. 【請求項４５】 プリチャージ指示信号の活性化に応答
    してプリチャージノードを所定電圧にプリチャージする
    ためのプリチャージ用絶縁ゲート型電界効果トランジス
    タを備え、前記プリチャージ用絶縁ゲート型電界効果ト
    ランジスタは、第１のゲートトンネル障壁を有し、 前記プリチャージノードに結合され、前記プリチャージ
    指示信号の活性化時スタンバイ状態となり、かつ前記プ
    リチャージ指示信号の非活性化時与えられた信号に従っ
    て前記プリチャージノードを駆動するためのゲート回路
    を備え、前記ゲート回路は、前記第１のゲートトンネル
    障壁よりも小さな第２のゲートトンネル障壁を有する絶
    縁ゲート型電界効果トランジスタを構成要素として含
    む、半導体装置。
  46. 【請求項４６】 前記プリチャージ指示信号の非活性化
    から活性化への移行時に活性化されるプリチャージ補助
    指示信号に応答して、前記プリチャージノードを前記所
    定電圧レベルにプリチャージするプリチャージ補助トラ
    ンジスタをさらに備え、前記プリチャージ補助トランジ
    スタは、前記第２のゲートトンネル障壁を有する絶縁ゲ
    ート型電界効果トランジスタを備える、請求項４５記載
    の半導体装置。
  47. 【請求項４７】 前記半導体装置は、前記ゲート回路が
    動作するアクティブサイクルと前記ゲート回路がスタン
    バイ状態におかれるスタンバイサイクルとを有し、 前記プリチャージ指示信号を前記スタンバイサイクルが
    所定時間以上続くときに与えられるスリープモード指示
    信号に応答して活性化し、さらに前記スリープモード指
    示信号の非活性化時前記スタンバイサイクル時に活性化
    し、かつ前記スリープモード指示信号の活性化時非活性
    化するスタンバイ指示信号を発生するための制御回路
    と、 前記スタンバイ指示信号の活性化時前記プリチャージノ
    ードを前記所定電圧にプリチャージするスタンバイプリ
    チャージ用トランジスタをさらに備え、前記スタンバイ
    プリチャージ用トランジスタは、前記第２のゲートトン
    ネル障壁を有する絶縁ゲート型電界効果トランジスタを
    備える、請求項４５記載の半導体装置。
  48. 【請求項４８】 スタンバイサイクルとアクティブサイ
    クルとを有する半導体装置であって、 前記スタンバイサイクルから前記アクティブサイクルへ
    の移行時所定期間活性化され、プリチャージノードを所
    定電圧レベルにプリチャージするためのプリチャージ用
    トランジスタと、 前記アクティブサイクル時、与えられた信号に従って前
    記プリチャージノードを駆動するゲート回路を備え、前
    記ゲート回路は、前記プリチャージ用トランジスタと同
    じゲートトンネル障壁を有する絶縁ゲート型電界効果ト
    ランジスタを構成要素として含み、前記ゲートトンネル
    障壁は、膜厚３ナノメータのシリコン酸化膜が与えるゲ
    ートトンネル障壁以下の大きさのゲートトンネル障壁で
    ある、半導体装置。
  49. 【請求項４９】 前記スタンバイサイクル時前記プリチ
    ャージノードを前記所定電圧と異なる極性の電圧レベル
    に保持するためのフローティング防止用の絶縁ゲート型
    電界効果トランジスタをさらに含み、前記フローティン
    グ防止用の絶縁ゲート型電界効果トランジスタは、前記
    プリチャージ用トランジスタよりも大きなゲートトンネ
    ル障壁を有する、請求項４８記載の半導体装置。
  50. 【請求項５０】 アクティブサイクルとスタンバイサイ
    クルとを有する半導体装置であって、 前記スタンバイサイクル時に活性化されるプリチャージ
    指示信号に応答して活性化され、プリチャージノードを
    所定電圧にプリチャージするためのプリチャージ用トラ
    ンジスタを備え、前記プリチャージ用トランジスタは、
    第１のゲートトンネル障壁を有する絶縁ゲート型電界効
    果トランジスタを備え、 前記アクティブサイクル時、与えられた信号に従って前
    記プリチャージノードを駆動するためのゲート回路を備
    え、前記ゲート回路は前記第１のゲートトンネル障壁を
    有する絶縁ゲート型電界効果トランジスタを構成要素と
    して含み、さらにスリープモードの解除時前記プリチャ
    ージトランジスタを活性化し、かつ前記スリープモード
    時前記プリチャージトランジスタをオフ状態に維持する
    制御回路を備え、前記スリープモードは、前記スタンバ
    イサイクルが所定時間以上継続するときに設定される、
    半導体装置。
  51. 【請求項５１】 記憶データのリフレッシュが必要な複
    数のメモリセル、前記複数のメモリセルのリフレッシュ
    を指示するリフレッシュ要求を所定間隔で出力するタイ
    マ回路、 前記複数のメモリセルのリフレッシュすべきメモリセル
    を特定するリフレッシュアドレスを発生するためのリフ
    レッシュアドレスカウンタ、および前記リフレッシュ要
    求と前記リフレッシュアドレスとに従って前記複数のメ
    モリセルのリフレッシュアドレスが指定するメモリセル
    の記憶データのリフレッシュを行なうためのリフレッシ
    ュ系回路を備え、前記タイマ回路およびリフレッシュア
    ドレスカウンタは、第１のゲートトンネル障壁を有する
    絶縁ゲート型電界効果トランジスタを構成要素として含
    み、前記リフレッシュ系回路が、前記第１のゲートトン
    ネル障壁以下の大きさの第２のゲートトンネル障壁を有
    する絶縁ゲート型電界効果トランジスタを構成要素とし
    て含む、半導体装置。
  52. 【請求項５２】 前記第１のゲートトンネル障壁と前記
    第２のゲートトンネル障壁とは同じ大きさであり、さら
    に前記複数のメモリセルは行列状に配列され、前記リフ
    レッシュアドレスは、メモリセル行を特定し、 前記リフレッシュが周期的に行なわれるリフレッシュモ
    ード時非活性化されかつ前記メモリセルへのアクセス動
    作が行なわれるノーマルモード時イネーブルされ、与え
    られたアドレスおよび制御信号に従って前記複数のメモ
    リセルの行を選択するための行系回路をさらに備え、前
    記行系回路は、実質的に前記リフレッシュ系回路と動作
    内容が同じであり、かつ前記第１のゲートトンネル障壁
    よりも小さなゲートトンネル障壁を有する絶縁ゲート型
    電界効果トランジスタを構成要素として含む、請求項５
    １記載の半導体装置。
  53. 【請求項５３】 前記リフレッシュモードは、前記タイ
    マ回路からのリフレッシュ要求に応答してリフレッシュ
    が行なわれるリフレッシュアクティブサイクルと、前記
    リフレッシュ要求の発行を待つリフレッシュスタンバイ
    サイクルとを有し、 前記リフレッシュスタンバイサイクル時、前記リフレッ
    シュ系回路のゲートトンネル電流抑制機構を活性化する
    ための制御回路をさらに備える、請求項５１記載の半導
    体装置。
  54. 【請求項５４】 前記ゲートトンネル電流抑制機構は、
    前記リフレッシュ系回路へ電源電圧を供給する電源トラ
    ンジスタを含み、前記電源トランジスタは、活性化時前
    記電源電圧の供給を停止し、かつ前記第１のゲートトン
    ネル障壁を有する絶縁ゲート型電界効果トランジスタを
    備える、請求項５３記載の半導体装置。
  55. 【請求項５５】 前記複数のメモリセルは行列状に配列
    され、前記リフレッシュアドレスはメモリセルの行を特
    定し、 前記半導体装置は、さらに、前記複数のメモリセルの列
    選択に関連する動作を行なう列系回路と、 前記リフレッシュモード時、前記列系回路の列系ゲート
    トンネル電流抑制機構を活性化するための制御回路をさ
    らに備える、請求項５１記載の半導体装置。
  56. 【請求項５６】 前記列系トンネル電流抑制機構は、前
    記列系回路へ電源電圧を供給する列系電源トランジスタ
    を含み、前記列系電源トランジスタは、活性化時前記列
    系回路への電源電圧の供給を停止し、かつ前記第１のゲ
    ートトンネル障壁を有する絶縁ゲート型電界効果トラン
    ジスタを備える、請求項５５記載の半導体装置。
  57. 【請求項５７】 動作時少なくとも前記複数のメモリセ
    ルの記憶データを利用して演算処理を行なうロジック回
    路と、 前記リフレッシュモード時前記ロジック回路への電源電
    圧供給を遮断するためのロジック電源トランジスタをさ
    らに備える、請求項５１記載の半導体装置。
  58. 【請求項５８】 前記ロジック電源トランジスタは、前
    記第１のゲートトンネル障壁を有する絶縁ゲート型電界
    効果トランジスタを備える、請求項５７記載の半導体装
    置。
  59. 【請求項５９】 絶縁ゲート型電界効果トランジスタを
    構成要素として含むロジック回路、 前記ロジック回路の内部ノードに対応して設けられ、該
    対応の内部ノードの信号をラッチするためのラッチ回
    路、および前記ラッチ回路に結合され、前記ラッチ回路
    の信号を転送するためのテストパスを備え、少なくとも
    前記ロジック回路は、スタンバイ状態時にはゲートトン
    ネル電流が低減される状態に設定される、半導体装置。
  60. 【請求項６０】 前記ラッチ回路は、前記ロジック回路
    の構成要素である絶縁ゲート型電界効果トランジスタよ
    りも前記スタンバイ状態時のゲートトンネル電流による
    リーク電流が小さな絶縁ゲート型電界効果トランジスタ
    を構成要素として含む、請求項５９記載の半導体装置。
  61. 【請求項６１】 前記ラッチ回路は、前記ロジック回路
    の構成要素である絶縁ゲート型電界効果トランジスタの
    ゲートトンネル障壁よりも大きなゲートトンネル障壁を
    有する絶縁ゲート型電界効果トランジスタで構成され
    る、請求項５９記載の半導体装置。
  62. 【請求項６２】 前記ラッチ回路は、前記ロジック回路
    の内部状態を外部で観測可能とするためのスキャンパス
    を構成するスキャンレジスタである、請求項５９記載の
    半導体装置。
  63. 【請求項６３】 前記ラッチ回路は、前記ロジック回路
    の内部状態を外部から制御可能とするためのスキャンパ
    スを構成するスキャンレジスタである、請求項５９記載
    の半導体装置。
  64. 【請求項６４】 活性化時所定の動作を行なう複数の内
    部回路を備え、前記複数の内部回路の各々は、絶縁ゲー
    ト型電界効果トランジスタを構成要素として含み、さら
    に前記複数の内部回路のうちの活性化すべき内部回路を
    指定する内部回路指定信号に応答して、該指定された内
    部回路を活性化するための内部回路活性化信号を発生す
    るための活性制御回路、および動作モード指示信号と前
    記内部回路活性化信号とに応答して、前記複数の内部回
    路のうちの非活性状態の内部回路の絶縁ゲート型電界効
    果トランジスタのゲートトンネル電流を、活性状態の内
    部回路の絶縁ゲート型電界効果トランジスタのゲートト
    ンネル電流よりも小さい状態に保持する電流制御回路を
    備え、前記動作モード指示信号は、前記複数の内部回路
    の動作可能期間であるアクティブサイクルと前記複数の
    内部回路が動作を停止するスタンバイサイクルとを指定
    する、半導体装置。
  65. 【請求項６５】 前記電流制御回路は、前記動作モード
    指示信号に応答して、前記スタンバイサイクル時には、
    前記複数の内部回路の絶縁ゲート型電界効果トランジス
    タのゲートトンネル電流を前記小さい状態に設定する、
    請求項６４記載の半導体装置。
  66. 【請求項６６】 複数のノーマルメモリセルを有するノ
    ーマルアレイ、 前記ノーマルアレイの欠陥を有する不良ノーマルメモリ
    セルを救済するためのスペアメモリセルを有する冗長ア
    レイ、 絶縁ゲート型電界効果トランジスタを構成要素として含
    み、前記ノーマルアレイの選択メモリセルへアクセスす
    るためのノーマルアクセス回路、 絶縁ゲート型電界効果トランジスタを構成要素として含
    み、前記冗長アレイのスペアメモリセルへアクセスする
    ためのスペアアクセス回路、および前記スペアアクセス
    回路および前記ノーマルアクセス回路の非活性状態の回
    路の絶縁ゲート型電界効果トランジスタのゲートトンネ
    ル電流を活性状態の回路のトランジスタのゲートトンネ
    ル電流よりも大きくするための電源制御回路を備える、
    半導体装置。
  67. 【請求項６７】 前記スペアアクセス回路および前記ノ
    ーマルアクセス回路の各々は、選択的に活性化される複
    数のサブアクセス回路を含み、 前記電源制御回路は、前記スペアアクセス回路および前
    記ノーマルアクセス回路の非選択のサブアクセス回路を
    選択されたサブアクセス回路のトランジスタのゲートト
    ンネル電流よりも小さなゲートトンネル電流を有する状
    態に設定する回路を含む、請求項６６記載の半導体装
    置。
  68. 【請求項６８】 アドレス信号に従って前記ノーマルア
    クセス回路および前記スペアアクセス回路のいずれを活
    性化するかを判定し、該判定結果に従って前記ノーマル
    アクセス回路および前記スペアアクセス回路の一方を活
    性化するための判定回路をさらに備え、前記判定回路
    は、メモリセル選択動作を指示する動作モード指示信号
    が活性化される前に前記判定動作を開始する、請求項６
    ６記載の半導体装置。
  69. 【請求項６９】 アドレス信号に従って前記ノーマルア
    クセス回路および前記スペアアクセス回路のいずれを活
    性化するかを判定し、該判定結果に従って前記ノーマル
    アクセス回路および前記スペアアクセス回路の一方を活
    性化するための判定回路をさらに備え、前記判定回路
    は、メモリセル選択動作を指示する動作モード指示信号
    と非同期で前記判定動作を実行する、請求項６６記載の
    半導体装置。
JP2000261703A 2000-06-05 2000-08-30 半導体装置 Pending JP2002064150A (ja)

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