JP2001053168A

JP2001053168A - 半導体集積回路装置

Info

Publication number: JP2001053168A
Application number: JP11229780A
Authority: JP
Inventors: Masayuki Iwahashi; 誠之岩橋; Takeshi Suzuki; 武史鈴木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-08-16
Filing date: 1999-08-16
Publication date: 2001-02-23

Abstract

(57)【要約】【課題】ＣＭＯＳ回路を基本素子とするスタティック
型ＲＡＭ等の消費電力を低減しつつ、そのアクセスタイ
ムの高速化を図る。【解決手段】ＣＭＯＳ型のメモリセルＭＣが格子配列
されてなるメモリアレイＭＡＲＹ０を基本構成要素と
し、その非選択時、相補ビット線の非反転信号線Ｂ０Ｔ
及び反転信号線Ｂ０Ｂをハイレベルにプリチャージする
スタティック型ＲＡＭ等において、その基本的なデバイ
ス構造を、ＳＯＩ構造とするとともに、例えばメモリア
レイＭＡＲＹ０のメモリセルＭＣのＮチャネルＭＯＳＦ
ＥＴＮ１〜Ｎ４が形成されるＰ型ウェル領域を、サブワ
ード線単位で独立に形成し、該Ｐ型ウェル領域に、対応
するサブワード線ＳＷ０が非選択状態とされるとき、接
地電位ＶＳＳのような比較的低い第１の電位のウェル電
圧を印加し、選択状態とされるときは、比較的高い第２
の電位のウェル電圧ＶＳＢＦを印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、ＳＯＩ構造をとるデバイスのウェル電位を高
速に制御するもの、例えば、マイクロプロセッサ等の論
理集積回路装置、ならびにこのような論理集積回路装置
にマクロセルとして搭載されるＳＯＩ構造のスタティッ
ク型ＲＡＭ（ランダムアクセスメモリ）に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】半導体基板の所定深度に絶縁層を形成
し、この絶縁層の上層に、例えばＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）のソース又はドレインとなる半導体領域
やこれらの半導体領域を形成するためのウェル領域を形
成することで、ＭＯＳＦＥＴ等の寄生容量を低減しうる
いわゆるＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａ
ｔｏｒ）構造のデバイスは、バルク構造のデバイスに比
較して低消費電力と高速化に向いている。

【０００３】上記ＳＯＩ構造を用いたデバイスについて
は、雑誌「電子材料」１９９９年６月号、ｐｐ．２２〜
２８に示されている。また、バルク構造における基板バ
イアスによるしきい値制御に関しては、特開平８−２７
４６２０号公報に記載されてている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、マイクロプロセッサ等の論理集積回路
装置にマクロセルとして搭載されるスタティック型ＲＡ
Ｍの開発業務に従事し、次のような問題点に気付いた。
すなわち、このスタティック型ＲＡＭは、例えば図９に
示されるように、スタティック型のメモリセルＭＣが格
子配列されてなるメモリアレイＭＡＲＹ０を備え、該メ
モリアレイを構成するメモリセルＭＣのそれぞれは、Ｐ
チャネルＭＯＳＦＥＴＰ１及びＮチャネルＭＯＳＦＥＴ
Ｎ１ならびにＰチャネルＭＯＳＦＥＴＰ２及びＮチャネ
ルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバータ
が交差結合されてなるラッチ回路を含む。

【０００５】メモリアレイＭＡＲＹ０のメモリセルＭＣ
を構成するラッチ回路の非反転入出力ノードは、Ｎチャ
ンネル型の選択ＭＯＳＦＥＴＮ３を介して対応する非反
転ビット線Ｂ０Ｔ〜Ｂ３Ｔ（ここで、それが有効とされ
るとき選択的にハイレベルとされるいわゆる非反転信号
等については、その名称の末尾にＴを付して表す。以下
同様）に結合され、その反転入出力ノードは、やはりＮ
チャンネル型の選択ＭＯＳＦＥＴＮ４を介して対応する
反転ビット線Ｂ０Ｂ〜Ｂ３Ｂ（ここで、それが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
等については、その名称の末尾にＢを付して表す。以下
同様）に結合される。

【０００６】スタティック型ＲＡＭは、ＳＯＩ構造をと
らず、メモリアレイＭＡＲＹ０の各メモリセルＭＣを構
成するＮチャネルＭＯＳＦＥＴＮ１〜Ｎ４は、例えばＰ
型の半導体基板上に形成された一対のＮ型拡散層をその
ソース及びドレインとし、ＰチャネルＭＯＳＦＥＴＰ１
及びＰ２は、半導体基板上のＮ型ウェル領域に形成され
た一対のＰ型拡散層をそのソース及びドレインとする。

【０００７】メモリアレイＭＡＲＹ０のメモリセルＭＣ
を構成する選択ＭＯＳＦＥＴＮ３及びＮ４のゲートは、
対応するサブワード線ＳＷ０等に共通結合される。ま
た、各メモリセルＭＣを構成するＮチャネルＭＯＳＦＥ
ＴＮ１〜Ｎ４のチャネル部つまりＰ型拡散層には、図に
点線に示されるように、例えば接地電位ＶＳＳつまり０
Ｖ（ボルト）が基板電圧として供給される。さらに、サ
ブワード線ＳＷ０は、サブワード線駆動回路ＳＤ０の対
応する単位サブワード線駆動回路ＵＳＤ０に結合され、
対応するメインワード線ＭＷ０が接地電位ＶＳＳのよう
な選択レベルとされることで選択的に、電源電圧ＶＤＤ
のような選択レベルとされる。

【０００８】周知のように、ＭＯＳＦＥＴのしきい値電
圧は、半導体基板又はウェル領域に供給される基板電圧
又はウェル電圧の電位に応じて変化する。また、ＭＯＳ
ＦＥＴのしきい値電圧を大きくした場合、メモリセルＭ
Ｃ等のリーク電流を低減し、スタティック型ＲＡＭの消
費電力を低減することができるが、ＭＯＳＦＥＴ及びこ
れを含むメモリセルＭＣ等の動作が遅くなり、スタティ
ック型ＲＡＭのアクセスタイムが遅くなる。一方、ＭＯ
ＳＦＥＴのしきい値電圧を小さくした場合、ＭＯＳＦＥ
Ｔ及びこれを含むメモリセルＭＣ等の動作を速くし、ス
タティック型ＲＡＭのアクセスタイムを高速化すること
はできるが、メモリセルＭＣ等のリーク電流が大きくな
り、スタティック型ＲＡＭの消費電力が大きくなる。

【０００９】これらのことから、スタティック型ＲＡＭ
がアクティブ状態とされる間、基板電圧及びウェル電圧
を意図的にかつきめ細かく切り換えることで、ＭＯＳＦ
ＥＴのしきい値電圧を効果的に制御し、スタティック型
ＲＡＭ等のリーク電流を低減しつつそのアクセスタイム
を高速化することが考えられる。しかし、従来のデバイ
ス構造をそのまま踏襲した場合、半導体基板及びウェル
領域の寄生容量が余りにも大きいために基板電圧及びウ
ェル電圧の制御自体に長い時間が必要となり、アクティ
ブ時において効果的かつきめ細かく基板電圧及びウェル
電圧を制御することは困難となる。この結果、スタティ
ック型ＲＡＭの消費電力を充分に低減することができ
ず、そのアクセスタイムの高速化も制約を受けている。

【００１０】従来技術として先程挙げた特開平８−２７
４６２０号公報には、バルク構造デバイスにおいて、基
板電圧を変化させているが、バルク構造ではスタンバイ
時に対するアクティブ時の中で、きめこまかく非選択・
選択によってウェル電圧を正制御することはできない。
また、ウェル電圧を比較的変化させやすいＳＯＩにおい
ても、スタンバイ時とアクティブ時とでボディ（ウェ
ル）電圧を切り換える方法は知られている（電子材料１
９９９年６月号ｐ２８）が、本願のようにアクティブ時
においてウェル電圧を切り換えるような記載はない。

【００１１】この発明の目的は、アクティブ時において
ウェル電圧を変化させ、メモリ回路における消費電流を
低減しつつ、アクセスタイムの高速化を図ることにあ
る。この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ＣＭＯＳ型のメモリセルが格
子配列されてなるメモリアレイを基本構成要素とし、そ
の非選択時、相補ビット線の非反転及び反転信号線をハ
イレベルにプリチャージするスタティック型ＲＡＭ等に
おいて、その基本的なデバイス構造を、半導体基板の所
定深度に絶縁層を形成し、該絶縁層の上層に、その下端
と絶縁層とが接すべくウェル領域を形成するＳＯＩ構造
とするとともに、例えば、メモリアレイの各メモリセル
のＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェル領域
を、ワード線単位で独立に形成し、該Ｐ型ウェル領域
に、対応するワード線が非選択状態とされるとき、例え
ば接地電位のような比較的低い第１の電位のウェル電圧
を印加し、選択状態とされるときには、＋４００ｍＶ
（ミリボルト）程度の比較的高い第２の電位のウェル電
圧を印加する。

【００１３】上記手段によれば、例えばメモリアレイの
非選択状態にある大半のメモリセルのＮチャネルＭＯＳ
ＦＥＴのしきい値電圧を大きくしたまま、選択状態にあ
るメモリセルのＮチャネルＭＯＳＦＥＴのしきい値電圧
のみを、必要期間だけ選択的に小さくすることができ
る。この結果、メモリセルのリーク電流を低減し、スタ
ティック型ＲＡＭ等の消費電力を低減しつつ、メモリセ
ルの動作を高速化し、スタティック型ＲＡＭ等のアクセ
スタイムを高速化することができる。

【００１４】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭ（半導体集積回路装置）の一実施
例のブロック図が示されている。また、図２には、図１
のスタティック型ＲＡＭに含まれるメモリアレイ及び周
辺部の一実施例のブロック図が示されている。両図をも
とに、まずこの実施例のスタティック型ＲＡＭならびに
そのメモリアレイ及び周辺部の構成及び動作の概要につ
いて説明する。

【００１５】なお、この実施例のスタティック型ＲＡＭ
は、特に制限されないが、マイクロプロセッサ等の論理
集積回路装置にマクロセルとして搭載され、例えばその
キャッシュメモリとして機能する。また、図１及び図２
の各ブロックを構成する回路素子は、論理集積回路装置
の図示されない他のブロックを構成する回路素子ととも
に、単結晶シリコンのような１個の半導体基板面上に形
成される。さらに、この実施例のスタティック型ＲＡＭ
は、ＳＯＩ構造をとるが、その具体的なデバイス構造や
特徴及び効果等については、後で詳細に説明する。

【００１６】図１において、この実施例のスタティック
型ＲＡＭは、そのレイアウト所要面積の大半を占めて配
置されるメモリアレイＭＡＲＹと、周辺回路たるライト
アンプＷＡ，カラムスイッチＣＳ，センスアンプＳＡな
らびにデータ入出力回路ＩＯとを備える。また、アドレ
ス選択回路となるＸアドレスデコーダＸＤ及びＸアドレ
スバッファＸＢとＹアドレスデコーダＹＤ及びＹアドレ
スバッファＹＢとを備え、さらに制御回路となるタイミ
ング発生回路ＴＧを備える。

【００１７】この実施例において、スタティック型ＲＡ
ＭのメモリアレイＭＡＲＹと、ライトアンプＷＡ，カラ
ムスイッチＣＳ，センスアンプＳＡならびにデータ入出
力回路ＩＯを含む周辺部は、図２に示されるように、実
際にはｐ＋１個に分割され、メモリマットＭＡＴ０〜Ｍ
ＡＴｐを構成する。メモリマットＭＡＴ０〜ＭＡＴｐの
それぞれは、メモリアレイＭＡＲＹがワード線延長方向
に分割されてなるメモリアレイＭＡＲＹ０〜ＭＡＲＹｐ
と、ライトアンプＷＡ，カラムスイッチＣＳ，センスア
ンプＳＡならびにデータ入出力回路ＩＯがそれぞれ分割
されてなるライトアンプＷＡ０〜ＷＡｐ，カラムスイッ
チＣＳ０〜ＣＳｐ，センスアンプＳＡ０〜ＳＡｐならび
にデータ入出力回路ＩＯ０〜ＩＯｐとを含む。

【００１８】ここで、メモリマットＭＡＴ０〜ＭＡＴｐ
のメモリアレイＭＡＲＹ０〜ＭＡＲＹｐは、図の水平方
向に平行して配置されるｍ＋１本のサブワード線と、特
に制限されないが、図の垂直方向に平行して配置される
実質４×１８組つまり合計７２組の相補ビット線とを含
む。これらのサブワード線及び相補ビット線の交点に
は、一対のＣＭＯＳインバータが交差結合されてなるラ
ッチ回路を含むスタティック型メモリセルがそれぞれ格
子状に配置される。

【００１９】なお、メモリアレイＭＡＲＹ０〜ＭＡＲＹ
ｐを構成するそれぞれ７２組の相補ビット線は、４組を
単位として１８のビット線グループに分割される。ま
た、サブワード線は、各ビット線グループの４組の相補
ビット線つまり４個のメモリセルに対応して設けられ、
各サブワード線に対応してサブワード線駆動回路が設け
られる。ライトアンプＷＡ０〜ＷＡｐ，カラムスイッチ
ＣＳ０〜ＣＳｐ，センスアンプＳＡ０〜ＳＡｐならびに
データ入出力回路ＩＯ０〜ＩＯｐは、ビット線グループ
に対応してそれぞれ７２個の単位回路に分割されるが、
このことについては本発明と直接関係ないため、具体的
な説明を割愛する。メモリアレイＭＡＲＹ０〜ＭＡＲＹ
ｐの具体的構成等については、後で詳細に説明する。

【００２０】メモリマットＭＡＴ０〜ＭＡＴｐのメモリ
アレイＭＡＲＹ０〜ＭＡＲＹｐを構成するサブワード線
は、上記のように、対応する図示されないサブワード線
駆動回路に結合される。これらのサブワード線駆動回路
は、メモリアレイＭＡＲＹ０〜ＭＡＲＹｐの各サブワー
ド線に対応して設けられるｍ＋１個の単位サブワード線
駆動回路をそれぞれ備え、該単位サブワード線駆動回路
のそれぞれは、その入力端子がＸアドレスデコーダＸＤ
の対応する出力端子つまり対応するメインワード線に結
合され、その出力端子がメモリアレイＭＡＲＹ０〜ＭＡ
ＲＹｐの対応するサブワード線に結合されたＣＭＯＳイ
ンバータを含む。

【００２１】なお、メインワード線は、メモリマットＭ
ＡＴ０〜ＭＡＴｐを串刺しすべく延長して配置され、同
一行に配置された１８×（ｐ＋１）個のサブワード線駆
動回路によってそれぞれ共有される。また、各メインワ
ード線は、図の左方においてＸアドレスデコーダＸＤの
対応する出力端子に結合され、論理集積回路装置のアク
セスユニットから供給されるＸアドレス信号ＡＸ０〜Ａ
Ｘｉに従って択一的に接地電位ＶＳＳのようなロウレベ
ルの選択レベルとされる。

【００２２】これにより、メモリアレイＭＡＲＹ０〜Ｍ
ＡＲＹｐの同一行に配置された１８×（ｐ＋１）本のサ
ブワード線は、対応するメインワード線が接地電位ＶＳ
Ｓのようなロウレベルの選択レベルとされることで選択
的に電源電圧ＶＤＤのようなハイレベルの選択レベルと
され、これを受けてメモリアレイＭＡＲＹ０〜ＭＡＲＹ
ｐの選択サブワード線に結合されるそれぞれ４個、合計
７２×（ｐ＋１）個のメモリセルが一斉に選択状態とさ
れるものとなる。

【００２３】前述のように、この実施例のスタティック
型ＲＡＭはＳＯＩ構造をとり、メモリマットＭＡＴ０〜
ＭＡＴｐのメモリアレイＭＡＲＹ０〜ＭＡＲＹｐの各メ
モリセルを構成するＮチャネルＭＯＳＦＥＴは、ワード
線つまりサブワード線ごとに独立に設けられたＰ型ウェ
ル領域内に形成される。また、サブワード線駆動回路の
各単位サブワード線駆動回路は、さらに、対応するウェ
ル電圧供給線つまりＰ型ウェル領域と接地電位ＶＳＳと
の間に設けられ、そのゲートに対応するワード線選択信
号ＷＳ０〜ＷＳｍを受けるＮチャネルＭＯＳＦＥＴを含
み、メモリアレイＭＡＲＹ０〜ＭＡＲＹｐのメモリセル
を構成するＮチャネルＭＯＳＦＥＴのしきい値電圧は、
例えば対応するワード線選択信号ＷＳ０〜ＷＳｍが択一
的にロウレベルとされることで選択的に小さくされる
が、このことについては、サブワード線駆動回路の具体
的構成等とともに、後で詳細に説明する。

【００２４】ＸアドレスデコーダＸＤには、Ｘアドレス
バッファＸＢからｉ＋１ビットの内部Ｘアドレス信号Ｘ
０〜Ｘｉが供給される。このＸアドレスバッファＸＢに
は、論理集積回路装置のアクセスユニットからアドレス
入力端子ＡＸ０〜ＡＸｉを介してｉ＋１ビットのＸアド
レス信号ＡＸ０〜ＡＸｉが供給されるとともに、タイミ
ング発生回路ＴＧから内部クロック信号ＩＣが供給され
る。

【００２５】ＸアドレスバッファＸＢは、論理集積回路
装置のアクセスユニットからアドレス入力端子ＡＸ０〜
ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸ
ｉを内部クロック信号ＩＣに従って取り込み、保持する
とともに、これらのＸアドレス信号をもとに、それぞれ
非反転及び反転信号からなる内部Ｘアドレス信号Ｘ０〜
Ｘｉを形成し、ＸアドレスデコーダＸＤに供給する。ま
た、ＸアドレスデコーダＸＤは、ＸアドレスバッファＸ
Ｂから供給される内部Ｘアドレス信号Ｘ０〜Ｘｉをデコ
ードして、メモリマットＭＡＴ０〜ＭＡＴｐに対するメ
インワード線の対応するビットを択一的にロウレベルの
選択レベルとする。

【００２６】次に、メモリアレイＭＡＲＹつまりメモリ
アレイＭＡＲＹ０〜ＭＡＲＹｐを構成するそれぞれ４×
１８組の相補ビット線は、図の下方においてライトアン
プＷＡつまりＷＡ０〜ＷＡｐの対応する単位ライトアン
プの出力端子に結合されるとともに、カラムスイッチＣ
ＳつまりＣＳ０〜ＣＳｐを介してそれぞれ１８組、つま
り合計１８×（ｐ＋１）組ずつ選択的に、センスアンプ
ＳＡつまりＳＡ０〜ＳＡｐの対応する単位センスアンプ
の入力端子に接続される。

【００２７】ここで、ライトアンプＷＡ０〜ＷＡｐは、
メモリマットＭＡＴ０〜ＭＡＴｐのメモリアレイＭＡＲ
Ｙ０〜ＭＡＲＹｐの各相補ビット線に対応して設けられ
る７２個の単位ライトアンプをそれぞれ含む。これらの
単位ライトアンプは、メモリアレイＭＡＲＹ０〜ＭＡＲ
Ｙｐのビット線グループに対応して４個ずつ、１８個の
ライトアンプグループにそれぞれ分割される。

【００２８】一方、カラムスイッチＣＳ０〜ＣＳｐは、
メモリアレイＭＡＲＹ０〜ＭＡＲＹｐの各ビット線グル
ープ、つまりライトアンプＷＡ０〜ＷＡｐの各ライトア
ンプグループに対応して設けられる１８個の単位カラム
スイッチをそれぞれ含み、センスアンプＳＡ０〜ＳＡｐ
は、カラムスイッチＣＳ０〜ＣＳｐの各単位カラムスイ
ッチに対応して設けられる１８個の単位センスアンプを
それぞれ含む。カラムスイッチＣＳ０〜ＣＳｐには、Ｙ
アドレスデコーダＹＤから図示されない４ビットのビッ
ト線選択信号ＹＳ０〜ＹＳ３が共通に供給される。

【００２９】データ入出力回路ＩＯ０〜ＩＯｐは、セン
スアンプＳＡ０〜ＳＡｐの各単位センスアンプに対応し
て設けられる１８個の単位入力回路及び単位出力回路を
それぞれ含む。このうち、各単位入力回路の入力端子
は、対応する入力データバスＤＩＢ０〜ＤＩＢｋに結合
され、各単位出力回路の出力端子は、対応する出力デー
タバスＤＯＢ０〜ＤＯＢｋに結合される。データ入出力
回路ＩＯ０〜ＩＯｐの各単位入力回路には、タイミング
発生回路ＴＧから入力制御信号ＩＬが共通に供給され、
各単位出力回路には、出力制御信号ＯＬが共通に供給さ
れる。また、ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢから２ビットの内部Ｙアドレス信号Ｙ０〜
Ｙ１が供給される。さらに、ＹアドレスバッファＹＢに
は、論理集積回路装置のアクセスユニットからアドレス
入力端子ＡＹ０〜ＡＹ１を介して２ビットのＹアドレス
信号ＡＹ０〜ＡＹ１が供給されるとともに、タイミング
発生回路ＴＧから内部クロック信号ＩＣが供給される。

【００３０】ＹアドレスバッファＹＢは、論理集積回路
装置のアクセスユニットからアドレス入力端子ＡＹ０〜
ＡＹ１を介して供給されるＹアドレス信号ＡＹ０〜ＡＹ
１を内部クロック信号ＩＣに従って取り込み、保持する
とともに、これらＹアドレス信号号をもとにそれぞれ非
反転及び反転信号からなる内部Ｙアドレス信号Ｙ０〜Ｙ
１を形成して、ＹアドレスデコーダＹＤに供給する。ま
た、ＹアドレスデコーダＹＤは、ＹアドレスバッファＹ
Ｂから供給される内部Ｙアドレス信号Ｙ０〜Ｙ１をデコ
ードして、カラムスイッチＣＳ０〜ＣＳｐに対するビッ
ト線選択信号ＹＳ０〜ＹＳ３の対応するビットを択一的
に選択レベルとする。

【００３１】データ入出力回路ＩＯ０〜ＩＯｐの各単位
入力回路は、スタティック型ＲＡＭが書き込みモードと
されるとき、論理集積回路装置のアクセスユニットから
入力データバスＤＩＢ０〜ＤＩＢｋを介して入力される
合計１８×（ｐ＋１）つまりｋ＋１ビットのライトデー
タを取り込み、保持する。これらのライトデータは、カ
ラムスイッチＣＳ０〜ＣＳｐの対応する単位カラムスイ
ッチを介してライトアンプＷＡ０〜ＷＡｐの１８個の単
位ライトアンプに選択的に伝達された後、所定の相補書
き込み信号に変換され、メモリアレイＭＡＲＹ０〜ＭＡ
ＲＹｐの選択状態にある合計ｋ＋１個のメモリセルに一
斉に書き込まれる。

【００３２】一方、センスアンプＳＡ０〜ＳＡｐの各単
位センスアンプは、メモリアレイＭＡＲＹ０〜ＭＡＲＹ
ｐの選択状態にある合計ｋ＋１個のメモリセルからカラ
ムスイッチＣＳ０〜ＣＳｐを介して出力される読み出し
信号を増幅する。これらの読み出し信号は、データ入出
力回路ＩＯ０〜ＩＯｐの対応する単位出力回路に伝達さ
れた後、出力制御信号ＯＬの有効レベルを受けて、出力
データバスＤＯＢ０〜ＤＯＢｋから論理集積回路装置の
アクセスユニットに出力される。

【００３３】タイミング発生回路ＴＧは、論理集積回路
装置のアクセスユニットから供給されるクロック信号Ｃ
ＬＫ，メモリイネーブル信号ＭＥＮならびにリードライ
ト信号Ｒ／Ｗをもとに、前記入力制御信号ＩＬ及び出力
制御信号ＯＬを含む内部制御信号や内部クロック信号Ｉ
Ｃを選択的に生成し、各部に供給する。

【００３４】図３には、図１及び図２のスタティック型
ＲＡＭに含まれるメモリアレイＭＡＲＹ０及びサブワー
ド線駆動回路ＳＤ０の第１の実施例の部分的な回路図が
示されている。また、図４には、図３のメモリアレイＭ
ＡＲＹ０のメモリセルの部分的な断面構造図が示され、
図５には、図３のメモリアレイＭＡＲＹ０及びサブワー
ド線駆動回路ＳＤ０の一実施例の信号波形図が示されて
いる。これらの図をもとに、この実施例のスタティック
型ＲＡＭのメモリアレイ及びサブワード線駆動回路の具
体的構成及び動作ならびにその特徴について説明する。

【００３５】なお、以下の回路図において、そのチャネ
ル（バックゲート）部に矢印が付されるＭＯＳＦＥＴは
Ｐチャンネル型であって、矢印の付されないＮチャネル
ＭＯＳＦＥＴと区別して示される。また、図３には、メ
モリマットＭＡＴ０のメモリアレイＭＡＲＹ０の第１の
ビット線グループを構成する４組の相補ビット線Ｂ０＊
〜Ｂ３＊（ここで、例えば非反転ビット線Ｂ０Ｔ及び反
転ビット線Ｂ０Ｂを、合わせて相補ビット線Ｂ０＊のよ
うに＊を付して表す。以下同様）と、これらの相補ビッ
ト線に対応するサブワード線駆動回路ＳＤ０のみが例示
される。

【００３６】さらに、図５には、メインワード線ＭＷ０
及びサブワード線ＳＷ０が択一的に選択状態とされる場
合が例示され、相補ビット線については、相補ビット線
Ｂ０＊のみが例示される。メモリアレイ及びサブワード
線駆動回路に関する以下の説明は、メモリマットＭＡＴ
０のメモリアレイＭＡＲＹ０の図示される一部と対応す
るサブワード線駆動回路ＳＤ０を例に進められるが、メ
モリアレイＭＡＲＹ０のその他の部分と他のサブワード
線駆動回路，メモリマットＭＡＴ１〜ＭＡＴｐのメモリ
アレイＭＡＲＹ１〜ＭＡＲＹｐならびにサブワード線駆
動回路ＳＤ１〜ＳＤｐについては、同様な構成とされる
ため類推されたい。

【００３７】図３において、メモリアレイＭＡＲＹ０
は、図の水平方向に平行して配置されるｍ＋１本のサブ
ワード線ＳＷ０〜ＳＷｍと、図の垂直方向に平行して配
置される４組（実際には７２組）の相補ビット線Ｂ０＊
〜Ｂ３＊とを含む。これらのサブワード線ＳＷ０〜ＳＷ
ｍならびに相補ビット線Ｂ０＊〜Ｂ３＊の交点には、４
×（ｍ＋１）個のメモリセルＭＣが格子状に配置され
る。

【００３８】ここで、メモリアレイＭＡＲＹ０を構成す
るスタティック型メモリセルＭＣのそれぞれは、Ｐチャ
ネルＭＯＳＦＥＴＰ１及びＮチャネルＭＯＳＦＥＴＮ１
ならびにＰチャネルＭＯＳＦＥＴＰ２及びＮチャネルＭ
ＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバータが交
差結合されてなるラッチ回路を含む。

【００３９】メモリアレイＭＡＲＹ０の各メモリセルＭ
Ｃのラッチ回路を構成するＰチャネルＭＯＳＦＥＴＰ１
及びＰ２のソースは、電源電圧供給点ＶＤＤに結合さ
れ、ＮチャネルＭＯＳＦＥＴＮ１及びＮ２のソースは、
接地電位供給点ＶＳＳに結合される。また、各メモリセ
ルＭＣのラッチ回路の非反転入出力ノード、つまりＭＯ
ＳＦＥＴＰ１及びＮ１の共通ドレインならびにＭＯＳＦ
ＥＴＰ２及びＮ２の共通ゲートは、Ｎチャンネル型の選
択ＭＯＳＦＥＴＮ３を介して対応する非反転ビット線Ｂ
０Ｔ〜Ｂ３Ｔに結合され、各メモリセルＭＣのラッチ回
路の反転入出力ノード、つまりＭＯＳＦＥＴＰ１及びＮ
１の共通ゲートならびにＭＯＳＦＥＴＰ２及びＮ２の共
通ドレインは、Ｎチャンネル型の選択ＭＯＳＦＥＴＮ４
を介して対応する反転ビット線Ｂ０Ｂ〜Ｂ３Ｂに結合さ
れる。

【００４０】さらに、メモリアレイＭＡＲＹ０の同一行
に配置される４個のメモリセルＭＣの選択ＭＯＳＦＥＴ
Ｎ３及びＮ４のゲートは、対応するサブワード線ＳＷ０
〜ＳＷｍに共通結合される。なお、電源電圧ＶＤＤは、
特に制限されないが、例えば＋１．５Ｖのような正電位
とされ、接地電位ＶＳＳは０Ｖとされる。

【００４１】前述のように、スタティック型ＲＡＭはＳ
ＯＩ構造をとり、半導体基板ＳＵＢには、図４に示され
るように、例えば１μｍ（マイクロメートル）程度の深
度を目安に、所定厚の絶縁層ＩＬが例えば酸素イオン打
ち込みによって形成される。また、メモリアレイＭＡＲ
Ｙ０の同一行に配置される４個のメモリセルＭＣを構成
するＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）Ｐ１及びＰ２
は、絶縁層ＩＬの上層のＮ型ウェル領域ＮＷＥＬＬに形
成された一対のＰ型拡散層ｐ⁺をその共通のソース及び
ドレインとし、ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）Ｎ
１〜Ｎ４は、同様に絶縁層ＩＬの上層のＰ型ウェル領域
ＰＷＥＬＬに形成された一対のＮ型拡散層ｎ⁺をその共
通のソース及びドレインとする。

【００４２】ＰチャネルＭＯＳＦＥＴＰ１及びＰ２のソ
ース及びドレインとなる一対のＰ型拡散層ｐ⁺の間、つ
まりチャネルの上層には、所定厚の酸化膜ＯＸを挟ん
で、ＭＯＳＦＥＴＰ１及びＰ２のゲートとなるゲート層
ＦＧが形成され、ＮチャネルＭＯＳＦＥＴＮ１〜Ｎ４の
ソース及びドレインとなる一対のＮ型拡散層ｎ⁺の間、
つまりチャネルの上層には、同様に所定厚の酸化膜ＯＸ
を挟んで、ＭＯＳＦＥＴＮ１〜Ｎ４のゲートとなるゲー
ト層ＦＧが形成される。

【００４３】この実施例において、メモリアレイＭＡＲ
Ｙ０のメモリセルＭＣのＰチャネル及びＮチャネルＭＯ
ＳＦＥＴが形成されるＮ型ウェル領域ＮＷＥＬＬ及びＰ
型ウェル領域ＰＷＥＬＬは、その下端において絶縁層Ｉ
Ｌに接すべく形成される。また、これらのウェル領域
は、ワード線つまりサブワード線を単位としてそれぞれ
独立に形成され、その周囲には、各ウェル領域を電気的
に分離するための絶縁領域ＩＥがそれぞれ形成される。
これにより、各ウェル領域の寄生容量が充分に小さくな
り、ウェル電圧の高速制御が可能となる。

【００４４】メモリアレイＭＡＲＹ０のメモリセルＭＣ
を構成するＰチャネルＭＯＳＦＥＴＰ１及びＰ２が形成
されるＮ型ウェル領域ＮＷＥＬＬには、図３に示されな
い経路を介して、電源電圧ＶＤＤが基板電圧として供給
される。また、メモリアレイＭＡＲＹ０の同一行に配置
された４個のメモリセルＭＣを構成するＮチャネルＭＯ
ＳＦＥＴＮ１〜Ｎ４が形成されるＰ型ウェル領域ＰＷＥ
ＬＬは、対応するウェル電圧供給線ＶＷＳ０〜ＶＷＳｍ
に結合され、これらのウェル電圧供給線ＶＷＳ０〜ＶＷ
Ｓｍは、図の左方において、サブワード線駆動回路ＳＤ
０の対応する単位サブワード線駆動回路ＵＳＤ０〜ＵＳ
ＤｍのＮチャネルＭＯＳＦＥＴＮ６を介して接地電位
（第１の電位）供給点ＶＳＳに結合される。

【００４５】次に、サブワード線駆動回路ＳＤ０は、メ
モリアレイＭＡＲＹ０のサブワード線ＳＷ０〜ＳＷｍに
対応して設けられるｍ＋１個の単位サブワード線駆動回
路ＵＳＤ０〜ＵＳＤｍを備え、該単位サブワード線駆動
回路のそれぞれは、図３の単位サブワード線駆動回路Ｕ
ＳＤ０に代表して示されるように、ＰチャネルＭＯＳＦ
ＥＴＰ３及びＮチャネルＭＯＳＦＥＴＮ５からなるＣＭ
ＯＳインバータと、ＮチャネルＭＯＳＦＥＴＮ６（第１
のＭＯＳＦＥＴ）とを含む。

【００４６】サブワード線駆動回路ＳＤ０の単位サブワ
ード線駆動回路ＵＳＤ０〜ＵＳＤｍのＭＯＳＦＥＴＰ３
及びＮ５からなるＣＭＯＳインバータの入力端子は、対
応するメインワード線ＭＷ０〜ＭＷｍに結合され、その
出力端子は、メモリアレイＭＡＲＹ０の対応するサブワ
ード線ＳＷ０〜ＳＷｍに結合される。また、ＭＯＳＦＥ
ＴＮ６のドレインは、上記のように、メモリアレイＭＡ
ＲＹ０の対応するウェル電圧供給線ＶＷＳ０〜ＶＷＳｍ
に結合され、そのゲートには、ＸアドレスデコーダＸＤ
から対応するワード線選択信号ＷＳ０〜ＷＳｍが供給さ
れる。

【００４７】ここで、メインワード線ＭＷ０〜ＭＷｍ
は、図５に示されるように、通常電源電圧ＶＤＤつまり
例えば＋１．５Ｖのようなハイレベルの非選択レベルと
され、前述のように、Ｘアドレス信号ＡＸ０〜ＡＸｉつ
まりは内部Ｘアドレス信号Ｘ０〜Ｘｉに従って択一的に
接地電位ＶＳＳのようなロウレベルの選択レベルとされ
る。また、ワード線選択信号ＷＳ０〜ＷＳｍも、通常電
源電圧ＶＤＤつまり例えば＋１．５Ｖのようなハイレベ
ルの非選択レベルとされ、やはりＸアドレス信号ＡＸ０
〜ＡＸｉつまりは内部Ｘアドレス信号Ｘ０〜Ｘｉに従っ
て択一的に接地電位ＶＳＳのようなロウレベルの選択レ
ベルとされる。

【００４８】なお、この実施例のスタティック型ＲＡＭ
では、特に制限されないが、ビット線に対するハイレベ
ルプリチャージ方式がとられ、相補ビット線Ｂ０＊〜Ｂ
３＊の非反転及び反転信号線は、スタティック型ＲＡＭ
が非選択状態とされるとき、センスアンプＳＡ０〜ＳＡ
ｐの対応する単位センスアンプの図示されないＰチャン
ネル型のプリチャージＭＯＳＦＥＴを介して、ともに電
源電圧ＶＤＤつまり＋１．５Ｖのようなハイレベルにプ
リチャージされる。

【００４９】内部クロック信号ＩＣつまりクロック信号
ＣＬＫがロウレベルとされ、スタティック型ＲＡＭが非
選択状態とされるとき、サブワード線駆動回路ＳＤ０で
は、メインワード線ＭＷ０〜ＭＷｍのハイレベルの非選
択レベルを受けて、単位サブワード線駆動回路ＵＳＤ０
〜ＵＳＤｍのＣＭＯＳインバータを構成するＮチャネル
ＭＯＳＦＥＴＮ５が一斉にオン状態となり、Ｐチャネル
ＭＯＳＦＥＴＰ３は一斉にオフ状態となる。このとき、
単位サブワード線駆動回路ＵＳＤ０〜ＵＳＤｍのＮチャ
ネルＭＯＳＦＥＴＮ６は、対応するワード線選択信号Ｗ
Ｓ０〜ＷＳｍのハイレベルの非選択レベルを受けて一斉
にオン状態となる。また、相補ビット線Ｂ０＊〜Ｂ３＊
の非反転及び反転信号線は、センスアンプＳＡ０の対応
する単位センスアンプのプリチャージＭＯＳＦＥＴを介
して、ともに電源電圧ＶＤＤのようなハイレベルにプリ
チャージされる。

【００５０】これにより、メモリアレイＭＡＲＹ０のサ
ブワード線ＳＷ０〜ＳＷｍは、すべて接地電位ＶＳＳの
ようなロウレベルの非選択レベルとされ、ウェル電圧供
給線ＶＷＳ０〜ＶＷＳｍも、すべて接地電位ＶＳＳのよ
うなロウレベルとされる。このため、メモリアレイＭＡ
ＲＹ０のそれぞれ４個のメモリセルＭＣのＮチャネルＭ
ＯＳＦＥＴＮ１〜Ｎ４が形成されるＰ型ウェル領域ＰＷ
ＥＬＬには、比較的低い第１の電位つまり接地電位ＶＳ
Ｓが供給され、これを受けてＭＯＳＦＥＴＮ１〜Ｎ４の
しきい値電圧が比較的大きくされる。この結果、電源電
圧ＶＤＤからＭＯＳＦＥＴＰ１及びＮ１ならびにＭＯＳ
ＦＥＴＰ２及びＮ２を介するリーク電流が低減されると
ともに、ハイレベルにプリチャージされた相補ビット線
Ｂ０＊〜Ｂ３＊の非反転及び反転信号線からＭＯＳＦＥ
ＴＮ３及びＮ１ならびにＭＯＳＦＥＴＮ４及びＮ２を介
するリーク電流が低減され、これによってスタティック
型ＲＡＭの非選択時における消費電力が低減されるもの
となる。

【００５１】次に、内部クロック信号ＩＣつまりクロッ
ク信号ＣＬＫがハイレベルとされ、スタティック型ＲＡ
Ｍが選択状態とされるとき、サブワード線駆動回路ＳＤ
０では、例えばメインワード線ＭＷ０の択一的なロウレ
ベルの選択レベルを受けて、対応する単位サブワード線
駆動回路ＵＳＤ０のＣＭＯＳインバータを構成するＮチ
ャネルＭＯＳＦＥＴＮ５が択一的にオフ状態となり、Ｐ
チャネルＭＯＳＦＥＴＰ３が択一的にオン状態となる。
また、ＮチャネルＭＯＳＦＥＴＮ６は、対応するワード
線選択信号ＷＳ０の択一的なロウレベルの選択レベルを
受けて、択一的にオン状態からオフ状態に変化する。

【００５２】このとき、他の単位サブワード線駆動回路
ＵＳＤ１〜ＵＳＤｍを構成するＮチャネルＭＯＳＦＥＴ
Ｎ５及びＮ６は、メインワード線ＭＷ１〜ＭＷｍならび
にワード線選択信号ＷＳ１〜ＷＳｍの非選択レベルを受
けてすべてオン状態のままとされ、ＰチャネルＭＯＳＦ
ＥＴＰ３はすべてオフ状態のままとされる。

【００５３】これにより、メモリアレイＭＡＲＹ０の対
応するサブワード線ＳＷ０が択一的に電源電圧ＶＤＤの
ような選択レベルとされるとともに、対応するウェル電
圧供給線ＶＷＳ０は、択一的にフローティング状態とさ
れる。したがって、サブワード線ＳＷ０に結合される４
個のメモリセルＭＣでは、サブワード線ＳＷ０つまり選
択ＭＯＳＦＥＴＮ３及びＮ４のゲート電位の上昇を受け
て、Ｐ型ウェル領域ＰＷＥＬＬの電位が、ゲート容量を
介する容量結合によって択一的に所定電位Ｖｓ（第２の
電位）に上昇し、ＮチャネルＭＯＳＦＥＴＮ１〜Ｎ４の
しきい値電圧が小さくなる。この結果、これらのメモリ
セルＭＣのラッチ回路の非反転及び反転入出力ノードと
対応する非反転又は反転ビット線との間を接続する選択
ＭＯＳＦＥＴＮ３及びＮ４と、非反転又は反転ビット線
のハイレベルを選択的にロウレベルとするためのＭＯＳ
ＦＥＴＮ１及びＮ２の動作が高速化され、これによって
スタティック型ＲＡＭの特に読み出し動作が高速化され
るものとなる。

【００５４】なお、このとき、メモリアレイＭＡＲＹ０
の非選択状態にある他のサブワード線ＳＷ１〜ＳＷｍに
結合されたメモリセルＭＣでは、対応するウェル電圧供
給線ＶＷＳ１〜ＶＷＳｍの非選択レベルを受けて、Ｐ型
ウェル領域ＰＷＥＬＬの電位が接地電位ＶＳＳのままと
される。このため、ＮチャネルＭＯＳＦＥＴＮ１〜Ｎ４
のしきい値電圧が大きいままとされ、各メモリセルＭＣ
のリーク電流が小さいままとされて、サブワード線ＳＷ
０が択一的に選択レベルとされることにともなうスタテ
ィック型ＲＡＭの消費電力の増加は最小限に抑制され
る。

【００５５】ところで、スタティック型ＲＡＭが読み出
しモードつまりリードサイクルで選択状態とされると
き、相補ビット線Ｂ０＊の非反転及び反転信号線のプリ
チャージ電位は、図５に例示されるように、対応するメ
モリセルＭＣの保持データの論理値に応じて、しかもそ
のＮチャネルＭＯＳＦＥＴＮ１又はＮ２を介して選択的
にディスチャージされ、その一方が選択的に所定電位Ｖ
ｒに低下する。この電位差は、センスアンプＳＡ０の対
応する単位センスアンプによって増幅された後、データ
入出力回路の対応する単位入力回路から出力データバス
ＤＯＢ０〜ＤＯＢｋを介して論理集積回路装置のアクセ
スユニットに出力される。

【００５６】一方、スタティック型ＲＡＭが書き込みモ
ードつまりライトサイクルで選択状態とされるとき、相
補ビット線Ｂ０＊の非反転及び反転信号線には、ライト
アンプＷＡ０の対応する単位ライトアンプから、書き込
みデータの対応するビットの論理値に応じて、電源電圧
ＶＤＤのようなハイレベルあるいは接地電位ＶＳＳのよ
うなロウレベルの書き込み信号が選択的に供給され、各
ビット線のハイレベルのプリチャージ電位は、そのいず
れか一方のみが強制的に接地電位ＶＳＳのようなロウレ
ベルに引き下げられる。このため、本発明の書き込み動
作時における効果は、選択ＭＯＳＦＥＴＮ３及びＮ４の
しきい値電圧が小さくされ、その動作が高速化されるこ
とによる効果分のみとなる。

【００５７】しかし、例えばスタティック型ＲＡＭがい
わゆる擬似多ポート方式をとり、一つのアクセスサイク
ル内に読み出し動作と読み出し又は書き込み動作とを連
続して実行する場合、比較的大きな効果が得られる読み
出し動作がいずれのアクセスサイクルにも必ず含まれる
ことで、各アクセスサイクルの所要時間を短縮し、スタ
ティック型ＲＡＭのサイクルタイムを高速化することが
可能となる。

【００５８】図６には、図１及び図２のスタティック型
ＲＡＭに含まれるメモリアレイＭＡＲＹ０及びサブワー
ド線駆動回路ＳＤ０の第２の実施例の部分的な回路図が
示されている。なお、この実施例は、前記図３の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００５９】図６において、この実施例のサブワード線
駆動回路ＳＤ０の単位サブワード線駆動回路ＵＳＤ０
は、ＰチャネルＭＯＳＦＥＴＰ３及びＮチャネルＭＯＳ
ＦＥＴＮ５からなる第１のＣＭＯＳインバータに加え
て、ＰチャネルＭＯＳＦＥＴＰ４（第２のＭＯＳＦＥ
Ｔ）及びＮチャネルＭＯＳＦＥＴＮ６（第１のＭＯＳＦ
ＥＴ）からなる第２のＣＭＯＳインバータを備える。該
第２のＣＭＯＳインバータを構成するＰチャネルＭＯＳ
ＦＥＴＰ４のソースは、ウェル電圧供給点ＶＳＢＦに結
合され、ＰチャネルＭＯＳＦＥＴＰ４及びＮチャネルＭ
ＯＳＦＥＴＮ６のゲートは、対応するワード線選択信号
ＷＳ０に結合される。なお、ウェル電圧供給点ＶＳＢＦ
におけるウェル電圧ＶＳＢＦの電位は、特に制限されな
いが、＋４００ｍＶつまり＋０．４Ｖのような正電位と
される。

【００６０】ワード線選択信号ＷＳ０が電源電圧ＶＤＤ
のようなハイレベルの非選択レベルとされるとき、単位
サブワード線駆動回路ＵＳＤ０では、上記第２のＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳＦＥＴＮ６が
オン状態となり、ＰチャネルＭＯＳＦＥＴＰ４はオフ状
態となる。このため、メモリアレイＭＡＲＹ０のウェル
電圧供給線ＶＷＳ０は、第１の電位つまり接地電位ＶＳ
Ｓのようなロウレベルとされ、サブワード線ＳＷ０に結
合される４個のメモリセルＭＣのＮチャネルＭＯＳＦＥ
ＴＮ１〜Ｎ４のしきい値電圧が大きくなって、メモリセ
ルＭＣのリーク電流が低減され、スタティック型ＲＡＭ
の低消費電力化が図られる。

【００６１】一方、ワード線選択信号ＷＳ０が択一的に
接地電位ＶＳＳのようなロウレベルの選択レベルとされ
るとき、単位サブワード線駆動回路ＵＳＤ０では、第２
のＣＭＯＳインバータを構成するＮチャネルＭＯＳＦＥ
ＴＮ６がオフ状態となり、ＰチャネルＭＯＳＦＥＴＰ４
がオン状態となる。このため、メモリアレイＭＡＲＹ０
のウェル電圧供給線ＶＷＳ０には、比較的高い第２の電
位つまりウェル電圧ＶＳＢＦが供給され、サブワード線
ＳＷ０に結合される４個のメモリセルＭＣのＮチャネル
ＭＯＳＦＥＴＮ１〜Ｎ４のしきい値電圧が小さくなっ
て、その動作が高速化され、スタティック型ＲＡＭの高
速化が図られる。

【００６２】なお、この実施例の場合、ウェル電圧供給
線ＶＷＳ０の選択レベルがフローティング状態ではなく
確実にウェル電圧ＶＳＢＦに設定されるため、図３の実
施例に比較して対応するメモリセルＭＣの動作が安定化
されるとともに高速化され、相応してスタティック型Ｒ
ＡＭの動作が高速化されるものとなる。

【００６３】図７には、図１及び図２のスタティック型
ＲＡＭに含まれるメモリアレイＭＡＲＹ０及びサブワー
ド線駆動回路ＳＤ０の第３の実施例の部分的な回路図が
示されている。なお、この実施例は、前記図６の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００６４】図７において、この実施例のサブワード線
駆動回路ＳＤ０の単位サブワード線駆動回路ＵＳＤ０
は、ＰチャネルＭＯＳＦＥＴＰ３及びＮチャネルＭＯＳ
ＦＥＴＮ５からなる第１のＣＭＯＳインバータに加え
て、ＰチャネルＭＯＳＦＥＴＰ４（第２のＭＯＳＦＥ
Ｔ）及びＮチャネルＭＯＳＦＥＴＮ６（第１のＭＯＳＦ
ＥＴ）からなる第２のＣＭＯＳインバータを備える。該
第２のＣＭＯＳインバータを構成するＰチャネルＭＯＳ
ＦＥＴＰ４のソースは、ウェル電圧供給点ＶＳＢＦに結
合され、ＰチャネルＭＯＳＦＥＴＰ４及びＮチャネルＭ
ＯＳＦＥＴＮ６のゲートは、対応するメインワード線Ｍ
Ｗ０に結合される。

【００６５】メインワード線ＭＷ０が電源電圧ＶＤＤの
ようなハイレベルの非選択レベルとされるとき、単位サ
ブワード線駆動回路ＵＳＤ０では、第２のＣＭＯＳイン
バータを構成するＮチャネルＭＯＳＦＥＴＮ６がオン状
態となり、ＰチャネルＭＯＳＦＥＴＰ４はオフ状態とな
る。このため、メモリアレイＭＡＲＹ０のウェル電圧供
給線ＶＷＳ０は、比較的低い第１の電位つまり接地電位
ＶＳＳのようなロウレベルとされ、サブワード線ＳＷ０
に結合される４個のメモリセルＭＣのＮチャネルＭＯＳ
ＦＥＴＮ１〜Ｎ４のしきい値電圧が大きくなって、メモ
リセルＭＣのリーク電流が低減され、スタティック型Ｒ
ＡＭの低消費電力化が図られる。

【００６６】一方、メインワード線ＭＷ０が択一的に接
地電位ＶＳＳのようなロウレベルの選択レベルとされる
とき、単位サブワード線駆動回路ＵＳＤ０では、第２の
ＣＭＯＳインバータを構成するＮチャネルＭＯＳＦＥＴ
Ｎ６がオフ状態となり、ＰチャネルＭＯＳＦＥＴＰ４が
オン状態となる。このため、メモリアレイＭＡＲＹ０の
ウェル電圧供給線ＶＷＳ０には、比較的高い第２の電位
つまりウェル電圧ＶＳＢＦが供給され、サブワード線Ｓ
Ｗ０に結合される４個のメモリセルＭＣのＮチャネルＭ
ＯＳＦＥＴＮ１〜Ｎ４のしきい値電圧が小さくなって、
その動作が高速化され、スタティック型ＲＡＭの高速化
が図られる。

【００６７】なお、この実施例の場合、ウェル電圧供給
線ＶＷＳ０の選択レベルがフローティング状態ではなく
確実にウェル電圧ＶＳＢＦに設定されるため、図６の実
施例と同様な効果を得ることができる。また、ウェル電
圧制御のためのワード線選択信号ＷＳ０〜ＷＳｍが不必
要となることで、スタティック型ＲＡＭのメモリアレイ
周辺のレイアウトが簡素化されるとともに、これらのワ
ード線選択信号としてメインワード線ＭＷ０〜ＭＷｍが
代用されることで、ウェル電圧切り換え時のタイミング
制御が容易となり、動作マージンを拡大できる。

【００６８】図８には、図１及び図２のスタティック型
ＲＡＭに含まれるメモリアレイＭＡＲＹ０及びサブワー
ド線駆動回路ＳＤ０の第４の実施例の部分的な回路図が
示されている。なお、この実施例は、前記図７の実施例
を基本的に踏襲するものであるため、これと異なる部分
についてのみ説明を追加する。

【００６９】図８において、この実施例のサブワード線
駆動回路ＳＤ０の単位サブワード線駆動回路ＵＳＤ０
は、図７の実施例の第２のＣＭＯＳインバータを構成す
るＰチャネルＭＯＳＦＥＴＰ４を、ＮチャネルＭＯＳＦ
ＥＴＮ７（第３のＭＯＳＦＥＴ）に置き換えた構成とさ
れる。このＮチャネルＭＯＳＦＥＴＮ７のドレインは、
ウェル電圧供給点ＶＳＢＦに結合され、そのゲートは、
対応するサブワード線ＳＷ０に結合される。また、Ｎチ
ャネルＭＯＳＦＥＴＮ６（第１のＭＯＳＦＥＴ）のゲー
トは、対応するメインワード線ＭＷ０に結合される。

【００７０】メインワード線ＭＷ０が電源電圧ＶＤＤの
ようなハイレベルの非選択レベルとされるとき、単位サ
ブワード線駆動回路ＵＳＤ０では、ＮチャネルＭＯＳＦ
ＥＴＮ６がオン状態となり、ＮチャネルＭＯＳＦＥＴＮ
７は、サブワード線ＳＷ０のロウレベルを受けてオフ状
態となる。このため、メモリアレイＭＡＲＹ０のウェル
電圧供給線ＶＷＳ０は、第１の電位つまり接地電位ＶＳ
Ｓのようなロウレベルとされ、サブワード線ＳＷ０に結
合される４個のメモリセルＭＣのＮチャネルＭＯＳＦＥ
ＴＮ１〜Ｎ４のしきい値電圧が大きくなって、メモリセ
ルＭＣのリーク電流が低減され、スタティック型ＲＡＭ
の低消費電力化が図られる。

【００７１】一方、メインワード線ＭＷ０が択一的に接
地電位ＶＳＳのようなロウレベルの選択レベルとされる
とき、単位サブワード線駆動回路ＵＳＤ０では、Ｎチャ
ネルＭＯＳＦＥＴＮ６がオフ状態となる。また、サブワ
ード線ＳＷ０が、ウェル電圧ＶＳＢＦより充分に高い＋
１．５Ｖのようなハイレベルの選択レベルとされ、この
サブワード線ＳＷ０の選択レベルを受けてＮチャネルＭ
ＯＳＦＥＴＮ７がオン状態となる。このため、メモリア
レイＭＡＲＹ０の対応するウェル電圧供給線ＶＷＳ０に
は、ＭＯＳＦＥＴＮ７を介して比較的高い第２の電位つ
まりウェル電圧ＶＳＢＦがそのまま伝達され、サブワー
ド線ＳＷ０に結合される４個のメモリセルＭＣのＮチャ
ネルＭＯＳＦＥＴＮ１〜Ｎ４のしきい値電圧が小さくな
って、その動作が高速化され、スタティック型ＲＡＭの
高速化が図られる。

【００７２】なお、この実施例の場合、ウェル電圧供給
線ＶＷＳ０の選択レベルがフローティング状態ではなく
確実にウェル電圧ＶＳＢＦに設定されるとともに、ウェ
ル電圧制御のためのワード線選択信号ＷＳ０〜ＷＳｍが
不必要となることで、図７の実施例と同様な効果を得る
ことができる。また、前記図７の実施例のＰチャネルＭ
ＯＳＦＥＴＰ４が、もともとＰチャネルＭＯＳＦＥＴよ
りも特性的に動作速度の速いＮチャネルＭＯＳＦＥＴＮ
７に置き換えられるとともに、メインワード線ＭＷ０の
負荷が合計１８×（ｐ＋１）個のＭＯＳＦＥＴＰ４分だ
け軽減されることで、スタティック型ＲＡＭの動作がさ
らに高速化されるものとなる。

【００７３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ＣＭＯＳ型のメモリセルが格子配列されてなるメ
モリアレイをその基本構成要素とし、その非選択時、相
補ビット線の非反転及び反転信号線をハイレベルにプリ
チャージするスタティック型ＲＡＭ等において、その基
本的なデバイス構造を、半導体基板の所定深度に絶縁層
を形成し、該絶縁層の上層に、その下端と絶縁層とが接
すべくウェル領域を形成するＳＯＩ構造とするととも
に、例えば、メモリアレイの各メモリセルのＮチャネル
ＭＯＳＦＥＴが形成されるＰ型ウェル領域を、ワード線
単位で独立に形成することで、Ｐ型ウェル領域の寄生容
量を低減し、そのウェル電圧制御を高速化できるという
効果が得られる。

【００７４】（２）上記（１）項のスタティック型ＲＡ
Ｍ等において、メモリアレイの各メモリセルのＮチャネ
ルＭＯＳＦＥＴが形成されるＰ型ウェル領域に、対応す
るワード線が非選択状態とされるとき、例えば接地電位
のような比較的低い第１の電位のウェル電圧を印加し、
選択状態とされるときには、比較的高い第２の電位のウ
ェル電圧を印加することで、例えばメモリアレイの非選
択状態にある大半のメモリセルのＮチャネルＭＯＳＦＥ
Ｔのしきい値電圧を大きくしたまま、選択状態にあるメ
モリセルのＮチャネルＭＯＳＦＥＴのしきい値電圧のみ
を、必要期間だけ選択的に小さくすることができるとい
う効果が得られる。

【００７５】（３）上記（１）項及び（２）項により、
そのリーク電流を低減しつつ、メモリセルの動作を高速
化できるという効果が得られる。（４）上記（３）項により、その消費電力を低減しつ
つ、スタティック型ＲＡＭ等のアクセスタイムを高速化
できるという効果が得られる。

【００７６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、スタティック型ＲＡＭのブロック構
成は、本実施例による制約を受けないし、その各起動制
御信号及び内部制御信号の名称及び有効レベルならびに
アドレス信号の組み合わせ等も、種々の実施形態をとり
うる。図２において、メモリマットＭＡＴ０〜ＭＡＴｐ
を構成するメモリアレイＭＡＲＹ０〜ＭＡＲＹｐのビッ
ト線数は、任意に設定できるし、ビット線グループへの
分割方法も同様である。

【００７７】図３ならびに図６〜図８において、メモリ
アレイＭＡＲＹ０は、任意数の冗長素子を含むことがで
きるし、メモリセルＭＣは、例えば高抵抗型メモリセル
に置き換えることができる。また、サブワード線駆動回
路ＳＤ０の各単位サブワード線駆動回路のＭＯＳＦＥＴ
Ｐ３及びＮ５からなるＣＭＯＳインバータを、２入力の
ノアゲート等に置き換え、カラム方向の選択機能を持た
せることができる。図６において、第２のＣＭＯＳイン
バータを構成するＰチャネルＭＯＳＦＥＴＰ４を、図８
の実施例と同様に、そのゲートがサブワード線ＳＷ０に
結合されたＮチャネルＭＯＳＦＥＴに置き換え、さらな
る高速化を図ることができる。

【００７８】図４において、メモリセルの断面構造は、
シンボリックに表現したものであって、その具体的なデ
バイス構造やサイズならびに導電型等に制約を与えな
い。図５において、各信号の絶対的な時間及び電位関係
は、本発明の主旨に何ら制約を与えない。また、電源電
圧ＶＤＤやＮ型ウェル領域に対するウェル電圧の具体的
な電位ならびにその極性等は、本実施例による制約を受
けない。

【００７９】本実施例では、Ｐ型ウェル領域に供給され
るウェル電圧の電位を切り換えることで、メモリセルＭ
Ｃを構成するＮチャネルＭＯＳＦＥＴＮ１〜Ｎ４のしき
い値電圧を制御する場合を例に説明してきたが、例えば
Ｎ型ウェル領域に供給されるウェル電圧の電位を切り換
えることで、メモリセルＭＣを構成するＰチャネルＭＯ
ＳＦＥＴＰ１及びＰ２のしきい値電圧を同様に制御でき
ることは言うまでもない。この場合、Ｎ型ウェル領域に
対するウェル電圧の電位は、対応するサブワード線が非
選択レベルとされるとき例えば電源電圧ＶＤＤとされ、
選択レベルとされるときには電源電圧ＶＤＤより所定値
だけ低い電位とされる。

【００８０】以上スタティック型ＲＡＭを用いて説明し
てきたが、各メモリアレイ及びサブワード線駆動回路の
部分回路構成の図において、ＳＲＡＭメモリセルをＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）メ
モリセルに変えることによって、ＤＲＡＭでも同様の効
果を得ることができる。具体的にはスタティック型メモ
リセルのＭＯＳＦＥＴＰ１，Ｐ２、Ｎ１，Ｎ２，Ｎ４を
削除し、ＭＯＳＦＥＴＮ３を残し、上記ＭＯＳＦＥＴＮ
１のソース−ドレイン経路が有った箇所をコンデンサに
置き換えることによって、ダイナミック型メモリセルが
実現できる。このようにダイナミック型メモリセルに置
き換えた場合には、ビット線にはラッチ型のセンスアン
プが接続される。ただし、集積密度等を考慮すると、Ｎ
チャンネル型ＭＯＳＦＥＴのみからなるダイナミック型
メモリセルでは、ワード線毎に分離領域を設ける必要が
ある。この集積密度等において、Ｐチャンネル型ＭＯＳ
ＦＥＴが形成されるＮ型ウェル領域をワード線毎のＮチ
ャンネル型ＭＯＳＦＥＴが形成されるＰ型ウェル領域の
分離領域として活用できるスタティック型メモリセルの
方が有利である。

【００８１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロプロセッサ等の論理集積回路装置にマクロセルとし
て搭載されるスタティック型ＲＡＭならびにそのメモリ
アレイ及びサブワード線駆動回路に適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭのＸアドレスデコーダに含ま
れるプリデコーダやメインワード線駆動回路等にも適用
できるし、多ポートＲＡＭ等の各種メモリ集積回路装置
やこれを搭載する各種の論理集積回路装置にも適用でき
る。この発明は、少なくともウェル電圧切り換えによる
効果が得られる半導体集積回路装置ならびにこれを含む
装置又はシステムに広く適用できる。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリセルが格子配列され
てなるメモリアレイを基本構成要素とし、その非選択
時、相補ビット線の非反転及び反転信号線をハイレベル
にプリチャージするメモリ回路において、その基本的な
デバイス構造を、半導体基板の所定深度に絶縁層を形成
し、該絶縁層の上層に、その下端と絶縁層とが接すべく
ウェル領域を形成するＳＯＩ構造とするとともに、例え
ば、メモリアレイの各メモリセルのＮチャネルＭＯＳＦ
ＥＴが形成されるＰ型ウェル領域を、ワード線単位で独
立に形成し、これらのＰ型ウェル領域に、対応するワー
ド線が非選択状態とされるとき、例えば接地電位のよう
な比較的低い第１の電位のウェル電圧を印加し、選択状
態とされるときには、比較的高い第２の電位のウェル電
圧を印加する。

【００８３】これにより、例えばメモリアレイの非選択
状態にある大半のメモリセルのＮチャネルＭＯＳＦＥＴ
のしきい値電圧を大きくしたまま、選択状態にあるメモ
リセルのＮチャネルＭＯＳＦＥＴのしきい値電圧のみ
を、必要期間だけ選択的に小さくすることができる。こ
の結果、メモリセルのリーク電流を低減し、メモリ部の
消費電力を低減しつつ、メモリセルの動作を高速化し、
メモリ部のアクセスタイムを高速化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭのメモリアレイ及
び周辺部の一実施例を示す部分的なブロック図である。

【図３】図１のスタティック型ＲＡＭのメモリアレイ及
びサブワード線駆動回路の第１の実施例を示す部分的な
回路図である。

【図４】図３のメモリアレイを構成するスタティック型
メモリセルの一実施例を示す部分的な断面構造図であ
る。

【図５】図３のメモリアレイ及びサブワード線駆動回路
の一実施例を示す信号波形図である。

【図６】図１のスタティック型ＲＡＭのメモリアレイ及
びサブワード線駆動回路の第２の実施例を示す部分的な
回路図である。

【図７】図１のスタティック型ＲＡＭのメモリアレイ及
びサブワード線駆動回路の第３の実施例を示す部分的な
回路図である。

【図８】図１のスタティック型ＲＡＭのメモリアレイ及
びサブワード線駆動回路の第４の実施例を示す部分的な
回路図である。

【図９】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭのメモリアレイ及びサブワード線駆
動回路の一例を示す部分的な回路図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＩＣ……内部クロッ
ク信号、ＷＡ……ライトアンプ、ＣＳ……カラムスイッ
チ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＳＡ……センスアンプ、ＩＯ……データ入出
力回路、ＩＬ……入力制御信号、ＯＬ……出力制御信
号、ＴＧ……タイミング発生回路、ＣＬＫ……クロック
信号又はその入力端子、ＭＥＮ……メモリイネーブル信
号又はその入力端子、Ｒ／Ｗ……リードライト信号又は
その入力端子、ＡＸ０〜ＡＸｉ……Ｘアドレス信号又は
その入力端子、ＡＹ０〜ＡＹ１……Ｙアドレス信号又は
その入力端子、ＤＩＢ０〜ＤＩＢｋ……入力データ又は
入力データバス、ＤＯＢ０〜ＤＯＢｋ……出力データ又
は出力データバス。ＭＡＴ０〜ＭＡＴｐ……メモリマッ
ト、ＭＡＲＹ０〜ＭＡＲＹｐ……メモリアレイ、ＳＤ０
〜ＳＤｐ……サブワード線駆動回路、ＷＡ０〜ＷＡｐ…
…ライトアンプ、ＣＳ０〜ＣＳｐ……カラムスイッチ、
ＳＡ０〜ＳＡｐ……センスアンプ、ＩＯ０〜ＩＯｐ……
データ入出力回路。ＭＷ０〜ＭＷｍ……メインワード
線、ＷＳ０〜ＷＳｍ……ワード線選択信号、ＵＳＤ０〜
ＵＳＤｍ……単位サブワード線駆動回路、ＳＷ０〜ＳＷ
ｍ……サブワード線、ＶＷＳ０〜ＶＷＳｍ……ウェル電
圧供給線、Ｂ０＊〜Ｂ３＊……相補ビット線ＭＣ……ス
タティック型メモリセル。ＳＵＢ……半導体基板、ＩＬ
……絶縁層、ＩＥ……絶縁領域、ＰＷＥＬＬ……Ｐ型ウ
ェル領域、ＮＷＥＬＬ……Ｎ型ウェル領域、ｐ⁺……Ｐ
型拡散層、ｎ⁺……Ｎ型拡散層、ＦＧ……ゲート層、Ｏ
Ｘ……酸化膜。ＶＤＤ……電源電圧、ＶＳＳ……接地電
位、ＶＳＢＦ……基板電圧、Ｐ１〜Ｐ４……Ｐチャネル
ＭＯＳＦＥＴ、Ｎ１〜Ｎ７……ＮチャネルＭＯＳＦＥ
Ｔ。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B015 HH01 HH03 JJ03 JJ21 KA13 KA27 KA33 KB66 PP01 PP02 5F083 BS27 GA01 GA05 HA02 KA03 LA03 LA04 LA05 LA09

Claims

【特許請求の範囲】

【請求項１】所定のウェル領域に供給されるウェル電
圧の電位を、該ウェル領域に形成される素子を含む回路
が選択状態又は非選択状態とされたことを受けて切り換
えうる構成とされることを特徴とする半導体集積回路装
置。
【請求項２】請求項１において、上記半導体集積回路装置は、半導体基板の所定深度に絶
縁層を形成し、該絶縁層の上層に上記ウェル領域を形成
するＳＯＩ構造をとるものであって、上記ウェル領域は、その下端において上記絶縁層と接す
る構造とされるものであることを特徴とする半導体集積
回路装置。
【請求項３】請求項１又は請求項２において、上記半導体集積回路装置は、ＣＭＯＳ型のメモリセルが
格子配列されてなるメモリアレイを基本構成要素とし、
その非選択時、相補ビット線の非反転及び反転信号線を
ハイレベルにプリチャージするスタティック型ＲＡＭで
あって、上記回路は、上記メモリセルであり、上記素子は、該メモリセルを構成するＮチャネルＭＯＳ
ＦＥＴであり、上記ウェル領域は、該ＮチャネルＭＯＳＦＥＴが形成さ
れ、かつワード線を単位として分離されるＰ型ウェル領
域であり、該Ｐ型ウェル領域のそれぞれに供給されるウェル電圧の
電位は、対応するワード線が非選択状態とされるとき、
第１の電位とされ、選択状態とされるとき、上記第１の
電位より所定値だけ高い第２の電位とされるものである
ことを特徴とする半導体集積回路装置。
【請求項４】請求項３において、上記スタティック型ＲＡＭは、階層ワード線方式をとる
ものであり、上記ワード線は、その選択レベルをロウレベルとするメ
インワード線と、その選択レベルをハイレベルとするサ
ブワード線とからなるものであり、該サブワード線は、その入力端子が対応する上記メイン
ワード線に結合される単位サブワード線駆動回路によっ
て選択的に駆動されるものであって、該単位サブワード線駆動回路のそれぞれは、そのドレイ
ンが対応する上記Ｐ型ウェル領域に結合され、そのソー
スに上記第１の電位を受け、かつ対応する上記サブワー
ド線が非選択レベルとされるときオン状態とされ、選択
レベルとされるときオフ状態とされるＮチャンネル型の
第１のＭＯＳＦＥＴを含むものであることを特徴とする
半導体集積回路装置。
【請求項５】請求項４において、上記単位サブワード線駆動回路のそれぞれは、さらに、
そのドレインが対応する上記Ｐ型ウェル領域に結合さ
れ、そのソースに上記第２の電位を受け、かつ対応する
サブワード線が非選択レベルとされるときオフ状態とさ
れ、選択レベルとされるときオン状態とされるＰチャン
ネル型の第２のＭＯＳＦＥＴを含むものであることを特
徴とする半導体集積回路装置。
【請求項６】請求項５において、上記第１及び第２のＭＯＳＦＥＴのゲートは、対応する
メインワード線に結合されるものであることを特徴とす
る半導体集積回路装置。
【請求項７】請求項４において、上記単位サブワード線駆動回路のそれぞれは、さらに、
そのソースが対応する上記Ｐ型ウェル領域に結合され、
そのドレインに上記第２の電位を受け、かつ対応するサ
ブワード線が非選択レベルとされるときオフ状態とさ
れ、選択レベルとされるときオン状態とされるＮチャン
ネル型の第３のＭＯＳＦＥＴを含むものであることを特
徴とする半導体集積回路装置。
【請求項８】請求項７において、上記サブワード線の選択レベルは、上記第２の電位より
充分に高い電位とされるものであって、上記第１のＭＯＳＦＥＴのゲートは、対応するサブワー
ド線に結合され、上記第３のＭＯＳＦＥＴのゲートは、
対応するメインワード線に結合されるものであることを
特徴とする半導体集積回路装置。