JP2011165313A

JP2011165313A - 記憶装置

Info

Publication number: JP2011165313A
Application number: JP2011096158A
Authority: JP
Inventors: Tatsuya Kunikiyo; 辰也國清
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-07-10
Filing date: 2011-04-22
Publication date: 2011-08-25
Also published as: US20020003743A1; CN1333564A

Abstract

【課題】記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する記憶装置を提供する。
【解決手段】トランジスタＭＮ９，ＭＮ１０は、ノードＮ１と書き込みビット線４１との間で直列に接続されている。トランジスタＭＮ９，ＭＮ１０のゲートはそれぞれ書き込み制御線４４及び書き込みワード線３１に接続される。書き込み制御線４４は書き込みビット線４１と書き込み補ビット線４２との排他的論理和に相当する電位が与えられる。書き込み動作に使用されない書き込みビット線４１と書き込み補ビット線４２とを同電位にプリチャージしておくことにより、トランジスタＭＮ９はオフする。
【選択図】図２

Description

この発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）により構成されるマルチポートＳＲＡＭ（Static Random Access Memory）に関し、特に当該ＳＲＡＭのメモリセルへのデータの読み書きを行う技術に関する。

ＳＲＡＭは集積回路において、データや命令をキャッシュ（cache）、即ちＣＰＵ（Central Processing Unit）のタイミングに合わせてデータをＣＰＵへ伝達するために一時的に保持する機能を担ったり、順序回路の状態を記憶するために用いられている。近年では、メモリからデータを読んだり、メモリへデータを書き込む速度（rate）が重要視されている。メモリのバンド幅（bandwidth）を上げるために、ＳＲＡＭのメモリセルに複数の入出力端子を設ける技術が提案されている。この技術として、一つの読み出し端子（read port）と一つの書き込み端子（write port）とを備えたデュアルポート（dual port）スタティックメモリセルや、多数の読み出し端子と書き込み端子とを備えたマルチポート（multi port）スタティックメモリセルを例挙できる。

図５１は従来のＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。メモリセルはｍ行ｎ列のマトリックス状に配置されており、そのｉ行ｊ列目のメモリセルをＭＣ_ijとして示すことにする。図５１においては第１行第３列に配置されたメモリセルＭＣ₁₃の符号が表記されている。

図５１に示されたＳＲＡＭでは、行方向にワード線が、列方向にビット線が、それぞれ延在する構成を採っている。ワード線デコーダ３はワード線群３０_i（ｉ＝１，２，３，…，ｍ−１，ｍ）に接続され、入力される行アドレスＲＡに対応するワード線群３０_iを選択的に活性化させる。またビット線デコーダ４はビット線群４０_j（ｊ＝１，２，３，…，ｎ−１，ｎ）に接続され、入力される列アドレスＣＡに対応するビット線群４０_jを選択的に活性化させる。

メモリセルＭＣ_ijにおいてワード線群３０_iとビット線群４０_jが交差する。つまり行方向に配列された複数のメモリセルには共通のワード線群が敷設され、列方向に配列された複数のメモリセルには共通のビット線群が敷設される。

ワード線群３０_iは書き込みワード線３１_i、読み出しワード線３３_i、読み出し補ワード線３２_iから構成されており、後二者は読み出しワード線対を構成している。またビット線群４０_jは書き込みビット線４１_j、書き込み補ビット線４２_j、読み出しビット線４３_jから構成されており、前二者は書き込みビット線対を構成している。

図５２はいずれのメモリセルＭＣにも共通する構造を例示する回路図である。メモリセルＭＣの構造は基本的には行や列の位置（ｉ，ｊ）には依存しないので、ここでは行や列の位置を示す添字は省略している。

メモリセルＭＣは、一対のインバータＬ１，Ｌ２が逆並列に接続された構成の記憶部（本明細書において「ストレージセル」と称する）ＳＣと、読み出し回路ＲＫと、アクセストランジスタＱＮ３，ＱＮ４とを備えている。

ストレージセルＳＣにおいて、インバータＬ１はトランジスタＱＰ１，ＱＮ１の直列接続で、インバータＬ２はトランジスタＱＰ２，ＱＮ２の直列接続で構成されている。また読み出し回路ＲＫはトランジスタＱＰ３，ＱＰ４，ＱＮ５，ＱＮ６の直列接続で構成されるトライステートインバータを備えている。

トランジスタＱＮ１〜ＱＮ６にはＮ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が、トランジスタＱＰ１〜ＱＰ４にはＰ型のＭＯＳＦＥＴが、それぞれ採用される。例えばＮ型ＭＯＳＦＥＴは表面チャネル型であり、Ｐ型ＭＯＳＦＥＴは表面チャネル型か、あるいは、埋め込みチャネル型である。

ストレージセルＳＣは一対のノードＮ１，Ｎ２を有しており、ノードＮ１，Ｎ２がそれぞれ“Ｈ”，“Ｌ”の場合と、その逆の場合の一対の記憶状態が存在する。なお、“Ｈ”とは（Ｖ_DD＋Ｖ_SS）／２より高い電位に対応する論理を意味し、“Ｌ”とは（Ｖ_DD＋Ｖ_SS）／２より低い電位に対応する論理を意味する。但し電位Ｖ_SSには、グラウンドが選ばれる場合が多い。以下、“Ｈ”、“Ｌ”はそれぞれ論理のみならず、その論理対応する電位を意味する場合もある。なお、“Ｈ”，“Ｌ”のどちらの状態をＳＲＡＭのビットの”１”，”０”に対応させるかは、設計する上での選択事項である。

Ｎ型ＭＯＳＦＥＴは、そのゲートに“Ｈ”が印加されたときにオンし、“Ｌ”が印加されたときにオフする。Ｐ型ＭＯＳＦＥＴは、そのゲートに“Ｌ”が印加されたときにオンし、“Ｈ”が印加されたときにオフする。オンの状態では、電流がソース／ドレイン間を流れ、両者間が電気的に導通する。また、オフの状態では、ソース／ドレイン間は電気的に遮断され電流は殆ど流れない。

ノードＮ１はインバータＬ２の入力端であり、ノードＮ１の電位に対応する論理と相補的な論理に対応する電位がノードＮ２に出力される。ノードＮ２はインバータＬ１の入力端であり、ノードＮ２の電位に対応する論理と相補的な論理の反転ビットがノードＮ１に出力される。よって互いに相補的な論理に対応する記憶状態が一対存在する。

アクセストランジスタＱＮ３はノードＮ１，Ｎ４においてそれぞれストレージセルＳＣ及び書き込みビット線４１と接続される。アクセストランジスタＱＮ４はノードＮ２，Ｎ５においてそれぞれストレージセルＳＣ及び書き込み補ビット線４２と接続される。そしてアクセストランジスタＱＮ３，ＱＮ４のゲートは共通して書き込みワード線３１に接続される。

読み出し回路ＲＫにおいて、トランジスタＱＰ４，ＱＮ５のそれぞれのドレインがノードＮ３に共通して接続されている。そしてトランジスタＱＰ３，ＱＮ６のゲートは共通してノードＮ１に接続されている。またトランジスタＱＰ４，ＱＮ５のゲートは、それぞれ読み出し補ワード線３２及び読み出しワード線３３に接続されている。上記のようにメモリセルＭＣにはデュアルポートスタティックメモリセルが採用されている。

メモリセルＭＣからのデータの読み出しを行う場合、読み出しワード線３３と読み出し補ワード線３２には相補的な論理が設定される。そして読み出しの対象となるメモリセルＭＣの行に対応した読み出しワード線３３と読み出し補ワード線３２がそれぞれ“Ｈ”，“Ｌ”に設定され、それ以外の行に対応した読み出しワード線３３と読み出し補ワード線３２がそれぞれ“Ｌ”，“Ｈ”に設定される。

よって読み出しの対象となるメモリセルＭＣの読み出し回路ＲＫのトランジスタＱＰ４，ＱＮ５はいずれもオンする。これによりトランジスタＱＰ３，ＱＮ６が構成するインバータによって、ノードＮ１と相補的な値がノードＮ３を介して読み出しビット線４３へと与えられる。その一方で、読み出しの対象ではないメモリセルＭＣの読み出し回路ＲＫのトランジスタＱＰ４，ＱＮ５はいずれもオフする。これにより読み出しビット線４３は、読み出しの対象ではないメモリセルＭＣのストレージセルＳＣとは遮断される。

メモリセルＭＣへのデータの書き込みを行う場合、書き込みの対象となるメモリセルＭＣの行に対応した書き込みワード線３１が“Ｈ”に設定され、それ以外の行に対応した書き込みワード線３１が“Ｌ”に設定される。

よって書き込みの対象となるメモリセルＭＣのアクセストランジスタＱＮ３，ＱＮ４はいずれもオンし、ストレージセルＳＣのノードＮ１，Ｎ２はそれぞれノードＮ４，Ｎ５を介して書き込みビット線４１、書き込み補ビット線４２に接続される。一方、書き込みの対象ではないメモリセルＭＣのアクセストランジスタＱＮ３，ＱＮ４はいずれもオフし、ストレージセルＳＣのノードＮ１，Ｎ２は書き込みビット線４１、書き込み補ビット線４２とは遮断される。

上述のようにストレージセルＳＣのノードＮ１，Ｎ２の論理は相補的な関係を有するので、書き込みの対象となるメモリセルＭＣの列に対応した書き込みビット線４１と書き込み補ビット線４２には相補的な論理が設定される。そしてノードＮ１，Ｎ２には書き込みビット線４１と書き込み補ビット線４２に設定された論理が書き込まれることになる。

書き込み動作が終了すると、書き込みワード線３１が“Ｌ”に設定され、アクセストランジスタＱＮ３，ＱＮ４はオフする。それゆえ、ストレージセルＳＣは書き込みビット線対から遮断され、ストレージセルＳＣに保持されたデータは書き換えられず、スタンバイ状態となる。

上記の構成において、書き込み動作時に書き込みワード線３１が“Ｈ”に設定されると、書き込み対象であるメモリセルＭＣと同じ行に属するメモリセルＭＣの全てにおいて、そのアクセストランジスタＱＮ３，ＱＮ４がオンする。よって、書き込み対象であるメモリセルＭＣと同じ行に属し、かつ書き込み対象ではないメモリセルＭＣでは、書き込み動作の間、アクセストランジスタＱＮ３，ＱＮ４を介してノードＮ１，Ｎ２がそれぞれ書き込みビット線４１、書き込み補ビット線４２に接続されることになる。

その一方、書き込みの対象とならないメモリセルＭＣの列に対応した書き込みビット線４１と書き込み補ビット線４２には、通常はいずれも等しい電位をプリチャージする。プリチャージの電位は例えばＶ_DD，（Ｖ_DD＋Ｖ_SS）／２，Ｖ_SSである。従って当該メモリセルＭＣのノードＮ１，Ｎ２の電位に依拠して、書き込みビット線４１、書き込み補ビット線４２の一方の電位がＶ_SSへと、また他方の電位が（Ｖ_DD−Ｖ_thn）へと、それぞれ引っ張られることになる（但し書き込みワード線３１には電位Ｖ_DDが印加され、トランジスタＱＮ３，ＱＮ４のしきい値電圧をＶ_thn＞０とする）。このようにプリチャージされた書き込みビット線対へのノードＮ１，Ｎ２を介した電位の印加は、不要な電力消費を招来する。

また、上記のようにしてストレージセルＳＣによって電位が印加されたビット線対に対し、次の書き込み動作に備えて改めてプリチャージが行われる。この際にも新たに不要な電力が消費される。

図５３は上記の電力消費を防止するために提案されたメモリセルＭＣの構成を示す回路図であり、例えば米国特許公報6,005,794に紹介されている。

ＮＭＯＳトランジスタＱＮ９，ＱＮ１０はノードＮ１と電位Ｖ_SSを与える電位点（以下「電位点Ｖ_SS」とも称す）、例えば接地との間に直列に接続されている。ＮＭＯＳトランジスタＱＮ９のゲートはノードＮ４において書き込みビット線４１と、ＮＭＯＳトランジスタＱＮ１０のゲートは書き込みワード線３１と、それぞれ接続されている。同様にして、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２はノードＮ２と電位点Ｖ_SSとの間に直列に接続されている。ＮＭＯＳトランジスタＱＮ１１のゲートはノードＮ５において書き込み補ビット線４２と、ＮＭＯＳトランジスタＱＮ１２のゲートは書き込みワード線３１と、それぞれ接続されている。

書き込みの対象となるメモリセルＭＣに対応する（即ち選択された行の）書き込みワード線３１は、書き込み動作時に“Ｈ”となり、トランジスタＱＮ１０，ＱＮ１２がオンする。そして当該メモリセルＭＣに対応する（即ち選択された列の）書き込みビット線４１、読み出しビット線４３には相補的な論理が与えられるので、トランジスタＱＮ９，ＱＮ１１のいずれか一方のみがオンする。書き込みビット線４１、書き込み補ビット線４２がそれぞれ“Ｈ”，“Ｌ”であれば、ノードＮ１は論理“Ｌ”に設定される。これによりノードＮ２は“Ｈ”となる。逆に書き込みビット線４１、書き込み補ビット線４２がそれぞれ“Ｌ”，“Ｈ”であれば、ノードＮ２は論理“Ｌ”に設定される。これによりノードＮ１は“Ｈ”となる。

このような書き込み動作時に、選択されない書き込みビット対線はいずれも電位Ｖ_SSに設定される。よって書き込み対象ではないメモリセルＭＣにおいてはトランジスタＱＮ９，ＱＮ１１がオフしているので、選択された書き込みワード線３１に対応する行に配置され、書き込みワード線３１が“Ｈ”となっているメモリセルＭＣであっても、ノードＮ１，Ｎ２はストレージＳＣの外部から強制的に電位を設定されることがない。つまり上記の不要な電力消費が生じないという利点がある。

しかし、この回路ではストレージセルＳＣの記憶内容を変更する書き込み動作に必要な時間が長いという問題点がある。つまりストレージセルＳＣの外部からノードＮ１，Ｎ２のいずれか一方を“Ｌ”へと設定するが、他方をストレージセルＳＣの外部から“Ｈ”に設定する機能はない。例えばノードＮ１，Ｎ２がそれぞれ“Ｈ”，“Ｌ”である状態を、これと相補的な状態へと反転させる場合、トランジスタＱＮ９，ＱＮ１０がオンして、ノードＮ１を放電しようとするが、ノードＮ２が“Ｌ”であったし、これをストレージセルＳＣの外部から“Ｈ”にすることもないので、インバータＬ１はノードＮ１を“Ｈ”に保持しようとする。ストレージセルＳＣはデータを安定に保持するために、高いスタティックノイズマージンを持つように設計されているため、ノードＮ１を放電することのみによってストレージセルＳＣの記憶内容を迅速に反転することはできない。

本発明は、上記の背景に基づいて為されたもので、記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減する技術を提供することを目的としている。

この発明のうち請求項１にかかるものは、（ａ）ワード線群の複数と、（ｂ）ビット線群の複数と、（ｃ）メモリセルの複数とを備える記憶装置であって、前記ワード線群の各々が（ａ−１）書き込みワード線を有し、前記ビット線群の各々が（ｂ−１）書き込みビット線と、（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線とを有し、（ｃ）前記メモリセルの各々が一の前記ワード線群と一の前記ビット線群とに対応して設けられ、（ｃ−１）第１の記憶ノードを含むストレージセルと、（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチとを有する。そして選択された前記ビット線群における前記書き込み制御線が活性化し、選択されない前記ビット線群における前記書き込み制御線は活性化しない。

この発明のうち請求項１にかかる記憶装置によれば、書き込み動作時においては、書き込み対象となるメモリセルにおいて、書き込みワード線と、書き込み制御線のいずれもが活性化するので、第１の記憶ノードが第１のスイッチを介して書き込みビット線と接続される。よって書き込みビット線に与えられた論理の如何によらず、第１の記憶ノードに於いて記憶される論理を反転するのに必要な時間は短い。その一方で、書き込み対象とならないメモリセルにおいては書き込み制御線が活性化しないので、第１のスイッチは第１の記憶ノードを書き込みビット線に接続しない。従って、かかるメモリセルにおける不要な電力の消費を低減できる。

この発明の実施の形態１にかかるＳＲＡＭを示す概念図である。この発明の実施の形態１にかかるメモリセルの一つを例示する回路図である。トライステートインバータを例示する回路図である。ＸＯＲ回路を例示する回路図である。ＸＯＲ回路を例示する回路図である。ＸＯＲ回路を例示する回路図である。ＸＯＲ回路を例示する回路図である。ＸＯＲ回路を例示する回路図である。ＸＯＲ回路を例示する回路図である。この発明の実施の形態１の変形を示す回路図である。この発明の実施の形態１を例示する模式図である。この発明の実施の形態２にかかるＳＲＡＭを示す概念図である。この発明の実施の形態２にかかるメモリセルの一つを例示する回路図である。この発明の実施の形態２の変形を示す回路図である。この発明の実施の形態２の他の変形を示す回路図である。この発明の実施の形態３にかかるメモリセルの一つを例示する回路図である。この発明の実施の形態３の変形を示す回路図である。この発明の実施の形態４にかかるメモリセルの一つを例示する回路図である。この発明の実施の形態４の変形を示す回路図である。この発明の実施の形態５にかかるメモリセルの一つを例示する回路図である。この発明の実施の形態５の第１の変形にかかるメモリセルを示す回路図である。この発明の実施の形態５の第２の変形にかかるメモリセルを示す回路図である。この発明の実施の形態５の第３の変形にかかるメモリセルを示すの回路図である。この発明の実施の形態５の第４の変形にかかるメモリセルを示す回路図である。この発明の実施の形態５の第５の変形にかかるメモリセルを示す回路図である。この発明の実施の形態５の第６の変形にかかるメモリセルを示す回路図である。この発明の実施の形態５の第６の変形にかかるメモリセルの複数を示す回路図である。従来のアクセストランジスタを例示する断面図である。デュアルポートＳＲＡＭに採用され得るメモリセルを例示する回路図である。この発明の実施の形態７にかかるＳＲＡＭを示す概念図である。この発明の実施の形態７にかかるメモリセルの一つを例示する回路図である。この発明の実施の形態７の変形にかかるメモリセルを示す回路図である。この発明の実施の形態７の更なる変形にかかるメモリセルを示す回路図である。この発明の実施の形態８にかかるメモリセルの一つを例示する回路図である。この発明の実施の形態８にかかるメモリセルの動作を例示するタイミングチャートである。この発明の実施の形態８にかかるメモリセルがマトリクス状に配置された構成の一部を示す回路図である。この発明の実施の形態８の第１の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第２の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第３の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第４の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第５の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第６の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第７の変形にかかるメモリセルの構成を示す回路図である。この発明の実施の形態８の第６の変形にかかるメモリセルの複数を示す回路図である。この発明の実施の形態８の第７の変形にかかるメモリセルの複数を示す回路図である。この発明の実施の形態９にかかるメモリセルＭＣの一つの構成を例示する回路図である。この発明の実施の形態９の変形を示す回路図である。この発明の実施の形態９の変形を示す回路図である。この発明の実施の形態９の変形を示す回路図である。この発明の実施の形態９の他の変形を示す回路図である。従来のＳＲＡＭを示す概念図である。従来のメモリセルを例示する回路図である。従来のメモリセルを例示する回路図である。デュアルポートＳＲＡＭと、その動作を制御する装置との接続を示すブロック図である。

本実施の形態において、特に断らない限り、ワード線が活性化、即ち選択されている状態には論理“Ｈ”が対応し、活性化していない、即ち選択されていない状態には“Ｌ”が対応するものとして説明する。これらの関係を逆にしても、使用されるトランジスタの導電型を適宜に入れ替えれば、下記の説明は妥当する。

実施の形態１．
図１はこの発明の実施の形態１にかかるＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。従来のＳＲＡＭの構成に対して、ビット線群４０_jに書き込み制御線４４_jが追加されたことが特徴的な構造となっている。書き込み制御線４４_jもビット線デコーダ４によってその電位（あるいは論理）が設定される。具体的には、書き込み制御線４４_jには書き込みビット線４１_jに与えられる論理と書き込み補ビット線４２_jに与えられる論理との排他的論理和（以下「ＸＯＲ（exclusive OR）」とも表記する）に相当する論理が設定される。まずは簡単のために、書き込みビット線４１_jと書き込み補ビット線４２_jにはプリチャージの期間において電位Ｖ_DD，Ｖ_SSのいずれかが与えられるものとして説明する。

図２は、図１に示されたメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルＭＣはストレージセルＳＣ、読み出し回路ＲＫ及びいずれもＮＭＯＳトランジスタであるパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２を備えており、また書き込みビット線４１、書き込み補ビット線４２、読み出しビット線４３、書き込みワード線３１、読み出し補ワード線３２、読み出しワード線３３が敷設されている。

ストレージセルＳＣは、逆並列に接続されたインバータＬ１，Ｌ２を有しており、それぞれの出力端としてノードＮ１，Ｎ２が存在する。インバータＬ１は、電位Ｖ_DDが印加されるソース、ノードＮ１に接続されたドレイン、ノードＮ２に接続されたゲートを含むＰＭＯＳトランジスタＱＰ１と、電位Ｖ_SSが印加されるソース、ノードＮ１に接続されたドレイン、ノードＮ２に接続されたゲートを含むＮＭＯＳトランジスタＱＮ１とで構成されている。同様にして、インバータＬ２は、電位Ｖ_DDが印加されるソース、ノードＮ２に接続されたドレイン、ノードＮ１に接続されたゲートを含むＰＭＯＳトランジスタＱＰ２と、電位Ｖ_SSが印加されるソース、ノードＮ２に接続されたドレイン、ノードＮ１に接続されたゲートを含むＮＭＯＳトランジスタＱＮ２とで構成されている。

読み出し回路ＲＫは電位Ｖ_DDが印加されるソース、ノードＮ１に接続されたゲートを含むＰＭＯＳトランジスタＱＰ３と、ノードＮ３において読み出しビット線４３に接続されたドレイン、読み出し補ワード線３２に接続されたゲートを含むＰＭＯＳトランジスタＱＰ４と、電位Ｖ_SSが印加されるソース、ノードＮ１に接続されたゲートを含むＮＭＯＳトランジスタＱＮ６と、ノードＮ３において読み出しビット線４３に接続されたドレイン、読み出しワード線３３に接続されたゲートを含むＮＭＯＳトランジスタＱＮ５とで構成されたトライステートインバータである。トランジスタＱＰ３のドレインとトランジスタＱＰ４のソース、トランジスタＱＮ６のドレインとトランジスタＱＮ５のソースは、それぞれ接続されている。

図３はトライステートインバータの構成を例示する回路図であり、実質的に読み出し回路ＲＫの構成を示している。一対のＮＭＯＳトランジスタの一方のゲートと、一対のＰＭＯＳトランジスタの一方のゲートに共通して論理Ａを、一対のＮＭＯＳトランジスタの他方のゲートに論理Ｂを、一対のＰＭＯＳトランジスタの他方のゲートに論理Ｂバー（Ｂと相補的な論理であって、図中Ｂに上線を付加して示す：他の論理についても以下同様）を、それぞれ与える。論理Ｂが“Ｌ”であれば出力される論理Ｚはトライステートインバータによって決定はされない（tristate condition）。しかし、論理Ｂが“Ｈ”であれば、論理Ａを反転した論理Ｚが出力される。

図２に戻り、パストランジスタＭＮ９，ＭＮ１０は書き込みビット線４１上のノードＮ４と、ストレージセルＳＣのノードＮ１との間に直列に接続され、書き込み制御線４４及び書き込みワード線３１の双方が“Ｈ”の場合に、書き込みビット線４１の論理をノードＮ１へと伝達するスイッチとして機能する。より詳細には、パストランジスタＭＮ９の電流電極対（ソースドレインの対）の一方はノードＮ１に接続され、パストランジスタＭＮ１０の電流電極対の一方はノードＮ４に接続され、パストランジスタＭＮ９，ＭＮ１０の電流電極対の他方同士は共通に接続される。そしてパストランジスタＭＮ９のゲートはノードＮ６において書き込み制御線４４に、パストランジスタＭＮ１０のゲートはノードＮ４において書き込みビット線４１に、それぞれ接続される。

同様にして、パストランジスタＭＮ１１，ＭＮ１２は書き込み補ビット線４２上のノードＮ５と、ストレージセルＳＣのノードＮ２との間に直列に接続され、書き込み制御線４４及び書き込みワード線３１の双方が“Ｈ”の場合に、書き込み補ビット線４２の論理をノードＮ２へと伝達するスイッチとして機能する。より詳細には、パストランジスタＭＮ１１の電流電極対の一方はノードＮ２に接続され、パストランジスタＭＮ１２の電流電極対の一方はノードＮ５に接続され、パストランジスタＭＮ１１，ＭＮ１２の電流電極対の他方同士は共通に接続される。そしてパストランジスタＭＮ１１のゲートはノードＮ６において書き込み制御線４４に、パストランジスタＭＮ１２のゲートはノードＮ４において書き込みビット線４１に、それぞれ接続される。

パストランジスタＭＮ１０，ＭＮ１２は、図５３に示されたトランジスタＱＮ１０，ＱＮ１２と類似してその動作が書き込みワード線３１における論理に依存するが、それらのソースが電位点Ｖ_SSに接続されるのではなく、それぞれ書き込みビット線４１、書き込み補ビット線４２に接続される点で異なっている。またパストランジスタＭＮ９，ＭＮ１１は、図５３に示されたトランジスタＱＮ９，ＱＮ１１と類似して、パストランジスタＭＮ１０とノードＮ１の間、トランジスタＭＮ１２とノードＮ２との間に、それぞれ介在するが、いずれも導通が書き込み制御線４４における論理に依存する点で異なっている。

このような構成のメモリセルに対する書き込み動作は以下のようになる。選択された書き込みワード線３１は“Ｈ”となってパストランジスタＭＮ１０，ＭＮ１２がオンする。そして書き込みビット対線を構成する書き込みビット線４１、書き込み補ビット線４２はいずれか一方が“Ｈ”となり、他方が“Ｌ”となる。これに対応して書き込み制御線４４は“Ｈ”となるので、パストランジスタＭＮ９，ＭＮ１１はオンになる。

従って、ストレージセルＳＣのノードＮ１はパストランジスタＭＮ９，ＭＮ１０を介してノードＮ４において書き込みビット線４１と、ノードＮ２はパストランジスタＭＮ１１，ＭＮ１２を介してノードＮ５において書き込み補ビット線４２と、それぞれ接続される。書き込みビット線４１、書き込み補ビット線４２に設定された論理が、それぞれＮ１，Ｎ２へと書き込まれるので、図５３に示された回路と比較すると、ストレージセルＳＣに記憶されたデータを反転するのに必要な時間は短い。

電位の大きさについて考察するため、パストランジスタＭＮ９，ＭＮ１０のしきい値電圧を電位Ｖ_thnとし、書き込み制御線４４、書き込みワード線３１及び書き込みビット線４１には“Ｈ”として電位Ｖ_DDが与えられたとする。ノードＮ４とノードＮ１の間にはパストランジスタＭＮ９，ＭＮ１０が介在するので、これら２つのトランジスタのの基板効果により、ノードＮ１には電位（Ｖ_DD−２Ｖ_thn）が印加されることになる。

電位差（Ｖ_DD−Ｖ_SS）が１Ｖ以下になると、ストレージセルＳＣのインバータＬ１，Ｌ２が電位（Ｖ_DD−２Ｖ_thn）を“Ｈ”ではなく“Ｌ”と認識してしまう可能性もある。これを防止すべく、書き込みワード線３１に対して“Ｈ”として印加される電位を、電位Ｖ_DDよりも高い、例えば電位（Ｖ_DD＋２Ｖ_thn）に設定してもよい。また、書き込みワード線３１及び書き込み制御線４４に対して“Ｈ”として印加される電位を、いずれも電位（Ｖ_DD＋Ｖ_thn）に設定しても同様の効果が得られる。

さて、選択された書き込みワード線３１に対応する行に配置され、選択されていない書き込みビット線対に対応する列に配置されたメモリセルＭＣの動作について説明する。かかるメモリセルＭＣにおいて、書き込みビット線４１、書き込み補ビット線４２はプリチャージによって共に“Ｈ”あるいは“Ｌ”に設定されている。これに対応して書き込み制御線４４は“Ｌ”に設定される。換言すれば、書き込み制御線４４は選択されていない列において“Ｌ”となる。従って書き込みワード線３１が“Ｈ”であってトランジスタＭＮ１０，ＭＮ１２がオンしていても、トランジスタＭＮ９，ＭＮ１１はオフしており、ストレージセルＳＣが書き込みビット線４１、書き込み補ビット線４２の電位に影響を与えることはない。よって記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。

図４乃至図９は論理Ａ，Ｂから、両者の排他的論理和を論理Ｚとして得るＸＯＲ回路を例示する回路図である。書き込み制御線４４に対して、書き込みビット線４１に与えられた論理と書き込み補ビット線４２に与えられた論理の排他的論理和を得るため、これらのＸＯＲ回路を採用することができる。図１ではＸＯＲ回路がビット線デコーダ４に内蔵された態様を示しているが、ＸＯＲ回路をビット線デコーダ４とは別個に設ける態様をとってもよい。

例えば、図７に示されたＸＯＲ回路の動作について説明する。論理Ａが“Ｈ”のとき、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１とで構成されたインバータはノードＪ１に論理“Ｌ”を与える。一方、ノードＪ２には論理Ａ、即ち“Ｈ”が与えられる。ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２はノードＪ２，Ｊ１の間に直列に接続されており、両者はインバータとして機能する。このインバータは論理Ｂを入力し、ノードＪ３に論理Ｚとして論理Ｂバーを出力する。この際、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３が構成するトランスミッションゲートはオフしているので、ノードＪ３において論理Ｂと論理Ｂバーとの衝突は生じない。

論理Ａが“Ｌ”のとき、ノードＪ１，Ｊ２はそれぞれ“Ｈ”，“Ｌ”となる。よってトランジスタＴＰ３，ＴＮ３の両方がオンして、論理Ｂが論理ＺとしてノードＪ３に与えられる。一方、論理Ｂが“Ｈ”の場合にはＮＭＯＳトランジスタＴＮ２によってノードＪ１における論理“Ｈ”がノードＪ３へと伝達され、論理Ｂが“Ｌ”の場合にはＰＭＯＳトランジスタＴＰ２によってノードＪ２における論理“Ｌ”がノードＪ３へと伝達される。よっていずれにしてもノードＪ３において論理Ｂが論理Ｚとして与えられる。

以上の動作から、図７の回路は論理Ａ，ＢのＸＯＲを与える。排他的論理和と相補的な値（ＸＮＯＲ：exclusive NOR）を得るためには、出力を更に反転してもよいし、論理Ａ，論理Ｂのいずれか一方のみを反転して、ＸＯＲを得るための回路に入力してもよい。

図１０は本実施の形態の変形を示す回路図である。図２に示された構成と比較すると、書き込み制御線４４の論理によってスイッチングが制御されるトランジスタＭＮ９と、書き込みワード線３１の論理によってスイッチングが制御されるトランジスタＭＮ１０とが、ノードＮ１，Ｎ４の間で直列に接続されている点で共通し、その位置が入れ替わっている点が異なっている。同様にして、トランジスタＭＮ１１，ＭＮ１２も図２に示された構成と比較すると、ノードＮ２，Ｎ５の間での位置が入れ替わっている。このような構成でも図２に示された構成と同様の効果を得ることができるのは当然である。

図１１はパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２の構成を例示する模式図である。ストレージセルＳＣは簡単のため、インバータＬ１，Ｌ２をそれぞれ記号で示している一方、パストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２は書き込みビット線４１、書き込み補ビット線４２、書き込み制御線４４、書き込みワード線３１と共にその構成が平面図で示されている。図中、丸括弧内に記載された符号は図１０で示された構成に対応し、その左側に記載された符号は図２で示された構成に対応している。

図１１を図２で示された構成に則して説明する。パストランジスタＭＮ９，ＭＮ１０は活性領域Ｒ１において形成される。パストランジスタＭＮ９の電流電極対の一方はノードＮ１に接続され、パストランジスタＭＮ１０の電流電極対の一方は書き込みビット線４１に接続される。パストランジスタＭＮ９，ＭＮ１０はその電流電極対の他方同士がソースドレイン領域ＳＤ１を共有する。同様にしてパストランジスタＭＮ１１，ＭＮ１２は活性領域Ｒ２において形成される。パストランジスタＭＮ１１の電流電極対の一方はノードＮ２に接続され、パストランジスタＭＮ１２の電流電極対の一方は書き込み補ビット線４２に接続される。パストランジスタＭＮ１１，ＭＮ１２はその電流電極対の他方同士がソースドレイン領域ＳＤ２を共有する。

そしてパストランジスタＭＮ９，ＭＮ１１のゲートとして機能するゲート配線Ｇ１と、パストランジスタＭＮ１０，ＭＮ１２のゲートとして機能するゲート配線Ｇ２とが、いずれも図示されないゲート絶縁膜を介して、活性領域Ｒ１，Ｒ２の上方（紙面手前側）に敷設される。書き込み制御線４４と書き込みワード線３１は、ゲート配線Ｇ１，Ｇ２よりも上方に敷設される。書き込み制御線４４と書き込みワード線３１は、それぞれゲート配線Ｇ１，Ｇ２とビアコンタクトＶ１，Ｖ２を介して接続される。

以上のようにしてパストランジスタＭＮ９，ＭＮ１０はソースドレイン領域ＳＤ１を共有し、パストランジスタＭＮ１１，ＭＮ１２はソースドレイン領域ＳＤ２を共有するので、小さな面積でこれらを配置することができる。

なお、書き込みビット線４１_jと書き込み補ビット線４２_jにはプリチャージの期間において電位（Ｖ_DD＋Ｖ_SS）／２が印加されてもよい。この場合、ＸＯＲ回路の前段に、書き込みビット線４１_jと書き込み補ビット線４２_jのそれぞれの電位を非反転増幅する回路を設けておけばよい。例えばＶ_SS＝０Ｖとし、ＸＯＲ回路の入力マージンが大きくて電位２Ｖ_DDの入力を許せば、当該増幅回路の増幅率を２倍に設定しておけばよい。これにより、プリチャージの電位がＶ_DD／２であってもＶ_DDであっても、ＸＯＲ回路の一対の入力はいずれも“Ｈ”となる。またプリチャージの電位がＶ_SSであればＸＯＲ回路の一対の入力はいずれも“Ｌ”となる。従って本実施の形態の効果を享受することができる。

実施の形態２．
図１２はこの発明の実施の形態２にかかるＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。実施の形態１で示されたＳＲＡＭの構成に対して、ビット線群４０_jに書き込み補制御線４５_jが追加され、ワード線群３０_iに書き込み補ワード線３４_iが追加されたことが特徴的な構造となっている。

書き込み補制御線４５_j、書き込み補ワード線３４_iは、それぞれビット線デコーダ４及びワード線デコーダ３によってその電位（あるいは論理）が設定される。具体的には書き込み補制御線４５_j、書き込み補ワード線３４_iは、それぞれ書き込み制御線４４_j、書き込みワード線３１_iと相補的な論理が与えられる。

図１３は、図１２に示されたメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルＭＣは、図２で示された構成と比較して、いずれもＰＭＯＳトランジスタであるパストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２が追加して設けられ、また書き込み補制御線４５、書き込み補ワード線３４が追加して敷設されている。

パストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２はそれぞれパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２と並列に接続されている。そしてパストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２のゲートに与えられる論理は、パストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２のゲートに与えられる論理と、それぞれ相補的である。つまりパストランジスタＭＰ９，ＭＰ１１のゲートはノードＮ７において書き込み補制御線４５に接続され、パストランジスタＭＰ１０，ＭＰ１２のゲートは書き込み補ワード線３４に接続されている。

従って、パストランジスタＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２はそれぞれパストランジスタＭＮ９，ＭＮ１０，ＭＮ１１，ＭＮ１２と共にトランスミッションゲートを構成している。従って、図２で示された構成と比較して、ノードＮ１に書き込みビット線４１から論理“Ｈ”を伝達する際（あるいはノードＮ２に書き込み補ビット線４２から論理“Ｈ”を伝達する際）、基板効果によるしきい値Ｖ_thn分の低下は生じない。よって書き込みワード線３１に与える電位を昇圧させる昇圧回路は不用となる利点がある。

図１４は本実施の形態の変形を示す回路図であり、実施の形態１に即していえば図１０に相当する。即ち図１４に示された構成は、図１３に示された構成と比較して、パストランジスタＭＮ９，ＭＰ９が構成するトランスミッションゲートとパストランジスタＭＮ１０，ＭＰ１０が構成するトランスミッションゲートとの位置が、ノードＮ１，Ｎ４の間で入れ替わっており、パストランジスタＭＮ１１，ＭＰ１１が構成するトランスミッションゲートとパストランジスタＭＮ１２，ＭＰ１２が構成するトランスミッションゲートとの位置が、ノードＮ２，Ｎ５の間で入れ替わっている。このような構成でも本実施の形態の効果を得ることができるのは当然である。

もちろん、パストランジスタＭＮ９，ＭＮ１０と同様にして、パストランジスタＭＰ９，ＭＰ１０もソースドレイン領域を共有して必要な面積を節約することができる。パストランジスタＭＰ１１，ＭＰ１２についても同様である。

なお、トランスミッションゲートでアクセストランジスタを代替しても、基板効果によるしきい値Ｖ_thn分の低下を回避できる。図１５は図５２に示された回路に対して書き込み補ワード線３４を追加し、アクセストランジスタＱＮ３をＰＭＯＳトランジスタＭＰ１０とＮＭＯＳトランジスタＭＮ１０が構成するトランスミッションゲートに置換し、アクセストランジスタＱＮ４をＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２が構成するトランスミッションゲートに置換した構成を示している。

図１４に示された構成と同様に、トランジスタＭＮ１０，ＭＮ１２は書き込みワード線３１の論理によって、トランジスタＭＰ１０，ＭＰ１２は書き込み補ワード線３４の論理によって、それぞれ導通が制御されるので、基板効果によるしきい値Ｖ_thnの低下を回避できる。従って書き込みワード線３１に与える電位を昇圧する必要はない。また、図１３や図１４に示された構成と比較して、トランスミッションゲートが一つずつ減った分、ストレージセルＳＣにアクセスする時間が短くなり、かつ、エリアペナルティも小さく、しかも書き込み制御線４４を、ひいてはＸＯＲ回路を設ける必要もないことが利点である。しかしながら、本実施の形態とは異なり、選択されていない列のメモリセルＭＣにおいて、ストレージセルＳＣと書き込みビット線対との間での電位の衝突を回避する機能は劣っている。

実施の形態３．
図１６は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１で示されたＭＣ_ijの各々として採用することができる。

メモリセルＭＣは、図５２で示された構成と比較して、アクセストランジスタＱＮ３，ＱＮ４の代わりに、いずれもＮＭＯＳトランジスタであるアクセストランジスタＭＮ２，ＭＮ４及び制御トランジスタＭＮ１，ＭＮ３が設けられている。

アクセストランジスタＭＮ２はアクセストランジスタＱＮ３と同様に、ノードＮ１とノードＮ４の間の導通を制御する。そしてそのゲートには書き込みワード線３１が接続される点でアクセストランジスタＱＮ３と共通するが、制御トランジスタＭＮ１が介在する点で相違する。アクセストランジスタＭＮ４もノードＮ２とノードＮ５の間の導通を制御し、そのゲートには書き込みワード線３１が接続される点でアクセストランジスタＱＮ４と共通するが、制御トランジスタＭＮ３が介在する点で相違する。

制御トランジスタＭＮ１，ＭＮ３のゲートはノードＮ６を介して書き込み制御線４４に接続されているので、実施の形態１と同様に、ノードＮ１とノードＮ４の間及びノードＮ２とノードＮ５の間の導通は、いずれも書き込みワード線３１及び書き込み制御線４４の両方が“Ｈ”である場合に限られる。従って、実施の形態１と同様にして記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。

上述の構成では、制御トランジスタＭＮ１とアクセストランジスタＭＮ２とが、あるいは制御トランジスタＭＮ３とアクセストランジスタＭＮ４とが、ソースドレインを共有できない点で実施の形態１に示された構成と比較して不利である。

しかし制御トランジスタＭＮ１，ＭＮ３はいずれも書き込み制御線４４における論理に依存して導通し、かつそれらの導通によってアクセストランジスタＭＮ２，ＭＮ４のゲートへと書き込みワード線３１における論理を伝達する。そこで図１７に示すように、制御トランジスタＭＮ３をＭＮ１にマージした変形も可能であり、必要な面積の縮小が可能である。

実施の形態４．
図１８は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１で示されたＭＣ_ijの各々として採用することができる。メモリセルＭＣは、図１６で示された構成と比較して、制御トランジスタＭＮ１，ＭＮ３が制御トランジスタＭＮ５，ＭＮ６に置換されている。

制御トランジスタＭＮ５，ＭＮ６のゲートは共通して書き込みワード線３１に接続されている。また制御トランジスタＭＮ５は書き込みビット線４１とアクセストランジスタＭＮ２のゲートとの間に介在し、制御トランジスタＭＮ６は書き込み補ビット線４２とアクセストランジスタＭＮ４のゲートとの間に介在している。従って実施の形態１と同様に、ノードＮ１とノードＮ４の間及びノードＮ２とノードＮ５の間の導通は、いずれも書き込みワード線３１及び書き込み制御線４４の両方が“Ｈ”である場合に限られる。従って、実施の形態１と同様にして記憶内容を反転する書き込みを迅速に行いつつ、不要な電力の消費を低減することができる。

上述の構成では、制御トランジスタＭＮ５とアクセストランジスタＭＮ２とが、あるいは制御トランジスタＭＮ６とアクセストランジスタＭＮ４とが、ソースドレインを共有できない点で実施の形態１に示された構成と比較して不利である。

しかし制御トランジスタＭＮ５，ＭＮ６はいずれも書き込みワード線３１における論理に依存して導通し、かつそれらの導通によってアクセストランジスタＭＮ２，ＭＮ４のゲートへと書き込み制御線４４における論理を伝達する。そこで図１９に示すように、制御トランジスタＭＮ６をＭＮ５にマージした変形も可能であり、必要な面積の縮小が可能である。

実施の形態５．
図２０は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１２で示されたＭＣ_ijの各々として採用することができる。但し書き込み補制御線４５は不要である。メモリセルＭＣは、図５３に示された構成と比較して、主として２点異なっている。

第１の相違点として、トランジスタＱＮ９は直接にはノードＮ１には接続されず、両者の間にパストランジスタＭＮ９が介在している。同様にしてトランジスタＱＮ１１は直接にはノードＮ２には接続されず、両者の間にパストランジスタＭＮ１１が介在している。そして実施の形態１と同様にパストランジスタＭＮ９，ＭＮ１１のゲートはノードＮ６において書き込み制御線４４に接続されている。トランジスタＱＮ９，ＭＮ９の接続点をノードＮ８として、トランジスタＱＮ１１，ＭＮ１１の接続点をノードＮ９として、それぞれ表している。

第２の相違点として、電位Ｖ_DDを与える電位点（以下「電位点Ｖ_DD」とも称す）とノードＮ８との間にいずれもＰＭＯＳトランジスタであるトランジスタＭＰ３，ＭＰ４が直列に接続されている。同様にして電位点Ｖ_DDとノードＮ９との間にいずれもＰＭＯＳトランジスタであるトランジスタＭＰ５，ＭＰ６が直列に接続されている。トランジスタＭＰ４、ＭＰ６のいずれにおいても、電流電極対の一方には電位Ｖ_DDが印加され、そのゲートには書き込み補ワード線３４が接続されている。そしてトランジスタＭＰ３，ＭＰ５の電流電極対の一方にはそれぞれノードＮ８，Ｎ９が接続される。トランジスタＭＰ３，ＭＰ４の電流電極対の他方同士、トランジスタＭＰ５，ＭＰ６の電流電極対の他方同士は、それぞれ共通に接続される。トランジスタＭＰ３，ＭＰ５のゲートはそれぞれ書き込みビット線４１、書き込み補ビット線４２に接続されている。

以上のような構成では、ストレージセルＳＣの外部からノードＮ１を“Ｈ”へと設定し得るトランジスタＭＰ３，ＭＰ４が、ノードＮ２を“Ｈ”へと設定し得るトランジスタＭＰ５，ＭＰ６が設けられたので、記憶内容を反転する書き込みを迅速に行うことができる。しかもノードＮ１，Ｎ８の間の導通及びノードＮ２，Ｎ９の間の導通が、それぞれパストランジスタＭＮ９，ＭＮ１０によって、いずれも書き込み制御線４４の論理に依存する。よってノードＮ１と書き込みビット線４１、ノードＮ２と書き込み補ビット線４２との間における電位の衝突に起因した、不要な電力の消費を低減することができる。

トランジスタＭＰ３，ＭＰ４，ＱＮ９，ＱＮ１０及びトランジスタＭＰ５，ＭＰ６，ＱＮ１１，ＱＮ１２は、それぞれノードＮ８，Ｎ９を出力端とするトライステートインバータを構成している。本実施の形態にかかるメモリセルＭＣの動作を、これらのトライステートインバータの動作という観点で以下に説明する。

これらのトライステートインバータは、書き込みワード線３１が“Ｈ”、従って書き込み補ワード線３４が“Ｌ”の場合にのみインバータとして機能する。つまり書き込みビット線４１の論理と相補的な論理がノードＮ８に与えられ、書き込み補ビット線４２の論理と相補的な論理がノードＮ９に与えられる。そして書き込みワード線３１が“Ｌ”、従って書き込み補ワード線３４が“Ｈ”の場合には、たとえトランジスタＭＰ３，ＱＮ９がオンしても、ノードＮ８の電位はトライステートインバータによっては設定されない（tristate condition）。またたとえトランジスタＭＰ５，ＱＮ１１がオンしても、ノードＮ９の電位はトライステートインバータによっては設定されない。

書き込み対象となったメモリセルＭＣの属する行のワード線群３０、つまり選択されたワード線群３０では、書き込みワード線３１、書き込み補ワード線３４にそれぞれ“Ｈ”，“Ｌ”の電位が与えられ、ノードＮ８，Ｎ９にはそれぞれ書き込みビット線４１、書き込み補ビット線４２と相補的な論理が与えられる。また、書き込み対象となったメモリセルＭＣの属する列のビット線群４０、つまり選択されたビット線群４０では、書き込みビット線４１、書き込み補ビット線４２には互いに相補的な論理が与えられるので、書き込み制御線４４における論理は“Ｈ”となってパストランジスタＭＮ９，ＭＮ１１が導通する。従って、ノードＮ１，Ｎ２にはそれぞれ書き込みビット線４１、書き込み補ビット線４２と相補的な論理が、たとえストレージセルＳＣの記憶内容を反転する場合であっても、迅速に記憶される。

選択されたワード線群３０に対応する行に配置されたメモリセルＭＣでは、トライステートインバータがインバータとして機能している。しかし、選択されないビット線群４０に対応する列に配置されたメモリセルＭＣでは、書き込みビット線４１、書き込み補ビット線４２が互いにほぼ等しい電位にプリチャージされるので、書き込み制御線４４における論理は“Ｌ”であって、パストランジスタＭＮ９，ＭＮ１１は導通しない。よってノードＮ１と書き込みビット線４１、ノードＮ２と書き込み補ビット線４２との間は遮断され、電位の衝突に起因した、不要な電力の消費を低減することができる。

基板効果によるパストランジスタＭＮ９，ＭＮ１０のしきい値分の電圧低下を避けるため、これらをトランスミッションゲートに置換してもよい。あるいはパストランジスタＭＮ９，ＭＮ１０の基板効果を補償すべく、書き込みワード線３１の電位をしきい値分だけ昇圧してもよい。

図２１は本実施の形態の第１の変形にかかるメモリセルＭＣの構成を示す回路図である。図２０に示された構成に対し、トランジスタＱＮ９，ＱＮ１０の直列接続の順序を入れ替え、トランジスタＱＮ１１，ＱＮ１２の直列接続の順序を入れ替えた構成を有している。かかる変形においても本実施の形態の効果を得ることができるのは当然である。

図２２は本実施の形態の第２の変形にかかるメモリセルＭＣの構成を示す回路図である。図２１に示された構成に対し、ストレージセルＳＣへ論理“Ｈ”を供給するトランジスタＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６が削除されている。更に、パストランジスタＭＮ９とトランジスタＱＮ１０との直列接続の順序と、パストランジスタＭＮ１１とトランジスタＱＮ１２との直列接続の順序が、それぞれ入れ替えられている。

あるいは図５３に示された回路と比較すれば、トランジスタＱＮ９，ＱＮ１０の、ノードＮ１と電位点Ｖ_SSとの間での直列接続の順序を入れ替え、かつトランジスタＱＮ９，ＱＮ１０の間に、書き込み制御線４４における論理によって導通が制御されるパストランジスタＭＮ９が介在している。同様にしてトランジスタＱＮ１１，ＱＮ１２の、ノードＮ２と電位点Ｖ_SSとの間での直列接続の順序を入れ替え、かつトランジスタＱＮ１１，ＱＮ１２の間に、書き込み制御線４４における論理によって導通が制御されるパストランジスタＭＮ１１が介在している。

このような構成では、ストレージセルＳＣに対して外部から“Ｈ”を設定することはできない。従ってストレージセルＳＣの記憶する内容を反転する書き込みを迅速に行えない点で不利である。しかし、図２０や図２１に示された構成と比較して、書き込み補ワード線３４を必要とせず、図１に示されたＳＲＡＭのメモリセルＭＣとして採用できるという利点がある。また図５３に示された構成と比較して、選択されないビット線群４０の書き込みビット線４１、書き込み補ビット線４２の電位を“Ｌ”、“Ｈ”のいずれにプリチャージしてもよい点で有利でもある。

もちろん、トランジスタＱＮ１０，ＭＮ９，ＱＮ９の直列接続の順序は６通りあって、そのいずれの順序を採用しても上述の効果が得られることは当然である。トランジスタＱＮ１２，ＭＮ１１，ＱＮ１１の直列接続の順序についても同様である。

図２３は本実施の形態の第３の変形にかかるデュアル書き込みポート型のスタティックメモリセルの回路図である。ここではワード線群（読み出し補ワード線３２、読み出しワード線３３を除く）及びビット線群（読み出しビット線４３を除く）並びにビット線群に対応するトライステートインバータは、２組設けられている。第１の組及び第２の組には、それぞれ図２１に採用された符号に対して、末尾に記号ａ，ｂを付加して得られる符号が採用されている。

このようなデュアル書き込みポート型のスタティックメモリセルにおいても、ストレージセルＳＣの記憶内容を反転する場合に迅速に記憶し、電位の衝突に起因した不要な電力の消費を低減できることは当然である。

図２４は本実施の形態の第４の変形にかかるメモリセルＭＣの構成を示す回路図である。図２１に示された構成に対し、トライステートインバータの出力端となるノードＮ８とトランジスタＭＰ３，ＱＮ９及びノードＮ１との間に介在する素子の構成、他のトライステートインバータの出力端となるノードＮ９とトランジスタＭＰ５，ＱＮ１１及びノードＮ２との間に介在する素子の構成が変更されている。

ノードＮ８はＰＭＯＳトランジスタＭＰ９を介してトランジスタＭＰ３に、ＮＭＯＳトランジスタＭＮ９を介してトランジスタＱＮ９に、ＮＭＯＳトランジスタＱＮ１０を介してノードＮ１に、それぞれ接続されている。ノードＮ９はＰＭＯＳトランジスタＭＰ１１を介してトランジスタＭＰ５に、ＮＭＯＳトランジスタＭＮ１１を介してトランジスタＱＮ１１に、ＮＭＯＳトランジスタＱＮ１２を介してノードＮ２に、それぞれ接続されている。

この変形では書き込み補ワード線３４は採用されず、代わりに書き込み補制御線４５が採用されている。そしてトランジスタＭＰ９，ＭＰ１１のゲートはノードＮ７において書き込み補制御線４５に、トランジスタＭＮ９，ＭＮ１１のゲートはノードＮ６において書き込み制御線４４に、それぞれ接続されている。また、トランジスタＱＮ１０，ＱＮ１２のゲートは書き込みワード線３１に接続されている。

選択された行において書き込みワード線３１は活性化し、トランジスタＱＮ１０，ＱＮ１２がオンする。よってノードＮ１，Ｎ２はそれぞれノードＮ８，Ｎ９と導通する。そして選択された列において書き込み制御線４４、書き込み補制御線４５はそれぞれ“Ｈ”、“Ｌ”となるので、トランジスタＭＰ９，ＭＰ１１，ＭＮ９，ＭＮ１１はいずれもオンする。よって書き込み対象となったメモリセルＭＣのノードＮ１，Ｎ２には、それぞれノードＮ８，Ｎ９を介して、書き込みビット線４１に与えられた論理、書き込み補ビット線４２に与えられた論理のそれぞれを反転して、書き込まれるべきデータが与えられる。これはストレージセルＳＣの記憶するデータを反転する場合であっても迅速に行われる。

選択された行には配置されるものの、書き込み対象となっていないメモリセルＭＣ（即ち選択されない列に配置されたメモリセルＭＣ）では書き込み制御線４４、書き込み補制御線４５はそれぞれ“Ｌ”、“Ｈ”となるので、トランジスタＭＰ９，ＭＰ１１，ＭＮ９，ＭＮ１１はいずれもオフする。ノードＮ８，Ｎ９はtristate conditionとなる。従ってノードＮ１，Ｎ２にはストレージセルＳＣの外部から論理が強制的に設定されることがなく、電位の衝突に起因する不要な電力の消費が防止できる。

図２５は本実施の形態の第５の変形にかかるメモリセルＭＣの構成を示す回路図である。この構成は、図２４の構成に対して、ノードＮ８と電位点Ｖ_DDとの間でのトランジスタＭＰ３，ＭＰ９の直列接続の順序を交換し、ノードＮ８と電位点Ｖ_SSとの間でのトランジスタＭＮ９，ＱＮ９の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_DDとの間でのトランジスタＭＰ５，ＭＰ１１の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_SSとの間でのトランジスタＭＮ１１，ＱＮ１１の直列接続の順序を交換した構成を有している。従って、図２５に示された構成でも、迅速にデータを書き込み、かつ不要な電力消費を低減する効果がある。

図２６は本実施の形態の第６の変形にかかるメモリセルＭＣの構成を示す回路図である。図２１に示された構成に対して、ノードＮ８と電位点Ｖ_DDとの間でのトランジスタＭＰ３，ＭＰ４の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_DDとの間でのトランジスタＭＰ５，ＭＰ６の直列接続の順序を交換し、更にトランジスタＭＰ４，ＭＰ６をマージして一つのトランジスタとして設けている。同様に、ノードＮ８と電位点Ｖ_SSとの間でのトランジスタＱＮ９，ＱＮ１０の直列接続の順序を交換し、ノードＮ９と電位点Ｖ_SSとの間でのトランジスタＱＮ１１，ＱＮ１２の直列接続の順序を交換し、更にトランジスタＱＮ１０，ＱＮ２をマージして一つのトランジスタとして設けている。よって図２１に示された回路と比較して、トランジスタの数を低減し、本実施の形態の効果を得るために必要な面積を小さくすることができる。

ノードＮ８，Ｎ９は、図５３に示されたノードＮ１，Ｎ２と同様の接続関係で電位点Ｖ_SSに接続されている。しかし、ノードＮ８とノードＮ１との間、及びノードＮ９とノードＮ２との間は、それぞれトランジスタＭＮ９，ＭＮ１１によって、いずれも書き込み制御線４４が“Ｈ”のときのみ導通する。これは選択されないビット線群４０の書き込みビット線４１、書き込み補ビット線４２の電位を“Ｌ”、“Ｈ”のいずれにプリチャージした場合でも当てはまる。よって図２１と同じ効果を得ることができる。

図２７は第Ｉ行のメモリセルＭＣ_I1〜ＭＣ_Inにおいて図２６に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルＭＣ_Ijは、書き込みワード線３１、書き込み補ワード線３４を共通に使用する。従ってｎ個のメモリセルＭＣ_i1〜ＭＣ_inについて、トランジスタＭＰ４（あるいはトランジスタＭＰ６）及びトランジスタＱＮ１０（あるいはＱＮ１２）は、それぞれ一つのＰＭＯＳトランジスタＭＰ４００及びＮＭＯＳトランジスタＱＮ１００へとマージすることができる。このようなマージにより、トランジスタ数を一層低減することができる。

実施の形態６．
本実施の形態は、回路図に現れる構成は実施の形態１乃至実施の形態５と同様である。本実施の形態において特徴的な点は、メモリセルＭＣを構成するＭＯＳＦＥＴがＳＯＩ（Semiconductor On Insulator or Silicon On Insulator）基板上に形成される点である。

まず従来のメモリセルＭＣを構成するＭＯＳＦＥＴが、ＳＯＩ基板上に形成された場合の問題点を説明する。図２８は、図５２に示されたアクセストランジスタＱＮ４をＳＯＩ基板上にＭＯＳトランジスタとして形成した場合の構成を例示する断面図である。

半導体基板９１、埋め込み酸化膜９２、ＳＯＩ基板９３がこの順に積層されている。ＳＯＩ基板９３には選択的に絶縁分離体９４が埋め込まれている。ＳＯＩ基板９３はノードＮ２，Ｎ５にそれぞれ接続され、いずれもｎ型であるドレイン９３ａ、ソース９３ｂと、ドレイン９３ａ及びソース９３ｂに挟まれ、Ｐ型のチャネル領域９３ｃとに区分されている。ソース９３ｂとチャネル領域９３ｃとの間にはｐｎ接合Ｊ１１が、ドレイン９３ａとチャネル領域９３ｃとの間にはｐｎ接合Ｊ１２が、それぞれ形成される。ゲート電極９８はゲート絶縁膜９５を介してチャネル領域９３ｃと対峙して設けられ、その頂面及び側面は絶縁膜９６で覆われている。サイドウォール９７は絶縁膜９６を介してゲート電極９８の側面に対峙して設けられている。ゲート電極９８はゲート絶縁膜９５に近い方から順に、ドープされたポリシリコン９８ａ、タングステン窒化膜９８ｂ、タングステン９８ｃが積層して構成されている。かかる構成では、絶縁分離体９４がＳＯＩ基板９３を周囲から絶縁するので、チャネル領域９３ｃの電位を固定する機構が別途に設けられない限り、通常はいわゆるfloating bodyの状態にある。

図５２に示された構造のメモリセルＭＣであって、いずれも第ｊ番目の列に属する２つのメモリセルＭＣ_xj，ＭＣ_yjを想定する。メモリセルＭＣ_xjのノードＮ１，Ｎ２にそれぞれ“Ｌ”、“Ｈ”が書き込まれた後に、メモリセルＭＣ_yjのノードＮ１，Ｎ２にそれぞれ“Ｈ”、“Ｌ”を書き込む動作を行う場合の、いわゆるhalf-select write disturbを考察する。

メモリセルＭＣ_xjの書き込み動作終了後では書き込みワード線３１_xは“Ｌ”であり、メモリセルＭＣ_yjへの書き込み動作においても書き込みワード線３１_xは“Ｌ”のままであるので、当該アクセストランジスタＱＮ４ではソース９３ｂとチャネル領域９３ｃとドレイン９３ａとが横型の寄生バイポーラトランジスタを構成し、それぞれエミッタ／ベース／コレクタとして機能する。

メモリセルＭＣ_xjの書き込み動作終了後、書き込みビット線４１_j、書き込み補ビット線４２_jはいずれも“Ｈ”にプリチャージされるので、メモリセルＭＣ_xjのアクセストランジスタＱＮ４はオンしないままで、そのソース９３ｂとドレイン９３ａとが“Ｈ”である状態が保たれる。そしてチャネル領域９３ｃはＰ型でフローティングの状態であるので、ここには正孔（図中＋印で模式的に表示）が熱的に蓄積される。

このような状態において、メモリセルＭＣ_yjへの書き込み動作のために書き込みビット線４１_jに“Ｈ”が、書き込み補ビット線４２_jに“Ｌ”が、それぞれプリチャージされると、メモリセルＭＣ_xjのアクセストランジスタＱＮ４のｐｎ接合Ｊ１１は順バイアスになる。よってソース９３ｂからチャネル領域９３ｃへと電子が注入され、チャネル領域９３ｃに蓄積された正孔は放電される。この際にｐｎ接合Ｊ１１を流れる電流Ｉ１は、上述の寄生バイポーラトランジスタの実効ベース電流として機能する。そのため、ドレイン９３ａからチャネル領域９３ｃへと流れるスパイク状の電流Ｉ２を誘起する。特にメモリセルＭＣ_yjへの書き込みまでの時間が長いと、熱的に蓄積される正孔の量も多くなって電流Ｉ２も大きい。その場合には、ノードＮ２に蓄積されている電荷を放電してその電位を“Ｈ”から“Ｌ”へと下げ、メモリセルＭＣ_xjの記憶内容を反転させる場合がある。

しかし、本発明の回路構成を採用する場合には、上記問題を回避することができる。例えば図２に示された構成では、トランジスタＭＮ１１，ＭＮ１２を介して書き込み補ビット線４２の論理がノードＮ２に書き込まれる。一般的にはトランジスタＭＮ１１，ＭＮ１２を相互に接続する配線は、書き込み補ビット線４２と比較して非常に短い。よって図５２に示された構造のメモリセルＭＣのアクセストランジスタＱＮ４と比較すると、トランジスタＭＮ１１では、電流電極対のうち書き込み補ビット線４２に近い方（例えばソース）に接続される寄生容量が小さい。図１１で示された様に不純物領域を共有する場合はなおさらである。従ってトランジスタＭＮ１１が図２８に示されたＳＯＩＦＥＴであっても、寄生バイポーラトランジスタは十分に動作しない。よって本実施の形態の回路構成を採用することにより、half-select write disturbの発生確率を小さくすることができる。

なお、非選択の書き込みワード線３１における論理“Ｌ”に相当する電位を、書き込み補ビット線４２における論理“Ｌ”に相当する電位よりも低く、例えばＶ_SS−０．３Ｖｂ〜Ｖ_SS−Ｖｂ程度にすることも望ましい。ここでＶｂはドレイン９３ａ及びチャネル領域９３ｃが形成するビルトイン電圧である。このような電位を非選択の書き込みワード線３１に与えることにより、チャネル領域９３ｃでアキュムレーションを回避しつつ、ｐｎ接合Ｊ１１での順バイアスを軽減できる。このような書き込みワード線３１の電位の設定は、特に図１６に示された回路構成において有効である。トランジスタＭＮ４の電流電極対はノードＮ２，Ｎ５に接続されており、寄生容量の観点からも図５２に示されたトランジスタＱＮ４と同様だからである。

もちろん、チャネル領域９３ｃの電位を固定した構成を採って、上記half-select write disturbを回避してもよい。

上述した実施の形態ではデュアルポートスタティックメモリセルを例にとって説明したが、マルチポートスタティックメモリセルへに応用できることはいうまでもない。

実施の形態７．
実施の形態１乃至実施の形態６では書き込みワード線３１のみならず書き込み制御線４４の活性化によって書き込み動作を許可することにより、所定の効果を得ていた。しかし、書き込み制御線４４の論理を決定するには、電位Ｖ_SS，Ｖ_DD、あるいは電位（Ｖ_DD＋Ｖ_SS）／２であっても、プリチャージによって書き込みビット線４１、書き込み補ビット線４２の電位を決定しておく必要がある。換言すれば、書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にあることを許せば、書き込み制御線４４の電位は決定されない懸念もある。また書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にある場合にも、書き込み動作の対象となるメモリセルと同じ行に属し、かつ異なる列に属するメモリセルにおいて、書き込みビット線４１、書き込み補ビット線４２をストレージセルＳＣが充放電することによる電力消費が生じる可能性もある。

特にマルチポートＳＲＡＭ、例えばデュアルポートＳＲＡＭのように、各セルに複数の読み書きのパスを有し、バイナリ情報の読み書きが独立に、かつ、非同期に行うことができる場合には、ストレージセルＳＣが書き込みビット線４１及び書き込み補ビット線４２のみならず、読み出しビット線４３をも併行してドライブする場合も生じる。

図５４は、いずれか一方が書き込みポートとなり、他方が読み出しポートとなる第１及び第２のポートを有しているデュアルポートＳＲＡＭ８０と、その動作を制御する装置との接続を示すブロック図である。第１のマイクロプロセッサ８１は第１のリード／ライト制御回路８２を介して、デュアルポートＳＲＡＭ８０の第１ポートを使用した読み書き動作を行う。一方、第２のマイクロプロセッサ８４は第２のリード／ライト制御回路８３を介して、デュアルポートＳＲＡＭ８０の第２ポートを使用した読み書き動作を行う。

図２９はデュアルポートＳＲＡＭ８０に採用され得るメモリセルＭＣの構成を例示する回路図である。図５２に示された構成と比較して、読み出し回路ＲＫの代わりにいずれもＮＭＯＳトランジスタであるアクセストランジスタＱＮ１３，ＱＮ１４が設けられている。アクセストランジスタＱＮ１３はノードＮ１と読み出しビット線４３との間に介在し、そのゲートは読み出しワード線３３に接続されている。アクセストランジスタＱＮ１４はノードＮ２と読み出し補ビット線４６との間に介在し、そのゲートは読み出しワード線３３に接続されている。

図２９に示された構成は、図５２に示された構成と比較して、メモリセルＭＣ一つあたりのトランジスタ数が２つ低減できる利点を有する。しかしストレージセルＳＣは、トランジスタＱＮ１３，ＱＮ１４がオンした際に、読み出し回路ＲＫのトランジスタＱＰ３，ＱＮ６のゲートよりも大きな静電容量を有する読み出しビット線４３、読み出し補ビット線４６をそれぞれノードＮ３，Ｎ１０において充放電することになる。そのため、いずれも第ｉ行に配置されたメモリセルＭＣ_ix，ＭＣ_iy（ｘ≠ｙ）に対し、それぞれ第１のリード／ライト制御回路８２による書き込み動作と、第２のリード／ライト制御回路８３による読み出し動作とが併行して行われた場合、書き込みワード線３１_i、読み出しワード線３３_iが同時に“Ｈ”となる期間がある。この期間では、メモリセルＭＣ_iyのストレージセルＳＣは読み出しビット線４３、読み出し補ビット線４６のみならず書き込みビット線４１、書き込み補ビット線４２をもドライブすることになり、読み出し動作が遅くなるという可能性がある。

図３０はこの発明の実施の形態７にかかるＳＲＡＭのメモリセルアレイ周辺の構成を示す概念図である。図１に示された構成と比較して、書き込み制御線４４を読み出し補ビット線４６と置換し、読み出し補ワード線３２を省いた構成となっている。

図３１は図３０に示されたメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略している。メモリセルＭＣは図２９に示された構成に対して、トランジスタＱＮ３，ＱＮ４の代わりにいずれもＮＭＯＳトランジスタのトランジスタＱＮ１５，ＱＮ１６，ＱＮ１７，ＱＮ１８を備えた構造を有している。もちろん、読み出し補ワード線３２をも使用して、メモリセルＭＣにおいてトランジスタＱＮ１３，ＱＮ１４の代わりに読み出し回路ＲＫを採用してもよい。しかし、本実施の形態は上述のように、ノードＮ１，Ｎ２がトランジスタのゲートではなく、読み出しビット線４３、読み出し補ビット線４６を充放電する可能性のある読み出し機構を有する場合に特に効果的である。

トランジスタＱＮ１７の電流電極対の一方、例えばソースには電位Ｖ_SSが供給され、電流電極対の他方、例えばドレインにはノードＮ２が接続される。またトランジスタＱＮ１８の電流電極対の一方、例えばソースには電位Ｖ_SSが供給され、電流電極対の他方、例えばドレインにはノードＮ１が接続される。

トランジスタＱＮ１５の電流電極対の一方、例えばソースにはノードＮ４において書き込みビット線４１が接続され、電流電極対の他方、例えばドレインにはトランジスタＱＮ１７のゲートが接続される。またトランジスタＱＮ１６の電流電極対の一方、例えばソースには書き込み補ビット線４２が接続され、電流電極対の他方、例えばドレインにはトランジスタＱＮ１８のゲートが接続される。そしてトランジスタＱＮ１５，ＱＮ１６のゲートはいずれも書き込みワード線３１に接続される。

このような構成における書き込み動作では、まずノードＮ１，Ｎ２に与えるべき論理に対応する電位が、それぞれ書き込みビット線４１、書き込み補ビット線４２にプリチャージされる。例えば“Ｈ”、“Ｌ”に対応してそれぞれ電位Ｖ_DD，Ｖ_SSが書き込みビット線４１、書き込み補ビット線４２に与えられる。その後に書き込みワード線３１が活性化し、トランジスタＱＮ１５，ＱＮ１６がオンし、トランジスタＱＮ１７，ＱＮ１８のゲートにそれぞれ電位（Ｖ_DD−Ｖ_thn），Ｖ_SSが印加される（但しトランジスタＱＮ１５のしきい値電圧をＶ_thn＞０とした）。これにより、トランジスタＱＮ１７，ＱＮ１８はそれぞれオン、オフの状態となる。そしてトランジスタＱＮ１７がオンとなっているので、ノードＮ２には電位Ｖ_SSが伝達される。よってインバータＬ１の機能によってノードＮ１には論理“Ｈ”が記憶される。

その後、書き込みビット線４１、書き込み補ビット線４２はいずれも電位Ｖ_SSに設定されてトランジスタＱＮ１７，ＱＮ１８のゲートが“Ｌ”となり、これらはオフの状態となる。その後に書き込みワード線３１が非活性化して“Ｌ”となり、トランジスタＱＮ１５，ＱＮ１６がオフして、トランジスタＱＮ１７，ＱＮ１８のゲートをフローティング状態にする。

また読み出し動作は、読み出しワード線３３が活性化することにより、トランジスタＱＮ１３，ＱＮ１４がオンし、ノードＮ１，Ｎ２において記憶された論理がそれぞれノードＮ３，Ｎ１０において読み出しビット線４３、読み出し補ビット線４６へと伝達される。読み出し速度を早めるために読み出しワード線３３の活性化に先立ってプリチャージが行われることが望ましい。

以上のような構成では、書き込み動作において書き込みビット線４１、書き込み補ビット線４２からストレージセルＳＣへと電荷が供給されるのではなく、電位Ｖ_SSをノードＮ１，Ｎ２のいずれか一方にのみ与えている。即ち書き込みビット線４１、書き込み補ビット線４２とノードＮ１，Ｎ２との間には、電荷が直接に移動する経路が存在しない。従って書き込みワード線３１が活性化しており、かつ書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にあっても、これらがストレージセルＳＣによって充放電されることがなく、不要な電力が消費されない。よって書き込みワード線３１、読み出しワード線３３が同時に“Ｈ”となる期間があっても読み出し動作が遅くなることもない。

上記の書き込み動作の終了時においては、トランジスタＱＮ１７，ＱＮ１８がオフしてからトランジスタＱＮ１５，ＱＮ１６をオフする手順を説明した。しかし逆に、トランジスタＱＮ１５，ＱＮ１６がオフしてからトランジスタＱＮ１７，ＱＮ１８をオフすることも可能である。この場合、トランジスタＱＮ１７，ＱＮ１８のいずれか一方がオンとなる状態でそれぞれのゲートがフローティング状態に移行するので、ストレージセルＳＣの情報をバックアップする効果がある。例えば中性子線等の宇宙線が照射されることに起因して、ストレージセルＳＣに記憶された内容が反転するソフトエラーが考えられる。よってストレージセルＳＣの情報をバックアップすることで、ソフトエラーが生じるのに必要な臨界電荷量が増加し、つまりソフトエラーが起こりにくくすることができる。

図３２は本実施の形態の変形を示す回路図である。書き込みワード線３１を書き込み補ワード線３４に置換し、トランジスタＱＮ１５，ＱＮ１６をいずれもＰＭＯＳトランジスタＱＰ１５，ＱＰ１６に置換した構成を有している。

この構成においても論理の伝搬という点で図３１に示された構成と同様の効果がある。但し、トランジスタＱＮ１７，ＱＮ１８のゲートに“Ｈ”を与える際、しきい値電圧Ｖ_thn（＞０）だけ電位が低下することを回避できる。

その一方、ＰＭＯＳトランジスタＱＰ１５，ＱＰ１６のしきい値電圧をＶ_thp（＜０）とすると、トランジスタＱＮ１７，ＱＮ１８のゲートに“Ｌ”を与える際、その電位がＶ_SS−Ｖ_thpと上昇する。よってトランジスタＱＮ１７，ＱＮ１８を確実にオフさせ、ノードＮ１，Ｎ２から電位点Ｖ_SSへのリーク電流を抑制するという点では、図３１に示された構成の方が有利である。

図３３は本実施の形態の更なる変形を示す回路図である。書き込みワード線３１及び書き込み補ワード線３４の両方を採用し、ノードＮ４とトランジスタＱＮ１７のゲートとの間には、トランジスタＱＰ１５，ＱＮ１５の並列接続によるトランスミッションゲートが接続され、ノードＮ５とトランジスタＱＮ１８のゲートとの間には、トランジスタＱＰ１６，ＱＮ１６の並列接続によるトランスミッションゲートが接続される。そしてＰＭＯＳトランジスタＱＰ１５，ＱＰ１６のゲートは書き込み補ワード線３４に、ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６のゲートは書き込みワード線３１に、それぞれ接続される。

このような構成により、トランジスタＱＮ１７，ＱＮ１８のオン／オフを正確に制御することができる。

実施の形態８．
図３４は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図３０で示されたＭＣ_ijの各々として採用することができる。

メモリセルＭＣは、図５３で示された構成と比較して、ストレージセルＳＣの構成が特徴的に異なっている。簡単にいうと、ストレージセルＳＣはトランジスタＱＮ１，ＱＮ２を有さず、トランジスタＱＰ１，ＱＰ２のクロスカップルで構成されている。

より具体的にいえば、記憶ノードＮ２は、トランジスタＱＮ９，ＱＮ１０の直列接続を介してのみ電位点Ｖ_SSに接続されている。トランジスタＱＮ９，ＱＮ１０のゲートはそれぞれ書き込みビット線４１、書き込みワード線３１に接続されており、これらの論理によって導通が制御される。同様にして記憶ノードＮ１は、トランジスタＱＮ１１，ＱＮ１２の直列接続を介してのみ電位点Ｖ_SSに接続されている。トランジスタＱＮ１１，ＱＮ１２のゲートはそれぞれ書き込み補ビット線４２、書き込みワード線３１に接続されており、これらの論理によって導通が制御される。

なお、図５３で示された構成と比較して、ストレージセルＳＣの記憶ノードＮ１，Ｎ２から読み出しを行うための構成は異なっている。即ち、読み出し回路ＲＫではなく、実施の形態７で示されたトランジスタＱＮ１３，ＱＮ１４が用いられている。読み出しワード線３３が活性化することにより、トランジスタＱＮ１３，ＱＮ１４がオンし、ノードＮ１，Ｎ２において記憶された論理がそれぞれノードＮ３，Ｎ１０において読み出しビット線４３、読み出し補ビット線４６へと伝達される。読み出し速度を早めるために読み出しワード線３３の活性化に先立って読み出しビット線４３、読み出し補ビット線４６のプリチャージが行われることが望ましい。

図３５は図３４に示されたメモリセルＭＣの動作を示すタイミングチャートの一例である。同図（ａ），（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ読み出しワード線３３、読み出し補ビット線４６、書き込みワード線３１、書き込みビット線４１、記憶ノードＮ２の電位を示している。ここでは“Ｈ”が記憶されていた記憶ノードＮ２に“Ｌ”を書き込む場合が例示されている。

時刻ｔ₁以前はスタンバイ時であり、読み出し補ビット線４６は読み出しビット線４３と共に、実線のように電位Ｖ_SSに、あるいは破線のように電位（Ｖ_DD＋Ｖ_SS）／２に、プリチャージされている。そして時刻ｔ₁に至って読み出し補ビット線４６は読み出しビット線４３と共に、電位（Ｖ_DD＋Ｖ_SS）／２にプリチャージされる。その後、時刻ｔ₂において読み出しワード線３３が電位Ｖ_DDへの遷移を開始し、当該遷移を契機としてトランジスタＱＮ１４はトランジスタＱＮ１３と共にＯＮする。これにより、時刻ｔ₃において読み出し補ビット線４６は記憶ノードＮ２が保存していた論理“Ｈ”に起因して、その電位が電位Ｖ_DDへと遷移し始める。その後、時刻ｔ₄において読み出しワード線３３が電位Ｖ_SSへの遷移を開始し、更にその後の時刻ｔ５において書き込みビット線４１が電位Ｖ_DDへの遷移を開始する。当該遷移を契機としてトランジスタＱＮ９はＯＮする。更にその後、時刻ｔ₆において書き込みワード線３１も電位Ｖ_DDへの遷移を開始し、当該遷移を契機としてトランジスタＱＮ１０もＯＮする。これにより、記憶ノードＮ２はトランジスタＱＮ９，ＱＮ１０を介して電位点Ｖ_SSに接続されることになり，時刻ｔ₇において記憶ノードＮ２の電位は電位Ｖ_DDから電位Ｖ_SSへと遷移し始める。この後、書き込みワード線３１が電位Ｖ_SSへと遷移してスタンバイ動作となり、書き込みビット線４１も電位Ｖ_SSへと遷移する。

もちろん、記憶ノードＮ２に“Ｌ”が記憶されていた状態に対して“Ｌ”を書き込む場合も同様にして、トランジスタＱＮ９，ＱＮ１０を介して電位点Ｖ_SSに接続されることによって実現される。そして記憶ノードＮ２に“Ｌ”が書き込まれれれば、トランジスタＱＰ１はＯＮし、これを介して記憶ノードＮ１は電位点Ｖ_DDに接続されることで“Ｈ”が書き込まれる。

本実施の形態においても実施の形態７と同様にして、書き込みビット線４１、書き込み補ビット線４２とノードＮ１，Ｎ２との間には、電荷が直接に移動する経路が存在しない。従って書き込みワード線３１が活性化しており、かつ書き込みビット線４１、書き込み補ビット線４２がフローティングの状態にあっても、これらがストレージセルＳＣによって充放電されることがなく、不要な電力が消費されない。よって書き込みワード線３１、読み出しワード線３３が同時に“Ｈ”となる期間があっても読み出し動作が遅くなることもない。

しかも、図５３で示された構成と比較して、トランジスタ数が少ないため、ストレージセル一つ当たりトランジスタ２個分、面積を縮小することができる。またインバータＬ１，Ｌ２は情報を安定に保持するために高いスタティックノイズマージンを持つように設計されており、記憶内容を反転するのに時間がかかる。しかし本実施の形態の構成ではトランジスタのクロスカップルによって記憶を保持しているので、書き込み動作を高速に行うことができる。

また本実施の形態の構成を有するメモリセルでは、half-select write disturbを回避することができる。図３６は図３４に示された構造のメモリセルＭＣがマトリクス状に配置された構成の一部を示す回路図である。そして第ｘ番目の行であって第ｊ番目の列に属するメモリセルＭＣ_xjと、第ｘ番目の行であって第ｚ番目の列に属するメモリセルＭＣ_xzと、第ｙ番目の行であって第ｊ番目の列に属するメモリセルＭＣ_yjとを抽出して描いている。

まずメモリセルＭＣ_xjの記憶ノードＮ１に情報を書き込む場合を想定する。書き込みビット線４１_j、書き込み補ビット線４２_jがそれぞれ“Ｈ”，“Ｌ”である場合に書き込みワード線３１_xが“Ｈ”となると、メモリセルＭＣ_xjのトランジスタＱＮ９，ＱＮ１０を介して記憶ノードＮ２に電位Ｖ_SSが与えられる。このとき、メモリセルＭＣ_xjのトランジスタＱＮ１１はオフしている。また記憶ノードＮ２に電位Ｖ_SSが与えられているのでメモリセルＭＣ_xjのトランジスタＱＰ１はＯＮし、記憶ノードＮ１には電位Ｖ_DDが与えられる。

この際、メモリセルＭＣ_xzのトランジスタＱＮ１０，ＱＮ１２も、書き込みワード線３１_xが“Ｈ”となることによってＯＮする。しかし書き込みビット線４１_z、書き込み補ビット線４２_zをいずれも電位Ｖ_SSにプリチャージしてスタンバイ状態としておくことにより、メモリセルＭＣ_xzのトランジスタＱＮ９，ＱＮ１１をオフさせておくことができる。よってメモリセルＭＣ_xzの記憶内容が書き換えられることはない。

また、メモリセルＭＣ_yjのトランジスタＱＮ９も、書き込みビット線４１_jが“Ｈ”となることによってＯＮする。しかし書き込みワード線３１_yが選択されていないので“Ｌ”であり、よってメモリセルＭＣ_yjのトランジスタＱＮ１０，ＱＮ１２をオフさせておくことができる。よってメモリセルＭＣ_yjの記憶内容が書き換えられることはない。以上のことから、half-select write disturbを回避することができる。

図３７は本実施の形態の第１の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３４に示された構成に対し、書き込みワード線３１ではなく、書き込み補ワード線３４を採用している。そしてＮＭＯＳトランジスタＱＮ１０，ＱＮ１２をそれぞれＰＭＯＳトランジスタＱＰ１０，ＱＰ１２に置換している。書き込み動作において書き込み補ワード線３４には書き込みワード線３１と相補的な論理が与えられるので、書き込みワード線３１と書き込み補ワード線３４とに与えられた論理に関し、ＰＭＯＳトランジスタＱＰ１０，ＱＰ１２はＮＭＯＳトランジスタＱＮ１０，ＱＮ１２と同様の動作をする。従って、図３７に示された構成も図３４に示された構成と同様の効果を得ることができる。

図３８は本実施の形態の第２の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３４に示された構成に対し、ＮＭＯＳトランジスタＱＮ９，ＱＮ１１をそれぞれＰＭＯＳトランジスタＱＰ１１，ＱＰ９に置換している。そしてＰＭＯＳトランジスタＱＰ９，ＱＰ１１のゲートにはそれぞれ書き込みビット線４１、書き込み補ビット線４２が接続されている。書き込みビット線４１、書き込み補ビット線４２には書き込み動作の際に相互に相補的な論理が与えられるので、ＰＭＯＳトランジスタＱＰ９，ＱＰ１１は、書き込みビット線４１、書き込み補ビット線４２に与えられた論理に対してＮＭＯＳトランジスタＱＮ１１，ＱＮ９と同様の動作をする。従って、図３８に示された構成も図３４に示された構成と同様の効果を得ることができる。

図３９は本実施の形態の第３の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３４に示された構成と、高電位側と低電位側を入れ替えた構成を有している。即ち、記憶ノードＮ２は、トランジスタＱＰ１１，ＱＰ１０の直列接続を介してのみ電位点Ｖ_DDに接続されている。トランジスタＱＰ１１，ＱＰ１０のゲートはそれぞれ書き込みビット線４１、書き込み補ワード線３４に接続されており、これらの論理によって導通が制御される。同様にして記憶ノードＮ１は、トランジスタＱＰ９，ＱＮ１２の直列接続を介してのみ電位点Ｖ_DDに接続されている。トランジスタＱＰ９，ＱＰ１２のゲートはそれぞれ書き込み補ビット線４２、書き込み補ワード線３４に接続されており、これらの論理によって導通が制御される。このような構成でも図３４に示された構成と同様の効果が得られるのは明白である。

図４０は本実施の形態の第４の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３９に示された構成に対し、書き込み補ワード線３４ではなく、書き込みワード線３１を採用している。そしてＰＭＯＳトランジスタＱＰ１０，ＱＰ１２をそれぞれＮＭＯＳトランジスタＱＮ１０，ＱＮ１２に置換している。書き込み動作において書き込み補ワード線３４には書き込みワード線３１と相補的な論理が与えられるので、書き込みワード線３１と書き込み補ワード線３４とに与えられた論理に関し、ＮＭＯＳトランジスタＱＮ１０，ＱＮ１２はＰＭＯＳトランジスタＱＰ１０，ＱＰ１２と同様の動作をする。従って、図４０に示された構成も図３９に示された構成と同様の効果を得ることができる。

図４１は本実施の形態の第５の変形にかかるメモリセルの構成を示す回路図である。当該メモリセルでは図３９に示された構成に対し、ＰＭＯＳトランジスタＱＰ９，ＱＰ１１をそれぞれＮＭＯＳトランジスタＱＮ１１，ＱＮ９に置換している。そしてＮＭＯＳトランジスタＱＮ１１，ＱＮ９のゲートにはそれぞれ書き込みビット線４１、書き込み補ビット線４２が接続されている。書き込みビット線４１、書き込み補ビット線４２には書き込み動作の際に相互に相補的な論理が与えられるので、ＮＭＯＳトランジスタＱＮ９，ＱＮ１１は、書き込みビット線４１、書き込み補ビット線４２に与えられた論理に対してＰＭＯＳトランジスタＱＰ１１，ＱＰ９と同様の動作をする。従って、図４１に示された構成も図３９に示された構成と同様の効果を得ることができる。

図４２は本実施の形態の第６の変形にかかるメモリセルの構成を示す回路図である。当該セルは図３４に示された構成において、トランジスタＱＮ１２をトランジスタＱＮ１０で兼用した構成を有している。また図４３は本実施の形態の第７の変形にかかるメモリセルの構成を示す回路図である。当該セルは図３９に示された構成において、トランジスタＱＰ１２をトランジスタＱＰ１０で兼用した構成を有している。第６の変形も第７の変形も、１つのメモリセル当たり、２つのトランジスタをマージしてトランジスタの数を１つ減らしている。これにより、メモリセルの占有面積を低減しつつも、本実施の形態の効果を得ることができる。

図４４は第ｉ行のメモリセルＭＣ_i1〜ＭＣ_inにおいて図４２に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルＭＣ_ijは、書き込みワード線３１を共通に使用する。従ってｎ個のメモリセルＭＣ_i1〜ＭＣ_inについて、トランジスタＱＮ１０（あるいはＱＮ１２）は、一つのＮＭＯＳトランジスタＱＮ１００へとマージすることができる。図４５は第ｉ行のメモリセルＭＣ_i1〜ＭＣ_inにおいて図４３に示された構成を応用した構成を示す回路図である。同じ行に属する複数のメモリセルＭＣ_ijは、書き込み補ワード線３４を共通に使用する。従ってｎ個のメモリセルＭＣ_i1〜ＭＣ_inについて、トランジスタＱＰ１０（あるいはＱＰ１２）は、一つのＰＭＯＳトランジスタＱＰ１００へとマージすることができる。このようなマージにより、トランジスタ数を一層低減することができる。

本実施の形態で示されたトランジスタはシリコン基板を用いて形成しても良いし、公知のＳＯＩ基板、ＳＯＮ（Silicon On Nothing）基板を用いて形成しても良い。

実施の形態９．
図４６は本実施の形態にかかるメモリセルＭＣの一つの構成を例示する回路図である。従来の技術と同様に、行の位置及び列の位置を示す添字は省略しているが、図１で示されたＭＣ_ijの各々として採用することができる。但し、読み出し回路は省略している。

図４６に示されたメモリセルＭＣは、図１０に示された構成に対し、ストレージセルＳＣをクロスカップルされた一対のトランジスタで構成した点で特徴的に異なっている。即ち、記憶ノードＮ１にはトランジスタＱＮ１のドレインとトランジスタＱＮ２のゲートとが共通に接続され、記憶ノードＮ２にはトランジスタＱＮ１のゲートとトランジスタＱＮ２のドレインとが共通に接続されていおり、更にトランジスタＱＮ１，ＱＮ２のソースには共通に電位点Ｖ_SSが接続されている。

クロスカップルされた一対のインバータではなく、クロスカップルされた一対のトランジスタでストレージセルＳＣを構成することにより、ストレージセル一つ当たりトランジスタ２個分、面積を縮小することができる。またインバータＬ１，Ｌ２のように高いスタティックノイズマージンを持たせる設計が行われることもなく、書き込み動作を高速に行うことができる。

トランジスタＭＮ９，ＭＮ１０は記憶ノードＮ１と書き込みビット線４１との間に直列に接続され、トランジスタＭＮ１１，ＭＮ１２は記憶ノードＮ２と書き込み補ビット線４２との間に直列に接続されている。そしてトランジスタＭＮ９，ＭＮ１１はいずれもＮＭＯＳトランジスタであってそのゲートに共通して書き込み制御線４４が接続されている。またトランジスタＭＮ１０，ＭＮ１２はいずれもＮＭＯＳトランジスタであってそのゲートに共通して書き込みワード線３１が接続されている。

従って、選択された行の書き込みワード線３１を共通にするメモリセルの各々のトランジスタＭＮ１０，ＭＮ１２は導通する。しかし選択されていない列のメモリセルの各々のトランジスタＭＮ９，ＭＮ１１は導通しない。逆に、選択された列の書き込み制御線４４を共通にするメモリセルの各々のトランジスタＭＮ９，ＭＮ１１は導通する。しかし選択されていない行のメモリセルの各々のトランジスタＭＮ１０，ＭＮ１２は導通しない。従ってhalf-select write disturbを回避することができる。

図４７〜図４９は本実施の形態の変形を示す回路図である。図４７に示された構成は、図４６に示された構成に対し、書き込み制御線４４を書き込み補制御線４５に置換し、ＮＭＯＳトランジスタＭＮ９，ＭＮ１１をそれぞれＰＭＯＳトランジスタＭＰ９，ＭＰ１１に置換した構成を有している。書き込み補制御線４５には書き込み制御線４４と相補的な論理が与えられるので、図４７に示された構成も図４６に示された構成と同様に動作することは明白である。

図４８に示された構成は、図４６に示された構成に対し、書き込みワード線３１を書き込み補ワード線３４に置換し、ＮＭＯＳトランジスタＭＮ１０，ＭＮ１２をそれぞれＰＭＯＳトランジスタＭＰ１０，ＭＰ１２に置換した構成を有している。書き込み動作において書き込み補ワード線３４には書き込みワード線３１と相補的な論理が与えられるので、書き込みワード線３１と書き込み補ワード線３４とに与えられた論理に関し、ＰＭＯＳトランジスタＭＰ１０，ＭＰ１２はＮＭＯＳトランジスタＭＮ１０，ＭＮ１２と同様の動作をする。従って、図４８に示された構成も図４６に示された構成と同様の効果を得ることができる。

図４９に示された構成は、図４８に示された構成に対し、書き込み制御線４４を書き込み補制御線４５に置換し、ＮＭＯＳトランジスタＭＮ９，ＭＮ１１をそれぞれＰＭＯＳトランジスタＭＰ９，ＭＰ１１に置換した構成を有している。図４９に示された構成も図４６に示された構成と同様に動作することは明白である。

図５０は本実施の形態の他の変形を示す回路図である。図４９に示された構成において、ストレージセルＳＣの構成のみが異なっている。図５０ではクロスカップルされた一対のトランジスタはＰＭＯＳトランジスタＱＰ１，ＱＰ２である。即ち、記憶ノードＮ１にはトランジスタＱＰ１のドレインとトランジスタＱＰ２のゲートとが共通に接続され、記憶ノードＮ２にはトランジスタＱＰ１のゲートとトランジスタＱＰ２のドレインとが共通に接続されていおり、更にトランジスタＱＰ１，ＱＰ２のソースには共通に電位点Ｖ_DDが接続されている。図５０に示された構成も図４６に示された構成と同様に動作することは明白である。

図４６に示された構成では、メモリセルＭＣが全てＮＭＯＳトランジスタで構成されているので、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の分離領域を設ける必要が無く、メモリセルＭＣの占有面積を小さくすることができる。図５０に示された構成ではメモリセルＭＣが全てＰＭＯＳトランジスタで構成されているので、同様にしてメモリセルＭＣの占有面積を小さくすることができる。

図４６に示された構成では、書き込みビット線４１に与えられた論理が“Ｌ”で電位Ｖ_SSが与えられる場合は、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０のしきい値は問題とならず、記憶ノードＮ１には電位Ｖ_SSが与えられる。しかし書き込みビット線４１に与えられた論理が“Ｈ”で電位Ｖ_DDが与えられる場合は、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０のしきい値電圧をＶ_thn（＞０）として、記憶ノードＮ１には電位（Ｖ_DD−２Ｖ_thn）が与えられる。そのため記憶ノードＮ１に“Ｈ”を書き込む場合は、“Ｌ”を書き込む場合と比較してストレージセルＳＣの安定は遅くなる。

図４９や図５０に示された構成では、書き込みビット線４１に電位Ｖ_DDが与えられる場合は、ＰＭＯＳトランジスタＭＰ９，ＭＰ１０のしきい値は問題とならず、記憶ノードＮ１には電位Ｖ_DDが与えられる。しかし書き込みビット線４１に電位Ｖ_SSが与えられる場合は、ＰＭＯＳトランジスタＭＰ９，ＭＰ１０のしきい値電圧をＶ_thp（＜０）として、記憶ノードＮ１には電位（Ｖ_SS−２Ｖ_thp）が与えられる。そのため記憶ノードＮ１に“Ｌ”を書き込む場合は、“Ｈ”を書き込む場合と比較してストレージセルＳＣの安定は遅くなる。

これに対して図４７に示された構成では書き込みビット線４１に電位Ｖ_DDが与えられた場合、ＰＭＯＳトランジスタＭＰ９でのしきい値分の減少はなく、記憶ノードＮ１には電位（Ｖ_DD−Ｖ_thn）が与えられる。逆に書き込みビット線４１に電位Ｖ_SSが与えられた場合、ＮＭＯＳトランジスタＭＮ１０でのしきい値分の減少はなく、記憶ノードＮ１には電位（Ｖ_SS−Ｖ_thp）が与えられる。従ってストレージセルＳＣの安定に必要な時間の最悪値（最大値）を図４９や図５０に示された構成よりも小さくすることができる。これは図４８に示された構成についても同様である。

本実施の形態の説明は全て書き込み回路について説明したが、これらは読み出し回路について採用できることは明白である。即ち書き込みワード線３１，書き込み補ワード線３４、書き込みビット線４１、書き込み補ビット線４２をそれぞれ読み出しワード線３３，読み出し補ワード線３２、読み出しビット線４３、読み出し補ビット線４６と読み替えればよい。更に書き込み制御線４４，書き込み補制御線４５はそれぞれ読み出し制御線、読み出し補制御線と読み替えればよい。

ここで読み出し制御線には読み出し時に活性化（例えば“Ｈ”）、スタンバイ時に非活性化（例えば“Ｌ”）する信号が与えられ、読み出し補制御線には読み出し時において読み出し制御線と相補的な論理を採る信号が与えられる。読み出し制御線に与える信号としては、読み出しワード線３３に与えられる論理と読み出し補ワード線３２に与えられる論理との論理的排他和を採用することができる。

もちろん、ワード線対、ビット線対を読み出し／書き込みの両方に採用することもできる。本実施の形態はマルチポート、シングルポートのいずれのタイプにも適用することができる。

３０ワード線群、３１書き込みワード線、３２読み出し補ワード線、３３読み出しワード線、３４書き込み補ワード線、４０ビット線群、４１書き込みビット線、４２書き込み補ビット線、４３読み出しビット線、４４書き込み制御線、４５書き込み補制御線、４６読み出し補ビット線、ＭＣメモリセル。

Claims

（ａ）各々が
（ａ−１）書き込みワード線
を有するワード線群の複数と、
（ｂ）各々が
（ｂ−１）書き込みビット線と、
（ｂ−２）前記書き込みビット線に対応して設けられる書き込み制御線と、
を有するビット線群の複数と
（ｃ）一の前記ワード線群と一の前記ビット線群とに対応して設けられ、各々が、
（ｃ−１）第１の記憶ノードを含むストレージセルと、
（ｃ−２）対応する前記一のビット線群の前記書き込みビット線と、前記第１の記憶ノードとの間に接続され、対応する前記一のワード線群の前記書き込みワード線と、前記書き込み制御線のいずれもが活性化した場合にのみ導通する第１のスイッチと
を有するメモリセルの複数と
を備え、
選択された前記ビット線群における前記書き込み制御線が活性化し、
選択されない前記ビット線群における前記書き込み制御線は活性化しない記憶装置。