JPH117775A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH117775A JPH117775A JP9160056A JP16005697A JPH117775A JP H117775 A JPH117775 A JP H117775A JP 9160056 A JP9160056 A JP 9160056A JP 16005697 A JP16005697 A JP 16005697A JP H117775 A JPH117775 A JP H117775A
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Abstract
(57)【要約】
【課題】 面積の増加を抑制でき、低消費電力を実現で
きるマルチポート半導体記憶装置を実現する。 【解決手段】 トランジスタＴＷ１のゲートを書き込み
ワード線ＷＬＷに接続し、一方の拡散層を書き込みビッ
ト線ＢＬＷに接続し、他方の拡散層をノードＮ１に接続
し、トランジスタＴＷ２のゲートをノードＮ１に接続
し、一方の拡散層をノードＮ２に接続し、他方の拡散層
を接地して書き込みポートを形成し、トランジスタＴＲ
１のゲートを読み出しワード線ＷＬＲに接続し、一方の
拡散層を読み出しビット線ＢＬＲに接続し、他方の拡散
層をトランジスタＴＲ２の一方の拡散層に接続し、トラ
ンジスタＴＲ２のゲートをノードＮ２に接続し、他方の
拡散層を接地して読み出しポートを形成するので、メモ
リセルを構成するトランジスタ数を低減でき、低消費電
力のマルチポートメモリを実現できる。
きるマルチポート半導体記憶装置を実現する。 【解決手段】 トランジスタＴＷ１のゲートを書き込み
ワード線ＷＬＷに接続し、一方の拡散層を書き込みビッ
ト線ＢＬＷに接続し、他方の拡散層をノードＮ１に接続
し、トランジスタＴＷ２のゲートをノードＮ１に接続
し、一方の拡散層をノードＮ２に接続し、他方の拡散層
を接地して書き込みポートを形成し、トランジスタＴＲ
１のゲートを読み出しワード線ＷＬＲに接続し、一方の
拡散層を読み出しビット線ＢＬＲに接続し、他方の拡散
層をトランジスタＴＲ２の一方の拡散層に接続し、トラ
ンジスタＴＲ２のゲートをノードＮ２に接続し、他方の
拡散層を接地して読み出しポートを形成するので、メモ
リセルを構成するトランジスタ数を低減でき、低消費電
力のマルチポートメモリを実現できる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の入出力ポー
トを有する、いわゆるマルチポート半導体記憶装置に関
するものである。
トを有する、いわゆるマルチポート半導体記憶装置に関
するものである。
【０００２】
【従来の技術】書き込みと読み出しポートを有する、い
わゆる１書き込み１読み出しマルチポートメモリセルの
一例を図５に示している。図示のように、本例のメモリ
セルは、ノードＮ１とＮ２にそれぞれ入力端子と出力端
子が接続されているインバータＩＮＶ１，ＩＮＶ２によ
り構成されたラッチ回路を有する。さらに、書き込みワ
ード線ＷＬＷと読み出しワード線ＷＬＲが配線され、ま
た、書き込みビット線ＢＬＷ１，ＢＬＷ２と読み出しビ
ット線ＢＬＲ１がそれぞれ配線されている。ノードＮ
１，Ｎ２はメモリセルの記憶ノードを構成しており、書
き込みワード線ＷＬＷが活性化した場合、即ち、ハイレ
ベルに保持されている場合に、書き込みビット線ＢＬＷ
１，ＢＬＷ２のレベルに応じて、記憶ノードＮ１，Ｎ２
がそれぞれ反転する論理レベルに保持される。即ち、ノ
ードＮ１がハイレベル、例えば電源電圧ＶDDレベルに保
持されているとき、ノードＮ２はローレベル、例えば、
接地電位ＧＮＤに保持され、逆にノードＮ１がローレベ
ルに保持されているとき、ノードＮ２はハイレベルに保
持される。なお、書き込み時に書き込みビット線ＢＬＷ
１，ＢＬＷ２は書き込みデータに応じて互いに反転する
論理レベルに設定される。
わゆる１書き込み１読み出しマルチポートメモリセルの
一例を図５に示している。図示のように、本例のメモリ
セルは、ノードＮ１とＮ２にそれぞれ入力端子と出力端
子が接続されているインバータＩＮＶ１，ＩＮＶ２によ
り構成されたラッチ回路を有する。さらに、書き込みワ
ード線ＷＬＷと読み出しワード線ＷＬＲが配線され、ま
た、書き込みビット線ＢＬＷ１，ＢＬＷ２と読み出しビ
ット線ＢＬＲ１がそれぞれ配線されている。ノードＮ
１，Ｎ２はメモリセルの記憶ノードを構成しており、書
き込みワード線ＷＬＷが活性化した場合、即ち、ハイレ
ベルに保持されている場合に、書き込みビット線ＢＬＷ
１，ＢＬＷ２のレベルに応じて、記憶ノードＮ１，Ｎ２
がそれぞれ反転する論理レベルに保持される。即ち、ノ
ードＮ１がハイレベル、例えば電源電圧ＶDDレベルに保
持されているとき、ノードＮ２はローレベル、例えば、
接地電位ＧＮＤに保持され、逆にノードＮ１がローレベ
ルに保持されているとき、ノードＮ２はハイレベルに保
持される。なお、書き込み時に書き込みビット線ＢＬＷ
１，ＢＬＷ２は書き込みデータに応じて互いに反転する
論理レベルに設定される。
【０００３】読み出しポートはｎＭＯＳトランジスタＴ
Ｒ１，ＴＲ２により構成され、書き込みポートは、ｎＭ
ＯＳトランジスタＴＷＬ１，ＴＷＬ２，ＴＷＲ１，ＴＷ
Ｒ２により構成されている。読み出しポートにおいて、
トランジスタＴＲ１のゲートは読み出しワード線ＷＬＲ
に接続され、その一方の拡散層は読み出しビット線ＢＬ
Ｒに接続されている。トランジスタＴＲ２のゲートはノ
ードＮ２に接続され、一方の拡散層はトランジスタＴＲ
１の拡散層と接続され、他方の拡散層は接地されてい
る。
Ｒ１，ＴＲ２により構成され、書き込みポートは、ｎＭ
ＯＳトランジスタＴＷＬ１，ＴＷＬ２，ＴＷＲ１，ＴＷ
Ｒ２により構成されている。読み出しポートにおいて、
トランジスタＴＲ１のゲートは読み出しワード線ＷＬＲ
に接続され、その一方の拡散層は読み出しビット線ＢＬ
Ｒに接続されている。トランジスタＴＲ２のゲートはノ
ードＮ２に接続され、一方の拡散層はトランジスタＴＲ
１の拡散層と接続され、他方の拡散層は接地されてい
る。
【０００４】書き込みポートにおいて、トランジスタＴ
ＷＬ１，ＴＷＲ１のゲートは書き込みワード線ＷＬＷに
共通に接続され、ドレインはそれぞれノードＮ１，Ｎ２
に接続されている。トランジスタＴＷＬ２，ＴＷＲ２の
ゲートはそれぞれビット線ＢＬＷ１，ＢＬＷ２に接続さ
れ、ドレインはそれぞれトランジスタＴＷＬ１，ＴＷＬ
２のソースに接続され、トランジスタＴＷＬ２，ＴＷＲ
２のソースは共に接地されている。
ＷＬ１，ＴＷＲ１のゲートは書き込みワード線ＷＬＷに
共通に接続され、ドレインはそれぞれノードＮ１，Ｎ２
に接続されている。トランジスタＴＷＬ２，ＴＷＲ２の
ゲートはそれぞれビット線ＢＬＷ１，ＢＬＷ２に接続さ
れ、ドレインはそれぞれトランジスタＴＷＬ１，ＴＷＬ
２のソースに接続され、トランジスタＴＷＬ２，ＴＷＲ
２のソースは共に接地されている。
【０００５】書き込み時に、まず書き込みデータに応じ
て書き込みビット線ＢＬＷ１，ＢＬＷ２がそれぞれ反転
する論理レベルに設定される。例えば、書き込みデータ
が“０”の場合に、ビット線ＢＬＷ１，ＢＬＷ２がそれ
ぞれ“Ｌ”と“Ｈ”レベルに設定される。ここで、
“Ｌ”は論理ローレベル、“Ｈ”は論理ハイレベルをそ
れぞれ表す。一方、書き込みデータが“１”の場合に、
ビット線ＢＬＷ１，ＢＬＷ２がそれぞれ“Ｈ”と“Ｌ”
レベルに設定される。そして、書き込みワード線ＷＬＷ
は、例えば、デコーダにより活性化状態、例えば、ハイ
レベルに保持される。これに応じてトランジスタＴＷＬ
１，ＴＷＬ２がともに導通状態に設定され、ノードＮ
１，Ｎ２がビット線ＢＬＷ１，ＢＬＷ２のレベルに応じ
て設定される。
て書き込みビット線ＢＬＷ１，ＢＬＷ２がそれぞれ反転
する論理レベルに設定される。例えば、書き込みデータ
が“０”の場合に、ビット線ＢＬＷ１，ＢＬＷ２がそれ
ぞれ“Ｌ”と“Ｈ”レベルに設定される。ここで、
“Ｌ”は論理ローレベル、“Ｈ”は論理ハイレベルをそ
れぞれ表す。一方、書き込みデータが“１”の場合に、
ビット線ＢＬＷ１，ＢＬＷ２がそれぞれ“Ｈ”と“Ｌ”
レベルに設定される。そして、書き込みワード線ＷＬＷ
は、例えば、デコーダにより活性化状態、例えば、ハイ
レベルに保持される。これに応じてトランジスタＴＷＬ
１，ＴＷＬ２がともに導通状態に設定され、ノードＮ
１，Ｎ２がビット線ＢＬＷ１，ＢＬＷ２のレベルに応じ
て設定される。
【０００６】例えば、ビット線ＢＬＷ１が“Ｌ”レベ
ル、ビット線ＢＬＷ２が“Ｈ”レベルの場合、トランジ
スタＴＷＬ２がオフ（非導通）状態、トランジスタＴＷ
Ｒ２がオン（導通）状態にそれぞれ保持され、これに応
じてノードＮ２がディスチャージされ、接地電位ＧＮＤ
に保持される。ラッチ回路により、ノードＮ１はハイレ
ベル、例えば、電源電圧ＶDDレベルに保持される。逆
に、ビット線ＢＬＷ１が“Ｈ”レベル、ビット線ＢＬＷ
２が“Ｌ”レベルの場合、トランジスタＴＷＬ２がオン
状態、トランジスタＴＷＲ２がオフ状態にそれぞれ保持
され、これに応じてノードＮ１がディスチャージされ、
接地電位ＧＮＤに保持される。ラッチ回路により、ノー
ドＮ２はハイレベル、例えば、電源電圧ＶDDレベルに保
持される。
ル、ビット線ＢＬＷ２が“Ｈ”レベルの場合、トランジ
スタＴＷＬ２がオフ（非導通）状態、トランジスタＴＷ
Ｒ２がオン（導通）状態にそれぞれ保持され、これに応
じてノードＮ２がディスチャージされ、接地電位ＧＮＤ
に保持される。ラッチ回路により、ノードＮ１はハイレ
ベル、例えば、電源電圧ＶDDレベルに保持される。逆
に、ビット線ＢＬＷ１が“Ｈ”レベル、ビット線ＢＬＷ
２が“Ｌ”レベルの場合、トランジスタＴＷＬ２がオン
状態、トランジスタＴＷＲ２がオフ状態にそれぞれ保持
され、これに応じてノードＮ１がディスチャージされ、
接地電位ＧＮＤに保持される。ラッチ回路により、ノー
ドＮ２はハイレベル、例えば、電源電圧ＶDDレベルに保
持される。
【０００７】上述したように、書き込みデータが“０”
の場合に、ノードＮ１が“Ｌ”、ノードＮ２が“Ｈ”レ
ベルにそれぞれ保持され、逆に書き込みデータが“１”
の場合に、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”レ
ベルにそれぞれ保持される。ノードＮ１，Ｎ２のレベル
はラッチ回路により保持されるので、次回の書き込みに
より書き換えられるまでその状態が保持される。
の場合に、ノードＮ１が“Ｌ”、ノードＮ２が“Ｈ”レ
ベルにそれぞれ保持され、逆に書き込みデータが“１”
の場合に、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”レ
ベルにそれぞれ保持される。ノードＮ１，Ｎ２のレベル
はラッチ回路により保持されるので、次回の書き込みに
より書き換えられるまでその状態が保持される。
【０００８】読み出し時に、読み出しワード線ＷＬＲが
デコーダにより活性化され、ハイレベルに保持される。
これに応じて、トランジスタＴＲ１がオン状態に保持さ
れる。ノードＮ２のレベルに応じてトランジスタＴＲ２
のオン／オフ状態が設定され、それに応じて読み出しビ
ット線ＢＬＲの電位レベルが決まる。
デコーダにより活性化され、ハイレベルに保持される。
これに応じて、トランジスタＴＲ１がオン状態に保持さ
れる。ノードＮ２のレベルに応じてトランジスタＴＲ２
のオン／オフ状態が設定され、それに応じて読み出しビ
ット線ＢＬＲの電位レベルが決まる。
【０００９】例えば、メモリセルにデータ“０”が記憶
している場合、即ち、ノードＮ１が“Ｌ”、ノードＮ２
が“Ｈ”レベルの状態において、トランジスタＴＲ２が
オン状態に設定される。これに応じて読み出しビット線
ＢＬＲがトランジスタＴＲ１，ＴＲ２を介してディスチ
ャージされ、ローレベル、例えば、接地電位ＧＮＤレベ
ルに設定される。一方、メモリセルにデータ“１”が記
憶している場合、即ち、ノードＮ１が“Ｈ”、ノードＮ
２が“Ｌ”レベルの状態において、トランジスタＴＲ２
がオフ状態に設定される。なお、読み出し前に、例え
ば、読み出しビット線ＢＬＲが予め所定の電位にプリチ
ャージされるので、読み出しビット線ＢＬＲの電位がそ
のまま保持される。
している場合、即ち、ノードＮ１が“Ｌ”、ノードＮ２
が“Ｈ”レベルの状態において、トランジスタＴＲ２が
オン状態に設定される。これに応じて読み出しビット線
ＢＬＲがトランジスタＴＲ１，ＴＲ２を介してディスチ
ャージされ、ローレベル、例えば、接地電位ＧＮＤレベ
ルに設定される。一方、メモリセルにデータ“１”が記
憶している場合、即ち、ノードＮ１が“Ｈ”、ノードＮ
２が“Ｌ”レベルの状態において、トランジスタＴＲ２
がオフ状態に設定される。なお、読み出し前に、例え
ば、読み出しビット線ＢＬＲが予め所定の電位にプリチ
ャージされるので、読み出しビット線ＢＬＲの電位がそ
のまま保持される。
【００１０】読み出しビット線ＢＬＲに接続されている
センスアンプにより、ビット線ＢＬＲの電位が検出さ
れ、センスアンプの検出結果に応じてメモリセルの記憶
データが読み出される。
センスアンプにより、ビット線ＢＬＲの電位が検出さ
れ、センスアンプの検出結果に応じてメモリセルの記憶
データが読み出される。
【００１１】図６は、マルチポート記憶装置を構成する
メモリセルの他の例を示している。本例のメモリセルも
１書き込み１読み出しポートを有しているが、図４に示
すメモリセルと構造が異なる。本例のメモリセルにおい
て、書き込みビット線、読み出しビット線がそれぞれ１
本ずつ配線されている。書き込みポートはトランジスタ
ＴＷ１，ＴＷ２，ＴＷ３により構成され、読み出しポー
トはトランジスタＴＲ１，ＴＲ２により構成されてい
る。
メモリセルの他の例を示している。本例のメモリセルも
１書き込み１読み出しポートを有しているが、図４に示
すメモリセルと構造が異なる。本例のメモリセルにおい
て、書き込みビット線、読み出しビット線がそれぞれ１
本ずつ配線されている。書き込みポートはトランジスタ
ＴＷ１，ＴＷ２，ＴＷ３により構成され、読み出しポー
トはトランジスタＴＲ１，ＴＲ２により構成されてい
る。
【００１２】書き込みポートにおいて、トランジスタＴ
Ｗ１のゲートは書き込みワード線ＷＬＷに接続され、一
方の拡散層はノードＮ１に接続され、他方の拡散層はト
ランジスタＴＷ３の一方の拡散層に接続されている。ト
ランジスタＴＷ３のゲートは書き込みビット線ＢＬＷに
接続され、他方の拡散層は接地されている。トランジス
タＴＷ２のゲートは書き込みワード線ＷＬＷに接続さ
れ、一方の拡散層はビット線ＢＬＷに接続され、他方の
拡散層はノードＮ２に接続されている。
Ｗ１のゲートは書き込みワード線ＷＬＷに接続され、一
方の拡散層はノードＮ１に接続され、他方の拡散層はト
ランジスタＴＷ３の一方の拡散層に接続されている。ト
ランジスタＴＷ３のゲートは書き込みビット線ＢＬＷに
接続され、他方の拡散層は接地されている。トランジス
タＴＷ２のゲートは書き込みワード線ＷＬＷに接続さ
れ、一方の拡散層はビット線ＢＬＷに接続され、他方の
拡散層はノードＮ２に接続されている。
【００１３】読み出しポートにおいて、トランジスタＴ
Ｒ２のゲートは読み出しワード線ＷＬＲに接続され、一
方の拡散層は読み出しビット線ＢＬＲに接続され、他方
の拡散層はトランジスタＴＲ１の一方の拡散層に接続さ
れている。トランジスタＴＲ１のゲートはノードＮ１に
接続され、他方の拡散層は接地されている。
Ｒ２のゲートは読み出しワード線ＷＬＲに接続され、一
方の拡散層は読み出しビット線ＢＬＲに接続され、他方
の拡散層はトランジスタＴＲ１の一方の拡散層に接続さ
れている。トランジスタＴＲ１のゲートはノードＮ１に
接続され、他方の拡散層は接地されている。
【００１４】書き込み時に、まず、書き込みデータに応
じて書き込みビット線ＢＬＷの電位が設定される。即
ち、書き込みデータが“０”または“１”の場合に、書
き込みビット線ＢＬＲはそれぞれ“Ｌ”または“Ｈ”レ
ベルに保持される。そして、デコーダにより書き込みワ
ード線ＷＬＷが活性化される。これに応じてトランジス
タＴＷ１，ＴＷ２がともにオン状態に保持される。例え
ば、ビット線ＢＬＷが“Ｌ”レベルのとき、ノードＮ２
がそれに応じて“Ｌ”レベルに保持される。このとき、
トランジスタＴＷ３がオフ状態にあるので、ノードＮ１
の電位はラッチ回路により“Ｈ”レベルに保持される。
ビット線ＢＬＷが“Ｈ”レベルのとき、ノードＮ２がそ
れに応じて“Ｈ”レベルに保持される。このとき、トラ
ンジスタＴＷ３がオン状態にあるので、ノードＮ１はト
ランジスタＴＷ１，ＴＷ３を介してディスチャージさ
れ、“Ｌ”レベルに保持される。
じて書き込みビット線ＢＬＷの電位が設定される。即
ち、書き込みデータが“０”または“１”の場合に、書
き込みビット線ＢＬＲはそれぞれ“Ｌ”または“Ｈ”レ
ベルに保持される。そして、デコーダにより書き込みワ
ード線ＷＬＷが活性化される。これに応じてトランジス
タＴＷ１，ＴＷ２がともにオン状態に保持される。例え
ば、ビット線ＢＬＷが“Ｌ”レベルのとき、ノードＮ２
がそれに応じて“Ｌ”レベルに保持される。このとき、
トランジスタＴＷ３がオフ状態にあるので、ノードＮ１
の電位はラッチ回路により“Ｈ”レベルに保持される。
ビット線ＢＬＷが“Ｈ”レベルのとき、ノードＮ２がそ
れに応じて“Ｈ”レベルに保持される。このとき、トラ
ンジスタＴＷ３がオン状態にあるので、ノードＮ１はト
ランジスタＴＷ１，ＴＷ３を介してディスチャージさ
れ、“Ｌ”レベルに保持される。
【００１５】このように、書き込みデータに応じて、ノ
ードＮ１，Ｎ２のレベルがそれぞれ設定される。例え
ば、書き込みデータが“０”の場合に、ノードＮ１が
“Ｈ”、ノードＮ２が“Ｌ”レベルにそれぞれ保持さ
れ、逆に書き込みデータが“１”の場合に、ノードＮ１
が“Ｌ”、ノードＮ２が“Ｈ”レベルにそれぞれ保持さ
れる。ノードＮ１，Ｎ２のレベルはラッチ回路により保
持されるので、次回の書き込みにより書き換えられるま
でその状態が保持される。
ードＮ１，Ｎ２のレベルがそれぞれ設定される。例え
ば、書き込みデータが“０”の場合に、ノードＮ１が
“Ｈ”、ノードＮ２が“Ｌ”レベルにそれぞれ保持さ
れ、逆に書き込みデータが“１”の場合に、ノードＮ１
が“Ｌ”、ノードＮ２が“Ｈ”レベルにそれぞれ保持さ
れる。ノードＮ１，Ｎ２のレベルはラッチ回路により保
持されるので、次回の書き込みにより書き換えられるま
でその状態が保持される。
【００１６】読み出し時に、読み出しワード線ＷＬＲが
デコーダにより活性化され、ハイレベルに保持されるの
で、トランジスタＴＲ２がオン状態に保持される。この
とき、ノードＮ１のレベルに応じてトランジスタＴＲ１
のオン／オフ状態が設定され、さらに読み出しビット線
ＢＬＲの電位レベル設定される。
デコーダにより活性化され、ハイレベルに保持されるの
で、トランジスタＴＲ２がオン状態に保持される。この
とき、ノードＮ１のレベルに応じてトランジスタＴＲ１
のオン／オフ状態が設定され、さらに読み出しビット線
ＢＬＲの電位レベル設定される。
【００１７】例えば、メモリセルにデータ“０”が記憶
している場合、即ち、ノードＮ１が“Ｈ”、ノードＮ２
が“Ｌ”レベルの状態において、読み出しポートのトラ
ンジスタＴＲ１がオン状態に設定される。これに応じて
読み出しビット線ＢＬＲがトランジスタＴＲ１，ＴＲ２
を介してディスチャージされ、ローレベル、例えば、接
地電位ＧＮＤレベルに設定される。一方、メモリセルに
データ“１”が記憶している場合、即ち、ノードＮ１が
“Ｌ”、ノードＮ２が“Ｈ”レベルの状態において、読
み出しポートのトランジスタＴＲ１がオフ状態に設定さ
れる。読み出し前に、例えば、読み出しビット線ＢＬＲ
が予め所定の電位にプリチャージされるので、読み出し
ビット線ＢＬＲの電位がそのまま保持される。
している場合、即ち、ノードＮ１が“Ｈ”、ノードＮ２
が“Ｌ”レベルの状態において、読み出しポートのトラ
ンジスタＴＲ１がオン状態に設定される。これに応じて
読み出しビット線ＢＬＲがトランジスタＴＲ１，ＴＲ２
を介してディスチャージされ、ローレベル、例えば、接
地電位ＧＮＤレベルに設定される。一方、メモリセルに
データ“１”が記憶している場合、即ち、ノードＮ１が
“Ｌ”、ノードＮ２が“Ｈ”レベルの状態において、読
み出しポートのトランジスタＴＲ１がオフ状態に設定さ
れる。読み出し前に、例えば、読み出しビット線ＢＬＲ
が予め所定の電位にプリチャージされるので、読み出し
ビット線ＢＬＲの電位がそのまま保持される。
【００１８】読み出しビット線ＢＬＲに接続されている
センスアンプにより、ビット線ＢＬＲの電位が検出さ
れ、センスアンプの検出結果に応じてメモリセルの記憶
データが読み出される。
センスアンプにより、ビット線ＢＬＲの電位が検出さ
れ、センスアンプの検出結果に応じてメモリセルの記憶
データが読み出される。
【００１９】
【発明が解決しようとする課題】ところで、上述した従
来のマルチポート半導体記憶装置においては、一つのメ
モリセルを構成するためのトランジスタが多く、メモリ
セルの面積が大きく、且つ消費電力が大きいという不利
益がある。
来のマルチポート半導体記憶装置においては、一つのメ
モリセルを構成するためのトランジスタが多く、メモリ
セルの面積が大きく、且つ消費電力が大きいという不利
益がある。
【００２０】ラッチ回路は二つのインバータからなるフ
リップフロップ回路により構成された場合に、例えば、
図５に示すメモリセルは、合計１０個のトランジスタに
より構成される。また、図６に示すメモリセルは合計９
個のトランジスタにより構成される。
リップフロップ回路により構成された場合に、例えば、
図５に示すメモリセルは、合計１０個のトランジスタに
より構成される。また、図６に示すメモリセルは合計９
個のトランジスタにより構成される。
【００２１】今後、マルチポートメモリを利用する要求
は増大するものと予想されており、ポート数の増大はメ
モリセル面積および消費電力の増大を招く問題がある。
は増大するものと予想されており、ポート数の増大はメ
モリセル面積および消費電力の増大を招く問題がある。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、メモリセル面積の増大を抑制
し、低消費電力化を実現できるマルチポート半導体記憶
装置を提供することにある。
のであり、その目的は、メモリセル面積の増大を抑制
し、低消費電力化を実現できるマルチポート半導体記憶
装置を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、入力信号に応じて第１
および第２のノードをそれぞれ異なるレベルに保持する
ラッチ回路と、少なくとも第１と第２のワード線および
第１と第２のビット線とを有し、書き込み時上記第１の
ワード線の信号に応じて上記第１および第２のノードの
レベルを上記入力信号に基づき設定し、読み出し時上記
第２のワード線の信号に応じて、上記第１および第２の
ノードのレベルに基づき上記第１および第２のビット線
のレベルを設定する半導体記憶装置であって、ゲートが
上記第１のワード線に接続し、上記第１のビット線と上
記第１のノード間に接続されている第１のトランジスタ
と、ゲートが上記第１のノードに接続し、上記第２のノ
ードと基準電位間に接続されている第２のトランジスタ
と、ゲートが上記第２のワード線に接続されている第３
のトランジスタと、ゲートが上記第２のノードに接続さ
れている第４のトランジスタとを有し、上記第３と第４
のトランジスタが上記第２のビット線と上記基準電位間
に直列に接続して構成されている。
め、本発明の半導体記憶装置は、入力信号に応じて第１
および第２のノードをそれぞれ異なるレベルに保持する
ラッチ回路と、少なくとも第１と第２のワード線および
第１と第２のビット線とを有し、書き込み時上記第１の
ワード線の信号に応じて上記第１および第２のノードの
レベルを上記入力信号に基づき設定し、読み出し時上記
第２のワード線の信号に応じて、上記第１および第２の
ノードのレベルに基づき上記第１および第２のビット線
のレベルを設定する半導体記憶装置であって、ゲートが
上記第１のワード線に接続し、上記第１のビット線と上
記第１のノード間に接続されている第１のトランジスタ
と、ゲートが上記第１のノードに接続し、上記第２のノ
ードと基準電位間に接続されている第２のトランジスタ
と、ゲートが上記第２のワード線に接続されている第３
のトランジスタと、ゲートが上記第２のノードに接続さ
れている第４のトランジスタとを有し、上記第３と第４
のトランジスタが上記第２のビット線と上記基準電位間
に直列に接続して構成されている。
【００２４】また、本発明では、好適には第３のワード
線と、第３のビット線と、ゲートが上記第３のワード線
に接続されている第５のトランジスタと、ゲートが上記
第１のノードに接続されている第６のトランジスタとを
有し、上記第５と第６のトランジスタが上記第３のビッ
ト線と上記基準電位間に直列に接続して構成されてい
る。
線と、第３のビット線と、ゲートが上記第３のワード線
に接続されている第５のトランジスタと、ゲートが上記
第１のノードに接続されている第６のトランジスタとを
有し、上記第５と第６のトランジスタが上記第３のビッ
ト線と上記基準電位間に直列に接続して構成されてい
る。
【００２５】さらに、本発明では、好適には上記ラッチ
回路は、入力端子が上記第１のノードに接続し、出力端
子が上記第２のノードに接続されている第１のインバー
タと、入力端子が上記第２のノードに接続し、出力端子
が上記第１のノードに接続されている第２のインバータ
とを有し、上記第１および第２のトランジスタの駆動能
力が上記第１および第２のインバータを構成するトラン
ジスタの駆動能力より大きく設定されている。
回路は、入力端子が上記第１のノードに接続し、出力端
子が上記第２のノードに接続されている第１のインバー
タと、入力端子が上記第２のノードに接続し、出力端子
が上記第１のノードに接続されている第２のインバータ
とを有し、上記第１および第２のトランジスタの駆動能
力が上記第１および第２のインバータを構成するトラン
ジスタの駆動能力より大きく設定されている。
【００２６】本発明によれば、第１および第２のトラン
ジスタにより、メモリセルの入力ポートが形成され、第
３および第４のトランジスタにより、メモリセルの出力
ポートが形成されている。書き込み時に入力信号、即ち
書き込みデータに応じて第１のビット線の電位が設定さ
れ、それに応じて第１および第２のノードのレベルがそ
れぞれ設定されるので、書き込みデータがメモリセルに
より記憶される。読み出し時に、第１および第２のノー
ドのレベルに応じて、第２のビット線のレベルが設定さ
れ、さらに、例えば、センスアンプにより第２のビット
線の電位が検出され、検出結果に応じてメモリセルの記
憶データが読み出される。
ジスタにより、メモリセルの入力ポートが形成され、第
３および第４のトランジスタにより、メモリセルの出力
ポートが形成されている。書き込み時に入力信号、即ち
書き込みデータに応じて第１のビット線の電位が設定さ
れ、それに応じて第１および第２のノードのレベルがそ
れぞれ設定されるので、書き込みデータがメモリセルに
より記憶される。読み出し時に、第１および第２のノー
ドのレベルに応じて、第２のビット線のレベルが設定さ
れ、さらに、例えば、センスアンプにより第２のビット
線の電位が検出され、検出結果に応じてメモリセルの記
憶データが読み出される。
【００２７】このため、少ないトランジスタで複数の入
出力ポートを有するマルチポートメモリセルを構成で
き、回路面積の増加を抑制でき、消費電力の低減を実現
できる。
出力ポートを有するマルチポートメモリセルを構成で
き、回路面積の増加を抑制でき、消費電力の低減を実現
できる。
【００２８】
【発明の実施の形態】第１実施形態 図１は本発明に係るマルチポート半導体記憶装置の第１
の実施形態を示す回路図であり、メモリセルの構成を示
す回路図である。図示のように、本実施形態のメモリセ
ルは、一つの書き込みポートおよび一つの読み出しポー
トを持つ、いわゆる１書き込み１読み出しメモリセルで
ある。書き込みポートは、トランジスタＴＷ１，ＴＷ２
により構成され、読み出しポートは、トランジスタＴＲ
１，ＴＲ２により構成されている。記憶データを保持す
るため、二つのインバータＩＮＶ１，ＩＮＶ２からなる
ラッチ回路が設けられている。このため、本例のメモリ
セルは、８個のトランジスタにより構成されている。
の実施形態を示す回路図であり、メモリセルの構成を示
す回路図である。図示のように、本実施形態のメモリセ
ルは、一つの書き込みポートおよび一つの読み出しポー
トを持つ、いわゆる１書き込み１読み出しメモリセルで
ある。書き込みポートは、トランジスタＴＷ１，ＴＷ２
により構成され、読み出しポートは、トランジスタＴＲ
１，ＴＲ２により構成されている。記憶データを保持す
るため、二つのインバータＩＮＶ１，ＩＮＶ２からなる
ラッチ回路が設けられている。このため、本例のメモリ
セルは、８個のトランジスタにより構成されている。
【００２９】メモリセルに書き込みワード線ＷＬＷ、読
み出しワード線ＷＬＲ、書き込みビット線ＢＬＷおよび
読み出しビット線ＢＬＲが接続されている。書き込みポ
ートにおいて、トランジスタＴＷ１のゲートは、書き込
みワード線ＷＬＷに接続され、一方の拡散層は書き込み
ビット線ＢＬＷに接続され、他方の拡散層はノードＮ１
に接続されている。トランジスタＴＷ２のゲートは、ノ
ードＮ１に接続され、一方の拡散層はノードＮ２に接続
され、他方の拡散層は接地されている。
み出しワード線ＷＬＲ、書き込みビット線ＢＬＷおよび
読み出しビット線ＢＬＲが接続されている。書き込みポ
ートにおいて、トランジスタＴＷ１のゲートは、書き込
みワード線ＷＬＷに接続され、一方の拡散層は書き込み
ビット線ＢＬＷに接続され、他方の拡散層はノードＮ１
に接続されている。トランジスタＴＷ２のゲートは、ノ
ードＮ１に接続され、一方の拡散層はノードＮ２に接続
され、他方の拡散層は接地されている。
【００３０】読み出しポートにおいて、トランジスタＴ
Ｒ１のゲートは読み出しワード線ＷＬＲに接続され、一
方の拡散層は読み出しビット線ＢＬＲに接続されてい
る。トランジスタＴＲ２のゲートはノードＮ２に接続さ
れ、一方の拡散層はトランジスタＴＲ１の他方の拡散層
に接続され、他方の拡散層は接地されている。
Ｒ１のゲートは読み出しワード線ＷＬＲに接続され、一
方の拡散層は読み出しビット線ＢＬＲに接続されてい
る。トランジスタＴＲ２のゲートはノードＮ２に接続さ
れ、一方の拡散層はトランジスタＴＲ１の他方の拡散層
に接続され、他方の拡散層は接地されている。
【００３１】図２は、図１に示すマルチポートメモリセ
ルの書き込み動作を示す波形図である。以下、図１およ
び図２を参照しつつ、本実施形態のマルチポートメモリ
セルの書き込みおよび読み出し動作についてそれぞれ説
明する。書き込み動作により、書き込みデータに応じて
メモリセルの記憶ノードＮ１，Ｎ２の電位が設定され、
設定した電位はラッチ回路により保持され、次回の書き
込みにより書き換えられるまで維持される。読み出し動
作により、メモリセルの記憶データ、即ち、ノードＮ
１，Ｎ２の電位レベルに応じて読み出しビット線ＢＬＲ
の電位が設定され、読み出しビット線ＢＬＲに接続され
ているセンスアンプにより、読み出しビット線ＢＬＲの
電位が検出され、それに応じてメモリセルの記憶データ
が読み出される。
ルの書き込み動作を示す波形図である。以下、図１およ
び図２を参照しつつ、本実施形態のマルチポートメモリ
セルの書き込みおよび読み出し動作についてそれぞれ説
明する。書き込み動作により、書き込みデータに応じて
メモリセルの記憶ノードＮ１，Ｎ２の電位が設定され、
設定した電位はラッチ回路により保持され、次回の書き
込みにより書き換えられるまで維持される。読み出し動
作により、メモリセルの記憶データ、即ち、ノードＮ
１，Ｎ２の電位レベルに応じて読み出しビット線ＢＬＲ
の電位が設定され、読み出しビット線ＢＬＲに接続され
ているセンスアンプにより、読み出しビット線ＢＬＲの
電位が検出され、それに応じてメモリセルの記憶データ
が読み出される。
【００３２】書き込み時に、まず、書き込みデータに応
じて書き込みビット線ＢＬＷの電位が設定される。例え
ば、書き込みデータが“０”のとき、書き込みビット線
ＢＬＷが“Ｌ”レベルに設定され、逆に書き込みデータ
が“１”のとき、書き込みビット線ＢＬＷが“Ｈ”レベ
ルに設定される。
じて書き込みビット線ＢＬＷの電位が設定される。例え
ば、書き込みデータが“０”のとき、書き込みビット線
ＢＬＷが“Ｌ”レベルに設定され、逆に書き込みデータ
が“１”のとき、書き込みビット線ＢＬＷが“Ｈ”レベ
ルに設定される。
【００３３】そして、デコーダにより書き込みワード線
ＷＬＷが活性化される。即ち、図２に示すように、書き
込みパルスＰＷ１およびＰＷ２が書き込みワード線ＷＬ
Ｗに印加される。書き込みパルスＰＷ１，ＰＷ２が書き
込みワード線ＷＬＷに印加されている間に、トランジス
タＴＷ１がオン状態に保持される。これにより、書き込
みビット線ＢＬＷの電位に応じてノードＮ１，Ｎ２のレ
ベルが設定される。例えば、図２に示すように、書き込
みパルスＰＷ１が印加されているとき、書き込みビット
線ＢＬＷが“Ｈ”レベルに保持されており、ノードＮ１
はそれに応じて“Ｈ”に設定される。これに応じてトラ
ンジスタＴＷ２がオン状態に保持され、ノードＮ２は接
地電位に保持され、即ち、“Ｌ”レベルに保持される。
一方、書き込みパルスＰＷ２が印加されているとき、書
き込みビット線ＢＬＷが“Ｌ”レベルに保持されてお
り、ノードＮ１はそれに応じて“Ｌ”レベルに設定され
る。このとき、トランジスタＴＷ２がオフ状態にあり、
ノードＮ２はラッチ回路により“Ｈ”レベルに保持され
る。
ＷＬＷが活性化される。即ち、図２に示すように、書き
込みパルスＰＷ１およびＰＷ２が書き込みワード線ＷＬ
Ｗに印加される。書き込みパルスＰＷ１，ＰＷ２が書き
込みワード線ＷＬＷに印加されている間に、トランジス
タＴＷ１がオン状態に保持される。これにより、書き込
みビット線ＢＬＷの電位に応じてノードＮ１，Ｎ２のレ
ベルが設定される。例えば、図２に示すように、書き込
みパルスＰＷ１が印加されているとき、書き込みビット
線ＢＬＷが“Ｈ”レベルに保持されており、ノードＮ１
はそれに応じて“Ｈ”に設定される。これに応じてトラ
ンジスタＴＷ２がオン状態に保持され、ノードＮ２は接
地電位に保持され、即ち、“Ｌ”レベルに保持される。
一方、書き込みパルスＰＷ２が印加されているとき、書
き込みビット線ＢＬＷが“Ｌ”レベルに保持されてお
り、ノードＮ１はそれに応じて“Ｌ”レベルに設定され
る。このとき、トランジスタＴＷ２がオフ状態にあり、
ノードＮ２はラッチ回路により“Ｈ”レベルに保持され
る。
【００３４】このように、書き込みデータに応じて、ノ
ードＮ１，Ｎ２のレベルがそれぞれ設定される。例え
ば、書き込みデータが“０”の場合に、ノードＮ１が
“Ｌ”、ノードＮ２が“Ｈ”レベルにそれぞれ保持さ
れ、逆に書き込みデータが“１”の場合に、ノードＮ１
が“Ｈ”、ノードＮ２が“Ｌ”レベルにそれぞれ保持さ
れる。ノードＮ１，Ｎ２のレベルはラッチ回路により保
持されるので、次回の書き込みにより書き換えられるま
でその状態が保持される。
ードＮ１，Ｎ２のレベルがそれぞれ設定される。例え
ば、書き込みデータが“０”の場合に、ノードＮ１が
“Ｌ”、ノードＮ２が“Ｈ”レベルにそれぞれ保持さ
れ、逆に書き込みデータが“１”の場合に、ノードＮ１
が“Ｈ”、ノードＮ２が“Ｌ”レベルにそれぞれ保持さ
れる。ノードＮ１，Ｎ２のレベルはラッチ回路により保
持されるので、次回の書き込みにより書き換えられるま
でその状態が保持される。
【００３５】読み出し時に、読み出しワード線ＷＬＲが
デコーダにより活性化され、ハイレベルに保持されるの
で、トランジスタＴＲ１がオン状態に保持される。この
とき、ノードＮ２のレベルに応じてトランジスタＴＲ２
のオン／オフ状態が設定され、さらに読み出しビット線
ＢＬＲの電位レベルが設定される。
デコーダにより活性化され、ハイレベルに保持されるの
で、トランジスタＴＲ１がオン状態に保持される。この
とき、ノードＮ２のレベルに応じてトランジスタＴＲ２
のオン／オフ状態が設定され、さらに読み出しビット線
ＢＬＲの電位レベルが設定される。
【００３６】例えば、メモリセルにデータ“０”が記憶
している場合、即ち、ノードＮ１が“Ｌ”、ノードＮ２
が“Ｈ”レベルの状態において、読み出しポートのトラ
ンジスタＴＲ２がオン状態に設定される。これに応じて
読み出しビット線ＢＬＲがトランジスタＴＲ１，ＴＲ２
を介してディスチャージされ、ビット線ＢＬＲが“Ｌ”
レベル、例えば、接地電位ＧＮＤレベルに設定される。
一方、メモリセルにデータ“１”が記憶している場合、
即ち、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”レベル
の状態において、読み出しポートのトランジスタＴＲ１
がオフ状態に設定される。読み出し前に、例えば、読み
出しビット線ＢＬＲが予め所定の電位にプリチャージさ
れるので、読み出しビット線ＢＬＲの電位がそのまま保
持される。
している場合、即ち、ノードＮ１が“Ｌ”、ノードＮ２
が“Ｈ”レベルの状態において、読み出しポートのトラ
ンジスタＴＲ２がオン状態に設定される。これに応じて
読み出しビット線ＢＬＲがトランジスタＴＲ１，ＴＲ２
を介してディスチャージされ、ビット線ＢＬＲが“Ｌ”
レベル、例えば、接地電位ＧＮＤレベルに設定される。
一方、メモリセルにデータ“１”が記憶している場合、
即ち、ノードＮ１が“Ｈ”、ノードＮ２が“Ｌ”レベル
の状態において、読み出しポートのトランジスタＴＲ１
がオフ状態に設定される。読み出し前に、例えば、読み
出しビット線ＢＬＲが予め所定の電位にプリチャージさ
れるので、読み出しビット線ＢＬＲの電位がそのまま保
持される。
【００３７】読み出しビット線ＢＬＲに接続されている
センスアンプにより、ビット線ＢＬＲの電位が検出さ
れ、センスアンプの検出結果に応じてメモリセルの記憶
データが読み出される。
センスアンプにより、ビット線ＢＬＲの電位が検出さ
れ、センスアンプの検出結果に応じてメモリセルの記憶
データが読み出される。
【００３８】図３は図１に示すメモリセルの内、インバ
ータＩＮＶ１，ＩＮＶ２および書き込みポートの構成を
示す回路図である。インバータＩＮＶ１，ＩＮＶ２はそ
れぞれｐＭＯＳトランジスタＰＴ１、ｎＭＯＳトランジ
スタＮＴ１およびｐＭＯＳトランジスタＰＴ２、ｎＭＯ
ＳトランジスタＮＴ２により構成されている。ｐＭＯＳ
トランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１のド
レインが共通に接続され、接続点はインバータＩＮＶ１
の出力端子、即ちノードＮ２を構成し、同じくｐＭＯＳ
トランジスタＰＴ２とｎＭＯＳトランジスタＮＴ２のド
レインが共通に接続され、接続点はインバータＩＮＶ２
の出力端子、即ちノードＮ１を構成している。
ータＩＮＶ１，ＩＮＶ２および書き込みポートの構成を
示す回路図である。インバータＩＮＶ１，ＩＮＶ２はそ
れぞれｐＭＯＳトランジスタＰＴ１、ｎＭＯＳトランジ
スタＮＴ１およびｐＭＯＳトランジスタＰＴ２、ｎＭＯ
ＳトランジスタＮＴ２により構成されている。ｐＭＯＳ
トランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１のド
レインが共通に接続され、接続点はインバータＩＮＶ１
の出力端子、即ちノードＮ２を構成し、同じくｐＭＯＳ
トランジスタＰＴ２とｎＭＯＳトランジスタＮＴ２のド
レインが共通に接続され、接続点はインバータＩＮＶ２
の出力端子、即ちノードＮ１を構成している。
【００３９】ｐＭＯＳトランジスタＰＴ１とｎＭＯＳト
ランジスタＮＴ１のゲートが共通に接続され、接続点は
インバータＩＮＶ１の入力端子を構成し、さらにインバ
ータＩＮＶ２の出力端子に接続されている。同じく、ｐ
ＭＯＳトランジスタＰＴ２とｎＭＯＳトランジスタＮＴ
２のゲートが共通に接続され、接続点はインバータＩＮ
Ｖ２の入力端子を構成し、さらに、インバータＩＮＶ１
の出力端子に接続されている。
ランジスタＮＴ１のゲートが共通に接続され、接続点は
インバータＩＮＶ１の入力端子を構成し、さらにインバ
ータＩＮＶ２の出力端子に接続されている。同じく、ｐ
ＭＯＳトランジスタＰＴ２とｎＭＯＳトランジスタＮＴ
２のゲートが共通に接続され、接続点はインバータＩＮ
Ｖ２の入力端子を構成し、さらに、インバータＩＮＶ１
の出力端子に接続されている。
【００４０】即ち、インバータＩＮＶ１とＩＮＶ２の入
力端子と出力端子が互いに接続され、フリップフロップ
回路を構成し、このフリップフロップ回路はラッチ回路
として用いられ、このラッチ回路により、メモリセルの
ノードＮ１，Ｎ２の電位が保持される。
力端子と出力端子が互いに接続され、フリップフロップ
回路を構成し、このフリップフロップ回路はラッチ回路
として用いられ、このラッチ回路により、メモリセルの
ノードＮ１，Ｎ２の電位が保持される。
【００４１】ここで、ノードＮ１が“Ｌ”レベル、ノー
ドＮ２が“Ｈ”レベルの状態に保持されているメモリセ
ルに対して、書き込みによりノードＮ１，Ｎ２の状態を
反転する、即ち、ノードＮ１を“Ｈ”レベル、ノードＮ
２を“Ｌ”レベルになるように書き込みを行う場合の動
作について考える。書き込み時にビット線ＢＬＷが
“Ｈ”レベルに保持された後、書き込みワード線ＷＬＷ
が活性化され、例えば、トランジスタＴＷ１を導通させ
る程度のハイレベルに設定される。これに応じて、ノー
ドＮ１がビット線ＢＬＷにより駆動され、レベルが上昇
していく。
ドＮ２が“Ｈ”レベルの状態に保持されているメモリセ
ルに対して、書き込みによりノードＮ１，Ｎ２の状態を
反転する、即ち、ノードＮ１を“Ｈ”レベル、ノードＮ
２を“Ｌ”レベルになるように書き込みを行う場合の動
作について考える。書き込み時にビット線ＢＬＷが
“Ｈ”レベルに保持された後、書き込みワード線ＷＬＷ
が活性化され、例えば、トランジスタＴＷ１を導通させ
る程度のハイレベルに設定される。これに応じて、ノー
ドＮ１がビット線ＢＬＷにより駆動され、レベルが上昇
していく。
【００４２】ノードＮ１のレベルがトランジスタＴＷ２
のしきい値電圧より高くなると、トランジスタＴＷ２が
オン状態となり、これに応じてノードＮ２がトランジス
タＴＷ２を介してディスチャージされ、レベルが低下
し、“Ｌ”レベル、例えば、接地電位ＧＮＤレベルに保
持される。このため、インバータＩＮＶ２を構成するｐ
ＭＯＳトランジスタＰＴ２の動作抵抗が低下し、ノード
Ｎ１はｐＭＯＳトランジスタＰＴ２を介して電源電圧Ｖ
DDによりチャージされ、レベルが上昇し、“Ｈ”レベ
ル、例えば、電源電圧ＶDDレベルに保持される。
のしきい値電圧より高くなると、トランジスタＴＷ２が
オン状態となり、これに応じてノードＮ２がトランジス
タＴＷ２を介してディスチャージされ、レベルが低下
し、“Ｌ”レベル、例えば、接地電位ＧＮＤレベルに保
持される。このため、インバータＩＮＶ２を構成するｐ
ＭＯＳトランジスタＰＴ２の動作抵抗が低下し、ノード
Ｎ１はｐＭＯＳトランジスタＰＴ２を介して電源電圧Ｖ
DDによりチャージされ、レベルが上昇し、“Ｈ”レベ
ル、例えば、電源電圧ＶDDレベルに保持される。
【００４３】次いで、ノードＮ１が“Ｈ”レベル、ノー
ドＮ２が“Ｌ”レベルの状態に保持されているメモリセ
ルに対して、書き込みによりノードＮ１を“Ｌ”レベ
ル、ノードＮ２を“Ｈ”レベルに設定する場合の動作に
ついて考える。書き込み時にビット線ＢＬＷが“Ｌ”レ
ベルに保持された後、書き込みワード線ＷＬＷが活性化
され、トランジスタＴＷ１を導通させる程度のハイレベ
ルに設定される。
ドＮ２が“Ｌ”レベルの状態に保持されているメモリセ
ルに対して、書き込みによりノードＮ１を“Ｌ”レベ
ル、ノードＮ２を“Ｈ”レベルに設定する場合の動作に
ついて考える。書き込み時にビット線ＢＬＷが“Ｌ”レ
ベルに保持された後、書き込みワード線ＷＬＷが活性化
され、トランジスタＴＷ１を導通させる程度のハイレベ
ルに設定される。
【００４４】ノードＮ１はトランジスタＴＷ１を介して
ディスチャージされ、そのレベルが低下していく。この
とき、例えば、トランジスタＴＷ１の動作抵抗がインバ
ータＩＮＶ２を構成するｐＭＯＳトランジスタＰＴ２の
動作抵抗より低く設定されている場合に、ノードＮ１が
電位が降下し、書き込みビット線ＢＬＷの“Ｌ”レベル
に達する。
ディスチャージされ、そのレベルが低下していく。この
とき、例えば、トランジスタＴＷ１の動作抵抗がインバ
ータＩＮＶ２を構成するｐＭＯＳトランジスタＰＴ２の
動作抵抗より低く設定されている場合に、ノードＮ１が
電位が降下し、書き込みビット線ＢＬＷの“Ｌ”レベル
に達する。
【００４５】ノードＮ１の電位の低下に伴い、トランジ
スタＴＷ２がオフ状態に保持され、さらにインバータＩ
ＮＶ１を構成するｐＭＯＳトランジスタＰＴ１がオフ状
態からオン状態に切り換わり、これに応じてノードＮ２
の電位が上昇し、“Ｈ”レベル、例えば、電源電圧ＶDD
のレベルに保持される。
スタＴＷ２がオフ状態に保持され、さらにインバータＩ
ＮＶ１を構成するｐＭＯＳトランジスタＰＴ１がオフ状
態からオン状態に切り換わり、これに応じてノードＮ２
の電位が上昇し、“Ｈ”レベル、例えば、電源電圧ＶDD
のレベルに保持される。
【００４６】このように、ノードＮ１が“Ｌ”レベル、
ノードＮ２が“Ｈ”レベルに保持されている状態に、ノ
ードＮ１に“Ｈ”レベルお書き込みために、オン状態時
のトランジスタＴＷ２の動作抵抗を小さくする必要があ
る。また、ノードＮ１が“Ｈ”レベル、ノードＮ２が
“Ｌ”レベルに保持されている状態に、ノードＮ１に
“Ｌ”レベルを書き込みために、オン状態時のトランジ
スタＴＷ１の動作抵抗をインバータＩＮＶ２を構成する
ｐＭＯＳトランジスタＰＴ２の動作抵抗より十分小さく
設定することが必要である。
ノードＮ２が“Ｈ”レベルに保持されている状態に、ノ
ードＮ１に“Ｈ”レベルお書き込みために、オン状態時
のトランジスタＴＷ２の動作抵抗を小さくする必要があ
る。また、ノードＮ１が“Ｈ”レベル、ノードＮ２が
“Ｌ”レベルに保持されている状態に、ノードＮ１に
“Ｌ”レベルを書き込みために、オン状態時のトランジ
スタＴＷ１の動作抵抗をインバータＩＮＶ２を構成する
ｐＭＯＳトランジスタＰＴ２の動作抵抗より十分小さく
設定することが必要である。
【００４７】一方、インバータＩＮＶ１，ＩＮＶ２を構
成するｐＭＯＳトランジスタＰＴ１，ＰＴ２およびｎＭ
ＯＳトランジスタＮＴ１，ＮＴ２の駆動能力を低く設定
する、即ち、動作抵抗を大きく設定することができる。
このため、インバータＩＮＶ１，ＩＮＶ２を構成するト
ランジスタの駆動能力を１とすると、トランジスタＴＷ
１の駆動能力を、例えば、２．０程度に設定し、トラン
ジスタＴＷ２の駆動能力を、例えば、１．２〜１．５程
度に設定することにより、メモリセルが正常に書き込み
動作を実行でき、且つ書き込んだデータを正常に保持す
ることができる。なお、トランジスタの駆動能力は、ト
ランジスタのチャネル幅Ｗに比例し、チャネル長Ｌに反
比例するので、それぞれのトランジスタチャネルの長さ
Ｌおよび幅Ｗを制御することにより、駆動能力を設定す
ることができる。
成するｐＭＯＳトランジスタＰＴ１，ＰＴ２およびｎＭ
ＯＳトランジスタＮＴ１，ＮＴ２の駆動能力を低く設定
する、即ち、動作抵抗を大きく設定することができる。
このため、インバータＩＮＶ１，ＩＮＶ２を構成するト
ランジスタの駆動能力を１とすると、トランジスタＴＷ
１の駆動能力を、例えば、２．０程度に設定し、トラン
ジスタＴＷ２の駆動能力を、例えば、１．２〜１．５程
度に設定することにより、メモリセルが正常に書き込み
動作を実行でき、且つ書き込んだデータを正常に保持す
ることができる。なお、トランジスタの駆動能力は、ト
ランジスタのチャネル幅Ｗに比例し、チャネル長Ｌに反
比例するので、それぞれのトランジスタチャネルの長さ
Ｌおよび幅Ｗを制御することにより、駆動能力を設定す
ることができる。
【００４８】以上説明したように、本実施形態によれ
ば、トランジスタＴＷ１のゲートを書き込みワード線Ｗ
ＬＷに接続し、一方の拡散層を書き込みビット線ＢＬＷ
に接続し、他方の拡散層をノードＮ１に接続し、トラン
ジスタＴＷ２のゲートをノードＮ１に接続し、一方の拡
散層をノードＮ２に接続し、他方の拡散層を接地して書
き込みポートを形成し、トランジスタＴＲ１のゲートを
読み出しワード線ＷＬＲに接続し、一方の拡散層を読み
出しビット線ＢＬＲに接続し、他方の拡散層をトランジ
スタＴＲ２の一方の拡散層に接続し、トランジスタＴＲ
２のゲートをノードＮ２に接続し、他方の拡散層を接地
して読み出しポートを形成し、書き込み時書き込みデー
タに応じてノードＮ１，Ｎ２のレベルを設定し、ラッチ
回路により設定したレベルを保持し、読み出し時ノード
Ｎ１，Ｎ２のレベルに応じて読み出しビット線ＢＬＲの
レベルを設定し、センスアンプにより記憶データを読み
出すので、メモリセルを構成するトランジスタ数を低減
でき、低消費電力のマルチポートメモリを実現できる。
ば、トランジスタＴＷ１のゲートを書き込みワード線Ｗ
ＬＷに接続し、一方の拡散層を書き込みビット線ＢＬＷ
に接続し、他方の拡散層をノードＮ１に接続し、トラン
ジスタＴＷ２のゲートをノードＮ１に接続し、一方の拡
散層をノードＮ２に接続し、他方の拡散層を接地して書
き込みポートを形成し、トランジスタＴＲ１のゲートを
読み出しワード線ＷＬＲに接続し、一方の拡散層を読み
出しビット線ＢＬＲに接続し、他方の拡散層をトランジ
スタＴＲ２の一方の拡散層に接続し、トランジスタＴＲ
２のゲートをノードＮ２に接続し、他方の拡散層を接地
して読み出しポートを形成し、書き込み時書き込みデー
タに応じてノードＮ１，Ｎ２のレベルを設定し、ラッチ
回路により設定したレベルを保持し、読み出し時ノード
Ｎ１，Ｎ２のレベルに応じて読み出しビット線ＢＬＲの
レベルを設定し、センスアンプにより記憶データを読み
出すので、メモリセルを構成するトランジスタ数を低減
でき、低消費電力のマルチポートメモリを実現できる。
【００４９】第２実施形態 図４は本発明に係るマルチポート半導体記憶装置の第２
の実施形態を示す回路図である。図示のように、本実施
形態のマルチポートメモリセルにおいて、書き込みポー
トは、図１に示す第１の実施形態のメモリセルと同じで
ある。読み出しポートは第１の実施形態とは異なる。以
下、読み出しポートについて詳細に説明し、書き込みポ
ートにおいては、その構成およびそれに応じた書き込み
動作は、第１の実施形態と同様であるため、それに関す
る説明を省略する。
の実施形態を示す回路図である。図示のように、本実施
形態のマルチポートメモリセルにおいて、書き込みポー
トは、図１に示す第１の実施形態のメモリセルと同じで
ある。読み出しポートは第１の実施形態とは異なる。以
下、読み出しポートについて詳細に説明し、書き込みポ
ートにおいては、その構成およびそれに応じた書き込み
動作は、第１の実施形態と同様であるため、それに関す
る説明を省略する。
【００５０】本実施形態のメモリセルは、一つの書き込
みポートと二つの読み出しポートを有する。書き込みポ
ートは、第１の実施形態と同様にトランジスタＴＷ１，
ＴＷ２により構成されている。読み出しポートＲＰＴ１
は、トランジスタＴＲ１１，ＴＲ２２により構成され、
読み出しポートＲＰＴ２は、トランジスタＴＲ２１，Ｔ
Ｒ２２により構成されている。
みポートと二つの読み出しポートを有する。書き込みポ
ートは、第１の実施形態と同様にトランジスタＴＷ１，
ＴＷ２により構成されている。読み出しポートＲＰＴ１
は、トランジスタＴＲ１１，ＴＲ２２により構成され、
読み出しポートＲＰＴ２は、トランジスタＴＲ２１，Ｔ
Ｒ２２により構成されている。
【００５１】読み出しポートＲＰＴ１において、トラン
ジスタＴＲ１１のゲートは読み出しワード線ＷＬＲ１に
接続され、一方の拡散層は読み出しビット線ＢＬＲ１に
接続され、他方の拡散層はトランジスタＴＲ１２の一方
の拡散層に接続されている。トランジスタＴＲ１２のゲ
ートはノードＮ１に接続され、他方の拡散層は接地され
ている。読み出しポートＲＰＴ１により、読み出しワー
ド線ＷＬＲ１の読み出し信号に応じて、ノードＮ１のレ
ベルに応じた信号が読み出しビット線ＢＬＲ１に読み出
される。
ジスタＴＲ１１のゲートは読み出しワード線ＷＬＲ１に
接続され、一方の拡散層は読み出しビット線ＢＬＲ１に
接続され、他方の拡散層はトランジスタＴＲ１２の一方
の拡散層に接続されている。トランジスタＴＲ１２のゲ
ートはノードＮ１に接続され、他方の拡散層は接地され
ている。読み出しポートＲＰＴ１により、読み出しワー
ド線ＷＬＲ１の読み出し信号に応じて、ノードＮ１のレ
ベルに応じた信号が読み出しビット線ＢＬＲ１に読み出
される。
【００５２】読み出しポートＲＰＴ２において、トラン
ジスタＴＲ２１のゲートは読み出しワード線ＷＬＲ２に
接続され、一方の拡散層は読み出しビット線ＢＬＲ２に
接続され、他方の拡散層はトランジスタＴＲ２２の一方
の拡散層に接続されている。トランジスタＴＲ２２のゲ
ートはノードＮ２に接続され、他方の拡散層は接地され
ている。読み出しポートＲＰＴ２により、読み出しワー
ド線ＷＬＲ１の読み出し信号に応じて、ノードＮ２のレ
ベルに応じた信号が読み出しビット線ＢＬＲ１に読み出
される。
ジスタＴＲ２１のゲートは読み出しワード線ＷＬＲ２に
接続され、一方の拡散層は読み出しビット線ＢＬＲ２に
接続され、他方の拡散層はトランジスタＴＲ２２の一方
の拡散層に接続されている。トランジスタＴＲ２２のゲ
ートはノードＮ２に接続され、他方の拡散層は接地され
ている。読み出しポートＲＰＴ２により、読み出しワー
ド線ＷＬＲ１の読み出し信号に応じて、ノードＮ２のレ
ベルに応じた信号が読み出しビット線ＢＬＲ１に読み出
される。
【００５３】即ち、読み出しポートＲＰＴ１，ＲＰＴ２
により、それぞれ論理レベルが反転するデータが読み出
される。以下、図４を参照しつつ、読み出し動作につい
てさらに詳細に説明する。
により、それぞれ論理レベルが反転するデータが読み出
される。以下、図４を参照しつつ、読み出し動作につい
てさらに詳細に説明する。
【００５４】ここで、例えば、書き込みによりノードＮ
１が“Ｈ”レベルに設定され、ノードＮ２が“Ｌ”レベ
ルに設定されている。読み出しポートＲＰＴ１により読
み出しを行う場合に、まず、読み出しビット線ＢＬＲ１
がプリチャージされ、例えば、所定の電位に保持され
る。そして、デコーダにより、読み出しワード線ＷＬＲ
１が活性化され、これに応じてトランジスタＴＲ１１が
オン状態に設定される。
１が“Ｈ”レベルに設定され、ノードＮ２が“Ｌ”レベ
ルに設定されている。読み出しポートＲＰＴ１により読
み出しを行う場合に、まず、読み出しビット線ＢＬＲ１
がプリチャージされ、例えば、所定の電位に保持され
る。そして、デコーダにより、読み出しワード線ＷＬＲ
１が活性化され、これに応じてトランジスタＴＲ１１が
オン状態に設定される。
【００５５】ノードＮ１が“Ｈ”レベルに保持されてい
るので、トランジスタＴＲ１２もオン状態に設定されて
いる。このため、ビット線ＢＬＲ１は、トランジスタＴ
Ｒ１，ＴＲ２を介してディスチャージされ、接地電位Ｇ
ＮＤに引き下げられる。読み出しビット線ＢＬＲ１に接
続されているセンスアンプにより、読み出しビット線Ｂ
ＬＲ１の電位が検出され、検出結果に応じて、例えば、
データ“０”が出力される。
るので、トランジスタＴＲ１２もオン状態に設定されて
いる。このため、ビット線ＢＬＲ１は、トランジスタＴ
Ｒ１，ＴＲ２を介してディスチャージされ、接地電位Ｇ
ＮＤに引き下げられる。読み出しビット線ＢＬＲ１に接
続されているセンスアンプにより、読み出しビット線Ｂ
ＬＲ１の電位が検出され、検出結果に応じて、例えば、
データ“０”が出力される。
【００５６】読み出しポートＲＰＴ２により読み出しを
行う場合に、まず、読み出しビット線ＢＬＲ２がプリチ
ャージされ、例えば、所定の電位に保持される。そし
て、デコーダにより、読み出しワード線ＷＬＲ２が活性
化され、これに応じてトランジスタＴＲ２１がオン状態
に設定される。
行う場合に、まず、読み出しビット線ＢＬＲ２がプリチ
ャージされ、例えば、所定の電位に保持される。そし
て、デコーダにより、読み出しワード線ＷＬＲ２が活性
化され、これに応じてトランジスタＴＲ２１がオン状態
に設定される。
【００５７】ノードＮ２が“Ｌ”レベルに保持されてい
るので、トランジスタＴＲ２２がオフ状態に設定されて
いる。このため、ビット線ＢＬＲ２は、ディスチャージ
されることなく、その電位はほぼプリチャージ後の電位
に保持されている。読み出しビット線ＢＬＲ２に接続さ
れているセンスアンプにより、読み出しビット線ＢＬＲ
２の電位が検出され、検出結果に応じて、例えば、デー
タ“１”が出力される。
るので、トランジスタＴＲ２２がオフ状態に設定されて
いる。このため、ビット線ＢＬＲ２は、ディスチャージ
されることなく、その電位はほぼプリチャージ後の電位
に保持されている。読み出しビット線ＢＬＲ２に接続さ
れているセンスアンプにより、読み出しビット線ＢＬＲ
２の電位が検出され、検出結果に応じて、例えば、デー
タ“１”が出力される。
【００５８】なお、メモリセルの記憶ノードであるノー
ドＮ１，Ｎ２のレベルが上述した状態と反転する場合に
は、読み出しポートＲＰＴ１，ＰＲＴ２の読み出し動作
は、上述した読み出し時とほぼ同様である。ただし、読
み出しポートＲＰＴ１，ＰＲＴ２により、上述した読み
出しデータとは論理反転のデータが読み出される。
ドＮ１，Ｎ２のレベルが上述した状態と反転する場合に
は、読み出しポートＲＰＴ１，ＰＲＴ２の読み出し動作
は、上述した読み出し時とほぼ同様である。ただし、読
み出しポートＲＰＴ１，ＰＲＴ２により、上述した読み
出しデータとは論理反転のデータが読み出される。
【００５９】上述したように、読み出しポートＲＰＴ
１，ＰＲＴ２がそれぞれメモリセルのノードＮ１，Ｎ２
に接続されているので、読み出し時にそれぞれ反転した
論理データが読み出される。
１，ＰＲＴ２がそれぞれメモリセルのノードＮ１，Ｎ２
に接続されているので、読み出し時にそれぞれ反転した
論理データが読み出される。
【００６０】以上説明したように、本実施形態によれ
ば、トランジスタＴＷ１，ＴＷ２からなる書き込みポー
トを設け、書き込み時に書き込みビット線ＢＬＷのデー
タに応じて記憶ノードＮ１，Ｎ２のレベルを設定し、さ
らに、トランジスタＴＲ１１，ＴＲ１２からなる読み出
しポートＲＰＴ１およびトランジスタＴＲ２１，ＴＲ２
２からなる読み出しポートＲＰＴ２を設け、読み出し時
に読み出し記憶ノードＮ１，Ｎ２のレベルに応じて信号
をそれぞれ読み出しビット線ＢＬＲ１，ＢＬＲ２に読み
出すので、数少ないトランジスタにより、１書き込み２
読み出しマルチポートメモリセルを構成することがで
き、メモリセルの面積の増大を抑制し、消費電力の低減
を実現する。
ば、トランジスタＴＷ１，ＴＷ２からなる書き込みポー
トを設け、書き込み時に書き込みビット線ＢＬＷのデー
タに応じて記憶ノードＮ１，Ｎ２のレベルを設定し、さ
らに、トランジスタＴＲ１１，ＴＲ１２からなる読み出
しポートＲＰＴ１およびトランジスタＴＲ２１，ＴＲ２
２からなる読み出しポートＲＰＴ２を設け、読み出し時
に読み出し記憶ノードＮ１，Ｎ２のレベルに応じて信号
をそれぞれ読み出しビット線ＢＬＲ１，ＢＬＲ２に読み
出すので、数少ないトランジスタにより、１書き込み２
読み出しマルチポートメモリセルを構成することがで
き、メモリセルの面積の増大を抑制し、消費電力の低減
を実現する。
【００６１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、メモリセルを構成するトランジスタ数
を低減することにより、面積の増加を抑制でき、さらに
低消費電力のマルチポートメモリを実現できる利点があ
る。
憶装置によれば、メモリセルを構成するトランジスタ数
を低減することにより、面積の増加を抑制でき、さらに
低消費電力のマルチポートメモリを実現できる利点があ
る。
【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施形態の動作を示す波形図で
ある。
ある。
【図３】第１の実施形態のメモリセルの構成を示す回路
図である。
図である。
【図４】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。
を示す回路図である。
【図５】従来のマルチポートメモリセルの第１の構成例
を示す回路図である。
を示す回路図である。
【図６】従来のマルチポートメモリセルの第２の構成例
を示す回路図である。
を示す回路図である。
ＷＬＷ…書き込みワード線、ＷＬＲ…読み出しワード
線、ＢＬＷ…書き込みビット線、ＢＬＲ…読み出しビッ
ト線、ＴＲ１，ＴＲ２，ＴＷ１，ＴＷ２…トランジス
タ、ＩＮＶ１，ＩＮＶ２…インバータ、Ｎ１，Ｎ２…ノ
ード、ＰＴ１，ＰＴ２…ｐＭＯＳトランジスタ、ＮＴ
１，ＮＴ２…ｎＭＯＳトランジスタ、ＶDD…電源電圧、
ＧＮＤ…接地電位。
線、ＢＬＷ…書き込みビット線、ＢＬＲ…読み出しビッ
ト線、ＴＲ１，ＴＲ２，ＴＷ１，ＴＷ２…トランジス
タ、ＩＮＶ１，ＩＮＶ２…インバータ、Ｎ１，Ｎ２…ノ
ード、ＰＴ１，ＰＴ２…ｐＭＯＳトランジスタ、ＮＴ
１，ＮＴ２…ｎＭＯＳトランジスタ、ＶDD…電源電圧、
ＧＮＤ…接地電位。
Claims (5)
- 【請求項１】入力信号に応じて第１および第２のノード
をそれぞれ異なるレベルに保持するラッチ回路と、少な
くとも第１と第２のワード線および第１と第２のビット
線とを有し、書き込み時上記第１のワード線の信号に応
じて上記第１および第２のノードのレベルを上記入力信
号に基づき設定し、読み出し時上記第２のワード線の信
号に応じて、上記第１および第２のノードのレベルに基
づき上記第１および第２のビット線のレベルを設定する
半導体記憶装置であって、 ゲートが上記第１のワード線に接続し、上記第１のビッ
ト線と上記第１のノード間に接続されている第１のトラ
ンジスタと、 ゲートが上記第１のノードに接続し、上記第２のノード
と基準電位間に接続されている第２のトランジスタと、 ゲートが上記第２のワード線に接続されている第３のト
ランジスタと、 ゲートが上記第２のノードに接続されている第４のトラ
ンジスタとを有し、 上記第３と第４のトランジスタが上記第２のビット線と
上記基準電位間に直列に接続して構成されている半導体
記憶装置。 - 【請求項２】第３のワード線と、 第３のビット線と、 ゲートが上記第３のワード線に接続されている第５のト
ランジスタと、 ゲートが上記第１のノードに接続されている第６のトラ
ンジスタとを有し、 上記第５と第６のトランジスタが上記第３のビット線と
上記基準電位間に直列に接続して構成されている請求項
１記載の半導体記憶装置。 - 【請求項３】上記ラッチ回路は、入力端子が上記第１の
ノードに接続し、出力端子が上記第２のノードに接続さ
れている第１のインバータと、 入力端子が上記第２のノードに接続し、出力端子が上記
第１のノードに接続されている第２のインバータとを有
する請求項１記載の半導体記憶装置。 - 【請求項４】上記第１および第２のインバータは、ゲー
トおよび一方の拡散層が共通に接続されている第１導電
性トランジスタと第２導電性トランジスタとにより構成
され、トランジスタの他方の拡散層はそれぞれ電源電圧
供給線および上記基準電位に接続され、上記共通に接続
したゲートによりインバータの入力端子が構成され、上
記共通に接続した拡散層によりインバータの出力端子が
構成されている請求項３記載の半導体記憶装置。 - 【請求項５】上記第１および第２のトランジスタの駆動
能力が上記第１および第２のインバータを構成するトラ
ンジスタの駆動能力より大きく設定されている請求項４
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160056A JPH117775A (ja) | 1997-06-17 | 1997-06-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160056A JPH117775A (ja) | 1997-06-17 | 1997-06-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117775A true JPH117775A (ja) | 1999-01-12 |
Family
ID=15706961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9160056A Pending JPH117775A (ja) | 1997-06-17 | 1997-06-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117775A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345909B2 (en) * | 2003-09-24 | 2008-03-18 | Yen-Jen Chang | Low-power SRAM memory cell |
| WO2010092767A1 (ja) * | 2009-02-12 | 2010-08-19 | パナソニック株式会社 | 半導体記憶装置 |
| JP2011165313A (ja) * | 2000-07-10 | 2011-08-25 | Renesas Electronics Corp | 記憶装置 |
| JP2012501512A (ja) * | 2008-08-27 | 2012-01-19 | フリースケール セミコンダクター インコーポレイテッド | メモリデバイスとその駆動方法 |
-
1997
- 1997-06-17 JP JP9160056A patent/JPH117775A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011165313A (ja) * | 2000-07-10 | 2011-08-25 | Renesas Electronics Corp | 記憶装置 |
| US7345909B2 (en) * | 2003-09-24 | 2008-03-18 | Yen-Jen Chang | Low-power SRAM memory cell |
| JP2012501512A (ja) * | 2008-08-27 | 2012-01-19 | フリースケール セミコンダクター インコーポレイテッド | メモリデバイスとその駆動方法 |
| WO2010092767A1 (ja) * | 2009-02-12 | 2010-08-19 | パナソニック株式会社 | 半導体記憶装置 |
| JP2010186513A (ja) * | 2009-02-12 | 2010-08-26 | Panasonic Corp | 半導体記憶装置 |
| US8125820B2 (en) | 2009-02-12 | 2012-02-28 | Panasonic Corporation | Semiconductor memory device |
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