JP2001283583A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】本発明は、消費電力を削減したＦＲＡＭを提供
することを目的とする。 【解決手段】半導体記憶装置は、強誘電体よりなるメモ
リセルと、メモリセルの一端とデータ伝送経路との間に
接続されるセルトランジスタと、対応ローアドレスが選
択されると活性化されるグローバルワード線と、対応ロ
ーアドレスが選択されると活性化されるグローバルプレ
ート線と、一つ又は複数のコラムアドレスを一つのユニ
ットとして各ユニット毎に別個に設けられセルトランジ
スタのゲートに接続されるローカルワード線と、各ユニ
ット毎に別個に設けられメモリセルの一端とは別の一端
に接続されるローカルプレート線と、選択されたユニッ
トにおいてグローバルワード線とローカルワード線とを
電気的に接続して両ワード線を同電位にさせると共にグ
ローバルプレート線とローカルプレート線とを電気的に
接続して両プレート線を同電位にさせるユニットスイッ
チ回路を含む。
することを目的とする。 【解決手段】半導体記憶装置は、強誘電体よりなるメモ
リセルと、メモリセルの一端とデータ伝送経路との間に
接続されるセルトランジスタと、対応ローアドレスが選
択されると活性化されるグローバルワード線と、対応ロ
ーアドレスが選択されると活性化されるグローバルプレ
ート線と、一つ又は複数のコラムアドレスを一つのユニ
ットとして各ユニット毎に別個に設けられセルトランジ
スタのゲートに接続されるローカルワード線と、各ユニ
ット毎に別個に設けられメモリセルの一端とは別の一端
に接続されるローカルプレート線と、選択されたユニッ
トにおいてグローバルワード線とローカルワード線とを
電気的に接続して両ワード線を同電位にさせると共にグ
ローバルプレート線とローカルプレート線とを電気的に
接続して両プレート線を同電位にさせるユニットスイッ
チ回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に強誘電体を
用いた半導体記憶装置に関し、詳しくは消費電力を削減
した強誘電体半導体記憶装置に関する。
用いた半導体記憶装置に関し、詳しくは消費電力を削減
した強誘電体半導体記憶装置に関する。
【０００２】
【従来の技術】強誘電体半導体記憶装置（ＦＲＡＭ：Fe
rroelectric Random Access Memory）は、メモリセルと
して強誘電体を使用し、強誘電体の結晶構造中での電子
の位置の違いとして情報を記録する不揮発メモリであ
る。
rroelectric Random Access Memory）は、メモリセルと
して強誘電体を使用し、強誘電体の結晶構造中での電子
の位置の違いとして情報を記録する不揮発メモリであ
る。
【０００３】ＤＲＡＭ（Dynamic Random Access Memor
y）の場合は、記録データとしてＨＩＧＨ又はＬＯＷの
電圧をメモリキャパシタの一端に印加して、グランドで
あるもう一端との間にデータに応じた電荷を蓄える。こ
れに対してＦＲＡＭにおいては、ＨＩＧＨ又はＬＯＷの
電圧を強誘電体素子の一端に印加するだけでは、データ
は記録されない。情報を記録するためには、強誘電体素
子の一端にデータ電圧を印加しながら、強誘電体素子の
もう一端に正のパルス信号を印加することが必要にな
る。
y）の場合は、記録データとしてＨＩＧＨ又はＬＯＷの
電圧をメモリキャパシタの一端に印加して、グランドで
あるもう一端との間にデータに応じた電荷を蓄える。こ
れに対してＦＲＡＭにおいては、ＨＩＧＨ又はＬＯＷの
電圧を強誘電体素子の一端に印加するだけでは、データ
は記録されない。情報を記録するためには、強誘電体素
子の一端にデータ電圧を印加しながら、強誘電体素子の
もう一端に正のパルス信号を印加することが必要にな
る。
【０００４】このデータ書き込み時に正のパルス信号を
印加する側はプレートと呼ばれ、プレート電圧を制御す
るプレート線に接続されている。ワード線によるワード
選択と同時に、活性化されたワード線に対応してプレー
ト線を選択活性化することで、選択されたメモリセルに
対するデータ書き込みが行なわれる。
印加する側はプレートと呼ばれ、プレート電圧を制御す
るプレート線に接続されている。ワード線によるワード
選択と同時に、活性化されたワード線に対応してプレー
ト線を選択活性化することで、選択されたメモリセルに
対するデータ書き込みが行なわれる。
【０００５】ＦＲＡＭのデータ書き込み動作は、プレー
ト電圧制御を除けば、ＤＲＡＭのデータ書き込み動作と
略同様である。簡単には、ワード線を活性化してセルト
ランジスタを導通させ、セルトランジスタを介してビッ
ト線のデータをメモリセルに書き込み、データ書き込み
後にワード線を非活性化してセルトランジスタを閉じ
る。ＦＲＡＭにおいては、ワード線選択と同時にプレー
ト線を選択活性化することで、強誘電体セルに対するデ
ータ書き込みを実行する。
ト電圧制御を除けば、ＤＲＡＭのデータ書き込み動作と
略同様である。簡単には、ワード線を活性化してセルト
ランジスタを導通させ、セルトランジスタを介してビッ
ト線のデータをメモリセルに書き込み、データ書き込み
後にワード線を非活性化してセルトランジスタを閉じ
る。ＦＲＡＭにおいては、ワード線選択と同時にプレー
ト線を選択活性化することで、強誘電体セルに対するデ
ータ書き込みを実行する。
【０００６】図１は、典型的な強誘電体半導体記憶装置
を示す図である。
を示す図である。
【０００７】図１のＦＲＡＭ５１０は、アドレス処理ユ
ニット５１１、データ入出力ユニット５１２、制御ユニ
ット５１３、ワードデコーダ５１４、プレートデコーダ
５１５、コラムデコーダ５１６、セル回路５１７、及び
センスアンプユニット５１８を含む。
ニット５１１、データ入出力ユニット５１２、制御ユニ
ット５１３、ワードデコーダ５１４、プレートデコーダ
５１５、コラムデコーダ５１６、セル回路５１７、及び
センスアンプユニット５１８を含む。
【０００８】セル回路５１７には、強誘電体をメモリ素
子とする複数のセルが縦横に配置され、各セルに対して
１ビットのデータを読み書きするためのアドレス指定や
データ伝送等のための回路や配線が設けられている。
子とする複数のセルが縦横に配置され、各セルに対して
１ビットのデータを読み書きするためのアドレス指定や
データ伝送等のための回路や配線が設けられている。
【０００９】アドレス処理ユニット５１１は、アドレス
バッファやアドレスプリデコーダ等の回路群よりなり、
外部からアドレス信号を受け取り、適当なタイミングで
アドレスをワードデコーダ５１４、プレートデコーダ５
１５、及びコラムデコーダ５１６に供給する。
バッファやアドレスプリデコーダ等の回路群よりなり、
外部からアドレス信号を受け取り、適当なタイミングで
アドレスをワードデコーダ５１４、プレートデコーダ５
１５、及びコラムデコーダ５１６に供給する。
【００１０】データ入出力ユニット５１２は、データバ
ッファ等の回路群よりなり、外部から書き込まれるデー
タをセンスアンプユニット５１８に適切なタイミングで
供給すると共に、センスアンプユニット５１８を介して
セル回路５１７から読み出されるデータを適切なタイミ
ングで外部に出力する。センスアンプユニット５１８
は、書き込みデータを増幅してセル回路５１７に供給す
ると共に、セル回路５１７からの読み出しデータを増幅
する。
ッファ等の回路群よりなり、外部から書き込まれるデー
タをセンスアンプユニット５１８に適切なタイミングで
供給すると共に、センスアンプユニット５１８を介して
セル回路５１７から読み出されるデータを適切なタイミ
ングで外部に出力する。センスアンプユニット５１８
は、書き込みデータを増幅してセル回路５１７に供給す
ると共に、セル回路５１７からの読み出しデータを増幅
する。
【００１１】制御ユニット５１３は、コントロール信号
バッファやコマンドデコーダ等の回路群よりなり、外部
からコントロール信号及びクロック信号を受け取り、コ
ントロール信号で示されるコマンドを解釈し、ＦＲＡＭ
５１０内の各回路の動作及びそのタイミングを制御す
る。即ち制御ユニット５１３が、クロック信号やタイミ
ング信号をＦＲＡＭ５１０内の各ユニットに供給し、各
ユニットが適切なタイミングで動作することによって、
ＦＲＡＭ５１０のデータ書き込み・データ読み出し動作
が実現される。
バッファやコマンドデコーダ等の回路群よりなり、外部
からコントロール信号及びクロック信号を受け取り、コ
ントロール信号で示されるコマンドを解釈し、ＦＲＡＭ
５１０内の各回路の動作及びそのタイミングを制御す
る。即ち制御ユニット５１３が、クロック信号やタイミ
ング信号をＦＲＡＭ５１０内の各ユニットに供給し、各
ユニットが適切なタイミングで動作することによって、
ＦＲＡＭ５１０のデータ書き込み・データ読み出し動作
が実現される。
【００１２】ワードデコーダ５１４は、アドレス処理ユ
ニット５１１から供給されたローアドレスをデコード
し、複数のワード線ＷＬのうち一つのローアドレスに対
応するワード線ＷＬを選択的に活性化する。活性化ワー
ド線ＷＬに接続されるセルトランジスタが導通され、選
択されたワードアドレスのメモリセルに対するデータ書
き込み動作・データ読み出し動作が実行される。
ニット５１１から供給されたローアドレスをデコード
し、複数のワード線ＷＬのうち一つのローアドレスに対
応するワード線ＷＬを選択的に活性化する。活性化ワー
ド線ＷＬに接続されるセルトランジスタが導通され、選
択されたワードアドレスのメモリセルに対するデータ書
き込み動作・データ読み出し動作が実行される。
【００１３】プレートデコーダ５１５は、アドレス処理
ユニット５１１から供給されたローアドレスをデコード
し、複数のプレート線ＰＬのうち一つのローアドレスに
対応するプレート線ＰＬを選択的に活性化する。ＦＲＡ
Ｍにおいては、ＨＩＧＨ又はＬＯＷのデータ電圧を強誘
電体素子の一端に印加しながら、プレート線ＰＬに接続
される他端にＨＩＧＨ電圧を印加することでデータ書き
込みが行なわれる。ワード線ＷＬによるワード選択と同
時に、活性化されたワード線ＷＬに対応してプレート線
ＰＬを選択活性化することで、選択されたメモリセルに
対するデータ書き込みが行なわれる。
ユニット５１１から供給されたローアドレスをデコード
し、複数のプレート線ＰＬのうち一つのローアドレスに
対応するプレート線ＰＬを選択的に活性化する。ＦＲＡ
Ｍにおいては、ＨＩＧＨ又はＬＯＷのデータ電圧を強誘
電体素子の一端に印加しながら、プレート線ＰＬに接続
される他端にＨＩＧＨ電圧を印加することでデータ書き
込みが行なわれる。ワード線ＷＬによるワード選択と同
時に、活性化されたワード線ＷＬに対応してプレート線
ＰＬを選択活性化することで、選択されたメモリセルに
対するデータ書き込みが行なわれる。
【００１４】コラムデコーダ５１６は、アドレス処理ユ
ニット５１１から供給されたコラムアドレスをデコード
し、一つのコラムアドレスに対応するコラム線を活性化
する。これによって対応するコラムトランジスタが導通
され、センスアンプユニット５１８の対応するセンスア
ンプとデータ入出力ユニット５１２とが接続される。
ニット５１１から供給されたコラムアドレスをデコード
し、一つのコラムアドレスに対応するコラム線を活性化
する。これによって対応するコラムトランジスタが導通
され、センスアンプユニット５１８の対応するセンスア
ンプとデータ入出力ユニット５１２とが接続される。
【００１５】読み出し動作の場合、活性化されたワード
線ＷＬに接続されるメモリセルからビット線にデータが
読み出され、センスアンプユニット５１８によってビッ
ト線のデータが増幅される。活性化されたコラム線に対
応するセンスアンプから増幅されたデータが読み出さ
れ、データ入出力ユニット５１２に供給される。書き込
み動作の場合は、読み出し動作の場合と逆に、活性化さ
れたコラム線で選択されるセンスアンプに、データ入出
力ユニット５１２からデータが供給される。ワード線Ｗ
Ｌが活性化されると、活性化されたワード線ＷＬに接続
されるメモリセルに、センスアンプユニット５１８から
ビット線を介してデータが書き込まれる。この際、活性
化されたワード線ＷＬに対応して、メモリセルに接続さ
れたプレート線ＰＬを選択活性化する。
線ＷＬに接続されるメモリセルからビット線にデータが
読み出され、センスアンプユニット５１８によってビッ
ト線のデータが増幅される。活性化されたコラム線に対
応するセンスアンプから増幅されたデータが読み出さ
れ、データ入出力ユニット５１２に供給される。書き込
み動作の場合は、読み出し動作の場合と逆に、活性化さ
れたコラム線で選択されるセンスアンプに、データ入出
力ユニット５１２からデータが供給される。ワード線Ｗ
Ｌが活性化されると、活性化されたワード線ＷＬに接続
されるメモリセルに、センスアンプユニット５１８から
ビット線を介してデータが書き込まれる。この際、活性
化されたワード線ＷＬに対応して、メモリセルに接続さ
れたプレート線ＰＬを選択活性化する。
【００１６】ＦＲＡＭにおいては、データ読み出し動作
によってデータが破壊される。即ち、強誘電体素子から
データを読み出すと、このデータ読み出しによって強誘
電体素子に格納されていたデータは破壊されてしまう。
従ってＤＲＡＭの場合と同様に、データ読み出し動作に
おいても、活性化されたワード線ＷＬに対するメモリセ
ルからデータを読み出した後に、再度それらのメモリセ
ルに対してデータ書き込みを行う必要がある。従って、
データ書き込み動作及びデータ読み出し動作の両方の動
作において、ワード線ＷＬ及びプレート線ＰＬの両方を
活性化する必要がある。
によってデータが破壊される。即ち、強誘電体素子から
データを読み出すと、このデータ読み出しによって強誘
電体素子に格納されていたデータは破壊されてしまう。
従ってＤＲＡＭの場合と同様に、データ読み出し動作に
おいても、活性化されたワード線ＷＬに対するメモリセ
ルからデータを読み出した後に、再度それらのメモリセ
ルに対してデータ書き込みを行う必要がある。従って、
データ書き込み動作及びデータ読み出し動作の両方の動
作において、ワード線ＷＬ及びプレート線ＰＬの両方を
活性化する必要がある。
【００１７】
【発明が解決しようとする課題】図１の構成において
は、ワード線ＷＬ及びプレート線ＰＬはセル回路５１７
の広範囲にわたって延在しており、データ読み出し・書
き込み動作時には、実際にデータを読み書きする必要が
あるセル以外に、関係のない多数のセルに対してもワー
ド線ＷＬ及びプレート線ＰＬを活性化させることにな
る。その結果として、ワード線ＷＬ及びプレート線ＰＬ
に消費する電力が無駄になってしまう。
は、ワード線ＷＬ及びプレート線ＰＬはセル回路５１７
の広範囲にわたって延在しており、データ読み出し・書
き込み動作時には、実際にデータを読み書きする必要が
あるセル以外に、関係のない多数のセルに対してもワー
ド線ＷＬ及びプレート線ＰＬを活性化させることにな
る。その結果として、ワード線ＷＬ及びプレート線ＰＬ
に消費する電力が無駄になってしまう。
【００１８】単純な解決策としては、セル回路をコラム
方向に複数に分割して、分割された一区画のセル回路こ
とにワード線ドライバ及びプレート線ドライバを設ける
ことが考えられる。しかしこの場合には、ワード線ドラ
イバ及びプレート線ドライバの数が多くなり、チップ面
積の増大をまねいてしまうので好ましくない。
方向に複数に分割して、分割された一区画のセル回路こ
とにワード線ドライバ及びプレート線ドライバを設ける
ことが考えられる。しかしこの場合には、ワード線ドラ
イバ及びプレート線ドライバの数が多くなり、チップ面
積の増大をまねいてしまうので好ましくない。
【００１９】従って本発明においては、消費電力を削減
したＦＲＡＭを提供することを目的とする。
したＦＲＡＭを提供することを目的とする。
【００２０】
【課題を解決するための手段】請求項１の発明では、半
導体記憶装置は、強誘電体よりなるメモリセルと、該メ
モリセルの一端とデータ伝送経路との間に接続されるセ
ルトランジスタと、対応ローアドレスが選択されると活
性化されるグローバルワード線と、対応ローアドレスが
選択されると活性化されるグローバルプレート線と、一
つ又は複数のコラムアドレスを一つのユニットとして各
ユニット毎に別個に設けられ該セルトランジスタのゲー
トに接続されるローカルワード線と、各ユニット毎に別
個に設けられ該メモリセルの該一端とは別の一端に接続
されるローカルプレート線と、選択されたユニットにお
いて該グローバルワード線と該ローカルワード線とを電
気的に接続して両ワード線を同電位にさせると共に該グ
ローバルプレート線と該ローカルプレート線とを電気的
に接続して両プレート線を同電位にさせるユニットスイ
ッチ回路を含むことを特徴とする。
導体記憶装置は、強誘電体よりなるメモリセルと、該メ
モリセルの一端とデータ伝送経路との間に接続されるセ
ルトランジスタと、対応ローアドレスが選択されると活
性化されるグローバルワード線と、対応ローアドレスが
選択されると活性化されるグローバルプレート線と、一
つ又は複数のコラムアドレスを一つのユニットとして各
ユニット毎に別個に設けられ該セルトランジスタのゲー
トに接続されるローカルワード線と、各ユニット毎に別
個に設けられ該メモリセルの該一端とは別の一端に接続
されるローカルプレート線と、選択されたユニットにお
いて該グローバルワード線と該ローカルワード線とを電
気的に接続して両ワード線を同電位にさせると共に該グ
ローバルプレート線と該ローカルプレート線とを電気的
に接続して両プレート線を同電位にさせるユニットスイ
ッチ回路を含むことを特徴とする。
【００２１】上記発明においては、一つ又は複数のコラ
ムアドレスを一つのユニットとして、各ユニット毎にロ
ーカルワード線を別個に設け、選択されたユニットにお
いてローカルワード線をグローバルワード線に接続する
と共に、各ユニット毎にローカルプレート線を別個に設
け、選択されたユニットにおいてローカルプレート線を
グローバルプレート線に接続する。従って、選択された
ユニットにおいてのみローカルワード線及びローカルプ
レート線を活性化することが可能となり、無駄な電力消
費を避けることが出来る。
ムアドレスを一つのユニットとして、各ユニット毎にロ
ーカルワード線を別個に設け、選択されたユニットにお
いてローカルワード線をグローバルワード線に接続する
と共に、各ユニット毎にローカルプレート線を別個に設
け、選択されたユニットにおいてローカルプレート線を
グローバルプレート線に接続する。従って、選択された
ユニットにおいてのみローカルワード線及びローカルプ
レート線を活性化することが可能となり、無駄な電力消
費を避けることが出来る。
【００２２】請求項２の発明では、請求項１記載の半導
体記憶装置において、選択されないユニットにおいて
は、前記ローカルワード線と前記ローカルプレート線と
をグランド電圧にクランプすることを特徴とする。
体記憶装置において、選択されないユニットにおいて
は、前記ローカルワード線と前記ローカルプレート線と
をグランド電圧にクランプすることを特徴とする。
【００２３】上記発明においては、選択されないユニッ
トにおいては、ローカルワード線及びローカルプレート
線が浮遊するのを避けることで確実な動作を実現するこ
とが出来る。
トにおいては、ローカルワード線及びローカルプレート
線が浮遊するのを避けることで確実な動作を実現するこ
とが出来る。
【００２４】請求項３の発明では、請求項１記載の半導
体記憶装置において、入力コラムアドレスをデコードし
て複数のユニットの一つを選択し、選択したユニットの
前記ユニットスイッチ回路に供給するユニット選択信号
をアクティブにするユニット選択回路を更に含むことを
特徴とする。
体記憶装置において、入力コラムアドレスをデコードし
て複数のユニットの一つを選択し、選択したユニットの
前記ユニットスイッチ回路に供給するユニット選択信号
をアクティブにするユニット選択回路を更に含むことを
特徴とする。
【００２５】上記発明においては、入力コラムアドレス
のデコード処理によって複数のユニットの一つを選択す
ることが可能になる。
のデコード処理によって複数のユニットの一つを選択す
ることが可能になる。
【００２６】請求項４の発明では、請求項３記載の半導
体記憶装置において、前記ユニットスイッチ回路は、ド
レイン及びソースが前記グローバルワード線及び前記ロ
ーカルワード線に接続される第１のＮＭＯＳトランジス
タと、ドレイン及びソースが前記ユニット選択信号及び
該第１のＮＭＯＳトランジスタのゲートに接続されると
共に、電源電圧に接続されるゲートを有する第２のＮＭ
ＯＳトランジスタと、ドレイン及びソースが前記グロー
バルプレート線及び前記ローカルプレート線に接続され
る第３のＮＭＯＳトランジスタと、ドレイン及びソース
が前記ユニット選択信号及び該第３のＮＭＯＳトランジ
スタのゲートに接続されると共に、電源電圧に接続され
るゲートを有する第４のＮＭＯＳトランジスタを含むこ
とを特徴とする。
体記憶装置において、前記ユニットスイッチ回路は、ド
レイン及びソースが前記グローバルワード線及び前記ロ
ーカルワード線に接続される第１のＮＭＯＳトランジス
タと、ドレイン及びソースが前記ユニット選択信号及び
該第１のＮＭＯＳトランジスタのゲートに接続されると
共に、電源電圧に接続されるゲートを有する第２のＮＭ
ＯＳトランジスタと、ドレイン及びソースが前記グロー
バルプレート線及び前記ローカルプレート線に接続され
る第３のＮＭＯＳトランジスタと、ドレイン及びソース
が前記ユニット選択信号及び該第３のＮＭＯＳトランジ
スタのゲートに接続されると共に、電源電圧に接続され
るゲートを有する第４のＮＭＯＳトランジスタを含むこ
とを特徴とする。
【００２７】上記発明においては、ユニット選択信号に
よって第1及び第3のトランジスタにチャネルを形成し、
その後グローバルワード線及びグローバルプレート線を
活性化することで、第1及び第3のトランジスタのゲート
電圧をブーストしてグローバルワード線及びグローバル
プレート線の活性化電位よりも高い電位にまで押し上げ
るので、ローカル線をグローバル線に接続してグローバ
ル線と同電位に駆動することが可能となる。
よって第1及び第3のトランジスタにチャネルを形成し、
その後グローバルワード線及びグローバルプレート線を
活性化することで、第1及び第3のトランジスタのゲート
電圧をブーストしてグローバルワード線及びグローバル
プレート線の活性化電位よりも高い電位にまで押し上げ
るので、ローカル線をグローバル線に接続してグローバ
ル線と同電位に駆動することが可能となる。
【００２８】請求項５の発明では、請求項４記載の半導
体記憶装置において、前記第２のＮＭＯＳトランジスタ
と前記第４のＮＭＯＳトランジスタとは、デプリーショ
ン型トランジスタであることを特徴とする。
体記憶装置において、前記第２のＮＭＯＳトランジスタ
と前記第４のＮＭＯＳトランジスタとは、デプリーショ
ン型トランジスタであることを特徴とする。
【００２９】上記発明においては、デプリーション型ト
ランジスタを用いることで、第1及び第3のトランジスタ
のゲート電圧をより高い電位にすることが可能となり、
安定した高速な動作を実現することが出来る。
ランジスタを用いることで、第1及び第3のトランジスタ
のゲート電圧をより高い電位にすることが可能となり、
安定した高速な動作を実現することが出来る。
【００３０】請求項６の発明では、請求項３記載の半導
体記憶装置において、前記ユニットスイッチ回路は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接
続で構成され前記グローバルワード線及び前記ローカル
ワード線を接続する第１のトランスファーゲートと、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接
続で構成され前記グローバルプレート線及び前記ローカ
ルプレート線を接続する第２のトランスファーゲートを
含むことを特徴とする。
体記憶装置において、前記ユニットスイッチ回路は、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接
続で構成され前記グローバルワード線及び前記ローカル
ワード線を接続する第１のトランスファーゲートと、Ｐ
ＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接
続で構成され前記グローバルプレート線及び前記ローカ
ルプレート線を接続する第２のトランスファーゲートを
含むことを特徴とする。
【００３１】上記発明においては、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとの並列接続で構成されるト
ランスファーゲートを用いることで、ローカル線をグロ
ーバル線に接続してグローバル線と同電位に駆動するこ
とが可能となる。
タとＮＭＯＳトランジスタとの並列接続で構成されるト
ランスファーゲートを用いることで、ローカル線をグロ
ーバル線に接続してグローバル線と同電位に駆動するこ
とが可能となる。
【００３２】請求項７の発明では、請求項３記載の半導
体記憶装置において、前記ユニットスイッチ回路は、前
記ユニット選択信号が活性化するとこれに応じて前記グ
ローバルワード線と前記ローカルワード線とを電気的に
接続するゲートと、該ローカルワード線が活性化すると
これに応じて前記グローバルプレート線と前記ローカル
プレート線とを電気的に接続するゲートを含むことを特
徴とする。
体記憶装置において、前記ユニットスイッチ回路は、前
記ユニット選択信号が活性化するとこれに応じて前記グ
ローバルワード線と前記ローカルワード線とを電気的に
接続するゲートと、該ローカルワード線が活性化すると
これに応じて前記グローバルプレート線と前記ローカル
プレート線とを電気的に接続するゲートを含むことを特
徴とする。
【００３３】上記発明においては、ユニットスイッチ回
路のうちでプレート線に関連するスイッチ部分は、ユニ
ット選択信号ではなくローカルワード線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
路のうちでプレート線に関連するスイッチ部分は、ユニ
ット選択信号ではなくローカルワード線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
【００３４】請求項８の発明では、請求項３記載の半導
体記憶装置において、前記ユニットスイッチ回路は、ド
レイン及びソースが前記グローバルワード線及び前記ロ
ーカルワード線に接続される第１のＮＭＯＳトランジス
タと、ドレイン及びソースが前記ユニット選択信号及び
該第１のＮＭＯＳトランジスタのゲートに接続されると
共に、電源電圧に接続されるゲートを有する第２のＮＭ
ＯＳトランジスタと、ドレイン及びソースが前記グロー
バルプレート線及び前記ローカルプレート線に接続され
る第３のＮＭＯＳトランジスタと、ドレイン及びソース
が該ローカルワード線及び該第３のＮＭＯＳトランジス
タのゲートに接続されると共に、電源電圧に接続される
ゲートを有する第４のＮＭＯＳトランジスタを含むこと
を特徴とする。
体記憶装置において、前記ユニットスイッチ回路は、ド
レイン及びソースが前記グローバルワード線及び前記ロ
ーカルワード線に接続される第１のＮＭＯＳトランジス
タと、ドレイン及びソースが前記ユニット選択信号及び
該第１のＮＭＯＳトランジスタのゲートに接続されると
共に、電源電圧に接続されるゲートを有する第２のＮＭ
ＯＳトランジスタと、ドレイン及びソースが前記グロー
バルプレート線及び前記ローカルプレート線に接続され
る第３のＮＭＯＳトランジスタと、ドレイン及びソース
が該ローカルワード線及び該第３のＮＭＯＳトランジス
タのゲートに接続されると共に、電源電圧に接続される
ゲートを有する第４のＮＭＯＳトランジスタを含むこと
を特徴とする。
【００３５】上記発明においては、ユニットスイッチ回
路のうちでプレート線に関連するスイッチ部分である第
３及び第４のＮＭＯＳトランジスタは、ユニット選択信
号ではなくローカルワード線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
路のうちでプレート線に関連するスイッチ部分である第
３及び第４のＮＭＯＳトランジスタは、ユニット選択信
号ではなくローカルワード線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
【００３６】請求項９の発明では、請求項３記載の半導
体記憶装置において、前記ユニットスイッチ回路は、前
記ユニット選択信号が活性化するとこれに応じて前記グ
ローバルプレート線と前記ローカルプレート線とを電気
的に接続するゲートと、該ローカルプレート線が活性化
するとこれに応じて前記グローバルワード線と前記ロー
カルワード線とを電気的に接続するゲートを含むことを
特徴とする。
体記憶装置において、前記ユニットスイッチ回路は、前
記ユニット選択信号が活性化するとこれに応じて前記グ
ローバルプレート線と前記ローカルプレート線とを電気
的に接続するゲートと、該ローカルプレート線が活性化
するとこれに応じて前記グローバルワード線と前記ロー
カルワード線とを電気的に接続するゲートを含むことを
特徴とする。
【００３７】上記発明においては、ユニットスイッチ回
路のうちでワード線に関連するスイッチ部分は、ユニッ
ト選択信号ではなくローカルプレート線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
路のうちでワード線に関連するスイッチ部分は、ユニッ
ト選択信号ではなくローカルプレート線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
【００３８】請求項１０の発明では、請求項３記載の半
導体記憶装置において、前記ユニットスイッチ回路は、
ドレイン及びソースが前記グローバルワード線及び前記
ローカルワード線に接続される第１のＮＭＯＳトランジ
スタと、ドレイン及びソースが前記ローカルプレート線
及び該第１のＮＭＯＳトランジスタのゲートに接続され
ると共に、電源電圧に接続されるゲートを有する第２の
ＮＭＯＳトランジスタと、ドレイン及びソースが前記グ
ローバルプレート線及び該ローカルプレート線に接続さ
れる第３のＮＭＯＳトランジスタと、ドレイン及びソー
スが前記ユニット選択信号及び該第３のＮＭＯＳトラン
ジスタのゲートに接続されると共に、電源電圧に接続さ
れるゲートを有する第４のＮＭＯＳトランジスタを含む
ことを特徴とする。
導体記憶装置において、前記ユニットスイッチ回路は、
ドレイン及びソースが前記グローバルワード線及び前記
ローカルワード線に接続される第１のＮＭＯＳトランジ
スタと、ドレイン及びソースが前記ローカルプレート線
及び該第１のＮＭＯＳトランジスタのゲートに接続され
ると共に、電源電圧に接続されるゲートを有する第２の
ＮＭＯＳトランジスタと、ドレイン及びソースが前記グ
ローバルプレート線及び該ローカルプレート線に接続さ
れる第３のＮＭＯＳトランジスタと、ドレイン及びソー
スが前記ユニット選択信号及び該第３のＮＭＯＳトラン
ジスタのゲートに接続されると共に、電源電圧に接続さ
れるゲートを有する第４のＮＭＯＳトランジスタを含む
ことを特徴とする。
【００３９】上記発明においては、ユニットスイッチ回
路のうちでワード線に関連するスイッチ部分である第１
及び第２のＮＭＯＳトランジスタは、ユニット選択信号
ではなくローカルプレート線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
路のうちでワード線に関連するスイッチ部分である第１
及び第２のＮＭＯＳトランジスタは、ユニット選択信号
ではなくローカルプレート線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
【００４０】
【発明の実施の形態】以下に、本発明の実施例を、添付
の図面を用いて詳細に説明する。
の図面を用いて詳細に説明する。
【００４１】図２は、本発明による強誘電体半導体記憶
装置を示す図である。
装置を示す図である。
【００４２】図２のＦＲＡＭ１０は、アドレス処理ユニ
ット１１、データ入出力ユニット１２、制御ユニット１
３、ワードデコーダ１４、プレートデコーダ１５、コラ
ムデコーダ１６、セル回路１７、センスアンプユニット
１８、及びユニット選択回路１９を含む。
ット１１、データ入出力ユニット１２、制御ユニット１
３、ワードデコーダ１４、プレートデコーダ１５、コラ
ムデコーダ１６、セル回路１７、センスアンプユニット
１８、及びユニット選択回路１９を含む。
【００４３】セル回路１７には、強誘電体をメモリ素子
とする複数のセルが縦横に配置され、各セルに対して１
ビットのデータを読み書きするためのアドレス指定やデ
ータ伝送等のための回路や配線が設けられている。また
セル回路１７は、図２において点線で示されるようにコ
ラム方向に複数のユニット２０に分割されており、ユニ
ット２０毎に独立したデータ読み出し・書き込み動作が
可能な構成となっている。このユニットを、以降ではセ
ルアレイユニット２０と呼ぶ。セルアレイユニット２０
の具体的な構成については、後程詳細に説明する。
とする複数のセルが縦横に配置され、各セルに対して１
ビットのデータを読み書きするためのアドレス指定やデ
ータ伝送等のための回路や配線が設けられている。また
セル回路１７は、図２において点線で示されるようにコ
ラム方向に複数のユニット２０に分割されており、ユニ
ット２０毎に独立したデータ読み出し・書き込み動作が
可能な構成となっている。このユニットを、以降ではセ
ルアレイユニット２０と呼ぶ。セルアレイユニット２０
の具体的な構成については、後程詳細に説明する。
【００４４】アドレス処理ユニット１１は、アドレスバ
ッファやアドレスプリデコーダ等の回路群よりなり、外
部からアドレス信号を受け取り、適当なタイミングでア
ドレスをワードデコーダ１４、プレートデコーダ１５、
コラムデコーダ１６、及びユニット選択回路１９に供給
する。
ッファやアドレスプリデコーダ等の回路群よりなり、外
部からアドレス信号を受け取り、適当なタイミングでア
ドレスをワードデコーダ１４、プレートデコーダ１５、
コラムデコーダ１６、及びユニット選択回路１９に供給
する。
【００４５】データ入出力ユニット１２は、データバッ
ファ等の回路群よりなり、外部から書き込まれるデータ
をセンスアンプユニット１８に適切なタイミングで供給
すると共に、センスアンプユニット１８を介してセル回
路１７から読み出されるデータを適切なタイミングで外
部に出力する。センスアンプユニット１８は、書き込み
データを増幅してセル回路１７に供給すると共に、セル
回路１７からの読み出しデータを増幅する。
ファ等の回路群よりなり、外部から書き込まれるデータ
をセンスアンプユニット１８に適切なタイミングで供給
すると共に、センスアンプユニット１８を介してセル回
路１７から読み出されるデータを適切なタイミングで外
部に出力する。センスアンプユニット１８は、書き込み
データを増幅してセル回路１７に供給すると共に、セル
回路１７からの読み出しデータを増幅する。
【００４６】制御ユニット１３は、コントロール信号バ
ッファやコマンドデコーダ等の回路群よりなり、外部か
らコントロール信号及びクロック信号を受け取り、コン
トロール信号で示されるコマンドを解釈し、ＦＲＡＭ１
０内の各回路の動作及びそのタイミングを制御する。即
ち制御ユニット１３が、クロック信号やタイミング信号
をＦＲＡＭ１０内の各ユニットに供給し、各ユニットが
適切なタイミングで動作することによって、ＦＲＡＭ１
０のデータ書き込み・データ読み出し動作が実現され
る。
ッファやコマンドデコーダ等の回路群よりなり、外部か
らコントロール信号及びクロック信号を受け取り、コン
トロール信号で示されるコマンドを解釈し、ＦＲＡＭ１
０内の各回路の動作及びそのタイミングを制御する。即
ち制御ユニット１３が、クロック信号やタイミング信号
をＦＲＡＭ１０内の各ユニットに供給し、各ユニットが
適切なタイミングで動作することによって、ＦＲＡＭ１
０のデータ書き込み・データ読み出し動作が実現され
る。
【００４７】ワードデコーダ１４は、アドレス処理ユニ
ット１１から供給されたローアドレスをデコードし、複
数のグローバルワード線ＷＬのうち一つのローアドレス
に対応するグローバルワード線ＷＬを選択的に活性化す
る。
ット１１から供給されたローアドレスをデコードし、複
数のグローバルワード線ＷＬのうち一つのローアドレス
に対応するグローバルワード線ＷＬを選択的に活性化す
る。
【００４８】プレートデコーダ１５は、アドレス処理ユ
ニット１１から供給されたローアドレスをデコードし、
複数のグローバルプレート線ＰＬのうち一つのローアド
レスに対応するグローバルプレート線ＰＬを選択的に活
性化する。
ニット１１から供給されたローアドレスをデコードし、
複数のグローバルプレート線ＰＬのうち一つのローアド
レスに対応するグローバルプレート線ＰＬを選択的に活
性化する。
【００４９】ユニット選択回路１９は、アドレス処理ユ
ニット１１から供給されたコラムアドレスをデコード
し、コラムアドレスに対応する一つのセルアレイユニッ
ト２０を選択する。
ニット１１から供給されたコラムアドレスをデコード
し、コラムアドレスに対応する一つのセルアレイユニッ
ト２０を選択する。
【００５０】各セルアレイユニット２０には、当該ユニ
ット専用のローカルワード線及びローカルプレート線が
設けられている。選択されたセルアレイユニット２０に
おいて、活性化グローバルワード線ＷＬに対応するロー
カルワード線を活性化することで、活性化ローカルワー
ド線に接続されるセルトランジスタが導通され、選択さ
れたワードアドレスのメモリセルに対するデータ書き込
み動作・データ読み出し動作が実行される。この際、活
性化グローバルプレート線ＰＬに対応するローカルプレ
ート線を選択活性化することで、選択されたメモリセル
に対するデータ書き込みを可能にする。
ット専用のローカルワード線及びローカルプレート線が
設けられている。選択されたセルアレイユニット２０に
おいて、活性化グローバルワード線ＷＬに対応するロー
カルワード線を活性化することで、活性化ローカルワー
ド線に接続されるセルトランジスタが導通され、選択さ
れたワードアドレスのメモリセルに対するデータ書き込
み動作・データ読み出し動作が実行される。この際、活
性化グローバルプレート線ＰＬに対応するローカルプレ
ート線を選択活性化することで、選択されたメモリセル
に対するデータ書き込みを可能にする。
【００５１】コラムデコーダ１６は、アドレス処理ユニ
ット１１から供給されたコラムアドレスをデコードし、
一つのコラムアドレスに対応するコラム線を活性化す
る。これによって対応するコラムトランジスタが導通さ
れ、センスアンプユニット１８の対応するセンスアンプ
とデータ入出力ユニット１２とが接続される。
ット１１から供給されたコラムアドレスをデコードし、
一つのコラムアドレスに対応するコラム線を活性化す
る。これによって対応するコラムトランジスタが導通さ
れ、センスアンプユニット１８の対応するセンスアンプ
とデータ入出力ユニット１２とが接続される。
【００５２】読み出し・書き込み動作は、セルアレイユ
ニット２０毎に実行される。即ち、読み出し動作の場
合、活性化されたローカルワード線に接続されるメモリ
セルからビット線にデータが読み出され、センスアンプ
ユニット１８によってビット線のデータが増幅される。
活性化されたコラム線に対応するセンスアンプから増幅
されたデータが読み出され、データ入出力ユニット１２
に供給される。書き込み動作の場合は、読み出し動作の
場合と逆に、活性化されたコラム線で選択されるセンス
アンプに、データ入出力ユニット１２からデータが供給
される。ローカルワード線が活性化されると、活性化さ
れたローカルワード線に接続されるメモリセルに、セン
スアンプユニット１８からビット線を介してデータが書
き込まれる。この際、活性化されたローカルワード線に
対応して、メモリセルに接続されたローカルプレート線
を選択活性化する。
ニット２０毎に実行される。即ち、読み出し動作の場
合、活性化されたローカルワード線に接続されるメモリ
セルからビット線にデータが読み出され、センスアンプ
ユニット１８によってビット線のデータが増幅される。
活性化されたコラム線に対応するセンスアンプから増幅
されたデータが読み出され、データ入出力ユニット１２
に供給される。書き込み動作の場合は、読み出し動作の
場合と逆に、活性化されたコラム線で選択されるセンス
アンプに、データ入出力ユニット１２からデータが供給
される。ローカルワード線が活性化されると、活性化さ
れたローカルワード線に接続されるメモリセルに、セン
スアンプユニット１８からビット線を介してデータが書
き込まれる。この際、活性化されたローカルワード線に
対応して、メモリセルに接続されたローカルプレート線
を選択活性化する。
【００５３】図３は、セルアレイユニット２０の第１実
施例の構成を示す回路図である。図３に示す回路図は、
セルアレイユニット２０の全体構成のうちで一対のグロ
ーバルワード線ＷＬ及びグローバルプレート線ＰＬに対
応する部分だけを示すものであり、全体としては図示さ
れる回路構成が複数のグローバルワード線ＷＬ及びグロ
ーバルプレート線ＰＬ毎に設けられるものである。
施例の構成を示す回路図である。図３に示す回路図は、
セルアレイユニット２０の全体構成のうちで一対のグロ
ーバルワード線ＷＬ及びグローバルプレート線ＰＬに対
応する部分だけを示すものであり、全体としては図示さ
れる回路構成が複数のグローバルワード線ＷＬ及びグロ
ーバルプレート線ＰＬ毎に設けられるものである。
【００５４】図３のセルアレイユニット２０は、ＮＭＯ
Ｓトランジスタ３１乃至３６、インバータ３７、ＮＭＯ
Ｓトランジスタ４１−１乃至４１−ｎ及び４２−１乃至
４２−ｎ、強誘電体よりなるメモリセル４３−１乃至４
３−ｎ及び４４−１乃至４４−ｎ、ビット線ＢＬ１乃至
ＢＬｎ及び／ＢＬ１乃至／ＢＬｎ、ローカルワード線Ｌ
ＷＬ、及びローカルプレート線ＬＰＬを含む。ユニット
選択信号ＵＳが、ＮＭＯＳトランジスタ３１乃至３４を
含むユニットスイッチ回路３０に供給される。ユニット
選択信号ＵＳは、ユニット選択回路１９（図２）から供
給される信号であり、セルアレイユニット２０が選択さ
れるとＨＩＧＨになる。ユニット選択信号ＵＳがＨＩＧ
Ｈになることによって、グローバルワード線ＷＬ及びグ
ローバルプレート線ＰＬが、各々ローカルワード線ＬＷ
Ｌ及びローカルプレート線ＬＰＬに電気的に接続され
る。
Ｓトランジスタ３１乃至３６、インバータ３７、ＮＭＯ
Ｓトランジスタ４１−１乃至４１−ｎ及び４２−１乃至
４２−ｎ、強誘電体よりなるメモリセル４３−１乃至４
３−ｎ及び４４−１乃至４４−ｎ、ビット線ＢＬ１乃至
ＢＬｎ及び／ＢＬ１乃至／ＢＬｎ、ローカルワード線Ｌ
ＷＬ、及びローカルプレート線ＬＰＬを含む。ユニット
選択信号ＵＳが、ＮＭＯＳトランジスタ３１乃至３４を
含むユニットスイッチ回路３０に供給される。ユニット
選択信号ＵＳは、ユニット選択回路１９（図２）から供
給される信号であり、セルアレイユニット２０が選択さ
れるとＨＩＧＨになる。ユニット選択信号ＵＳがＨＩＧ
Ｈになることによって、グローバルワード線ＷＬ及びグ
ローバルプレート線ＰＬが、各々ローカルワード線ＬＷ
Ｌ及びローカルプレート線ＬＰＬに電気的に接続され
る。
【００５５】図４（ａ）乃至（ｇ）は、ユニット選択信
号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカ
ルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノード
Ｎ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカ
ルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノード
Ｎ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
【００５６】図４に示されるように、グローバルワード
線ＷＬ及びグローバルプレート線ＰＬが活性化されるよ
り前のタイミングで、ユニット選択信号ＵＳがＨＩＧＨ
になる。図３において、ＮＭＯＳトランジスタ３１及び
３２のゲートはＨＩＧＨ電位に接続されているために、
ユニット選択信号ＵＳがＨＩＧＨになると、ノードＮ１
及びＮ２の電位が、ＮＭＯＳトランジスタ３１及び３２
のゲート電位ＶＤＤより閾値電圧Ｖｔｈの分だけ低い電
位に設定される。即ち、ノードＮ１及びＮ２の電位がＶ
ＤＤ−Ｖｔｈになる。
線ＷＬ及びグローバルプレート線ＰＬが活性化されるよ
り前のタイミングで、ユニット選択信号ＵＳがＨＩＧＨ
になる。図３において、ＮＭＯＳトランジスタ３１及び
３２のゲートはＨＩＧＨ電位に接続されているために、
ユニット選択信号ＵＳがＨＩＧＨになると、ノードＮ１
及びＮ２の電位が、ＮＭＯＳトランジスタ３１及び３２
のゲート電位ＶＤＤより閾値電圧Ｖｔｈの分だけ低い電
位に設定される。即ち、ノードＮ１及びＮ２の電位がＶ
ＤＤ−Ｖｔｈになる。
【００５７】この時、ＮＭＯＳトランジスタ３１を介し
てノードＮ１に電荷が充電されることにより、ＮＭＯＳ
トランジスタ３３にチャネルが形成される。また同様
に、ＮＭＯＳトランジスタ３２を介してノードＮ２に電
荷が充電されることにより、ＮＭＯＳトランジスタ３４
にチャネルが形成される。
てノードＮ１に電荷が充電されることにより、ＮＭＯＳ
トランジスタ３３にチャネルが形成される。また同様
に、ＮＭＯＳトランジスタ３２を介してノードＮ２に電
荷が充電されることにより、ＮＭＯＳトランジスタ３４
にチャネルが形成される。
【００５８】その後、グローバルワード線ＷＬがＨＩＧ
Ｈになると、ノードＮ１の電位がグローバルワード線Ｗ
Ｌとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖ
ｔｈからグローバルワード線ＷＬの電位上昇分だけ上昇
した電位となる。現実にはそこまでの電位上昇は起こら
ないが、少なくともグローバルワード線ＷＬの活性化電
位よりも高い電位にまでブーストされる。従って、ＮＭ
ＯＳトランジスタ３３に充分高いゲート電位が設定され
ることになり、ローカルワード線ＬＷＬは、グローバル
ワード線ＷＬの活性化電位と同電位に活性化される。
Ｈになると、ノードＮ１の電位がグローバルワード線Ｗ
Ｌとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖ
ｔｈからグローバルワード線ＷＬの電位上昇分だけ上昇
した電位となる。現実にはそこまでの電位上昇は起こら
ないが、少なくともグローバルワード線ＷＬの活性化電
位よりも高い電位にまでブーストされる。従って、ＮＭ
ＯＳトランジスタ３３に充分高いゲート電位が設定され
ることになり、ローカルワード線ＬＷＬは、グローバル
ワード線ＷＬの活性化電位と同電位に活性化される。
【００５９】またグローバルプレート線ＰＬがＨＩＧＨ
になると、ノードＮ２の電位がグローバルプレート線Ｐ
Ｌとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖ
ｔｈからグローバルプレート線ＰＬの電位上昇分だけ上
昇した電位となる。現実にはそこまでの電位上昇は起こ
らないが、少なくともグローバルプレート線ＰＬの活性
化電位よりも高い電位にまでブーストされる。従ってＮ
ＭＯＳトランジスタ３４に充分高いゲート電位が設定さ
れることになり、ローカルプレート線ＬＰＬは、グロー
バルプレート線ＰＬの活性化電位と同電位に活性化され
る。
になると、ノードＮ２の電位がグローバルプレート線Ｐ
Ｌとの容量結合を介して上昇し、理想的にはＶＤＤ−Ｖ
ｔｈからグローバルプレート線ＰＬの電位上昇分だけ上
昇した電位となる。現実にはそこまでの電位上昇は起こ
らないが、少なくともグローバルプレート線ＰＬの活性
化電位よりも高い電位にまでブーストされる。従ってＮ
ＭＯＳトランジスタ３４に充分高いゲート電位が設定さ
れることになり、ローカルプレート線ＬＰＬは、グロー
バルプレート線ＰＬの活性化電位と同電位に活性化され
る。
【００６０】なおユニット選択信号ＵＳがＬＯＷの場合
には、ＮＭＯＳトランジスタ３３及び３４にはチャネル
が形成されないので、グローバルワード線ＷＬ及びグロ
ーバルプレート線ＰＬはローカルワード線ＬＷＬ及びロ
ーカルプレート線ＬＰＬから切断された状態にある。ま
たユニット選択信号ＵＳがＬＯＷである場合には、イン
バータ３７の出力がＨＩＧＨになりＮＭＯＳトランジス
タ３５及び３６が導通されるので、ローカルワード線Ｌ
ＷＬ及びローカルプレート線ＬＰＬはグランド電圧にク
ランプされる。従って非選択のセルアレイユニット２０
においては、ローカルワード線ＬＷＬ及びローカルプレ
ート線ＬＰＬは、常に所定の電位（この場合はグランド
電位）に固定されることになる。
には、ＮＭＯＳトランジスタ３３及び３４にはチャネル
が形成されないので、グローバルワード線ＷＬ及びグロ
ーバルプレート線ＰＬはローカルワード線ＬＷＬ及びロ
ーカルプレート線ＬＰＬから切断された状態にある。ま
たユニット選択信号ＵＳがＬＯＷである場合には、イン
バータ３７の出力がＨＩＧＨになりＮＭＯＳトランジス
タ３５及び３６が導通されるので、ローカルワード線Ｌ
ＷＬ及びローカルプレート線ＬＰＬはグランド電圧にク
ランプされる。従って非選択のセルアレイユニット２０
においては、ローカルワード線ＬＷＬ及びローカルプレ
ート線ＬＰＬは、常に所定の電位（この場合はグランド
電位）に固定されることになる。
【００６１】図５は、セルアレイユニットの第２実施例
の構成を示す回路図である。図５に示す回路図は、セル
アレイユニットの全体構成のうちで一対のグローバルワ
ード線ＷＬ及びグローバルプレート線ＰＬに対応する部
分だけを示すものであり、全体としては図示される回路
構成が複数のグローバルワード線ＷＬ及びグローバルプ
レート線ＰＬ毎に設けられるものである。図５におい
て、図３と同一の要素は同一の参照番号で参照され、そ
の説明は省略する。
の構成を示す回路図である。図５に示す回路図は、セル
アレイユニットの全体構成のうちで一対のグローバルワ
ード線ＷＬ及びグローバルプレート線ＰＬに対応する部
分だけを示すものであり、全体としては図示される回路
構成が複数のグローバルワード線ＷＬ及びグローバルプ
レート線ＰＬ毎に設けられるものである。図５におい
て、図３と同一の要素は同一の参照番号で参照され、そ
の説明は省略する。
【００６２】図５のセルアレイユニット２０Ａは、デプ
リーション型トランジスタ５１及び５２が図３のＮＭＯ
Ｓトランジスタ３１及び３２の代わりに設けられている
点を除き、図３のセルアレイユニット２０と同一の構成
である。ユニット選択信号ＵＳが、デプリーション型ト
ランジスタ５１及び５２とＮＭＯＳトランジスタ３３及
び３４とを含むユニットスイッチ回路５０に供給され
る。セルアレイユニット２０Ａが選択されるとユニット
選択信号ＵＳがＨＩＧＨになり、グローバルワード線Ｗ
Ｌ及びグローバルプレート線ＰＬが、各々ローカルワー
ド線ＬＷＬ及びローカルプレート線ＬＰＬに電気的に接
続される。
リーション型トランジスタ５１及び５２が図３のＮＭＯ
Ｓトランジスタ３１及び３２の代わりに設けられている
点を除き、図３のセルアレイユニット２０と同一の構成
である。ユニット選択信号ＵＳが、デプリーション型ト
ランジスタ５１及び５２とＮＭＯＳトランジスタ３３及
び３４とを含むユニットスイッチ回路５０に供給され
る。セルアレイユニット２０Ａが選択されるとユニット
選択信号ＵＳがＨＩＧＨになり、グローバルワード線Ｗ
Ｌ及びグローバルプレート線ＰＬが、各々ローカルワー
ド線ＬＷＬ及びローカルプレート線ＬＰＬに電気的に接
続される。
【００６３】図６（ａ）乃至（ｇ）は、ユニット選択信
号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカ
ルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノード
Ｎ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカ
ルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノード
Ｎ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
【００６４】図４と図６とを比較すれば分かるように、
第１実施例のセルアレイユニット２０と第２実施例のセ
ルアレイユニット２０Ａは、動作としては殆ど同じ動作
を行なう。但し、第２実施例のセルアレイユニット２０
Ａにおいてはデプリーション型トランジスタ５１及び５
２を用いることによって、より強固なチャネルをＮＭＯ
Ｓトランジスタ３３及び３４に形成して、より安定した
動作を実現することが出来る。
第１実施例のセルアレイユニット２０と第２実施例のセ
ルアレイユニット２０Ａは、動作としては殆ど同じ動作
を行なう。但し、第２実施例のセルアレイユニット２０
Ａにおいてはデプリーション型トランジスタ５１及び５
２を用いることによって、より強固なチャネルをＮＭＯ
Ｓトランジスタ３３及び３４に形成して、より安定した
動作を実現することが出来る。
【００６５】よく知られているようにデプリーション型
トランジスタ５１及び５２は、閾値電圧がマイナスのト
ランジスタである。従って、ユニット選択信号ＵＳがＨ
ＩＧＨ（ＶＤＤ）になると、ＮＭＯＳトランジスタ３１
及び３２のゲート電位がＶＤＤであるから、ノードＮ１
及びＮ２の電位はＶＤＤ迄上昇することになる。第１実
施例においては、ノードＮ１及びＮ２の電位がＶＤＤ−
Ｖｔｈであったのに対して、第２実施例ではノードＮ１
及びＮ２の電位がＶＤＤとなり、ＮＭＯＳトランジスタ
３３及び３４により高いゲート電圧を供給することが出
来る。従って、上述のように、より強固なチャネルをＮ
ＭＯＳトランジスタ３３及び３４に形成して、より安定
した動作を実現することが可能となる。
トランジスタ５１及び５２は、閾値電圧がマイナスのト
ランジスタである。従って、ユニット選択信号ＵＳがＨ
ＩＧＨ（ＶＤＤ）になると、ＮＭＯＳトランジスタ３１
及び３２のゲート電位がＶＤＤであるから、ノードＮ１
及びＮ２の電位はＶＤＤ迄上昇することになる。第１実
施例においては、ノードＮ１及びＮ２の電位がＶＤＤ−
Ｖｔｈであったのに対して、第２実施例ではノードＮ１
及びＮ２の電位がＶＤＤとなり、ＮＭＯＳトランジスタ
３３及び３４により高いゲート電圧を供給することが出
来る。従って、上述のように、より強固なチャネルをＮ
ＭＯＳトランジスタ３３及び３４に形成して、より安定
した動作を実現することが可能となる。
【００６６】図７は、セルアレイユニットの第３実施例
の構成を示す回路図である。図７に示す回路図は、セル
アレイユニットの全体構成のうちで一対のグローバルワ
ード線ＷＬ及びグローバルプレート線ＰＬに対応する部
分だけを示すものであり、全体としては図示される回路
構成が複数のグローバルワード線ＷＬ及びグローバルプ
レート線ＰＬ毎に設けられるものである。図７におい
て、図３と同一の要素は同一の参照番号で参照され、そ
の説明は省略する。
の構成を示す回路図である。図７に示す回路図は、セル
アレイユニットの全体構成のうちで一対のグローバルワ
ード線ＷＬ及びグローバルプレート線ＰＬに対応する部
分だけを示すものであり、全体としては図示される回路
構成が複数のグローバルワード線ＷＬ及びグローバルプ
レート線ＰＬ毎に設けられるものである。図７におい
て、図３と同一の要素は同一の参照番号で参照され、そ
の説明は省略する。
【００６７】図７のセルアレイユニット２０Ｂは、ユニ
ットスイッチ回路３０の代わりにユニットスイッチ回路
６０が設けられている点を除けば、図３のセルアレイユ
ニット２０と同一の構成である。ユニットスイッチ回路
６０は、ＰＭＯＳトランジスタ６１及び６２と、ＮＭＯ
Ｓトランジスタ６３及び６４を含む。ＰＭＯＳトランジ
スタ６１とＮＭＯＳトランジスタ６３はトランスファー
ゲート６５を構成し、ＰＭＯＳトランジスタ６２とＮＭ
ＯＳトランジスタ６４はトランスファーゲート６６を構
成する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
との組み合わせを用いることによって、トランスファー
ゲートは、グローバルワード線ＷＬ及びグローバルプレ
ート線ＰＬをローカルワード線ＬＷＬ及びローカルプレ
ート線ＬＰＬに接続し、ローカルワード線ＬＷＬ及びロ
ーカルプレート線ＬＰＬをグローバルワード線ＷＬ及び
グローバルプレート線ＰＬと同電位に活性化することが
出来る。
ットスイッチ回路３０の代わりにユニットスイッチ回路
６０が設けられている点を除けば、図３のセルアレイユ
ニット２０と同一の構成である。ユニットスイッチ回路
６０は、ＰＭＯＳトランジスタ６１及び６２と、ＮＭＯ
Ｓトランジスタ６３及び６４を含む。ＰＭＯＳトランジ
スタ６１とＮＭＯＳトランジスタ６３はトランスファー
ゲート６５を構成し、ＰＭＯＳトランジスタ６２とＮＭ
ＯＳトランジスタ６４はトランスファーゲート６６を構
成する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
との組み合わせを用いることによって、トランスファー
ゲートは、グローバルワード線ＷＬ及びグローバルプレ
ート線ＰＬをローカルワード線ＬＷＬ及びローカルプレ
ート線ＬＰＬに接続し、ローカルワード線ＬＷＬ及びロ
ーカルプレート線ＬＰＬをグローバルワード線ＷＬ及び
グローバルプレート線ＰＬと同電位に活性化することが
出来る。
【００６８】図８は、セルアレイユニットの第４実施例
の構成を示す回路図である。図８において、図３と同一
の要素は同一の参照番号で参照され、その説明は省略す
る。
の構成を示す回路図である。図８において、図３と同一
の要素は同一の参照番号で参照され、その説明は省略す
る。
【００６９】図８のセルアレイユニット２０Ｃは、ＮＭ
ＯＳトランジスタ３２Ａが図３のＮＭＯＳトランジスタ
３２の代わりに設けられている点を除き、図３のセルア
レイユニット２０と同一の構成である。ＮＭＯＳトラン
ジスタ３２Ａは、ドレイン端がユニット選択信号ＵＳで
はなく、ローカルワード線ＬＷＬに接続されている。ユ
ニットスイッチ回路３０Ａに供給されるユニット選択信
号ＵＳは、セルアレイユニット２０Ｃが選択されるとＨ
ＩＧＨになり、これによってグローバルワード線ＷＬが
ローカルワード線ＬＷＬに接続される。ローカルワード
線ＬＷＬが活性化されると、ＮＭＯＳトランジスタ３４
が導通され、グローバルプレート線ＰＬがローカルプレ
ート線ＬＰＬに電気的に接続される。
ＯＳトランジスタ３２Ａが図３のＮＭＯＳトランジスタ
３２の代わりに設けられている点を除き、図３のセルア
レイユニット２０と同一の構成である。ＮＭＯＳトラン
ジスタ３２Ａは、ドレイン端がユニット選択信号ＵＳで
はなく、ローカルワード線ＬＷＬに接続されている。ユ
ニットスイッチ回路３０Ａに供給されるユニット選択信
号ＵＳは、セルアレイユニット２０Ｃが選択されるとＨ
ＩＧＨになり、これによってグローバルワード線ＷＬが
ローカルワード線ＬＷＬに接続される。ローカルワード
線ＬＷＬが活性化されると、ＮＭＯＳトランジスタ３４
が導通され、グローバルプレート線ＰＬがローカルプレ
ート線ＬＰＬに電気的に接続される。
【００７０】図９（ａ）乃至（ｇ）は、ユニット選択信
号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカ
ルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノード
Ｎ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ローカ
ルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノード
Ｎ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
【００７１】図４と図９とを比較すれば分かるように、
第１実施例のセルアレイユニット２０と第４実施例のセ
ルアレイユニット２０Ｃは、ノードＮ２の駆動タイミン
グを除けば同じ動作を行なう。第４実施例のセルアレイ
ユニット２０Ｃにおいては、ＮＭＯＳトランジスタ３２
Ａがローカルワード線ＬＷＬに接続されているので、ロ
ーカルワード線ＬＷＬがＨＩＧＨになって始めてノード
Ｎ２に電位ＶＤＤ−Ｖｔｈが現れる。
第１実施例のセルアレイユニット２０と第４実施例のセ
ルアレイユニット２０Ｃは、ノードＮ２の駆動タイミン
グを除けば同じ動作を行なう。第４実施例のセルアレイ
ユニット２０Ｃにおいては、ＮＭＯＳトランジスタ３２
Ａがローカルワード線ＬＷＬに接続されているので、ロ
ーカルワード線ＬＷＬがＨＩＧＨになって始めてノード
Ｎ２に電位ＶＤＤ−Ｖｔｈが現れる。
【００７２】第４実施例のセルアレイユニット２０Ｃに
おいては、ユニットスイッチ回路３０Ａのうちでプレー
ト線に関連するスイッチ部分は、ユニット選択信号ＵＳ
ではなくローカルワード線ＬＷＬの信号で駆動される。
従って、ユニット選択信号ＵＳに必要な駆動力が、第１
実施例の場合に比較して小さくてすみ、ユニット選択回
路１９（図２）における消費電力を削減することが出来
る。なお複数のグローバルプレート線ＰＬについて考え
てみると、第４実施例の構成では、選択されたワードの
プレート線に対するスイッチ部分のみにおいてＮＭＯＳ
トランジスタ３４が導通され、選択されたワード以外の
プレート線に対するスイッチ部分においてはＮＭＯＳト
ランジスタ３４は導通されない。従って、全てのワード
のプレート線に対するスイッチ部分においてＮＭＯＳト
ランジスタ３４が導通される第１実施例に比較して、第
４実施例の構成では全体での電力消費を削減することが
出来る。
おいては、ユニットスイッチ回路３０Ａのうちでプレー
ト線に関連するスイッチ部分は、ユニット選択信号ＵＳ
ではなくローカルワード線ＬＷＬの信号で駆動される。
従って、ユニット選択信号ＵＳに必要な駆動力が、第１
実施例の場合に比較して小さくてすみ、ユニット選択回
路１９（図２）における消費電力を削減することが出来
る。なお複数のグローバルプレート線ＰＬについて考え
てみると、第４実施例の構成では、選択されたワードの
プレート線に対するスイッチ部分のみにおいてＮＭＯＳ
トランジスタ３４が導通され、選択されたワード以外の
プレート線に対するスイッチ部分においてはＮＭＯＳト
ランジスタ３４は導通されない。従って、全てのワード
のプレート線に対するスイッチ部分においてＮＭＯＳト
ランジスタ３４が導通される第１実施例に比較して、第
４実施例の構成では全体での電力消費を削減することが
出来る。
【００７３】図１０は、セルアレイユニットの第５実施
例の構成を示す回路図である。図１０において、図３と
同一の要素は同一の参照番号で参照され、その説明は省
略する。
例の構成を示す回路図である。図１０において、図３と
同一の要素は同一の参照番号で参照され、その説明は省
略する。
【００７４】図１０のセルアレイユニット２０Ｄは、Ｎ
ＭＯＳトランジスタ３１Ｂが図３のＮＭＯＳトランジス
タ３１の代わりに設けられている点を除き、図３のセル
アレイユニット２０と同一の構成である。ＮＭＯＳトラ
ンジスタ３１Ｂは、ドレイン端がユニット選択信号ＵＳ
ではなく、ローカルプレート線ＬＰＬに接続されてい
る。ユニットスイッチ回路３０Ｂに供給されるユニット
選択信号ＵＳは、セルアレイユニット２０Ｄが選択され
るとＨＩＧＨになり、これによってグローバルプレート
線ＰＬがローカルプレート線ＬＰＬに接続される。ロー
カルプレート線ＬＰＬが活性化されると、ＮＭＯＳトラ
ンジスタ３３が導通され、グローバルワード線ＷＬがロ
ーカルワード線ＬＷＬに電気的に接続される。
ＭＯＳトランジスタ３１Ｂが図３のＮＭＯＳトランジス
タ３１の代わりに設けられている点を除き、図３のセル
アレイユニット２０と同一の構成である。ＮＭＯＳトラ
ンジスタ３１Ｂは、ドレイン端がユニット選択信号ＵＳ
ではなく、ローカルプレート線ＬＰＬに接続されてい
る。ユニットスイッチ回路３０Ｂに供給されるユニット
選択信号ＵＳは、セルアレイユニット２０Ｄが選択され
るとＨＩＧＨになり、これによってグローバルプレート
線ＰＬがローカルプレート線ＬＰＬに接続される。ロー
カルプレート線ＬＰＬが活性化されると、ＮＭＯＳトラ
ンジスタ３３が導通され、グローバルワード線ＷＬがロ
ーカルワード線ＬＷＬに電気的に接続される。
【００７５】図１１（ａ）乃至（ｇ）は、ユニット選択
信号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ロー
カルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノー
ドＮ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
信号ＵＳ、グローバルワード線ＷＬ、ノードＮ１、ロー
カルワード線ＬＷＬ、グローバルプレート線ＰＬ、ノー
ドＮ２、ローカルプレート線ＬＰＬの各信号レベルを示
す。
【００７６】図４と図１１とを比較すれば分かるよう
に、第１実施例のセルアレイユニット２０と第５実施例
のセルアレイユニット２０Ｄとでは、プレート線の駆動
タイミングが異なる。第５実施例のセルアレイユニット
２０Ｄにおいては、ローカルワード線ＬＷＬを活性化す
るときには、既にローカルプレート線ＬＰＬが活性化さ
れていなければならない。これを実現するために第５実
施例においては、グローバルプレート線ＰＬを第１実施
例の場合よりも早く活性化すると共に、非活性化するタ
イミングを第１実施例の場合よりも遅くしている。
に、第１実施例のセルアレイユニット２０と第５実施例
のセルアレイユニット２０Ｄとでは、プレート線の駆動
タイミングが異なる。第５実施例のセルアレイユニット
２０Ｄにおいては、ローカルワード線ＬＷＬを活性化す
るときには、既にローカルプレート線ＬＰＬが活性化さ
れていなければならない。これを実現するために第５実
施例においては、グローバルプレート線ＰＬを第１実施
例の場合よりも早く活性化すると共に、非活性化するタ
イミングを第１実施例の場合よりも遅くしている。
【００７７】第５実施例のセルアレイユニット２０Ｄに
おいては、ユニットスイッチ回路３０Ｂのうちでワード
線に関連するスイッチ部分は、ユニット選択信号ＵＳで
はなくローカルプレート線ＬＰＬの信号で駆動される。
従って、ユニット選択信号ＵＳに必要な駆動力が、第１
実施例の場合に比較して小さくてすみ、ユニット選択回
路１９（図２）における消費電力を削減することが出来
る。なお複数のグローバルワード線ＷＬについて考えて
みると、第５実施例の構成では、選択されたワードに対
するスイッチ部分のみにおいてＮＭＯＳトランジスタ３
３が導通され、選択されたワード以外のワードに対する
スイッチ部分においてはＮＭＯＳトランジスタ３３は導
通されない。従って、全てのワードに対するスイッチ部
分においてＮＭＯＳトランジスタ３３が導通される第１
実施例に比較して、第５実施例の構成では全体での電力
消費を削減することが出来る。
おいては、ユニットスイッチ回路３０Ｂのうちでワード
線に関連するスイッチ部分は、ユニット選択信号ＵＳで
はなくローカルプレート線ＬＰＬの信号で駆動される。
従って、ユニット選択信号ＵＳに必要な駆動力が、第１
実施例の場合に比較して小さくてすみ、ユニット選択回
路１９（図２）における消費電力を削減することが出来
る。なお複数のグローバルワード線ＷＬについて考えて
みると、第５実施例の構成では、選択されたワードに対
するスイッチ部分のみにおいてＮＭＯＳトランジスタ３
３が導通され、選択されたワード以外のワードに対する
スイッチ部分においてはＮＭＯＳトランジスタ３３は導
通されない。従って、全てのワードに対するスイッチ部
分においてＮＭＯＳトランジスタ３３が導通される第１
実施例に比較して、第５実施例の構成では全体での電力
消費を削減することが出来る。
【００７８】図１２は、ユニット選択回路１９の構成を
示す図である。
示す図である。
【００７９】図１２のユニット選択回路１９は、基本的
にコラムアドレスをデコードするデコーダ機能を実現し
さえすればよく、その構成としては例えば、デコーダ１
０１、ＮＡＮＤ回路１０２、インバータ１０３を含む。
デコーダ１０１は、コラムアドレス信号Ｃ0乃至Ｃｎ-１
を受け取り、これをデコードして、デコード信号Ｄ0乃
至Ｄｍを供給する。例えば、ｎが８であればｍは２５６
である。デコード信号Ｄ0乃至Ｄｍ-1は、ＮＡＮＤ回路
１０２とインバータ１０３とによって、コントロール信
号とのＡＮＤ論理がとられ、ユニット選択信号ＵＳ0乃
至ＵＳｍ-1として出力される。コントロール信号は制御
ユニット１３から供給されるタイミング信号であり、例
えば図４に示されるようなユニット選択信号ＵＳのタイ
ミングでユニット選択信号ＵＳ0乃至ＵＳｍ-1が出力さ
れるように、タイミングを規定するために用いられる信
号である。
にコラムアドレスをデコードするデコーダ機能を実現し
さえすればよく、その構成としては例えば、デコーダ１
０１、ＮＡＮＤ回路１０２、インバータ１０３を含む。
デコーダ１０１は、コラムアドレス信号Ｃ0乃至Ｃｎ-１
を受け取り、これをデコードして、デコード信号Ｄ0乃
至Ｄｍを供給する。例えば、ｎが８であればｍは２５６
である。デコード信号Ｄ0乃至Ｄｍ-1は、ＮＡＮＤ回路
１０２とインバータ１０３とによって、コントロール信
号とのＡＮＤ論理がとられ、ユニット選択信号ＵＳ0乃
至ＵＳｍ-1として出力される。コントロール信号は制御
ユニット１３から供給されるタイミング信号であり、例
えば図４に示されるようなユニット選択信号ＵＳのタイ
ミングでユニット選択信号ＵＳ0乃至ＵＳｍ-1が出力さ
れるように、タイミングを規定するために用いられる信
号である。
【００８０】コラムアドレス信号Ｃ0乃至Ｃｎ-１として
は、全てのコラムアドレスを用いてもよく、或いはコラ
ムアドレスの所定の上位ビットだけを用いてもよい。全
てのコラムアドレスを用いた場合には、各セルアレイユ
ニット２０は一つのコラムアドレスに対応し、アクセス
するコラムアドレスのメモリセルに対してだけローカル
ワード線及びローカルプレート線が活性化される。コラ
ムアドレスの所定の上位ビットだけを用いた場合には、
各セルアレイユニット２０は複数のコラムアドレスに対
応し、アクセスするコラムアドレス周辺の複数のコラム
アドレスのメモリセルに対して、ローカルワード線及び
ローカルプレート線が活性化されることになる。
は、全てのコラムアドレスを用いてもよく、或いはコラ
ムアドレスの所定の上位ビットだけを用いてもよい。全
てのコラムアドレスを用いた場合には、各セルアレイユ
ニット２０は一つのコラムアドレスに対応し、アクセス
するコラムアドレスのメモリセルに対してだけローカル
ワード線及びローカルプレート線が活性化される。コラ
ムアドレスの所定の上位ビットだけを用いた場合には、
各セルアレイユニット２０は複数のコラムアドレスに対
応し、アクセスするコラムアドレス周辺の複数のコラム
アドレスのメモリセルに対して、ローカルワード線及び
ローカルプレート線が活性化されることになる。
【００８１】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００８２】
【発明の効果】請求項１の発明では、一つ又は複数のコ
ラムアドレスを一つのユニットとして、各ユニット毎に
ローカルワード線を別個に設け、選択されたユニットに
おいてローカルワード線をグローバルワード線に接続す
ると共に、各ユニット毎にローカルプレート線を別個に
設け、選択されたユニットにおいてローカルプレート線
をグローバルプレート線に接続する。従って、選択され
たユニットにおいてのみローカルワード線及びローカル
プレート線を活性化することが可能となり、無駄な電力
消費を避けることが出来る。
ラムアドレスを一つのユニットとして、各ユニット毎に
ローカルワード線を別個に設け、選択されたユニットに
おいてローカルワード線をグローバルワード線に接続す
ると共に、各ユニット毎にローカルプレート線を別個に
設け、選択されたユニットにおいてローカルプレート線
をグローバルプレート線に接続する。従って、選択され
たユニットにおいてのみローカルワード線及びローカル
プレート線を活性化することが可能となり、無駄な電力
消費を避けることが出来る。
【００８３】請求項２の発明では、選択されないユニッ
トにおいては、ローカルワード線及びローカルプレート
線が浮遊するのを避けることで確実な動作を実現するこ
とが出来る。
トにおいては、ローカルワード線及びローカルプレート
線が浮遊するのを避けることで確実な動作を実現するこ
とが出来る。
【００８４】請求項３の発明では、入力コラムアドレス
のデコード処理によって複数のユニットの一つを選択す
ることが可能になる。
のデコード処理によって複数のユニットの一つを選択す
ることが可能になる。
【００８５】請求項４の発明では、ユニット選択信号に
よって第1及び第3のトランジスタにチャネルを形成し、
その後グローバルワード線及びグローバルプレート線を
活性化することで、第1及び第3のトランジスタのゲート
電圧をブーストしてグローバルワード線及びグローバル
プレート線の活性化電位よりも高い電位にまで押し上げ
るので、ローカル線をグローバル線に接続してグローバ
ル線と同電位に駆動することが可能となる。
よって第1及び第3のトランジスタにチャネルを形成し、
その後グローバルワード線及びグローバルプレート線を
活性化することで、第1及び第3のトランジスタのゲート
電圧をブーストしてグローバルワード線及びグローバル
プレート線の活性化電位よりも高い電位にまで押し上げ
るので、ローカル線をグローバル線に接続してグローバ
ル線と同電位に駆動することが可能となる。
【００８６】請求項５の発明では、デプリーション型ト
ランジスタを用いることで、第1及び第3のトランジスタ
のゲート電圧をより高い電位にすることが可能となり、
安定した高速な動作を実現することが出来る。
ランジスタを用いることで、第1及び第3のトランジスタ
のゲート電圧をより高い電位にすることが可能となり、
安定した高速な動作を実現することが出来る。
【００８７】請求項６の発明では、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタとの並列接続で構成されるト
ランスファーゲートを用いることで、ローカル線をグロ
ーバル線に接続してグローバル線と同電位に駆動するこ
とが可能となる。
タとＮＭＯＳトランジスタとの並列接続で構成されるト
ランスファーゲートを用いることで、ローカル線をグロ
ーバル線に接続してグローバル線と同電位に駆動するこ
とが可能となる。
【００８８】請求項７の発明では、ユニットスイッチ回
路のうちでプレート線に関連するスイッチ部分は、ユニ
ット選択信号ではなくローカルワード線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
路のうちでプレート線に関連するスイッチ部分は、ユニ
ット選択信号ではなくローカルワード線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
【００８９】請求項８の発明では、ユニットスイッチ回
路のうちでプレート線に関連するスイッチ部分である第
３及び第４のＮＭＯＳトランジスタは、ユニット選択信
号ではなくローカルワード線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
路のうちでプレート線に関連するスイッチ部分である第
３及び第４のＮＭＯＳトランジスタは、ユニット選択信
号ではなくローカルワード線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
【００９０】請求項９の発明では、ユニットスイッチ回
路のうちでワード線に関連するスイッチ部分は、ユニッ
ト選択信号ではなくローカルプレート線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
路のうちでワード線に関連するスイッチ部分は、ユニッ
ト選択信号ではなくローカルプレート線の信号で駆動・
制御される。従って、ユニット選択信号に必要な駆動力
が比較的小さくてすみ、消費電力を削減することが出来
る。
【００９１】請求項１０の発明では、ユニットスイッチ
回路のうちでワード線に関連するスイッチ部分である第
１及び第２のＮＭＯＳトランジスタは、ユニット選択信
号ではなくローカルプレート線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
回路のうちでワード線に関連するスイッチ部分である第
１及び第２のＮＭＯＳトランジスタは、ユニット選択信
号ではなくローカルプレート線の信号で駆動・制御され
る。従って、ユニット選択信号に必要な駆動力が比較的
小さくてすみ、消費電力を削減することが出来る。
【図１】典型的な強誘電体半導体記憶装置を示す図であ
る。
る。
【図２】本発明による強誘電体半導体記憶装置を示す図
である。
である。
【図３】セルアレイユニットの第１実施例の構成を示す
回路図である。
回路図である。
【図４】セルアレイユニットの第１実施例の動作を説明
するための信号波形図である。
するための信号波形図である。
【図５】セルアレイユニットの第２実施例の構成を示す
回路図である。
回路図である。
【図６】セルアレイユニットの第２実施例の動作を説明
するための信号波形図である。
するための信号波形図である。
【図７】セルアレイユニットの第３実施例の構成を示す
回路図である。
回路図である。
【図８】セルアレイユニットの第４実施例の構成を示す
回路図である。
回路図である。
【図９】セルアレイユニットの第４実施例の動作を説明
するための信号波形図である。
するための信号波形図である。
【図１０】セルアレイユニットの第５実施例の構成を示
す回路図である。
す回路図である。
【図１１】セルアレイユニットの第５実施例の動作を説
明するための信号波形図である。
明するための信号波形図である。
【図１２】ユニット選択回路の構成を示す図である。
１０ ＦＲＡＭ １１ アドレス処理ユニット １２ データ入出力ユニット １３ 制御ユニット １４ ワードデコーダ １５ プレートデコーダ １６ コラムデコーダ １７ セル回路 １８ センスアンプユニット １９ ユニット選択回路
Claims (10)
- 【請求項１】強誘電体よりなるメモリセルと、 該メモリセルの一端とデータ伝送経路との間に接続され
るセルトランジスタと、 対応ローアドレスが選択されると活性化されるグローバ
ルワード線と、 対応ローアドレスが選択されると活性化されるグローバ
ルプレート線と、 一つ又は複数のコラムアドレスを一つのユニットとして
各ユニット毎に別個に設けられ該セルトランジスタのゲ
ートに接続されるローカルワード線と、 各ユニット毎に別個に設けられ該メモリセルの該一端と
は別の一端に接続されるローカルプレート線と、 選択されたユニットにおいて該グローバルワード線と該
ローカルワード線とを電気的に接続して両ワード線を同
電位にさせると共に該グローバルプレート線と該ローカ
ルプレート線とを電気的に接続して両プレート線を同電
位にさせるユニットスイッチ回路を含むことを特徴とす
る半導体記憶装置。 - 【請求項２】選択されないユニットにおいては、前記ロ
ーカルワード線と前記ローカルプレート線とをグランド
電圧にクランプすることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】入力コラムアドレスをデコードして複数の
ユニットの一つを選択し、選択したユニットの前記ユニ
ットスイッチ回路に供給するユニット選択信号をアクテ
ィブにするユニット選択回路を更に含むことを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項４】前記ユニットスイッチ回路は、 ドレイン及びソースが前記グローバルワード線及び前記
ローカルワード線に接続される第１のＮＭＯＳトランジ
スタと、 ドレイン及びソースが前記ユニット選択信号及び該第１
のＮＭＯＳトランジスタのゲートに接続されると共に、
電源電圧に接続されるゲートを有する第２のＮＭＯＳト
ランジスタと、 ドレイン及びソースが前記グローバルプレート線及び前
記ローカルプレート線に接続される第３のＮＭＯＳトラ
ンジスタと、 ドレイン及びソースが前記ユニット選択信号及び該第３
のＮＭＯＳトランジスタのゲートに接続されると共に、
電源電圧に接続されるゲートを有する第４のＮＭＯＳト
ランジスタを含むことを特徴とする請求項３記載の半導
体記憶装置。 - 【請求項５】前記第２のＮＭＯＳトランジスタと前記第
４のＮＭＯＳトランジスタとは、デプリーション型トラ
ンジスタであることを特徴とする請求項４記載の半導体
記憶装置。 - 【請求項６】前記ユニットスイッチ回路は、 ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列
接続で構成され前記グローバルワード線及び前記ローカ
ルワード線を接続する第１のトランスファーゲートと、 ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列
接続で構成され前記グローバルプレート線及び前記ロー
カルプレート線を接続する第２のトランスファーゲート
を含むことを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項７】前記ユニットスイッチ回路は、 前記ユニット選択信号が活性化するとこれに応じて前記
グローバルワード線と前記ローカルワード線とを電気的
に接続するゲートと、 該ローカルワード線が活性化するとこれに応じて前記グ
ローバルプレート線と前記ローカルプレート線とを電気
的に接続するゲートを含むことを特徴とする請求項３記
載の半導体記憶装置。 - 【請求項８】前記ユニットスイッチ回路は、 ドレイン及びソースが前記グローバルワード線及び前記
ローカルワード線に接続される第１のＮＭＯＳトランジ
スタと、 ドレイン及びソースが前記ユニット選択信号及び該第１
のＮＭＯＳトランジスタのゲートに接続されると共に、
電源電圧に接続されるゲートを有する第２のＮＭＯＳト
ランジスタと、 ドレイン及びソースが前記グローバルプレート線及び前
記ローカルプレート線に接続される第３のＮＭＯＳトラ
ンジスタと、 ドレイン及びソースが該ローカルワード線及び該第３の
ＮＭＯＳトランジスタのゲートに接続されると共に、電
源電圧に接続されるゲートを有する第４のＮＭＯＳトラ
ンジスタを含むことを特徴とする請求項３記載の半導体
記憶装置。 - 【請求項９】前記ユニットスイッチ回路は、 前記ユニット選択信号が活性化するとこれに応じて前記
グローバルプレート線と前記ローカルプレート線とを電
気的に接続するゲートと、 該ローカルプレート線が活性化するとこれに応じて前記
グローバルワード線と前記ローカルワード線とを電気的
に接続するゲートを含むことを特徴とする請求項３記載
の半導体記憶装置。 - 【請求項１０】前記ユニットスイッチ回路は、 ドレイン及びソースが前記グローバルワード線及び前記
ローカルワード線に接続される第１のＮＭＯＳトランジ
スタと、 ドレイン及びソースが前記ローカルプレート線及び該第
１のＮＭＯＳトランジスタのゲートに接続されると共
に、電源電圧に接続されるゲートを有する第２のＮＭＯ
Ｓトランジスタと、 ドレイン及びソースが前記グローバルプレート線及び該
ローカルプレート線に接続される第３のＮＭＯＳトラン
ジスタと、 ドレイン及びソースが前記ユニット選択信号及び該第３
のＮＭＯＳトランジスタのゲートに接続されると共に、
電源電圧に接続されるゲートを有する第４のＮＭＯＳト
ランジスタを含むことを特徴とする請求項３記載の半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092226A JP2001283583A (ja) | 2000-03-29 | 2000-03-29 | 半導体記憶装置 |
| US09/770,286 US6330180B2 (en) | 2000-03-24 | 2001-01-29 | Semiconductor memory device with reduced power consumption and with reduced test time |
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