JP2000268563A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000268563A JP2000268563A JP6997799A JP6997799A JP2000268563A JP 2000268563 A JP2000268563 A JP 2000268563A JP 6997799 A JP6997799 A JP 6997799A JP 6997799 A JP6997799 A JP 6997799A JP 2000268563 A JP2000268563 A JP 2000268563A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- pull
- memory cell
- cell array
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ワード線の高速立ち下げを可能とし、もって
高速動作を可能とした半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１と、このメモリセル
アレイ１のワード線ＷＬとビット線ＢＬの選択を行うロ
ウデコーダ３及びカラムデコーダ５と、メモリセルアレ
イ１の読み出しデータをセンスし、書き込みデータをラ
ッチするセンスアンプ２と、選択されたワード線を駆動
するための、ワード線の一方の端部に配置されたワード
線ドライバ４とを備え、更にワード線ドライバ４とは反
対側のワード線端部に、ワード線が非選択状態とされた
ときに活性化されてワード線の電荷を放電するためのプ
ルダウン回路９を配置した。
高速動作を可能とした半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１と、このメモリセル
アレイ１のワード線ＷＬとビット線ＢＬの選択を行うロ
ウデコーダ３及びカラムデコーダ５と、メモリセルアレ
イ１の読み出しデータをセンスし、書き込みデータをラ
ッチするセンスアンプ２と、選択されたワード線を駆動
するための、ワード線の一方の端部に配置されたワード
線ドライバ４とを備え、更にワード線ドライバ４とは反
対側のワード線端部に、ワード線が非選択状態とされた
ときに活性化されてワード線の電荷を放電するためのプ
ルダウン回路９を配置した。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ等の半
導体記憶装置に関する。
導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置は、素子及
び配線の微細化と大容量化がますます進んでいる。これ
に伴い、特にワード線は抵抗及び浮遊容量が大きくな
り、ワード線電位の遷移遅延がＤＲＡＭの一層の高速動
作化を阻害する大きな原因となっている。
び配線の微細化と大容量化がますます進んでいる。これ
に伴い、特にワード線は抵抗及び浮遊容量が大きくな
り、ワード線電位の遷移遅延がＤＲＡＭの一層の高速動
作化を阻害する大きな原因となっている。
【０００３】ロウデコーダにより選択されたワード線を
駆動するためのワード線ドライバの出力端、即ちワード
線との接続端には通常、プルダウン用トランジスタが設
けられている。このプルダウン用トランジスタは、非選
択状態にあるワード線が選択されたワード線との容量カ
ップリング等により電位上昇するのを抑えると共に、選
択ワード線が非選択状態になったときにそのワード線の
立ち下げ（即ち電荷放電）を加速させる働きをする。
駆動するためのワード線ドライバの出力端、即ちワード
線との接続端には通常、プルダウン用トランジスタが設
けられている。このプルダウン用トランジスタは、非選
択状態にあるワード線が選択されたワード線との容量カ
ップリング等により電位上昇するのを抑えると共に、選
択ワード線が非選択状態になったときにそのワード線の
立ち下げ（即ち電荷放電）を加速させる働きをする。
【０００４】
【発明が解決しようとする課題】従来のＤＲＡＭ等のワ
ード線駆動方式では、ワード線をその一端側からのみ駆
動するため、特に選択されたワード線を非選択状態にす
るときのワード線立ち下げの遅延時間が、メモリの大容
量化と共に増大し、これが高速のデータ書き込み／読み
出しを困難にしている。
ード線駆動方式では、ワード線をその一端側からのみ駆
動するため、特に選択されたワード線を非選択状態にす
るときのワード線立ち下げの遅延時間が、メモリの大容
量化と共に増大し、これが高速のデータ書き込み／読み
出しを困難にしている。
【０００５】この発明は、上記事情を考慮してなされた
もので、ワード線の高速立ち下げを可能とし、もって高
速動作を可能とした半導体記憶装置を提供することを目
的としている。
もので、ワード線の高速立ち下げを可能とし、もって高
速動作を可能とした半導体記憶装置を提供することを目
的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数本ずつの互いに交差するワード線とビッ
ト線、及びこれらのワード線とビット線の交差部に配置
されたメモリセルを有するメモリセルアレイと、このメ
モリセルアレイのワード線とビット線の選択を行うデコ
ード回路と、前記ビット線のデータを検知するセンスア
ンプと、前記デコード回路により選択されたワード線を
駆動するための、ワード線の端部に配置されたワード線
ドライバと、このワード線ドライバとは異なる位置でワ
ード線に接続され、ワード線が非選択状態とされたとき
に活性化されてワード線の電荷を放電するためのプルダ
ウン回路とを備えたことを特徴とする。
憶装置は、複数本ずつの互いに交差するワード線とビッ
ト線、及びこれらのワード線とビット線の交差部に配置
されたメモリセルを有するメモリセルアレイと、このメ
モリセルアレイのワード線とビット線の選択を行うデコ
ード回路と、前記ビット線のデータを検知するセンスア
ンプと、前記デコード回路により選択されたワード線を
駆動するための、ワード線の端部に配置されたワード線
ドライバと、このワード線ドライバとは異なる位置でワ
ード線に接続され、ワード線が非選択状態とされたとき
に活性化されてワード線の電荷を放電するためのプルダ
ウン回路とを備えたことを特徴とする。
【０００７】具体的にこの発明において、デコード回路
は、ワード線選択を行うロウデコーダとビット選択を行
うカラムデコードとを有し、ロウデコーダは例えば、隣
接するワード線を互いに反対側の端部で選択するように
メモリセルアレイの両側に分散的に配置される。この場
合、各ロウデコーダに対応して、ワード線ドライバがロ
ウデコーダ側に端部に、プルダウン回路がワード線ドラ
イバとは反対側の端部に配置されるようにする。
は、ワード線選択を行うロウデコーダとビット選択を行
うカラムデコードとを有し、ロウデコーダは例えば、隣
接するワード線を互いに反対側の端部で選択するように
メモリセルアレイの両側に分散的に配置される。この場
合、各ロウデコーダに対応して、ワード線ドライバがロ
ウデコーダ側に端部に、プルダウン回路がワード線ドラ
イバとは反対側の端部に配置されるようにする。
【０００８】この発明によると、ワード線ドライバとは
別に、例えばワード線ドライバとは反対側のワード線端
部にプルダウン回路を設けることにより、選択状態から
非選択状態へのワード線電位の遷移を加速するようにし
ている。これにより、高速のデータ書き込み／読み出し
サイクルを実現することができる。
別に、例えばワード線ドライバとは反対側のワード線端
部にプルダウン回路を設けることにより、選択状態から
非選択状態へのワード線電位の遷移を加速するようにし
ている。これにより、高速のデータ書き込み／読み出し
サイクルを実現することができる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、実施の形態のＤＲＡ
Ｍのブロック構成を示す。メモリセルアレイ１は、複数
本ずつのワード線ＷＬとビット線ＢＬが互いに交差して
配設され、それらの各交差部にメモリセルＭＣを配置し
て構成される。このメモリセルアレイ１の読み出しデー
タをセンスし、書き込みデータをラッチするためにセン
スアンプ２が設けられている。また、ワード線選択及び
ビット線選択を行うためにそれぞれ、ロウデコーダ３
（３ａ，３ｂ）及びカラムデコーダ５とカラム選択ゲー
ト６が設けられている。
の実施の形態を説明する。図１は、実施の形態のＤＲＡ
Ｍのブロック構成を示す。メモリセルアレイ１は、複数
本ずつのワード線ＷＬとビット線ＢＬが互いに交差して
配設され、それらの各交差部にメモリセルＭＣを配置し
て構成される。このメモリセルアレイ１の読み出しデー
タをセンスし、書き込みデータをラッチするためにセン
スアンプ２が設けられている。また、ワード線選択及び
ビット線選択を行うためにそれぞれ、ロウデコーダ３
（３ａ，３ｂ）及びカラムデコーダ５とカラム選択ゲー
ト６が設けられている。
【００１０】ロウデコーダ３はこの実施の形態の場合、
偶数番目のワード線をメモリセルアレイ１の一方の端部
のロウデコーダ３ａが選択し、奇数番目のワード線をメ
モリセルアレイ１の他方の端部のロウデコーダ３ｂが選
択するように、メモリセルアレイ１の両側に分散されて
配置されている。アドレスＡＤはアドレスバッファ８に
取り込まれ、ロウアドレス及びカラムアドレスがそれぞ
れロウデコーダ３及びカラムデコーダ５によりデコード
される。センスアンプ２により読み出されたデータはカ
ラム選択ゲート６を介し、データバッファ７を介して入
出力端子Ｉ／Ｏに取り出される。
偶数番目のワード線をメモリセルアレイ１の一方の端部
のロウデコーダ３ａが選択し、奇数番目のワード線をメ
モリセルアレイ１の他方の端部のロウデコーダ３ｂが選
択するように、メモリセルアレイ１の両側に分散されて
配置されている。アドレスＡＤはアドレスバッファ８に
取り込まれ、ロウアドレス及びカラムアドレスがそれぞ
れロウデコーダ３及びカラムデコーダ５によりデコード
される。センスアンプ２により読み出されたデータはカ
ラム選択ゲート６を介し、データバッファ７を介して入
出力端子Ｉ／Ｏに取り出される。
【００１１】ロウデコーダ３ａ，３ｂにより選択される
ワード線ＷＬを駆動するために、それぞれロウデコーダ
３ａ，３ｂ側のワード線端部にワード線ドライバ４ａ，
４ｂが設けられている。また、各ワード線ＷＬのワード
線ドライバ４ａ，４ｂとは反対側の端部には、ワード線
ＷＬが選択状態から非選択状態に遷移するときに活性化
されてワード線ＷＬの電荷放電を加速するためのプルダ
ウン回路９ａ，９ｂが設けられている。プルダウン回路
９ａ，９ｂの制御信号には例えば、ワード線ドライバ４
ａ，４ｂの立ち下げタイミングを制御する制御回路１０
ａ，１０ｂから得られるタイミング信号が用いられる。
ワード線ＷＬを駆動するために、それぞれロウデコーダ
３ａ，３ｂ側のワード線端部にワード線ドライバ４ａ，
４ｂが設けられている。また、各ワード線ＷＬのワード
線ドライバ４ａ，４ｂとは反対側の端部には、ワード線
ＷＬが選択状態から非選択状態に遷移するときに活性化
されてワード線ＷＬの電荷放電を加速するためのプルダ
ウン回路９ａ，９ｂが設けられている。プルダウン回路
９ａ，９ｂの制御信号には例えば、ワード線ドライバ４
ａ，４ｂの立ち下げタイミングを制御する制御回路１０
ａ，１０ｂから得られるタイミング信号が用いられる。
【００１２】図２は、図１における一方のロウデコーダ
３ａ側のワード線ドライバ４ａと、これにより駆動され
る４本のワード線ＷＬ１〜ＷＬ４の反対側端部に配置さ
れたプルダウン回路９ａの部分の具体的構成例を示して
いる。この例で示す４本のワード線ＷＬ１〜ＷＬ４は、
メモリセルアレイ１の異なる４ブロックなかの対応する
ロウアドレスで選択されるものである。即ち、各ワード
線ＷＬ１〜ＷＬ４を駆動するＰＭＯＳトランジスタＱ１
とＮＭＯＳトランジスタＱ２からなるドライブ段ＤＲ１
〜ＤＲ４のＮＭＯＳトランジスタＱ２の共通接続された
ゲートＮ０には、ロウデコーダ３の出力が入る。各ドラ
イブ段ＤＲ１〜ＤＲ４のＰＭＯＳトランジスタＱ１のソ
ースＮ１〜Ｎ４には、ワード線選択時に、デコード機能
を持つ制御回路１０ａからそのいずれか一つに駆動電圧
が供給される。
３ａ側のワード線ドライバ４ａと、これにより駆動され
る４本のワード線ＷＬ１〜ＷＬ４の反対側端部に配置さ
れたプルダウン回路９ａの部分の具体的構成例を示して
いる。この例で示す４本のワード線ＷＬ１〜ＷＬ４は、
メモリセルアレイ１の異なる４ブロックなかの対応する
ロウアドレスで選択されるものである。即ち、各ワード
線ＷＬ１〜ＷＬ４を駆動するＰＭＯＳトランジスタＱ１
とＮＭＯＳトランジスタＱ２からなるドライブ段ＤＲ１
〜ＤＲ４のＮＭＯＳトランジスタＱ２の共通接続された
ゲートＮ０には、ロウデコーダ３の出力が入る。各ドラ
イブ段ＤＲ１〜ＤＲ４のＰＭＯＳトランジスタＱ１のソ
ースＮ１〜Ｎ４には、ワード線選択時に、デコード機能
を持つ制御回路１０ａからそのいずれか一つに駆動電圧
が供給される。
【００１３】各ドライブ段ＤＲ１〜ＤＲ４に近接して、
それぞれのワード線ＷＬ１〜ＷＬ４には、プルダウン用
ＮＭＯＳトランジスタＱ３が接続されている。これらの
プルダウン用トランジスタＱ３のゲート端子Ｎ１′〜Ｎ
４′には、端子Ｎ１〜Ｎ４とは逆の制御信号が入る。従
って、任意のワード線が選択されたとき、これにつなが
るトランジスタＱ３がオフ、また選択ワード線に隣接す
る非選択ワード線（図２では省略されている、ワード線
ドライバ９ｂに接続された非選択ワード線）では対応す
るトランジスタＱ３がオンになる。これにより、選択ワ
ード線が電位上昇するときの隣接する非選択ワード線へ
のカップリングノイズが抑えられる。また、選択ワード
線がオフしたときは、そのワード線に接続されているト
ランジスタＱ３がオンとなり、ワード線電荷を引き抜
く。即ち、プルダウン用トランジスタＱ３は、カップリ
ングノイズ対策と、ワード線がオフになるときの電荷引
き抜きの二つの働きをする。
それぞれのワード線ＷＬ１〜ＷＬ４には、プルダウン用
ＮＭＯＳトランジスタＱ３が接続されている。これらの
プルダウン用トランジスタＱ３のゲート端子Ｎ１′〜Ｎ
４′には、端子Ｎ１〜Ｎ４とは逆の制御信号が入る。従
って、任意のワード線が選択されたとき、これにつなが
るトランジスタＱ３がオフ、また選択ワード線に隣接す
る非選択ワード線（図２では省略されている、ワード線
ドライバ９ｂに接続された非選択ワード線）では対応す
るトランジスタＱ３がオンになる。これにより、選択ワ
ード線が電位上昇するときの隣接する非選択ワード線へ
のカップリングノイズが抑えられる。また、選択ワード
線がオフしたときは、そのワード線に接続されているト
ランジスタＱ３がオンとなり、ワード線電荷を引き抜
く。即ち、プルダウン用トランジスタＱ３は、カップリ
ングノイズ対策と、ワード線がオフになるときの電荷引
き抜きの二つの働きをする。
【００１４】ワード線ＷＬ１〜ＷＬ４のワード線ドライ
バ４ａとは反対側の端部には、プルダウン回路９ａを構
成するＮＭＯＳトランジスタＱ４がそれぞれ接続されて
いる。これらのプルダウン用トランジスタＱ４は、ゲー
トが共通の制御端子Ｘに接続されている。プルダウン用
トランジスタＱ４のそれぞれを、プルダウン用トランジ
スタＱ３に入る制御信号と同じもので制御することも考
えられるが、この制御信号をワード線の一端から他端ま
で引き回すことはスペースの点で現実的ではない。そこ
でこの実施の形態では、プルダウン用トランジスタＱ４
のゲートを共通に制御端子Ｘに接続し、これに入る制御
信号として、選択ワード線をオフにする（即ち、ＶSSレ
ベルに落とす）タイミング制御を行う制御回路１０ｂか
ら得られるタイミング信号を用いる。ロウデコーダ３
ａ，３ｂは一本のワード線を選択するものの、両側の制
御回路１０ａ，１０ｂは共に、選択ワード線をオン、オ
フさせるタイミング信号を持っている。
バ４ａとは反対側の端部には、プルダウン回路９ａを構
成するＮＭＯＳトランジスタＱ４がそれぞれ接続されて
いる。これらのプルダウン用トランジスタＱ４は、ゲー
トが共通の制御端子Ｘに接続されている。プルダウン用
トランジスタＱ４のそれぞれを、プルダウン用トランジ
スタＱ３に入る制御信号と同じもので制御することも考
えられるが、この制御信号をワード線の一端から他端ま
で引き回すことはスペースの点で現実的ではない。そこ
でこの実施の形態では、プルダウン用トランジスタＱ４
のゲートを共通に制御端子Ｘに接続し、これに入る制御
信号として、選択ワード線をオフにする（即ち、ＶSSレ
ベルに落とす）タイミング制御を行う制御回路１０ｂか
ら得られるタイミング信号を用いる。ロウデコーダ３
ａ，３ｂは一本のワード線を選択するものの、両側の制
御回路１０ａ，１０ｂは共に、選択ワード線をオン、オ
フさせるタイミング信号を持っている。
【００１５】図３は、図２の構成において、ワード線選
択の動作を説明するためのタイミング図である。ワード
線選択デコード部の出力端子Ｎ０が“Ｌ”でワード線選
択状態となる。この間に端子Ｎ１が“Ｈ”になり、残り
の端子Ｎ２〜Ｎ４が“Ｌ”を保つことにより、４本のワ
ード線ＷＬ１〜ＷＬ４のうちワード線ＷＬ１がＰＭＯＳ
トランジスタＱ１を介して充電されて立ち上がる。端子
Ｎ１が“Ｈ”になると同時に、端子Ｎ１′は“Ｌ”にな
り、選択されたワード線ＷＬ１のプルダウン用トランジ
スタＱ３はオフになる。
択の動作を説明するためのタイミング図である。ワード
線選択デコード部の出力端子Ｎ０が“Ｌ”でワード線選
択状態となる。この間に端子Ｎ１が“Ｈ”になり、残り
の端子Ｎ２〜Ｎ４が“Ｌ”を保つことにより、４本のワ
ード線ＷＬ１〜ＷＬ４のうちワード線ＷＬ１がＰＭＯＳ
トランジスタＱ１を介して充電されて立ち上がる。端子
Ｎ１が“Ｈ”になると同時に、端子Ｎ１′は“Ｌ”にな
り、選択されたワード線ＷＬ１のプルダウン用トランジ
スタＱ３はオフになる。
【００１６】一方この間、端子Ｎ２′〜Ｎ４′は、端子
Ｎ１′と相補的に“Ｈ”となり、非選択のワード線ＷＬ
２〜ＷＬ４のプルダウン用トランジスタＱ３がオンにな
って、これらのワード線ＷＬ２〜ＷＬ４を接地電位に保
つ。またこの間、制御信号Ｘが“Ｌ”であって、ワード
線ドライバとは反対側のワード線端部にあるプルダウン
用トランジスタＱ４もオフを保つ。
Ｎ１′と相補的に“Ｈ”となり、非選択のワード線ＷＬ
２〜ＷＬ４のプルダウン用トランジスタＱ３がオンにな
って、これらのワード線ＷＬ２〜ＷＬ４を接地電位に保
つ。またこの間、制御信号Ｘが“Ｌ”であって、ワード
線ドライバとは反対側のワード線端部にあるプルダウン
用トランジスタＱ４もオフを保つ。
【００１７】端子Ｎ０が“Ｈ”になることにより、ドラ
イブ段ＤＲ１〜ＤＲ４ではＰＭＯＳトランジスタＱ１が
オフ、ＮＭＯＳトランジスタＱ２がオンになり、ワード
線非選択状態になる。それに先だって端子Ｎ１が“Ｌ”
になり、同時に端子Ｎ１′が“Ｈ”に立ち上がる。端子
Ｎ２′〜Ｎ４′は“Ｈ”状態を保つ。これにより、ワー
ド線ＷＬ１の電荷はドライバ段ＤＲ１のＮＭＯＳトラン
ジスタＱ２を通して放電され、またプルダウン用トラン
ジスタＱ３により放電が加速される。同時に、制御信号
Ｘが“Ｈ”になることで、ワード線ドライバ４と反対側
のプルダウン用トランジスタＱ４が全てオンになり、選
択ワード線ＷＬ１の電荷放電は更に加速されることにな
る。
イブ段ＤＲ１〜ＤＲ４ではＰＭＯＳトランジスタＱ１が
オフ、ＮＭＯＳトランジスタＱ２がオンになり、ワード
線非選択状態になる。それに先だって端子Ｎ１が“Ｌ”
になり、同時に端子Ｎ１′が“Ｈ”に立ち上がる。端子
Ｎ２′〜Ｎ４′は“Ｈ”状態を保つ。これにより、ワー
ド線ＷＬ１の電荷はドライバ段ＤＲ１のＮＭＯＳトラン
ジスタＱ２を通して放電され、またプルダウン用トラン
ジスタＱ３により放電が加速される。同時に、制御信号
Ｘが“Ｈ”になることで、ワード線ドライバ４と反対側
のプルダウン用トランジスタＱ４が全てオンになり、選
択ワード線ＷＬ１の電荷放電は更に加速されることにな
る。
【００１８】以上のようにこの実施の形態では、ワード
線が非選択状態になるときに、ワード線のドライブ端の
みならず、反対側の端部でも電荷放電が行われる。従っ
て、ワード線の立ち下がり時のＣＲ時定数は、ワード線
の一端側でのみ放電する場合に比べて等価的に１／４に
なる。これにより、ワード線の高速放電が可能になり、
従来に比べて高速のデータ書き込み／読み出しサイクル
を実現するこができる。
線が非選択状態になるときに、ワード線のドライブ端の
みならず、反対側の端部でも電荷放電が行われる。従っ
て、ワード線の立ち下がり時のＣＲ時定数は、ワード線
の一端側でのみ放電する場合に比べて等価的に１／４に
なる。これにより、ワード線の高速放電が可能になり、
従来に比べて高速のデータ書き込み／読み出しサイクル
を実現するこができる。
【００１９】この発明は上記実施の形態に限られない。
上記実施の形態では、新たなワード線プルダウン回路を
ワード線ドライバとは反対側のワード線端部に配置した
が、ワード線の他の適当な位置に配置することもでき
る。またスペース的に許容されるなら、複数箇所にワー
ド線プルダウン回路を付加することより、ワード線立ち
下げの一層の高速化が図られる。
上記実施の形態では、新たなワード線プルダウン回路を
ワード線ドライバとは反対側のワード線端部に配置した
が、ワード線の他の適当な位置に配置することもでき
る。またスペース的に許容されるなら、複数箇所にワー
ド線プルダウン回路を付加することより、ワード線立ち
下げの一層の高速化が図られる。
【００２０】
【発明の効果】以上述べたようにこの発明によれば、ワ
ード線ドライバとは別に、ワード線の適当な位置にプル
ダウン回路を付加することにより、選択状態から非選択
状態へのワード線電位の遷移を加速して、高速のデータ
書き込み／読み出しサイクルを実現することができる。
ード線ドライバとは別に、ワード線の適当な位置にプル
ダウン回路を付加することにより、選択状態から非選択
状態へのワード線電位の遷移を加速して、高速のデータ
書き込み／読み出しサイクルを実現することができる。
【図１】この発明の実施の形態によるＤＲＡＭのブロッ
ク構成を示す図である。
ク構成を示す図である。
【図２】同実施の形態のワード線ドライバ及びプルダウ
ン回路の具体構成例を示す図である。
ン回路の具体構成例を示す図である。
【図３】同実施の形態の動作タイミング図である。
１…メモリセルアレイ、２…センスアンプ、３…ロウデ
コーダ、４…ワード線ドライバ、５…カラムデコーダ、
６…カラム選択ゲート、７…データバッファ、８…アド
レスバッファ、９…ワード線プルダウン回路、１０…制
御回路。
コーダ、４…ワード線ドライバ、５…カラムデコーダ、
６…カラム選択ゲート、７…データバッファ、８…アド
レスバッファ、９…ワード線プルダウン回路、１０…制
御回路。
Claims (2)
- 【請求項１】 複数本ずつの互いに交差するワード線と
ビット線、及びこれらのワード線とビット線の交差部に
配置されたメモリセルを有するメモリセルアレイと、 このメモリセルアレイのワード線とビット線の選択を行
うデコード回路と、 前記メモリセルアレイの読み出しデータをセンスし、書
き込みデータをラッチするセンスアンプと、 前記デコード回路により選択されたワード線を駆動する
ための、ワード線の端部に配置されたワード線ドライバ
と、 このワード線ドライバとは異なる位置でワード線に接続
され、ワード線が非選択状態とされたときに活性化され
てワード線の電荷を放電するためのプルダウン回路とを
備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記デコード回路は、隣接するワード線
を互いに反対側の端部で選択するように前記メモリセル
アレイの両側に分散的に配置されたロウデコーダと、ビ
ット線選択を行うカラムデコーダとを有し、 前記各ロウデコーダに対応して、前記ワード線ドライバ
がロウデコーダ側に端部に、前記プルダウン回路がワー
ド線ドライバとは反対側の端部に配置されていることを
特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6997799A JP2000268563A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6997799A JP2000268563A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000268563A true JP2000268563A (ja) | 2000-09-29 |
Family
ID=13418239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6997799A Pending JP2000268563A (ja) | 1999-03-16 | 1999-03-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000268563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2011243258A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体記憶装置 |
-
1999
- 1999-03-16 JP JP6997799A patent/JP2000268563A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798255B2 (en) | 2001-05-24 | 2004-09-28 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2011243258A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0196586B1 (en) | Static semiconductor memory device | |
| US7688650B2 (en) | Write control method for a memory array configured with multiple memory subarrays | |
| JPH05266669A (ja) | シーケンス型ラッチ型行ラインリピータを有する半導体メモリ | |
| JPH0652685A (ja) | パワーオンリセット制御型ラッチ型行ラインリピータを有する半導体メモリ | |
| JPH0229987A (ja) | 半導体メモリ回路 | |
| KR100367904B1 (ko) | 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치 | |
| JPS63220500A (ja) | 半導体記憶装置の冗長回路 | |
| JPH05334876A (ja) | メモリ行ライン選択用ラッチ型リピータを持った半導体メモリ | |
| US5097450A (en) | Semiconductor memory device having a plurality of memory blocks | |
| US7251189B2 (en) | Semiconductor storage device | |
| EP1143453B1 (en) | Semiconductor memory device | |
| US20010030888A1 (en) | Data buffer for programmable memory | |
| EP0573046A2 (en) | Semiconductor memory device with single data line pair shared between memory cell arrays | |
| JP2000339965A (ja) | ローデコーダ及びカラムデコーダを有する半導体メモリ装置 | |
| US6982912B2 (en) | Semiconductor memory device | |
| US6700811B1 (en) | Random access memory device and method for driving a plate line segment therein | |
| JP3581170B2 (ja) | 半導体記憶装置 | |
| JP2000268563A (ja) | 半導体記憶装置 | |
| KR100361863B1 (ko) | 반도체 메모리 장치 | |
| JP2001283583A (ja) | 半導体記憶装置 | |
| KR100265603B1 (ko) | 계층형 워드라인 구조의 로우 디코더 | |
| KR100361866B1 (ko) | 반도체 메모리 소자의 워드라인 구동방법 | |
| JPH065077A (ja) | ビット線イコライズ方法、及び半導体記憶装置 | |
| JPH11134854A (ja) | 半導体記憶装置 | |
| JP3766710B2 (ja) | 半導体記憶装置 |