JPH065077A - ビット線イコライズ方法、及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、イコライズの高速化を図る
ことにある。 【構成】 同一タイミングでイコライズされる相補ビッ
ト線ＢＬに対応する全てのカラム選択スイッチ１６，１
７をオンすることによって、複数のビット線を結合し、
非選択状態のビット線の蓄積電荷エネルギーを、選択状
態のビット線に供給することによってイコライズの高速
化を図る。また、上記イコライズ制御信号ＥＱＰとカラ
ム選択制御信号ＹＳｉとの論理和を得るゲート回路２０
を設け、このゲート回路２０の出力信号で上記複数のカ
ラム選択スイッチ１６，１７の動作を制御することによ
って、上記のイコライズを可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれに含まれるビット線のイコライズ技術に関し、
例えばスタティック・ランダム・アクセス・メモリ（Ｓ
ＲＡＭと略記する）に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体メモリは、２進の１と０の形でデ
ータを記憶するために複数のメモリセルをアレイ状に配
列して成るメモリセルアレイを含む。そしてメモリに与
えられているロウとカラムのアドレスによって、ある特
定のセルをアクセスすることにより、各メモリセルへデ
ータを書込んだり、各メモリセルからデータを読出すこ
とができる。すなわち、ロウアドレスとカラムアドレス
によりそれぞれ選択されるワード線とビット線（データ
線とも称される）とにより特定のメモリセルがアクセス
され、それにより、当該メモリセルに記憶されている２
進データを、ビット線を介して読出すことができ、また
それとは逆に当該メモリセルにデータを書込むことがで
きる。

【０００３】データの読出し速度や書込み速度は相補ビ
ット線上の論理レベルの変化速度に依存され、例えば特
定のメモリセルの記憶データを読出した後で、当該特定
のメモリセルに対応するビット線の論理レベルが低い
と、次のメモリセルからデータを読出すときには当該ビ
ット線の論理レベルを高い方へ変えなければならない。
ビット線の論理レベルをそのように変えるためには長い
時間を必要とするから、半導体メモリの動作速度が制限
される。そこでメモリセルからデータを読出した後にビ
ット線をプリチャージすることによりビット線の電位を
元の電位に回復するようにしている。この電位回復時間
が短い程、メモリを高速に動作させることができる。プ
リチャージは、相補ビット線毎に当該相補ビット線を橋
絡するように配置されたＭＯＳトランジスタをオンさせ
ることにより行われることが多く、これをイコライズと
称し、そのＭＯＳトランジスタをイコライズ用トランジ
スタと称している。

【０００４】尚、半導体記憶装置のプリチャージについ
て記載された文献の例としては、特公昭５７−２１７９
５号公報及び特公昭６３−１６７７号公報がある。

【０００５】

【発明が解決しようとする課題】従来のＳＲＡＭによれ
ば、選択された一対のビット線（相補ビット線）がビッ
ト線選択用スイッチ(カラム選択スイッチ）を介して共
通の相補ビット線（コモンデータ線と称する）に接続さ
れているのみで、非選択の相補ビット線は、それに対応
するカラム選択スイッチがオフ状態であるため相補コモ
ンデータ線より切放されており、相補ビット線のイコラ
イズは、相補ビット線間に挿入されたイコライズ用ＭＯ
Ｓトランジスタによってのみ行われる。そしてこのイコ
ライズ用トランジスタは一対の相補ビット線について少
なくとも１個必要とされ、従ってＳＲＡＭ全体では相補
ビット線対の数だけ必要とされる。イコライズ速度（プ
リチャージ速度）をあげるためにイコライズ用ＭＯＳト
ランジスタのゲート幅を大きくすることが検討された
が、そうするとチップ全体では極めて大きなレイアウト
面積が必要となる。このような制約からイコライズ用Ｍ
ＯＳトランジスタのゲート幅をあまり大きくすることが
できず、この結果としてイコライズの高速化が困難とさ
れる。

【０００６】本発明の目的は、イコライズの高速化を図
ることにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、カラム選択スイッチを介して複
数の相補ビット線がコモンデータ線に結合され、この複
数の相補ビット線が同一タイミングでイコライズされる
とき、イコライズされるビット線に対応する全てのカラ
ム選択スイッチをオンするものである。

【００１０】また、複数の相補ビット線と、イコライズ
制御信号に応じて上記相補ビット線をイコライズするイ
コライズ用素子と、カラム選択制御信号に応じて上記複
数の相補ビット線を選択的にコモンデータ線に結合させ
るためのカラム選択スイッチとを含んで半導体記憶装置
が構成されるとき、上記イコライズ制御信号とカラム選
択制御信号との論理和を得るゲート回路を設け、このゲ
ート回路の出力信号で上記カラム選択スイッチの動作を
制御するものである。

【００１１】さらに、複数の相補ビット線対と、イコラ
イズ制御信号に応じて上記相補ビット線対をイコライズ
するイコライズ用素子とを含んで半導体記憶装置が構成
されるとき、互いに異なる相補ビット線対間で隣接する
ビット線同士を、上記イコライズ制御信号に応じてイコ
ライズするための素子を設けるものである。

【００１２】

【作用】上記した手段によれば、同一タイミングでイコ
ライズされる相補ビット線に対応する全てのカラム選択
スイッチをオンすることは、複数組のビット線がコモン
データ線を介して結合されることによって、非選択状態
のビット線の蓄積電荷エネルギーが、選択状態のビット
線に供給され、そのことが、イコライズの高速化を達成
する。このとき、上記イコライズ制御信号とカラム選択
制御信号との論理和を得るゲート回路は、イコライズ制
御信号がアサートされた場合に、イコライズされるビッ
ト線に対応する全てのカラム選択スイッチをオンするよ
うに作用する。また、互いに異なる相補ビット線対間で
隣接するビット線同士を、上記イコライズ制御信号に応
じてイコライズするための素子は、互いに異なる相補ビ
ット線対間で隣接するビット線同士が互いに相関を有さ
ない場合に、イコライズの高速化を達成する。

【００１３】

【実施例】第２図には本発明の一実施例であるＳＲＡＭ
が示される。同図に示されるＳＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。

【００１４】図２において、６は複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補ビット線（相補データ線とも称される）に結合
される。それぞれの相補ビット線は、相補ビット線に１
対１で結合された複数個のカラム選択スイッチを含むＹ
選択スイッチ回路９を介して相補コモンデータ線に共通
接続されている。

【００１５】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してＸデコーダ４に伝
達され、アドレス信号Ａｍ＋１〜Ａｎは、それに対応し
て配置されたアドレスバッファ１−ｍ＋１〜１−ｎを介
してＹデコーダ８に伝達される。ワードドライバ５はＸ
デコーダ４のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またＹデコーダ８は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路１０に含まれるセンスアンプで増幅され、
これによってメモリセルデータが外部に読出される。ま
た、外部からデータ入出力回路１０に書込みデータが与
えられると、当該データ入出力回路１０に含まれる書込
みアンプがその書込みデータに従って相補コモンデータ
線を駆動し、これにより、アドレス信号によって選択さ
れた相補ビット線を介して所定のメモリセルにそのデー
タに応ずる電荷情報が蓄積される。

【００１６】更に、アドレス信号Ａ０〜Ａｎの変化を検
出するアドレス変化検出回路（ＡＴＤ回路とも称され
る）１１の検出結果が制御部７に伝達され、そして外部
から与えられる選択信号としてのチップセレクト信号Ｃ
Ｓ＊（＊はロウアクティブ又は信号反転を示す）及びリ
ードライト信号ＷＥ＊がそれぞれＣＳ＊バッファ２及び
ＷＥ＊バッファ３を介して当該制御部７に取込まれ、こ
の制御部により各部の動作制御信号が生成されるように
なっている。

【００１７】図１には、上記ＳＲＡＭにおけるＹ選択ス
イッチ回路９付近の構成例が示される。

【００１８】図１に示されるように、代表的に示される
スタティック型メモリセル１５はワード線ＬＷと相補ビ
ット線ＢＬに結合され、この相補ビット線ＢＬには、そ
れらを橋絡するようにイコライズ用トランジスタ１８が
結合される。このイコライズ用トランジスタ１８はｐチ
ャンネル型ＭＯＳトランジスタとされ、それのゲート電
極には、インバータ１９を介してイコライズ制御信号Ｅ
ＱＰが入力されるようになっている。上記相補ビット線
ＢＬは、カラム選択スイッチ１６，１７を介してコモン
データ線ＣＤＬに結合され、このカラム選択スイッチ１
６，１７がオンされた場合に、相補ビット線ＢＬとコモ
ンデータ線ＣＤＬとが電気的に接続されるようになって
いる。さらに、本実施例では、イコライズ制御信号ＥＱ
Ｐと、カラム選択制御信号ＹＳｉとの論理和を得るオア
ゲート２０が設けられ、このオアゲート２０の出力によ
って上記カラム選択スイッチ１６，１７のオン／オフ動
作が制御されるようになっている。つまり、イコライズ
制御信号ＥＱＰと、カラム選択制御信号ＹＳｉとのいず
れか一方がアサートされた場合に、カラム選択スイッチ
１６，１７がオンされるようになっている。図１では、
一組の相補ビット線ＢＬに関する構成が、代表的に示さ
れているが、実際には、複数組の相補ビット線が配列さ
れ、それに対応して、イコライズ用トランジスタ１８、
カラム選択スイッチ１６，１７、オアゲート２０が上記
と同様に配置される。従って、イコライズ制御信号ＥＱ
Ｐがアサートされた場合には、それが、オアゲート２０
を介してカラム選択スイッチ１６，１７に伝達されるこ
とにより、全てのカラム選択スイッチ１６，１７が、同
時にオンされる。また、コモンデータ線ＣＤＬには、コ
モンデータ線イコライズ用のｐチャンネル型ＭＯＳトラ
ンジスタ６０が設けられ、このＭＯＳトランジスタ６０
が、上記イコライズ制御信号ＥＱＰがアサートされた場
合に、コモンデータ線ＣＤＬも同時にイコライズされる
ようになっている。

【００１９】そのような構成において、相補ビット線Ｂ
Ｌは、非動作時にはハイレベル固定、読出し時には共に
ほぼハイレベル状態で、書込み時のみ相補ビット線のう
ち一方がハイレベル、他方がローレベルとなる。カラム
選択スイッチ１６，１７の後のコモンデータ線ＣＤＬ
は、非動作時にはハイレベル固定、読出し時は相補ビッ
ト線一方がハイレベル状態、他方がややローレベル状態
（電源電圧の５〜１０％程度ハイレベルから低下す
る）、書込み時は、相補ビット線ＢＬのうち一方がハイ
レベル、他方がローレベルとなる。図３にはリード動作
時の主要部のレベル状態が示され、図４にはライト動作
時の主要部のレベル状態が示される。

【００２０】ＳＲＡＭにおいて、ライト後のリカバリ
（ビット線ＢＬ、コモンデータ線ＣＤＬ共にハイレベル
状態にすることで、図４を参照されたい）を高速化する
ことが重要であり、コモンデータ線はライト後のリカバ
リ、及び、リード時のイコライズを行うことが重要であ
る。

【００２１】ライト後のリカバリは、従来方式では、図
６に示されるようにコモンデータ線ＣＤＬのイコライズ
用ＭＯＳトランジスタ６０と、ビット線のイコライズ用
ＭＯＳトランジスタ１８とでリカバリを行っていたが、
本実施例においては、上記のようにイコライズ時に非選
択のカラム選択スイッチをも動作させることにより、換
言すれば、同時にイコライズされる複数の相補ビット線
ＢＬに対応する全てのカラム選択スイッチ１６，１７を
同時にオンすることによって、コモンデータ線ＣＤＬの
イコライズ用ＭＯＳトランジスタ６０と、ビット線ＢＬ
イコライズするための多数のビット線イコライズ用ＭＯ
Ｓトランジスタとによってリカバリが行われる。それに
より、図５に示されるように、非選択ビット線ＢＬの分
布容量Ｃの蓄積電荷エネルギーが、選択ビット線ＢＬの
ローレベル側に一挙に供給されることになり、それによ
ってリカバリが高速化される。尚、図５，図６において
は、カラム選択スイッチがオンされた状態を想定してい
るため、図面上それが省略されている。

【００２２】上記のように多数のイコライズ用ＭＯＳト
ランジスタがリカバリに関与する以外にも以下の理由に
より、リカバリの高速化が図られる。

【００２３】活性化していないビット線は全てハイレベ
ル固定であるから、カラム選択スイッチをオンすること
により、コモンデータ線ＣＤＬが、それまでハイレベル
状態にあったビット線とショートする（図５参照）。
今、一つのカラム選択スイッチに注目するとハイレベル
状態のビット線と、ローレベル状態のコモンデータ線と
が、カラム選択スイッチによりショートされるため、両
者がその容量配分された中間電位になる。コモンデータ
線に比べ、ビット線の容量の方が多いため（本数が極め
て多いため）、中間電位としてはハイレベルに近い電位
に安定し、それによってリカバリが高速化される。

【００２４】尚、リード時のイコライズについての詳細
な説明は省略するが、上記したライト後のリカバリと同
様のメカニズムで高速化される。

【００２５】ビット線のイコライズはライトリカバリを
行う際に極めて重要な動作であるから（リード時はビッ
ト線、コモンデータ線がフル振幅しないためイコライズ
はそれほど重要でない）、ライトリカバリにのみ本方式
を採用しても有効である。

【００２６】また、複数の相補ビット線ＢＬ間で、隣合
うビット線が互いに相関を持たない場合、すなわち、あ
るビット線に接続されているカラム選択スイッチがオン
されているときに、その両側のビット線に接続されてい
るカラム選択スイッチが共にオフされているような場合
には、図７に示されるように、そのようなビット線間
に、新たなイコライズ用ＭＯＳトランジスタ７０を設け
ることにより、イコライズ、及びリカバリの高速化を図
ることができる。すなわち、この場合には、上記したカ
ラム選択スイッチをイコライズ時に開くという動作とは
無関係にイコライズの高速化を図ることができる。

【００２７】また、×４構成（４ビット並列出力構
成）、×８構成（８ビット並列出力構成）の場合のよう
に多ビット出力を持つメモリの場合には、例えば図８に
示されるように、ビット線を数ビットづつまとめられ
て、１ａ，２ａ，３ａ，４ａの組み、１ｂ，２ｂ，３
ｂ，４ｂの組みが、それぞれ形成される。そのような場
合には、隣接するビット線が動作するため、図７に示さ
れるように隣接ビット線をイコライズするためのＭＯＳ
トランジスタ７０を設けるような方法をそのまま適用す
るのは、余り有効でない。その場合には、図９に示され
るように、２バイトを１組にして出力し、それぞれのビ
ット線を交互に配置することにより、上記した図７の方
式が有効となる。尚、図９において、最左端には、高電
位側電源Ｖｃｃラインが、ショート用に配列されてい
る。

【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２９】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ＳＲＡＭについて説明したが、本発明はそれに限定され
るものではなく、例えば、ＥＰＲＯＭ（エレクトリカリ
・プログラマブル・リード・オンリ・メモリ）などにも
適用することができるし、そのようなメモリを含むマイ
クロコンピュータなどのデータ処理装置に適用すること
もできる。

【００３０】本発明は、少なくとも、カラム選択スイッ
チを介して複数のビット線がコモンデータ線に結合され
ることを条件に適用することができる。

【００３１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３２】すなわち、同時にイコライズされる相補ビ
ット線に対応する全てのカラム選択スイッチをオンする
ことにより、複数組のビット線がコモンデータ線を介し
て結合されることによって、非選択状態のビット線の蓄
積電荷エネルギーが、選択状態のビット線に供給され、
それによってイコライズの高速化が達成される。また、
イコライズ制御信号とカラム選択制御信号との論理和を
得るゲート回路を設けることによって、イコライズ制御
信号がアサートされた場合に、イコライズされるビット
線に対応する全てのカラム選択スイッチをオンすること
ができる。さらに、互いに異なる相補ビット線対間で隣
接するビット線同士を、上記イコライズ制御信号に応じ
てイコライズするための素子は、互いに異なる相補ビッ
ト線対間で隣接するビット線同士が互いに相関を有さな
い場合でもイコライズの高速化が達成される。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭにおける主要
部の構成が示される電気結線図である。

【図２】本発明の一実施例に係るＳＲＡＭの全体的な構
成ブロック図である。

【図３】上記ＳＲＭのリード動作時の主要部のレベル状
態の説明図である。

【図４】上記ＳＲＡＭのライト動作時の主要部のレベル
状態が示され

【図５】上記ＳＲＡＭにおける選択ビット線と非選択ビ
ット線の関係説明図である。

【図６】従来回路におけるリカバリ動作説明図である。

【図７】本発明の他の実施例が示される電気結線図であ
る。

【図８】多ビット出力を有する場合のビット線とコモン
データ線との結合関係の説明図である。

【図９】多ビット出力を有する場合のビット線とコモン
データ線との結合関係の改善例の説明図である。

【符号の説明】

１−０〜１−ｎ アドレスバッファ ２ ＣＳ＊バッファ ３ ＷＥ＊バッファ ４ Ｘデコーダ ５ ワードドライバ ６ メモリセルアレイ ７ 制御部 ８ Ｙデコーダ ９ Ｙ選択スイッチ回路 １０ データ入出力回路 １１ アドレス変化検出回路 １５ メモリセル １６，１７ カラム選択スイッチ １８ ビット線イコライズ用ＭＯＳトランジスタ １９ インバータ ２０ オアゲート ６０，７０ コモンデータ線イコライズ用ＭＯＳトラン
ジスタ ＬＷ ワード線 ＢＬ ビット線 ＥＱＰ イコライズ制御信号 ＹＳｉ カラム選択制御信号 ＣＤＬ コモンデータ線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 カラム選択スイッチを介してコモンデー
   タ線に結合された複数の相補ビット線が同一タイミング
   でイコライズされるとき、当該相補ビット線に対応する
   全てのカラム選択スイッチを同時にオンすることを特徴
   とするビット線イコライズ方法。
2. 【請求項２】 複数の相補ビット線と、イコライズ制御
   信号に応じて上記相補ビット線をイコライズするイコラ
   イズ用素子と、カラム選択制御信号に応じて上記複数の
   相補ビット線を選択的にコモンデータ線に結合させるた
   めのカラム選択スイッチとを含む半導体記憶装置におい
   て、上記イコライズ制御信号とカラム選択制御信号との
   論理和を得るゲート回路を設け、このゲート回路の出力
   信号で上記カラム選択スイッチの動作を制御するように
   したことを特徴とする半導体記憶装置。
3. 【請求項３】 複数の相補ビット線対と、イコライズ制
   御信号に応じて上記相補ビット線対をイコライズするイ
   コライズ用素子とを含む半導体記憶装置において、互い
   に異なる相補ビット線対間で隣接するビット線同士を、
   上記イコライズ制御信号に応じてイコライズするための
   素子を設けたことを特徴とする半導体記憶装置。