JPH065077A - ビット線イコライズ方法、及び半導体記憶装置 - Google Patents
ビット線イコライズ方法、及び半導体記憶装置Info
- Publication number
- JPH065077A JPH065077A JP4160641A JP16064192A JPH065077A JP H065077 A JPH065077 A JP H065077A JP 4160641 A JP4160641 A JP 4160641A JP 16064192 A JP16064192 A JP 16064192A JP H065077 A JPH065077 A JP H065077A
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- JP
- Japan
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- column selection
- bit lines
- bit line
- control signal
- complementary bit
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Abstract
(57)【要約】
【目的】 本発明の目的は、イコライズの高速化を図る
ことにある。 【構成】 同一タイミングでイコライズされる相補ビッ
ト線BLに対応する全てのカラム選択スイッチ16,1
7をオンすることによって、複数のビット線を結合し、
非選択状態のビット線の蓄積電荷エネルギーを、選択状
態のビット線に供給することによってイコライズの高速
化を図る。また、上記イコライズ制御信号EQPとカラ
ム選択制御信号YSiとの論理和を得るゲート回路20
を設け、このゲート回路20の出力信号で上記複数のカ
ラム選択スイッチ16,17の動作を制御することによ
って、上記のイコライズを可能とする。
ことにある。 【構成】 同一タイミングでイコライズされる相補ビッ
ト線BLに対応する全てのカラム選択スイッチ16,1
7をオンすることによって、複数のビット線を結合し、
非選択状態のビット線の蓄積電荷エネルギーを、選択状
態のビット線に供給することによってイコライズの高速
化を図る。また、上記イコライズ制御信号EQPとカラ
ム選択制御信号YSiとの論理和を得るゲート回路20
を設け、このゲート回路20の出力信号で上記複数のカ
ラム選択スイッチ16,17の動作を制御することによ
って、上記のイコライズを可能とする。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれに含まれるビット線のイコライズ技術に関し、
例えばスタティック・ランダム・アクセス・メモリ(S
RAMと略記する)に適用して有効な技術に関する。
にはそれに含まれるビット線のイコライズ技術に関し、
例えばスタティック・ランダム・アクセス・メモリ(S
RAMと略記する)に適用して有効な技術に関する。
【0002】
【従来の技術】半導体メモリは、2進の1と0の形でデ
ータを記憶するために複数のメモリセルをアレイ状に配
列して成るメモリセルアレイを含む。そしてメモリに与
えられているロウとカラムのアドレスによって、ある特
定のセルをアクセスすることにより、各メモリセルへデ
ータを書込んだり、各メモリセルからデータを読出すこ
とができる。すなわち、ロウアドレスとカラムアドレス
によりそれぞれ選択されるワード線とビット線(データ
線とも称される)とにより特定のメモリセルがアクセス
され、それにより、当該メモリセルに記憶されている2
進データを、ビット線を介して読出すことができ、また
それとは逆に当該メモリセルにデータを書込むことがで
きる。
ータを記憶するために複数のメモリセルをアレイ状に配
列して成るメモリセルアレイを含む。そしてメモリに与
えられているロウとカラムのアドレスによって、ある特
定のセルをアクセスすることにより、各メモリセルへデ
ータを書込んだり、各メモリセルからデータを読出すこ
とができる。すなわち、ロウアドレスとカラムアドレス
によりそれぞれ選択されるワード線とビット線(データ
線とも称される)とにより特定のメモリセルがアクセス
され、それにより、当該メモリセルに記憶されている2
進データを、ビット線を介して読出すことができ、また
それとは逆に当該メモリセルにデータを書込むことがで
きる。
【0003】データの読出し速度や書込み速度は相補ビ
ット線上の論理レベルの変化速度に依存され、例えば特
定のメモリセルの記憶データを読出した後で、当該特定
のメモリセルに対応するビット線の論理レベルが低い
と、次のメモリセルからデータを読出すときには当該ビ
ット線の論理レベルを高い方へ変えなければならない。
ビット線の論理レベルをそのように変えるためには長い
時間を必要とするから、半導体メモリの動作速度が制限
される。そこでメモリセルからデータを読出した後にビ
ット線をプリチャージすることによりビット線の電位を
元の電位に回復するようにしている。この電位回復時間
が短い程、メモリを高速に動作させることができる。プ
リチャージは、相補ビット線毎に当該相補ビット線を橋
絡するように配置されたMOSトランジスタをオンさせ
ることにより行われることが多く、これをイコライズと
称し、そのMOSトランジスタをイコライズ用トランジ
スタと称している。
ット線上の論理レベルの変化速度に依存され、例えば特
定のメモリセルの記憶データを読出した後で、当該特定
のメモリセルに対応するビット線の論理レベルが低い
と、次のメモリセルからデータを読出すときには当該ビ
ット線の論理レベルを高い方へ変えなければならない。
ビット線の論理レベルをそのように変えるためには長い
時間を必要とするから、半導体メモリの動作速度が制限
される。そこでメモリセルからデータを読出した後にビ
ット線をプリチャージすることによりビット線の電位を
元の電位に回復するようにしている。この電位回復時間
が短い程、メモリを高速に動作させることができる。プ
リチャージは、相補ビット線毎に当該相補ビット線を橋
絡するように配置されたMOSトランジスタをオンさせ
ることにより行われることが多く、これをイコライズと
称し、そのMOSトランジスタをイコライズ用トランジ
スタと称している。
【0004】尚、半導体記憶装置のプリチャージについ
て記載された文献の例としては、特公昭57−2179
5号公報及び特公昭63−1677号公報がある。
て記載された文献の例としては、特公昭57−2179
5号公報及び特公昭63−1677号公報がある。
【0005】
【発明が解決しようとする課題】従来のSRAMによれ
ば、選択された一対のビット線(相補ビット線)がビッ
ト線選択用スイッチ(カラム選択スイッチ)を介して共
通の相補ビット線(コモンデータ線と称する)に接続さ
れているのみで、非選択の相補ビット線は、それに対応
するカラム選択スイッチがオフ状態であるため相補コモ
ンデータ線より切放されており、相補ビット線のイコラ
イズは、相補ビット線間に挿入されたイコライズ用MO
Sトランジスタによってのみ行われる。そしてこのイコ
ライズ用トランジスタは一対の相補ビット線について少
なくとも1個必要とされ、従ってSRAM全体では相補
ビット線対の数だけ必要とされる。イコライズ速度(プ
リチャージ速度)をあげるためにイコライズ用MOSト
ランジスタのゲート幅を大きくすることが検討された
が、そうするとチップ全体では極めて大きなレイアウト
面積が必要となる。このような制約からイコライズ用M
OSトランジスタのゲート幅をあまり大きくすることが
できず、この結果としてイコライズの高速化が困難とさ
れる。
ば、選択された一対のビット線(相補ビット線)がビッ
ト線選択用スイッチ(カラム選択スイッチ)を介して共
通の相補ビット線(コモンデータ線と称する)に接続さ
れているのみで、非選択の相補ビット線は、それに対応
するカラム選択スイッチがオフ状態であるため相補コモ
ンデータ線より切放されており、相補ビット線のイコラ
イズは、相補ビット線間に挿入されたイコライズ用MO
Sトランジスタによってのみ行われる。そしてこのイコ
ライズ用トランジスタは一対の相補ビット線について少
なくとも1個必要とされ、従ってSRAM全体では相補
ビット線対の数だけ必要とされる。イコライズ速度(プ
リチャージ速度)をあげるためにイコライズ用MOSト
ランジスタのゲート幅を大きくすることが検討された
が、そうするとチップ全体では極めて大きなレイアウト
面積が必要となる。このような制約からイコライズ用M
OSトランジスタのゲート幅をあまり大きくすることが
できず、この結果としてイコライズの高速化が困難とさ
れる。
【0006】本発明の目的は、イコライズの高速化を図
ることにある。
ることにある。
【0007】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0008】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0009】すなわち、カラム選択スイッチを介して複
数の相補ビット線がコモンデータ線に結合され、この複
数の相補ビット線が同一タイミングでイコライズされる
とき、イコライズされるビット線に対応する全てのカラ
ム選択スイッチをオンするものである。
数の相補ビット線がコモンデータ線に結合され、この複
数の相補ビット線が同一タイミングでイコライズされる
とき、イコライズされるビット線に対応する全てのカラ
ム選択スイッチをオンするものである。
【0010】また、複数の相補ビット線と、イコライズ
制御信号に応じて上記相補ビット線をイコライズするイ
コライズ用素子と、カラム選択制御信号に応じて上記複
数の相補ビット線を選択的にコモンデータ線に結合させ
るためのカラム選択スイッチとを含んで半導体記憶装置
が構成されるとき、上記イコライズ制御信号とカラム選
択制御信号との論理和を得るゲート回路を設け、このゲ
ート回路の出力信号で上記カラム選択スイッチの動作を
制御するものである。
制御信号に応じて上記相補ビット線をイコライズするイ
コライズ用素子と、カラム選択制御信号に応じて上記複
数の相補ビット線を選択的にコモンデータ線に結合させ
るためのカラム選択スイッチとを含んで半導体記憶装置
が構成されるとき、上記イコライズ制御信号とカラム選
択制御信号との論理和を得るゲート回路を設け、このゲ
ート回路の出力信号で上記カラム選択スイッチの動作を
制御するものである。
【0011】さらに、複数の相補ビット線対と、イコラ
イズ制御信号に応じて上記相補ビット線対をイコライズ
するイコライズ用素子とを含んで半導体記憶装置が構成
されるとき、互いに異なる相補ビット線対間で隣接する
ビット線同士を、上記イコライズ制御信号に応じてイコ
ライズするための素子を設けるものである。
イズ制御信号に応じて上記相補ビット線対をイコライズ
するイコライズ用素子とを含んで半導体記憶装置が構成
されるとき、互いに異なる相補ビット線対間で隣接する
ビット線同士を、上記イコライズ制御信号に応じてイコ
ライズするための素子を設けるものである。
【0012】
【作用】上記した手段によれば、同一タイミングでイコ
ライズされる相補ビット線に対応する全てのカラム選択
スイッチをオンすることは、複数組のビット線がコモン
データ線を介して結合されることによって、非選択状態
のビット線の蓄積電荷エネルギーが、選択状態のビット
線に供給され、そのことが、イコライズの高速化を達成
する。このとき、上記イコライズ制御信号とカラム選択
制御信号との論理和を得るゲート回路は、イコライズ制
御信号がアサートされた場合に、イコライズされるビッ
ト線に対応する全てのカラム選択スイッチをオンするよ
うに作用する。また、互いに異なる相補ビット線対間で
隣接するビット線同士を、上記イコライズ制御信号に応
じてイコライズするための素子は、互いに異なる相補ビ
ット線対間で隣接するビット線同士が互いに相関を有さ
ない場合に、イコライズの高速化を達成する。
ライズされる相補ビット線に対応する全てのカラム選択
スイッチをオンすることは、複数組のビット線がコモン
データ線を介して結合されることによって、非選択状態
のビット線の蓄積電荷エネルギーが、選択状態のビット
線に供給され、そのことが、イコライズの高速化を達成
する。このとき、上記イコライズ制御信号とカラム選択
制御信号との論理和を得るゲート回路は、イコライズ制
御信号がアサートされた場合に、イコライズされるビッ
ト線に対応する全てのカラム選択スイッチをオンするよ
うに作用する。また、互いに異なる相補ビット線対間で
隣接するビット線同士を、上記イコライズ制御信号に応
じてイコライズするための素子は、互いに異なる相補ビ
ット線対間で隣接するビット線同士が互いに相関を有さ
ない場合に、イコライズの高速化を達成する。
【0013】
【実施例】第2図には本発明の一実施例であるSRAM
が示される。同図に示されるSRAMは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。
が示される。同図に示されるSRAMは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。
【0014】図2において、6は複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補ビット線(相補データ線とも称される)に結合
される。それぞれの相補ビット線は、相補ビット線に1
対1で結合された複数個のカラム選択スイッチを含むY
選択スイッチ回路9を介して相補コモンデータ線に共通
接続されている。
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補ビット線(相補データ線とも称される)に結合
される。それぞれの相補ビット線は、相補ビット線に1
対1で結合された複数個のカラム選択スイッチを含むY
選択スイッチ回路9を介して相補コモンデータ線に共通
接続されている。
【0015】外部より入力されるアドレス信号A0〜A
nのうちA0〜Amは、それに対応して配置されたアド
レスバッファ1−0〜1−mを介してXデコーダ4に伝
達され、アドレス信号Am+1〜Anは、それに対応し
て配置されたアドレスバッファ1−m+1〜1−nを介
してYデコーダ8に伝達される。ワードドライバ5はX
デコーダ4のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またYデコーダ8は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路10に含まれるセンスアンプで増幅され、
これによってメモリセルデータが外部に読出される。ま
た、外部からデータ入出力回路10に書込みデータが与
えられると、当該データ入出力回路10に含まれる書込
みアンプがその書込みデータに従って相補コモンデータ
線を駆動し、これにより、アドレス信号によって選択さ
れた相補ビット線を介して所定のメモリセルにそのデー
タに応ずる電荷情報が蓄積される。
nのうちA0〜Amは、それに対応して配置されたアド
レスバッファ1−0〜1−mを介してXデコーダ4に伝
達され、アドレス信号Am+1〜Anは、それに対応し
て配置されたアドレスバッファ1−m+1〜1−nを介
してYデコーダ8に伝達される。ワードドライバ5はX
デコーダ4のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またYデコーダ8は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路10に含まれるセンスアンプで増幅され、
これによってメモリセルデータが外部に読出される。ま
た、外部からデータ入出力回路10に書込みデータが与
えられると、当該データ入出力回路10に含まれる書込
みアンプがその書込みデータに従って相補コモンデータ
線を駆動し、これにより、アドレス信号によって選択さ
れた相補ビット線を介して所定のメモリセルにそのデー
タに応ずる電荷情報が蓄積される。
【0016】更に、アドレス信号A0〜Anの変化を検
出するアドレス変化検出回路(ATD回路とも称され
る)11の検出結果が制御部7に伝達され、そして外部
から与えられる選択信号としてのチップセレクト信号C
S*(*はロウアクティブ又は信号反転を示す)及びリ
ードライト信号WE*がそれぞれCS*バッファ2及び
WE*バッファ3を介して当該制御部7に取込まれ、こ
の制御部により各部の動作制御信号が生成されるように
なっている。
出するアドレス変化検出回路(ATD回路とも称され
る)11の検出結果が制御部7に伝達され、そして外部
から与えられる選択信号としてのチップセレクト信号C
S*(*はロウアクティブ又は信号反転を示す)及びリ
ードライト信号WE*がそれぞれCS*バッファ2及び
WE*バッファ3を介して当該制御部7に取込まれ、こ
の制御部により各部の動作制御信号が生成されるように
なっている。
【0017】図1には、上記SRAMにおけるY選択ス
イッチ回路9付近の構成例が示される。
イッチ回路9付近の構成例が示される。
【0018】図1に示されるように、代表的に示される
スタティック型メモリセル15はワード線LWと相補ビ
ット線BLに結合され、この相補ビット線BLには、そ
れらを橋絡するようにイコライズ用トランジスタ18が
結合される。このイコライズ用トランジスタ18はpチ
ャンネル型MOSトランジスタとされ、それのゲート電
極には、インバータ19を介してイコライズ制御信号E
QPが入力されるようになっている。上記相補ビット線
BLは、カラム選択スイッチ16,17を介してコモン
データ線CDLに結合され、このカラム選択スイッチ1
6,17がオンされた場合に、相補ビット線BLとコモ
ンデータ線CDLとが電気的に接続されるようになって
いる。さらに、本実施例では、イコライズ制御信号EQ
Pと、カラム選択制御信号YSiとの論理和を得るオア
ゲート20が設けられ、このオアゲート20の出力によ
って上記カラム選択スイッチ16,17のオン/オフ動
作が制御されるようになっている。つまり、イコライズ
制御信号EQPと、カラム選択制御信号YSiとのいず
れか一方がアサートされた場合に、カラム選択スイッチ
16,17がオンされるようになっている。図1では、
一組の相補ビット線BLに関する構成が、代表的に示さ
れているが、実際には、複数組の相補ビット線が配列さ
れ、それに対応して、イコライズ用トランジスタ18、
カラム選択スイッチ16,17、オアゲート20が上記
と同様に配置される。従って、イコライズ制御信号EQ
Pがアサートされた場合には、それが、オアゲート20
を介してカラム選択スイッチ16,17に伝達されるこ
とにより、全てのカラム選択スイッチ16,17が、同
時にオンされる。また、コモンデータ線CDLには、コ
モンデータ線イコライズ用のpチャンネル型MOSトラ
ンジスタ60が設けられ、このMOSトランジスタ60
が、上記イコライズ制御信号EQPがアサートされた場
合に、コモンデータ線CDLも同時にイコライズされる
ようになっている。
スタティック型メモリセル15はワード線LWと相補ビ
ット線BLに結合され、この相補ビット線BLには、そ
れらを橋絡するようにイコライズ用トランジスタ18が
結合される。このイコライズ用トランジスタ18はpチ
ャンネル型MOSトランジスタとされ、それのゲート電
極には、インバータ19を介してイコライズ制御信号E
QPが入力されるようになっている。上記相補ビット線
BLは、カラム選択スイッチ16,17を介してコモン
データ線CDLに結合され、このカラム選択スイッチ1
6,17がオンされた場合に、相補ビット線BLとコモ
ンデータ線CDLとが電気的に接続されるようになって
いる。さらに、本実施例では、イコライズ制御信号EQ
Pと、カラム選択制御信号YSiとの論理和を得るオア
ゲート20が設けられ、このオアゲート20の出力によ
って上記カラム選択スイッチ16,17のオン/オフ動
作が制御されるようになっている。つまり、イコライズ
制御信号EQPと、カラム選択制御信号YSiとのいず
れか一方がアサートされた場合に、カラム選択スイッチ
16,17がオンされるようになっている。図1では、
一組の相補ビット線BLに関する構成が、代表的に示さ
れているが、実際には、複数組の相補ビット線が配列さ
れ、それに対応して、イコライズ用トランジスタ18、
カラム選択スイッチ16,17、オアゲート20が上記
と同様に配置される。従って、イコライズ制御信号EQ
Pがアサートされた場合には、それが、オアゲート20
を介してカラム選択スイッチ16,17に伝達されるこ
とにより、全てのカラム選択スイッチ16,17が、同
時にオンされる。また、コモンデータ線CDLには、コ
モンデータ線イコライズ用のpチャンネル型MOSトラ
ンジスタ60が設けられ、このMOSトランジスタ60
が、上記イコライズ制御信号EQPがアサートされた場
合に、コモンデータ線CDLも同時にイコライズされる
ようになっている。
【0019】そのような構成において、相補ビット線B
Lは、非動作時にはハイレベル固定、読出し時には共に
ほぼハイレベル状態で、書込み時のみ相補ビット線のう
ち一方がハイレベル、他方がローレベルとなる。カラム
選択スイッチ16,17の後のコモンデータ線CDL
は、非動作時にはハイレベル固定、読出し時は相補ビッ
ト線一方がハイレベル状態、他方がややローレベル状態
(電源電圧の5〜10%程度ハイレベルから低下す
る)、書込み時は、相補ビット線BLのうち一方がハイ
レベル、他方がローレベルとなる。図3にはリード動作
時の主要部のレベル状態が示され、図4にはライト動作
時の主要部のレベル状態が示される。
Lは、非動作時にはハイレベル固定、読出し時には共に
ほぼハイレベル状態で、書込み時のみ相補ビット線のう
ち一方がハイレベル、他方がローレベルとなる。カラム
選択スイッチ16,17の後のコモンデータ線CDL
は、非動作時にはハイレベル固定、読出し時は相補ビッ
ト線一方がハイレベル状態、他方がややローレベル状態
(電源電圧の5〜10%程度ハイレベルから低下す
る)、書込み時は、相補ビット線BLのうち一方がハイ
レベル、他方がローレベルとなる。図3にはリード動作
時の主要部のレベル状態が示され、図4にはライト動作
時の主要部のレベル状態が示される。
【0020】SRAMにおいて、ライト後のリカバリ
(ビット線BL、コモンデータ線CDL共にハイレベル
状態にすることで、図4を参照されたい)を高速化する
ことが重要であり、コモンデータ線はライト後のリカバ
リ、及び、リード時のイコライズを行うことが重要であ
る。
(ビット線BL、コモンデータ線CDL共にハイレベル
状態にすることで、図4を参照されたい)を高速化する
ことが重要であり、コモンデータ線はライト後のリカバ
リ、及び、リード時のイコライズを行うことが重要であ
る。
【0021】ライト後のリカバリは、従来方式では、図
6に示されるようにコモンデータ線CDLのイコライズ
用MOSトランジスタ60と、ビット線のイコライズ用
MOSトランジスタ18とでリカバリを行っていたが、
本実施例においては、上記のようにイコライズ時に非選
択のカラム選択スイッチをも動作させることにより、換
言すれば、同時にイコライズされる複数の相補ビット線
BLに対応する全てのカラム選択スイッチ16,17を
同時にオンすることによって、コモンデータ線CDLの
イコライズ用MOSトランジスタ60と、ビット線BL
イコライズするための多数のビット線イコライズ用MO
Sトランジスタとによってリカバリが行われる。それに
より、図5に示されるように、非選択ビット線BLの分
布容量Cの蓄積電荷エネルギーが、選択ビット線BLの
ローレベル側に一挙に供給されることになり、それによ
ってリカバリが高速化される。尚、図5,図6において
は、カラム選択スイッチがオンされた状態を想定してい
るため、図面上それが省略されている。
6に示されるようにコモンデータ線CDLのイコライズ
用MOSトランジスタ60と、ビット線のイコライズ用
MOSトランジスタ18とでリカバリを行っていたが、
本実施例においては、上記のようにイコライズ時に非選
択のカラム選択スイッチをも動作させることにより、換
言すれば、同時にイコライズされる複数の相補ビット線
BLに対応する全てのカラム選択スイッチ16,17を
同時にオンすることによって、コモンデータ線CDLの
イコライズ用MOSトランジスタ60と、ビット線BL
イコライズするための多数のビット線イコライズ用MO
Sトランジスタとによってリカバリが行われる。それに
より、図5に示されるように、非選択ビット線BLの分
布容量Cの蓄積電荷エネルギーが、選択ビット線BLの
ローレベル側に一挙に供給されることになり、それによ
ってリカバリが高速化される。尚、図5,図6において
は、カラム選択スイッチがオンされた状態を想定してい
るため、図面上それが省略されている。
【0022】上記のように多数のイコライズ用MOSト
ランジスタがリカバリに関与する以外にも以下の理由に
より、リカバリの高速化が図られる。
ランジスタがリカバリに関与する以外にも以下の理由に
より、リカバリの高速化が図られる。
【0023】活性化していないビット線は全てハイレベ
ル固定であるから、カラム選択スイッチをオンすること
により、コモンデータ線CDLが、それまでハイレベル
状態にあったビット線とショートする(図5参照)。
今、一つのカラム選択スイッチに注目するとハイレベル
状態のビット線と、ローレベル状態のコモンデータ線と
が、カラム選択スイッチによりショートされるため、両
者がその容量配分された中間電位になる。コモンデータ
線に比べ、ビット線の容量の方が多いため(本数が極め
て多いため)、中間電位としてはハイレベルに近い電位
に安定し、それによってリカバリが高速化される。
ル固定であるから、カラム選択スイッチをオンすること
により、コモンデータ線CDLが、それまでハイレベル
状態にあったビット線とショートする(図5参照)。
今、一つのカラム選択スイッチに注目するとハイレベル
状態のビット線と、ローレベル状態のコモンデータ線と
が、カラム選択スイッチによりショートされるため、両
者がその容量配分された中間電位になる。コモンデータ
線に比べ、ビット線の容量の方が多いため(本数が極め
て多いため)、中間電位としてはハイレベルに近い電位
に安定し、それによってリカバリが高速化される。
【0024】尚、リード時のイコライズについての詳細
な説明は省略するが、上記したライト後のリカバリと同
様のメカニズムで高速化される。
な説明は省略するが、上記したライト後のリカバリと同
様のメカニズムで高速化される。
【0025】ビット線のイコライズはライトリカバリを
行う際に極めて重要な動作であるから(リード時はビッ
ト線、コモンデータ線がフル振幅しないためイコライズ
はそれほど重要でない)、ライトリカバリにのみ本方式
を採用しても有効である。
行う際に極めて重要な動作であるから(リード時はビッ
ト線、コモンデータ線がフル振幅しないためイコライズ
はそれほど重要でない)、ライトリカバリにのみ本方式
を採用しても有効である。
【0026】また、複数の相補ビット線BL間で、隣合
うビット線が互いに相関を持たない場合、すなわち、あ
るビット線に接続されているカラム選択スイッチがオン
されているときに、その両側のビット線に接続されてい
るカラム選択スイッチが共にオフされているような場合
には、図7に示されるように、そのようなビット線間
に、新たなイコライズ用MOSトランジスタ70を設け
ることにより、イコライズ、及びリカバリの高速化を図
ることができる。すなわち、この場合には、上記したカ
ラム選択スイッチをイコライズ時に開くという動作とは
無関係にイコライズの高速化を図ることができる。
うビット線が互いに相関を持たない場合、すなわち、あ
るビット線に接続されているカラム選択スイッチがオン
されているときに、その両側のビット線に接続されてい
るカラム選択スイッチが共にオフされているような場合
には、図7に示されるように、そのようなビット線間
に、新たなイコライズ用MOSトランジスタ70を設け
ることにより、イコライズ、及びリカバリの高速化を図
ることができる。すなわち、この場合には、上記したカ
ラム選択スイッチをイコライズ時に開くという動作とは
無関係にイコライズの高速化を図ることができる。
【0027】また、×4構成(4ビット並列出力構
成)、×8構成(8ビット並列出力構成)の場合のよう
に多ビット出力を持つメモリの場合には、例えば図8に
示されるように、ビット線を数ビットづつまとめられ
て、1a,2a,3a,4aの組み、1b,2b,3
b,4bの組みが、それぞれ形成される。そのような場
合には、隣接するビット線が動作するため、図7に示さ
れるように隣接ビット線をイコライズするためのMOS
トランジスタ70を設けるような方法をそのまま適用す
るのは、余り有効でない。その場合には、図9に示され
るように、2バイトを1組にして出力し、それぞれのビ
ット線を交互に配置することにより、上記した図7の方
式が有効となる。尚、図9において、最左端には、高電
位側電源Vccラインが、ショート用に配列されてい
る。
成)、×8構成(8ビット並列出力構成)の場合のよう
に多ビット出力を持つメモリの場合には、例えば図8に
示されるように、ビット線を数ビットづつまとめられ
て、1a,2a,3a,4aの組み、1b,2b,3
b,4bの組みが、それぞれ形成される。そのような場
合には、隣接するビット線が動作するため、図7に示さ
れるように隣接ビット線をイコライズするためのMOS
トランジスタ70を設けるような方法をそのまま適用す
るのは、余り有効でない。その場合には、図9に示され
るように、2バイトを1組にして出力し、それぞれのビ
ット線を交互に配置することにより、上記した図7の方
式が有効となる。尚、図9において、最左端には、高電
位側電源Vccラインが、ショート用に配列されてい
る。
【0028】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0029】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
SRAMについて説明したが、本発明はそれに限定され
るものではなく、例えば、EPROM(エレクトリカリ
・プログラマブル・リード・オンリ・メモリ)などにも
適用することができるし、そのようなメモリを含むマイ
クロコンピュータなどのデータ処理装置に適用すること
もできる。
よってなされた発明をその背景となった利用分野である
SRAMについて説明したが、本発明はそれに限定され
るものではなく、例えば、EPROM(エレクトリカリ
・プログラマブル・リード・オンリ・メモリ)などにも
適用することができるし、そのようなメモリを含むマイ
クロコンピュータなどのデータ処理装置に適用すること
もできる。
【0030】本発明は、少なくとも、カラム選択スイッ
チを介して複数のビット線がコモンデータ線に結合され
ることを条件に適用することができる。
チを介して複数のビット線がコモンデータ線に結合され
ることを条件に適用することができる。
【0031】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0032】すなわち、同時にイコライズされる相補ビ
ット線に対応する全てのカラム選択スイッチをオンする
ことにより、複数組のビット線がコモンデータ線を介し
て結合されることによって、非選択状態のビット線の蓄
積電荷エネルギーが、選択状態のビット線に供給され、
それによってイコライズの高速化が達成される。また、
イコライズ制御信号とカラム選択制御信号との論理和を
得るゲート回路を設けることによって、イコライズ制御
信号がアサートされた場合に、イコライズされるビット
線に対応する全てのカラム選択スイッチをオンすること
ができる。さらに、互いに異なる相補ビット線対間で隣
接するビット線同士を、上記イコライズ制御信号に応じ
てイコライズするための素子は、互いに異なる相補ビッ
ト線対間で隣接するビット線同士が互いに相関を有さな
い場合でもイコライズの高速化が達成される。
ット線に対応する全てのカラム選択スイッチをオンする
ことにより、複数組のビット線がコモンデータ線を介し
て結合されることによって、非選択状態のビット線の蓄
積電荷エネルギーが、選択状態のビット線に供給され、
それによってイコライズの高速化が達成される。また、
イコライズ制御信号とカラム選択制御信号との論理和を
得るゲート回路を設けることによって、イコライズ制御
信号がアサートされた場合に、イコライズされるビット
線に対応する全てのカラム選択スイッチをオンすること
ができる。さらに、互いに異なる相補ビット線対間で隣
接するビット線同士を、上記イコライズ制御信号に応じ
てイコライズするための素子は、互いに異なる相補ビッ
ト線対間で隣接するビット線同士が互いに相関を有さな
い場合でもイコライズの高速化が達成される。
【図1】本発明の一実施例に係るSRAMにおける主要
部の構成が示される電気結線図である。
部の構成が示される電気結線図である。
【図2】本発明の一実施例に係るSRAMの全体的な構
成ブロック図である。
成ブロック図である。
【図3】上記SRMのリード動作時の主要部のレベル状
態の説明図である。
態の説明図である。
【図4】上記SRAMのライト動作時の主要部のレベル
状態が示され
状態が示され
【図5】上記SRAMにおける選択ビット線と非選択ビ
ット線の関係説明図である。
ット線の関係説明図である。
【図6】従来回路におけるリカバリ動作説明図である。
【図7】本発明の他の実施例が示される電気結線図であ
る。
る。
【図8】多ビット出力を有する場合のビット線とコモン
データ線との結合関係の説明図である。
データ線との結合関係の説明図である。
【図9】多ビット出力を有する場合のビット線とコモン
データ線との結合関係の改善例の説明図である。
データ線との結合関係の改善例の説明図である。
1−0〜1−n アドレスバッファ 2 CS*バッファ 3 WE*バッファ 4 Xデコーダ 5 ワードドライバ 6 メモリセルアレイ 7 制御部 8 Yデコーダ 9 Y選択スイッチ回路 10 データ入出力回路 11 アドレス変化検出回路 15 メモリセル 16,17 カラム選択スイッチ 18 ビット線イコライズ用MOSトランジスタ 19 インバータ 20 オアゲート 60,70 コモンデータ線イコライズ用MOSトラン
ジスタ LW ワード線 BL ビット線 EQP イコライズ制御信号 YSi カラム選択制御信号 CDL コモンデータ線
ジスタ LW ワード線 BL ビット線 EQP イコライズ制御信号 YSi カラム選択制御信号 CDL コモンデータ線
Claims (3)
- 【請求項1】 カラム選択スイッチを介してコモンデー
タ線に結合された複数の相補ビット線が同一タイミング
でイコライズされるとき、当該相補ビット線に対応する
全てのカラム選択スイッチを同時にオンすることを特徴
とするビット線イコライズ方法。 - 【請求項2】 複数の相補ビット線と、イコライズ制御
信号に応じて上記相補ビット線をイコライズするイコラ
イズ用素子と、カラム選択制御信号に応じて上記複数の
相補ビット線を選択的にコモンデータ線に結合させるた
めのカラム選択スイッチとを含む半導体記憶装置におい
て、上記イコライズ制御信号とカラム選択制御信号との
論理和を得るゲート回路を設け、このゲート回路の出力
信号で上記カラム選択スイッチの動作を制御するように
したことを特徴とする半導体記憶装置。 - 【請求項3】 複数の相補ビット線対と、イコライズ制
御信号に応じて上記相補ビット線対をイコライズするイ
コライズ用素子とを含む半導体記憶装置において、互い
に異なる相補ビット線対間で隣接するビット線同士を、
上記イコライズ制御信号に応じてイコライズするための
素子を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4160641A JPH065077A (ja) | 1992-06-19 | 1992-06-19 | ビット線イコライズ方法、及び半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4160641A JPH065077A (ja) | 1992-06-19 | 1992-06-19 | ビット線イコライズ方法、及び半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065077A true JPH065077A (ja) | 1994-01-14 |
Family
ID=15719330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4160641A Pending JPH065077A (ja) | 1992-06-19 | 1992-06-19 | ビット線イコライズ方法、及び半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065077A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
US6463098B1 (en) | 1998-05-01 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Data transfer circuit transferring 2-bit data through 4 data lines |
KR100426997B1 (ko) * | 1994-11-30 | 2004-08-25 | 텍사스 인스트루먼츠 인코포레이티드 | 단일비트라인리드백구조를갖는메모리셀 |
-
1992
- 1992-06-19 JP JP4160641A patent/JPH065077A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100426997B1 (ko) * | 1994-11-30 | 2004-08-25 | 텍사스 인스트루먼츠 인코포레이티드 | 단일비트라인리드백구조를갖는메모리셀 |
US6463098B1 (en) | 1998-05-01 | 2002-10-08 | Mitsubishi Denki Kabushiki Kaisha | Data transfer circuit transferring 2-bit data through 4 data lines |
KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
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