JPH0229987A - 半導体メモリ回路 - Google Patents

半導体メモリ回路

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JPH0229987A
JPH0229987A JP63181023A JP18102388A JPH0229987A JP H0229987 A JPH0229987 A JP H0229987A JP 63181023 A JP63181023 A JP 63181023A JP 18102388 A JP18102388 A JP 18102388A JP H0229987 A JPH0229987 A JP H0229987A
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ回路に関し、特に１ワード分の
メモリセルに同一の情報を１回のアクセスで書き込むこ
とのできる半導体メモリ回路に関する。
〔従来の技術〕
従来、この種の半導体メモリ回路は、１ワード分のメモ
リセルに同一の情報を１回のアクセスで書き込むフラッ
シュライトモードの時も１ビツトのメモリセルに書き込
む通常の書込時と同じ信号パスタイミングで書き込みが
行なわれていｔこ。以下に第６図及び第７図を用いて従
来例の構成および動作を説明する。
第６図は、従来例を示すブロック図である。メモリセル
アレイ６０６の行側のワード線ＷＬ６．．０９には、ロ
ウアドレスデコーダ６０８およびロウアドレスバッファ
６０７が接続され、ロウアドレスバッファ６０７にはア
ドレスビンを介してアドレスデータが入力される。また
、メモリセルアレイ６０６の列側のビット線にはセンス
アンプ６１０およびカラム選択スイッチ６０１（以下カ
ラムスイッチと記す）が接続される。カラムスイッチ６
０１には、アドレスピンを介してカラムアドレスバッフ
７６１３にストアされたアドレスデータがカラムアドレ
スデコーダ６１１でデコードされ、カラムアドレスデコ
ーダ出力６１２として入力される。さらにカラムスイッ
チ６０１は入出力バス（Ｉ１０バス）６０２，６０３を
介してラッチ回路６１４に接続され、ラッチ回路６１４
は入出力端子Ｉ１０に接続されている。これらのロウア
ドレスバッファ６０７．ロウアドレスデコーダ６０ｇ。
センスアンプ６１０．カラムアドレスデコーダ６１１、
カラムアドレスバッファ６１３およびラッチ回路６１４
はコントローラ６１５に入力される諸信号、例えばロウ
アドレスストローブ信号ＲＡＳ、カラムアドレスストロ
ーブ１号ｃＡｓ。
ライトイネーブル信４ｗｇ、フラッシュライトイネーブ
ル信号ＦＷ等によって制御される。
第６図に示した従来の半導体メモリ回路の動作は第７図
のようになる。
フラッシュライトイネーブル信号が高レベルとなって活
性化されるとフラッシュライトモードに入り、続いてロ
ウアドレスストローブ信号ＲＡＳが立ち上がり、フラッ
シュライトするワードのアドレスがロウアドレスバッフ
ァ６０７にストアされ、そのアドレスをロウアドレスデ
コーダ６０８でデコードして、ワード線ＷＬ６０９のう
ちの１本が選択され（ハイになり）、メモリセルのデー
タ、たとえば“１”がビット線へとり出される。
続いてセンスアンプ６１０が活性化信号６１６により活
性化してビット線上のデータを増幅する。
その後フラッシュライトモードを知らせる信号６１７が
コントローラ６１５からカラムアドレスデコーダ６１１
へ印加され、カラムアドレスデコーダ６１１が動作して
、その全出力６１２を付勢１選択すると、ビット線とＩ
１０バス６０２゜６０３の間に設けられたカラムスイッ
チ６０９が全てオンし、フラッシュライトイネーブル信
号ＦＷの活性化時にＩ１０バス６０２，６０３上に送出
されていたフラッシュライトデータ、たとえば“０″が
選択されたワード線に接続する全てのメモリセルに書き
込まれる。この場合、カラムアドレスデコーダ６１１が
フラッシュライト時には、１ワード分のカラムスイッチ
を全て同時にオンさせる構成が必要である。このような
構成を有するカラムアドレスデコーダを第８図に示す。
このカラムアドレスデコーダはカラムアドレスバッファ
６１３からの出力Ａ。Ａ　＋　＋・・・Ａ、、を入力と
し、コントローラ６１５からのデコーダイネーブル信号
によって出力のうち１本だけをローとするデコーダ部６
１１Ａと、このデコーダ部出力毎に設けられ、かつデコ
ーダの出力を一方の入力とし、コントローラ６１５から
出力、されるフラッシュライト時のみローとなる信号６
１７を他方の入力で受けるＮＡＮＤ群６１１Ｂとからな
り、これらのＮＡＮＤ群６１１Ｂの出力がカラムスイッ
チ６０１へ出力される。
第８図の回路を用いた場合、１ワード線にＮ個のメモリ
セルがつながっているとすると、フラッシュライト機能
がない時のデコーダに比べて、２Ｎ個のトランジスタが
多く必要になる。すなわちフラッシュライト機能がない
場合には第８図のＮＡＮＤ素子ＮＡはインバータでよく
、インバータを構成するトランジスタの数はＮＡＮＤの
半分で良く、かつ、１個あたりのサイズも小さくてすむ
。従って、面積的には２Ｎ個のトランジスタ分以上の増
加となる。
〔発明が解決しようとする課題〕
上述した従来の半導体メモリ回路では、第９図に示した
ようにフラッシュライト時に、全出力が選択レベルにな
るようなカラムアドレスデコーダを用いているため、デ
コーダ部の面積が非常に大きいものになってしまうとい
う欠点がある。またカラムアドレスデコーダの全出力が
同時にハイになるということはカラムアドレスデコーダ
からカラムスイッチにつながっているＮ本の配線容量と
、２Ｎ個のカラムスイッチのゲート容量を同時にドライ
ブするということなので、−度に多くの電流が流れる。
そのために周辺の回路にノイズが生じてしまうという欠
点がある。
加えて、前述したようにビット線上にメモリセルから取
り出されたデータをセンスアンプで増幅した後でフラッ
シュライトデータを書き込むためメモリセルに書き込ま
れているデータがフラッシュライトデータと逆であった
場合には、たとえばＶ。。またはＧＮＤ電位になってい
るビット線をＧＮＤまたはＶＣＣの電位まで変化させな
くてはならない。従って、そのようなメモリセルが多く
あった場合に備えて、Ｉ１０バスのドライバーに非常に
大きい能力が必要となるので、パワー、面積を多く必要
とするという欠点がある。
〔課題を解決するための手段〕
本発明の半導体メモリ回路は、ワード線とビット線の交
点にメモリセルが配置され、ビット線の情報を増幅する
センスアンプと、メモリセルの１ワード分の情報を１度
に書き込むことのできるフラッシュライト機能を有する
半導体メモリにおいて、フラッシュライトメ用のデータ
バスと、同一センスアンプに入力しているビット線対の
うちの一方と、前記データバスとの間にフラッシュライ
ト専用のスイッチとを有し、センスアンプが活性化する
前に前記フラッシュライト専用のスイッチを導通状態と
して、前記データバス上のデータを前記ビット線上に書
き込むことを骨子とするものである。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。メモリセルアレイ１０６の行側のワード線ＷＬ１０９
には、ロウアドレスデコーダ１０８およびロウアドレス
バッファ１０７が接続され、ロウアドレスバッファ１０
７にはアドレスビンを介してアドレスデータが入力され
る。またメモリセルアレイ１０６０列側のビット線には
センスアンプ１１０．カラムスイッチ１０１およびフラ
ッシュライトスイッチ１０４が接続される。カラムスイ
ッチ１０１には、アドレスピンを介してカラムアドレス
バッファ１１３にストアされたアドレスデータがカラム
アドレスデコーダ１１１でデコードされ、カラムアドレ
スデコーダ出力１１２として入力される。さらにカラム
スイッチ１０１は、入出力バス（工１０バス）１０２，
１０３を介してラッチ回路１１４に接続され、ラッチ回
路１１４は入出力端子に接続されている。フラッシュラ
イトスイッチ１０４はフラッシュライトデータバス１０
５を介してラッチ回路１１４に接続されている。これら
のフラッシュライトスイッチ１０４．ロウアドレスバッ
ファ１０７．ロウアドレスデコーダ１０８．センスアン
プｌｌＯ，カラムアドレスデコーダ１１１．カラムアド
レスバッファ１１３およびラッチ回路１１４はコントロ
ーラ１１５に入力される諸信号、例えばロウアドレスス
トローブ信号ＲＡＳ、カラムアドレスストローブ信号Ｃ
ＡＳ、ライトイネーブル信号ＷＥ。
フラッシュライトイネーブル信号Ｆ’Ｗ等によって制御
される。
本発明においては、通常の半導体メモリが有するカラム
スイッチ１０１とＩ１０バス１０２゜１０３の他にフラ
ッシュライト専用のスイッチ１０４とデータバス１０５
を有している。通常工１０バスは書き込み（または読み
出し）データが乗るバス１０２と、その逆相のデータが
乗るバス１０３０２本が対になっているが、本実施例で
はフラッシュライトデータバス１０５は正相（又は逆相
）のデータが乗る１本のみである。
第２図に本実施例の要部の具体回路例を示す。
ここでは説明の都合上、ビット線Ｄｉ、Ｄｉに着目して
説明する。ワード線ＷＬＩ、ＷＬ２とビット線対ＤＩ、
ＤＩとの各交点にメモリセルＭＣＩ。
ＭＣ２が接続され、各ビット線対り、Ｄ毎にセンスアン
プＳＡＩに接続されている。また、ビット線ＤＩおよび
Ｄｌは夫々スイッチＱｌ、Ｑｌ’を介してＴ７でおよび
Ｉ１０バスに接続される。さス）に接続されている。ス
イッチＱｌ、Ｑｌ’　はカラムアドレスデコーダ出力Ｙ
ＳＷＩによって制御され、フラッシュライトスイッチＳ
Ｗ１は、フラッシュライトスイッチ開閉信号Ｆ’ＷＳＷ
により制御される。この場合、フラッシュライトデータ
バス（ＦＷババスには、正相のフラッシュライト・デー
タが送出されるため、フラッシュライトスイッチＳＷＩ
は、ビット線Ｄ１に接続されるが、これに限らす逆相の
フラッシュライトデータなデータバスに送出し、スイッ
チをビット線Ｄｉに接続しても良い。
本実施例では、カラムアドレスデコーダ出力ＹＳＷＩ、
ＹＳＷ２・・・を出力するデコーダ１１１は第６図の構
成の内、デコーダ部６１１Ａ、又はその均等物によって
構成されＮＡＮＤ群６１１Ｂは不要である。
次に第３図および第４図のタイミングチャートを参照し
て本実施例の動作を説明する。フラッシュライトモード
の場合、第３図に示すようにまずフラッシュライトイネ
ーブル信号ＦＷの活性化に続いてＲＡＳが活性化状態に
なると、フラッシュライトを行なうワードのアドレスが
第１図に示したロウアドレスバッファ１０７にストアさ
れ、ロウアドレスデコーダ１０８でデコードされて、ワ
ード線ＷＬ１０９のうちの１本、たとえばＷＬｌがハイ
になる。そのため、メモリセルＭＣＩに書き込まれてい
たデータ“１”がビット線上に取り出される。このとき
、フラッシュライトイネーブル信号ＦＷの活性化により
ラッチ回路１１４からフラッシュライトデータバス（Ｆ
Ｗババス上に正相のフラッシュライトデータが送出され
ている。
次にフラッシュライトスイッチ開閉信号ＦＷＳＷを活性
化することによりフラッシュライトスイッチが導通して
ビット線上にフラッシュライトデータ、たとえば“０”
が送出されてビット線上のデータが書き換えられる。さ
らにセンスアンプ活性化信号を活性化すると、ｖｏ。レ
ベルを供給する信号ＳＥＰとＧＮＤレベルを供給する信
号ＳＥＮが活性化状態となってセンスアンプＳＡＩを活
性化してビット線上のフラッシュライトデータを増幅し
てメモリセルＭＯＬに書き込む。
フラッシュライトモードの場合はセンスアンプ１１０が
活性化する前にフラッシュライトで書き込むデータ（フ
ラッシュライトデータ）がフラッシュライトｆ〃ス１０
５上に乗り、続いてフラッシュライトスイッチ１０４を
開いてビット線上へデータを書き込む。この時書き込む
データはセンスアンプにより増幅できる情報量であれば
よく、微小信号である。本実施例では説明の都合上、ワ
ー　ド線ＷＬ１に接続されたメモリセルＭＣＩについて
のみ述べたが、フラッシュライトモードにおいては、ワ
ード線ＷＬＩに接続される全てのメモリセルについて、
フラッシュライトデータの書き込みが行なわれることは
言うまでもない。
通常の読み出し動作の場合は第４図に示すように、ＲＡ
Ｓの活性化により所定のロウアドレスのワード線、たと
えばＷＬＩが活性化されてビット線上にメモリセルＭＣ
１のデータ、たとえば“１″が取り出される。続いて、
センスアンプ活性化信号によってセンスアンプＳＡＩが
活性化さレセルテータが増幅されたころにカラムスイッ
チＱｌ、Ｑｌ”をオンし、ビット線対のデータはＩｌｏ
、ｍバス上に取り出される。書き込み動作の場合には、
逆にカラ、ムスイッチをオンすることによってＩｌｏ、
ｍバス上のデータがビット線対に送出される。
第５図は本発明の第２の実施例のブロック図である。メ
モリセルアレイ５０６−１，５０６−２は、２つのブロ
ックに分れており、メモリセルアレイ５０６−１に対応
して入出力バス５ｏ２−１．５０３−１、フラッシュラ
イトデータバス５０５−１、ラッチ回路５１４−１およ
びワード線５０９−１が設けられ、メモリセルアレイ５
０６−２に対応して入出力バス５０２−２，５０３−２
、フラッシュライトデータバス５０５−２、ラッチ回路
５１４−２およびワード線５０９−２が設けられている
ため、ブロックごとに異なるデータを書き込むことがで
きる。動作については第１の実施例と同様であるので省
略する。
〔発明の効果〕
以上説明したように本発明は、フラッシュライト専用の
データバスとスイッチを設け、さらにそれらをビット線
対り、Ｄのうちの一方のみと接続することにより、低面
積、低パワー、低ノイズでフラッシュライト機能を実現
できるという効果がある。さらにフラッシュライト用の
バスを１本にしたことと、フラッシュライトデータなデ
ジット線に書き込んでからセンスアンプを動作させるよ
うにしたことにより低面積、低パワーでフラッシュライ
トが行なえるという効果を有する。
本発明ではフラッシュライト機能を付けたことによる面
積の増加はフラッシュライトスイッチとして用いるトラ
ンジスタの数とデータバスに依存する。例えば、１ワー
ド線にＮ個のセルがつながっている時、スイッチをＮチ
ャネルトランジスタで構成するとすればＮ個のＮチャネ
ルトランジスタと１本のデータバス分の面積が増加する
だけであるから、従来例の２Ｎ個のＮチャネル、Ｐチャ
ネルトランジスタ分の面積の増大に比べて非常に少ない
面積の増加でフラッシュライト機能が実現できる。
【図面の簡単な説明】
第１図は本発明の半導体メモリ回路の第１０実施例な示
すブロック図、第２図は本発明の第１の実施例の部分回
路図、第３図は本発明の第１の実施例の動作を表すタイ
ミングチャート、第４図は本発明の半導体メモリ回路に
おいて通常の１ビツトをアクセスする時の動作を表すタ
イミングチャート、第５図は本発明の第２の実施例のブ
ロック図、第６図は半導体メモリ回路の従来例を示すブ
ロック図、第７図は従来例の動作を表すタイミングチャ
ート、第８図は従来メの半導体メモリ回路のカラムレコ
ーダを示す構成図である。 １０１．５０１−１，５０１−２，６０１・・・・・・
カラムスイッチ、１０２，１０３，５０２−１゜５０２
−２，５０３−１，５０３−２，６０２゜６０３・・・
・・・Ｉ１０バス、１０４，５０４−１゜５０４−２・
・・・・・フラッシュライトスイッチ、１０５゜５０５
−１，５０５−２・・・・・・フラッシュライトデータ
バス、１０６，５０６−１，５０６−２゜６０６・・・
・・・メモリセルアレイ、１０７，５０７゜６０７・・
・・・・ロウアドレスバッファ、１０８，５０８゜６０
８・・・・・・ロウアドレスデコーダ、１０９，５０９
−１，５０９−２，６０９・・・・・・ワード線、１１
０゜５１０−１，５１０−２，６１０・・・・・・セン
スアン７’、１１１，５１１，６１１・・・・・・カラ
ムアドレスデコーダ、１１２，５１２−１，５１２−２
゜６１２・・・・・・カラムアドレスデコーダ出力、１
１３゜５１３．６１３・・・・・・カラ与アドレスバッ
ファ、１１４．５１４−１，５１４−２，６１４・・・
・・・ラッチ回路、１１５，５１５，６１５・・・・・
・コントローラ、６１１Ａ・・・・・・デコーダ部、６
１１Ｂ・・・・・・ＮＡＮＤ群。 代理人　弁理士　　内　原　　　晋 第　１図 Ｄ／ Ｄ／ Ｄ？ 第４図 ＳＥＩ’

Claims (1)

    【特許請求の範囲】
  1. ワード線とビット線の交点に配置されたメモリセルと、
    ビット線の情報を増幅するセンスアンプと、メモリセル
    の１ワード分の情報を１度に書き込むことのできるフラ
    ッシュライト機能を有する半導体メモリ回路において、
    フラッシュライト用のデータが与えられるデータバスと
    、同一センスアンプに入力しているビット線対のうちの
    一方と前記データバスとの間にフラッシュライト専用の
    スイッチとを有し、前記センスアンプが活性化する以前
    に前記フラッシュライト専用のスイッチを導通状態とし
    て前記データバス上のデータを前記ビット線上に書き込
    むことを特徴とする半導体メモリ回路。
JP63181023A 1988-07-19 1988-07-19 半導体メモリ回路 Expired - Lifetime JPH0770212B2 (ja)

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JP63181023A JPH0770212B2 (ja) 1988-07-19 1988-07-19 半導体メモリ回路
EP19890112973 EP0352572A3 (en) 1988-07-19 1989-07-14 Semiconductor memory device with flash write mode of operation
US07/381,901 US5003510A (en) 1988-07-19 1989-07-19 Semiconductor memory device with flash write mode of operation

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JP63181023A JPH0770212B2 (ja) 1988-07-19 1988-07-19 半導体メモリ回路

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JPH0229987A true JPH0229987A (ja) 1990-01-31
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