JPS62202399A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体メモリのアドレスデコード回路に関し
、特に０ＭＯ３構造からなるスタチックコラム機能を持
ったダイナミックＲＡＭ　（以下ＤＲＡＭと略す）のア
ドレスデコード回路を対象としている。

〔従来の技術〕

半導体メモリのメモリセルアレイから一つのメモリセル
を選択するためのアドレスデコーダは、直列接続あるい
は並列接続され、それぞれアドレス信号によってスイッ
チ制御されるトランジスタから構成されている。近年の
ように半導体メモリが大容量化されてくると、必要とす
るアドレス信号のビット数も増加してくるので、アドレ
スデコーダを構成するトランジスタの数も増加させなけ
ればならなくなってくる。このことはアドレス信号線の
負荷容量を増大させるので、アドレスデコーダの動作速
度を大きく制限し、また半導体メモリチップ上のアドレ
スデコーダ回路を構成する素子領域面積を増加させる。

このような問題を解決するために、例えば特開昭５７−
３２８９号公報に示されたようなアドレスプリデコード
方式が提案されている。第５図は従来のアドレスプリデ
コード方式を示す回路例であり、同図（ａ）は単位アド
レスデコーダがＮＡＮＤ回路で構成されている場合、同
図（ｂ）は単位アドレスデコーダがＮＯＲ回路で構成さ
れている場合の例である。図において、（１）は外部か
らのアドレス入力信号Ｅｘｔ、Ａ＋い＝　０．１．−、
５）を受けて相補アドレス信号ＡＩ、ＡＩを出力するア
ドレスバッファ回路、（２）は４つのＮＯＲゲートで構
成されアドレス信号Ａ　２　Ｊｙ　Ａ　２　）　ｇ　Ａ
　ｚ　Ｊ　＋　１　ｐ　Ａ　２　Ｊ　＋、（Ｊ　＝　Ｏ
ｒ　Ｌ　２）　ヲフＪデコードして中間項信号Ｚ　４Ｊ
）　Ｚ　４Ｊ＋ｌ＃　Ｚ　４Ｊ（１）＃２４、＋３を出
力するプリデコーダ回路、（３）は３つの並列接続され
たＰチャネルＭＯＳトランジスタと、３つの直列接続さ
れたＮチャネルＭＯＳトランジスタで構成され選択信号
Ｓ　ｋ　（１＜＝Ｑ、ｌ、−、６３）を出力するＮＡＮ
Ｄ型単位デコーダ、（４）は４つのＮＡＮＤゲートで構
成されアドレス信号Ａ　ＩＪｐ　Ａ　２ＪｙＡｓＪｕｔ
ｅ　Ａｔ＞や、をプリデコードして中間項信号“２−乙
−２ｚＩ乙”＋１．τ−０．τ４Ｊ＋３を出力するプリ
デコーダ回路、（５）は３つの直列接続されたＰチャネ
ルトランジスタと３つの並列接続されたＮチャネルトラ
ンジスタで構成され選択信号Ｓｔを出力するＮＯＲ型単
位デコーダである。

次に動作について説明する。第５図（ａ）の回路におい
てプリデコーダ（２）は次式く１〉〜〈４〉を満足する
中間項信号を出力する。

Ｚ、、　　＝Ａ、、−ｒ石、・・・・・・く１〉Ｚ４Ｊ
□＝Ａ８．・　Ａ′Ｗ＋１・・・・・・＜２＞　（ｊ＝
ｏ、ｔ、２）Ｚ　ａＪ＋＊：　Ａ　＠１・Ａ□＋１・・
・・く３〉Ｚ４Ｊや、＝Ａ□・　Ａ□や、・・・・・・
く４〉単位デコーダ（３）は上記中間項信号の一部を受
けて選択信号Ｓ　ｋ（ｋ＝　Ｏ，−、６３）を出力する
。例えば、Ａ０〜Ａ、がすべで“Ｌ”のときに選択され
る単位デコーダは次式く５〉に示すように、中間項信号
２．，２．，２．のＮＡＮＤ出力を、選択信号Ｓ。

＝“Ｌ”として出力する。

＝Ａｏ＋Ａｘ＋Ａ２＋Ａｓ＋Ａａ＋Ａｓ・・・・・・−
・く５〉 第５図（ｂ）の回路ではプリデコーダ（４）は次式〈６
〉〜く７〉を満足する中間項信号を出力する。

Ｚ、、　　　＝Ａ□＋Ａ２４＋１・・・・・・く６〉Ｚ
　４Ｊ＋１＝　Ａ　ｚｔ＋Ａ□＋１・・・・＜’ｔ　＞
　（ｊ＝ｏ、ｔｔｚ）Ｚ　′ｖＪ＋ｔ＝　Ａ　２１＋Ａ
　ｚｔ＋＋−−＜３　＞Ｚ　ａｒ＋ｓ＝　Ａ　２Ｊ＋Ａ
　２Ｊ＋１・・　・く９〉単位デコーダ（５）は上記中
間項信号の一部を受けて選択信号５ｋ（ｋ＝０．１．−
・、６３）を出力する。例えばＡ０〜Ａ、がすべて′″
Ｌ”のときに選択される単位デコーダは次式−＜ＩＯ〉
に示すように、中間項信号ｌ−２乙、ｌ］のＮＯＲ出力
を、選択信号Ｓ、＝１“Ｈ＋＋とじて出力する。

＝（Ａ６＋Ａ１）＋（Ａｇ＋Ａ、）＋（Ａ４＋Ａｓ）＝
■］・ズ］・ｌ）・Ｔ）・頂−・τ）・・・・・・・・
・〈ｌＯ〉 以上で示したように、プリデコード方式を用いると、Ａ
６〜Ａ６の６ビツトのアドレス情報をデコードする場合
の単位デコーダは３人力のＮＡＮＤあるいはＮＯＲ回路
で構成される。一方、プリデコード方式を用いない場合
は、６ピツトのアドレス情報をデコードする単位デコー
ダは６人力のＮＡＮＤあるいはＮＯＲ回路で構成する必
要があるので、プリデコード方式を用いろことによ咋、
単位デコーダを構成するのに必要な素子数を半分にする
ことができる。このことは、アドレス情報線に接続され
る素子数が碌になることになるので、その負荷容量は大
きく軽減され、アドレスデコード時間の高速化が可能と
なり、また、アドレスデコーダを構成する素子領域面積
を小さくすることも可能となる。

〔発明が解決しようとする問題点〕

従来のプリデコード方式では、以上のような構成になる
ので、単位デコーダＮＡＮＤ回路の場合はプリデコーダ
はＮＯＲ出力（アクティブＩＩ　Ｈ″′）単位デコーダ
がＮＯＲ回路の場合はプリデコーダばＮＡＮＤ出力（ア
クティブ″Ｌ″）でなければならない。

一方、０ＭＯ３構造からなるスタチックコラム機能付Ｄ
ＲＡＭ　（スタチックコラム機能の詳細にライては、Ｂ
ａｂａ、Ｆ、、ｅｔａｌ、、″人３５ｍｇ　６４ｋ　Ｓ
ｔａｔｉｅＣｏｌｕｍｎ　ＤＲＡＭ″、ｉｎ　ｌ５ＳＣ
ＣＤｉｇ、Ｔｅｅｈ、Ｐａｐｅｒｓ、Ｆｅｂ。

１９８３、　ｐｐ、６４−６５．あるいは日経エレクト
ロニクス誌１９８３．９−１２号ｐｐ、　１５３−１７
４などに記載されているのでここでの説明は省略する）
の場合、列デコーダはスタチック動作する必要があるが
行デコーダはその必要はないので、デコーダ回路の高速
性およびデコーダ回路を構成する素子数などの面から、
行デコーダはＮＭＯＳダイナミックＮＯＲ回路、列デコ
ーダはＣＭＯＳスタチックＮＡＮＤｒｙＪ路という組合
せが最も望ましい。ところが、上述したように従来のプ
リデコード方式では、Ｎ０ｒＬ型の行デコーダ、ＮＡＮ
Ｄ型の列デコーダという組合せにするためには、プリデ
コーダを行アドレス・列アドレス各々に対して設けろ必
要があり、また行アドレス・列アドレス共用のプリデコ
ーダにするためには、行デコーダ・列デコーダを同じ型
の回路で構成する必要があり、いずれの場合も性能。

回路構成素子数などの面で最適化できないという問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、プリデコード方式をスタチックコラム機能付
ＤＲＡＭに対して最適化し、高速でかつ面積効率の優れ
たスタチックコラム機能付ＤＲＡＭをｉｌｌることを目
的とする。

〔問題点を解決するための手段〕

この発明に係わるプリデコード方式による半導体メモリ
は、行アドレス・列アドレス共用のプリデコーダ、ＮＯ
Ｒ回路で構成される行デコーダ、ＮＡＮＤ回路で構成さ
れる列デコーダ、および行デコーダと列デコーダ間でア
ドレス情報論理の整合をとるための論理反転回路を備え
たものである。

〔作　用〕

この発明におけるプリデコード方式では、行あるいは列
デコーダ何れかに整合する論理の中間項信号を出力し、
プリデコーダの出力論理に整合していない側のデコーダ
には、プリデコーダからの中間項信号が論理反転回路を
介して入力される。

〔発明の実施例〕

以下、この発明について図を用いて説明する。

第１図はこの発明の一実施例を示す半導体メモリのブロ
ック図で、同図において、叫は行アドレス及び列アドレ
ス共用のアドレス・バッファ回路、（６０）は行アドレ
ス及び列アドレス共用のプリデコーダ回路、（１１）は
メモリセルアレイ、（１２）は列デコーダ回路、（１３
）はセンス・アンプ及びＩ１０ゲート、（１４）は行デ
コーダ回路、（１５）はワード・ドライバ、（１６）は
論理反転回路、（１７）　（１８）及び（１９）はそれ
ぞれ外部制御クロックＲＡＳ、でＳ、ＷＴ−のクロック
・バッファ、（２０）は半導体メモリの動作タイミング
を制御する゛タイミング制御回路、（２１）はデータ出
力バッファ、（２２）はデータ人力バッファである。第
２図は実施例の半導体メモリが６５，５３６ピツト（２
５６行×２５６列）の容量を持つ場合の各ブロックの回
路構成例を示したものである。第２図（ａ）はアドレス
・バッファ回路及びプリデコーダ回路の構成例であり、
同図において、（１）は外部からのアドレス入力信号Ｅ
ｘｔ、人、　（ｌ　＝０．１．−．７）を受けて相補ア
ドレス信号Ａ、、Ａ、を出力するアドレス・バッファ回
路、（６１は４つのＡＮＤゲート及び４つのＮＯＲゲー
トで構成されるアドレス信号Ａ　２ｗａｙ　Ａ　＊ｗａ
ｐ　Ａ　ｆｆｉ＋ｍ＋１ｊ　Ａ　ｚｍ＋ｒ　（ＩＩ＝Ｏ
ｒ　Ｌ２、３．　）およびプリデコーダ制御信号（ＰＲ
ＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）を入力としてプリデコ
ードされた中間項信号Ｚ　４１１１　Ｚ　４１１＋Ｉ＃
　Ｚ　４１ａ＋ｌｌ、　Ｚ　４１１４３を次式＜１１〉
〜〈】４〉に示す論理で出力するプリデコーダ回路であ
る。

２４−＝（λ−７；・Ａ　ｉ−＋＋）　十　（ＰＲＥＤ
ＥＣＯＤＥＲＥＮＡＢＩ）ｔ）“・・・・〈１１〉 Ｚ　４−＋１−（Ａ　ｇ−Ｔ２−＋１）　十（ＰＲＥＤ
ＥＣＯＤＥＲＥＮＡＢＬＥ）・−・　・　く１２〉 Ｚ　４．＋２＝　（Ａ　！、−Ａ　２．、＋）十（ＰＲ
ＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）−−＜　ｌ　３＞ Ｚ　４□ｓ＝　　（Ａ　２−　　Ａ２−＋＋）＋　ＣＰ
ＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）・　・く１４〉 第２図（ｂ）は列デコーダ（１２）を構成する単位デコ
ーダの回路例である。図においてＰ、。〜Ｐ３１はＰチ
ャネルＭＯ８）ランジスタ、Ｎ２ｏ〜Ｎ３ＩはＮチャネ
ルＭ　ＯＳ　ｌ−ランジスクである。Ｐ２ｏ〜Ｐｉ！及
びＮ、。−＋Ｎ、、がＣＭＯＳスタチックＮＡＮＤ回路
を構成しており、とのＮＡＮＤ回路によって列デコーダ
制御信号（ＣＯＬＵＭＮ　ＤＥＣＯＤＥＲＥＮＡＢＬＥ
）が“Ｈ”のとき中間項信号２４〜ＺＩＳをデコードし
、この出力と中間項信号２０〜Ｚ、によって、列選択信
号ＹＮ　、ＹＮ　−ｔ−ＹＮ　＋＊、ＹＮ　＋ｓ　（Ｎ
＝Ｏ，’１，２゜−，８３）を出力する。尚、第２図（
ｂ）の単位デコーダ回路は従来から一般的に用いられて
いる回路なので詳細な説明は省略する。

第２図（０）は論理反転回路（１６）の回路構成例であ
り、ＰチャネルＭＯ３Ｉ−ランジスタｐ、２〜Ｐ３４と
ＮチャネルＭＯＳトランジスタＮ　＠＊ｐ　Ｎ　Ｎ３が
クロックドＣＭＯＳインバータを構成している。φゆは
ワード線ドライブ・クロックφつを遅延させて、かっ、
論理を反転した信号である。メモリのプリチャージ期間
中ば制菌信号（ＰＲＲＥＣＨ人ＲＧＥ）ば“’　Ｈ”で
ある。また、このとき第２図（ａ）のプリデコーダ制御
信号（ＰＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）は“Ｌ″で
、２゜（ｉ＝　４．５．　　、Ｉｓ）はＩＨになってい
るので、行デコーダ（１４）に入力されているすべての
−Ｚ＋はＬ”である。メモリ動作が開始されて（Ｉ’Ｒ
Ｅ−ＤＥＣＯＤＥＲＥＮＡＢＬＥ）が“Ｈｕになると、
そのときの外部アドレス信号に応じてバが変化し、ＩＩ
　Ｏ＋＋に変化したＺＩに対応するＺＩがｕ　Ｈｎにな
る。ワード線ドライブ・クロックφ８が発生した後Ｔ；
が“Ｌ”になるとＰチャネルＭＯ３）ランジスタｐ、３
．ｐ、、がＯＦＦ状態になり、Ｚｔ倍信号Ｚ１信号線か
ら切り離される。

第２図（ｄ）は行デコーダ（１４）およびワード・ドラ
イバ（１５）を構成する単位デコーダ回路と単位ワード
・ドライバ回路の構成例である。ＮチャネルＭＯＳトラ
ンジスタＮ８．〜Ｎ３．がＮＭＯＳダイナミックＮＯＲ
回路を構成しており、この回路によって２４〜ＺＩｓを
デコードし、この出力とワード線ドライブ・クロックφ
８をデコードしたクロックφ８゜〜φ８１によってワー
ド・ドライバ回路が１本のワード線を活性化する。尚、
第２図（ｄ）の回路も従来から一般的に用いられている
回路なので、詳細な説明は省略する。

第２図（ｅ）はワード線ドライブ・クロックφ、のデコ
ーダ回路の一例である。中間項信号２０〜Ｚ。

の値に応じてφ８゜〜φ８３のいずれか一つが活性化さ
れる。

次に動作について第３図に示したタイミング図を用いて
説明する。Ｅｘｔ、　Ｒτ］が“Ｈ”のプリチャージ期
間では、（ＰＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）　＝“
Ｌ　＋＋。

（ＰＲＥＣＨＡＲＧＥ）＝　　”Ｈ”　　、　　Ｚ、（
ｊ＝ｏ、１．−．１５）＝　　”Ｈ”Ｚｋ（ｋ＝４．５
．−．１５）＝　”Ｌ”　、φ８＝“Ｌ”、φゆ＝　’
Ｈ”　、　（ＣＯＬＵＭＮ　ＤＥＣＯＤＥＲＥＮＡＢＬ
Ｅ）＝　”Ｌ”　テ、すべての行（ワード線）および列
は非選択状態、行デコーダ（１４）を構成するすべての
ダイナミックＮＯＲ回路はブリチ１ヤージ状態になって
いる。

行アドレス情報を外部アドレス人力Ｅｘｔ、Ａ１（ｉ＝
０、１．、−、、７）に設定した浸時間ｔ□において、
Ｅｘｔ。

ＲＡ　Ｓが“Ｌ”になると、（ＰＲＥＣＨＡＲＧＥ）　
＝“Ｌ″。

（ＰＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）＝“Ｈｎトナリ
、プリデコーダ（６０）は入力された行アドレスをプリ
デコードした中間項信号ＺＪを出力する。このとき（Ｃ
ＯＬＬＩＭＮＤＥＣＯＤＥＲＥＮＡＢＬＥ）　＝“Ｌ”
なので列デコーダ（１２）はすべて非選択のままである
。行デコーダ（１４）には論理反転回路（１６）で論理
反転された中間項信号Ｚｈが入力されデコードが開始さ
れる。行デコーダのデコードが完了した後ワード線ドラ
イブ・クロックφヨがＨ″になると、そのときの２０〜
Ｚ、の値に応じてφつ。〜φ８．のいずれか−っが′″
Ｈ１１になり、選択状態にある単位行デコーダに接続さ
れているワード・ドライバを介して１本のワード線を選
択する。この後φゆが“Ｌ　＋＋になると論理反転回路
（１６）によって、行デコーダ内のアドレス情報線Ｚｋ
と列デコーダ（１２）内のアドレス情報線Ｚｊは切り離
される。そして、（ＣＯＬＵＭＮ　ＤＥ−ＣＯＤＥＲＥ
ＮＡＢＬＥ）　＝　”　Ｈ”になると列デコーダ（１２
）が活性化され、外部アドレス人力Ｅｘｔ、　Ａ　１の
変化に追随して、そのときのアドレス情報に対応する列
が選択される。Ｅχｔ、ＲＡｓが再び“■（”になると
、すべての内部信号はプリチャージ状態に戻る。

ここではアドレスデコード動作について説明したが、他
の動作については従来の技術によるものと同様であるの
で説明は省略する。

尚、上記実施例では、プリデコーダからの中間項信号が
列デコーダに直接入力され、行デコーダには、中間項信
号が論理反転回路を介して入力されているものを示した
が、プリデコーダからの中間項信号が行デコーダに直接
入力され、列デコーダには中間項信号が論理反転回路を
介して入力される構成でもよい。この構成にする場合の
プリデコーダの回路構成例を第４図（ａ）に、論理反転
回路の回路構成例を同図（ｂ）に示す。同図（ａ）のプ
リデコーダは次式＜１５〉〜〈１８〉を満足する中間項
信号１π〜ｒπヤ、を出力する。

ン、４ｅ　　　＝　　（Ａ　、ｎ＋　Ａ　、、１＋、）
　・（ＰＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）・・　・・
く１５〉 ン：　４１１＋１＝　　（Ａ　ｔｎ＋　λ、２ｎ＋１）
・（ＰＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）・・く１６〉 廊、、−（Ａ　＊＋＋　＋−Ａ　、、、、）　、　ＣＰ
ＲＥＤＥＣＯＤＥＲＥＮＡＢＬＥ）・　・・く１７〉 Ｔπ＋５＝（Ａ２−弓Ｃπやｔ）　、　（ＰＲＥＤＥＣ
ＯＤＥＲＥＮＡＢＬＥ）・・・　・・く１８〉 以上のように、この発明によれば行デコーダをＮＯＲ回
路、列デコーダをＮＡＮＤ回路で構成し、行デコーダよ
と列デコーダの間に論理反転回路を配置し、プリデコー
ダを行アドレス、列アドレス共用にしたので、高速、か
つ面積効率の優れた半導体メモリを得られる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体メモリノブロ
ック図。第２図は実施例の各ブロックの回路図であり、
（ａ）はプリデコーダ、（ト））は単位列デコーダ、（
ｃ）は論理反転回路、（ｄ）は単位行デコーダ、（ｅ）
はワード・ドライブ・クロックデコーダである。 第３図（ａ）は実施例の動作タイミング図。第４図はこ
の発明の他の実施例によるプリデコーダ回路、第３図（
ｂ）は論理反転回路である。第５図は従来のプリデコー
ド方式を示す構成図である。 （１１，（１゜）・・・アドレスバッファ、（２＋（４
１（６１（６Ｇ＋・・・・プリデコーダ、（３１（５１
・・単位デコーダ、（１１）・・１．メモリセルアレイ
、（１２）・・・−・列デ：ｌ−タ、（１３）・・セン
スアンプ・Ｉ１０ゲート、（１４）・・行デコーダ、（
１５）・・・・・ワード・ドライバ、（１Ｂ）・・・・
・論理反転回路、（１７）〜（１９）　　・・外部クロ
ック・バッファ、（２０）・・・・・タイミング制御回
路、（２１）・・・・・・データ出力バッファ、（２２
）・・・・データ入カパッファ、（Ｎｉｌ）〜（Ｎｅｔ
）・・・・ＮチャネルＭＯＳトランジスタ、（ｐｔ□）
〜（Ｐａｔ）・・・・ＰチャネルＭＯＳトランジスタ。 なお、図中同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）行および列に配列された複数のメモリセルアレイ
   と、前記メモリセルアレイの一つの記憶位置を指定する
   複数ビットのアドレス信号をプリデコードして、中間項
   信号を出力するプリデコーダと、ＮＯＲ回路で構成され
   、前記メモリセルアレイの一つの行を選択する行デコー
   ダと、ＮＡＮＤ回路で構成され前記メモリセルアレイの
   一つの列を選択する列デコーダと、前記行デコーダと前
   記列デコーダの間に配置される論理反転回路とを備えた
   ことを特徴とする半導体メモリ。
2. （２）前記列デコーダには前記プリデコーダからの中間
   項信号が直接入力され、前記行デコーダには前記中間項
   信号が前記列デコーダ内の配線および前記論理反転回路
   を介して入力されることを特徴とする特許請求の範囲第
   １項記載の半導体メモリ。
3. （３）前記行デコーダには前記プリデコーダからの中間
   項信号が直接入力され、前記列デコーダには前記中間項
   信号が前記行デコーダ内の配線および前記論理反転回路
   を介して入力されることを特徴とする特許請求の範囲第
   １項記載の半導体メモリ。