KR100203145B1

KR100203145B1 - 반도체 메모리 소자의 뱅크 분산 방법

Info

Publication number: KR100203145B1
Application number: KR1019960025753A
Authority: KR
Inventors: 서정원
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-06-29
Filing date: 1996-06-29
Publication date: 1999-06-15
Also published as: DE19723432A1; GB2314654A; GB9712293D0; JPH1069767A; TW358179B; DE19723432B4; GB2314654B; KR980004968A; US6209056B1

Abstract

본 발명은 반도체 메모리 소자에서 각각 나누어진 셀을 효율적으로 묶어 뱅크를 구성하는 뱅크 분산 방법에 관한 것으로, 메모리의 각 셀 어레이를 세로와 가로 방향으로 나누어 뱅크를 분산 배치하므로서 다수의 뱅크를 실현함과 동시에, 데이터 버스를 최대한 국소화하여 고속 동작이 가능하게 한 뱅크 분산 방법에 관한 것이다.

Description

반도체 메모리 소자의 뱅크 분산 방법

제1도는 일반적으로 반도체 메모리 소자의 뱅크 구조를 나타내는 구조도.

제2도는 본 발명에 의해 분산된 뱅크 구조를 나타내는 구조도.

제3도는 본 발명에 의해 분산된 뱅크 구조의 다른 실시예를 나타내는 뱅크 구조도.

제4도는 본 발명에 의해 분산된 뱅크 구조의 또 다른 실시예를 나타내는 뱅크 구조도.

제5도는 본 발명에 의해 분산된 뱅크 구조의 또 다른 실시예를 나타내는 구조도.

제6도 (a)와 (b)는 본 발명에 의해 분산된 뱅크를 인에이블 시키기 위한 뱅크 인에이블 신호 생성부를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명

NAND : 낸드 소자 INV : 인버터

일반적으로 뱅크(Bank)란 메모리 소자 내에서 독립적으로 억세스 되는 셀의 묶음을 일컫는 말이며, 뱅크-인터리브(Bank-Interleaved) 동작에 의하여 메모리의 성능이 향상되므로 차세대의 초고집적 메모리에서는 다수의 뱅크를 필요로 하고 있다.

예를 들면 16Mbit D-램에서는 2 뱅크를, 64Mbit D-램에서는 4뱅크를, 256Mbit D-램에서는 8 뱅크 또는 16 뱅크를, 1Gbit D-램에서는 32 뱅크 또는 그 이상의 뱅크를 기본으로 필요로 한다.

이처럼 셀들을 뱅크로 분산하는 이유는 현재 시스템에 사용되고 있는 마이크로 프로세서의 동작과 메모리의 동작 속도를 비교해 볼때 마이크로 프로세서의 동작 속도에 비하여 메모리의 동작 속도가 현저하게 떨어져 전제 시스템의 성능 향상에 제약이 되고 있기 때문에 차세대 메모리에서 요구하는 고 속도(High Speed) / 고 대역폭(BandWidth)의 조건을 맞추기 위해, 다수의 뱅크를 갖는 메모리를 구성하여 메모리의 속도를 향상시키기 위함이다.

이와 같은 점을 감안하여 종래에 적용된 메모리 소자의 뱅크 분산 방법을 도면을 참조하여 설명하면 제1도에 도시된 바와 같이, 종래 메모리는 일반적으로 로우 디코더를 중심으로 양쪽의 셀 어레이를 하나의 뱅크로 구성하였는 바, 도면에는 4뱅크 구현을 나타낸 것이다.

로우 디코더를 중심으로 동일한 뱅크(뱅크 0, 뱅크 1, 뱅크2, 뱅크 3)가 분산(뱅크 0(Left), 뱅크 0(Right)되어 있고, 각 뱅크에는 뱅크 내의 셀을 선택하기 위한 컬럼 디코더가 존재한다.

그리고 각 뱅크로 부터 N 개(N은 자연수)의 입출력 패드를 통해 데이터를 전달하므로 N 개의 데이터 버스가 존재하며, 도면에서 위측의 N 개의 데이터 버스는 뱅크 0와 뱅크 1에 사용되고, 아래측의 N개의 데이터 버스는 뱅크 2와 뱅크 3에 사용된다.

그러나 상기 처럼 구성된 뱅크 구조는 각각의 뱅크에서 나온 데이터가 칩의 모든 입출력 패드의 데이터 버스를 통하여 전달되어야 하므로, 도면에 나타난 바와 같이 데이터 버스의 길이가 지나치게 길어, 이 길이 만큼의데이타 출력 지연이 생기게 되고, 이는 고속 동작을 어렵게 만드는 요인으로 작용된다.

또한 다수의 뱅크를 구현하는 경우 뱅크 수만큼의 로우 디코더 및 로우 제어 신호가 필요하여 칩의 면적이 상당히 증가되는 문제점이 있었다.

따라서 본 발명에서는 상술한 바와 같은 종래 문제점을 해결하기 위해, 메모리의 각각의 셀 어레이를 가로 및 세로 방향으로 나누어 각각의 나누어진 조각을 뱅크로 구성하므로서 기존의 뱅크 구성 방법에 비해 칩의 면적 증가를 적게 하면서 다수의 뱅크를 실현할 수 있도록 하고, 동시에 뱅크가 칩 전체에 골고루 분산되도록 하므로서 데이터 버스를 최대한 국소화 시켜 데이터 출력 속도를 고속화 시키는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명의 뱅크 분산 방법은, 2^A비트의 용량인 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B묶음의 셀 어레이가 양측으로 위치하는 셀 블록이 2^A-B-1개가 존재하는 메모리 소자의 뱅크 분산 방법에 있어서, 상기 2^B비트의 셀 어레이를 가로 방향으로 2^X개 나누는 단계와; 이어 상기 2^B비트의 셀 어레이를 다시 세로 방향으로 2^Y개 나누어 2^X+Y개로 분할하는 단계; 및 상기 단계를 통해 나누어진 각 셀을 2^B-X-Y비트 묶음으로 분할하여 상호 독립적으로 동작하는 뱅크로 분산하는 단계를 포함하는 것을 특징으로 하며, 상기에서, A, B, X, Y는 자연수이다.

본 발명의 목적을 달성하기 위한 뱅크 분산 방법의 다른 방법은, 2^A비트의 용량인 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B묶음의 셀 어레이가 양측으로 위치하는 셀 블록이 2^A-B-1개가 존재하는 메모리 소자의 뱅크 분산 방법에 있어서, 상기 2^B비트의 셀 어레이를 가로 방향으로 2^X개 나누는 단계와; 이어 상기 2^B비트의 셀 어레이를 다시 세로 방향으로 2^Y개 나누어 2^X+Y개로 분할하는 단계와; 상기 단계를 통해 나누어진 각 셀을 2^B-X-Y비트 묶음으로 분할하는 단계; 및 상기 분할된 묶음의 셀 중에서 복수개의 셀(2^P개)을 동일한 뱅크로 묶어 S^X+Y-P개의 뱅크를 구현하는 단계를 포함하는 것을 특징으로 하며, 상기에서, A, B, X, Y는 자연수이다.

상술한 목적 및 기타의 목적과 특징, 장점은 첨두된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 종래와 같은 구성은 동일기호를 부여하여 설명한다.

제2도는 본 발명에 따른 뱅크 분산 방법에 의하여 구성된 뱅크 구조도로, 기존(제1도에 도시된 뱅크 구조도 참조)에 하나의 뱅크로 되어 있던 각각의 셀 어레이를 가로 및 세로로 2 등분하여 각 조각의 셀 묶음을 뱅크로 구현한 것이다.

도면에서 빗금친 부분은 뱅크 0을 나타내는 부분으로 도면에 나타난 바와 같이 뱅크 0가 모든 셀 어레이에 대하여 균등하게 분산되어 있음을 알 수 있다.

따라서 동시에 억세스 되는 데이터가 골고루 분산되어 있어 데이터 출력 시간을 향상시키고, 또한 데이터 버스는 전체 셀 어레이 블록 당 하나만(N/8) 필요하면 되므로 전체적인 데이터 버스의 면적이 줄어든다.

이를 수식으로 표현해 보면, 2^A비트(A는 자연수이며, 2^A는 메모리 소자의 전체 셀 갯수를 나타낸다)의 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B비트(B는 자연수이며, 2^B는 도면에 셀 어레이라 표현한 블록이다) 묶음의 셀 어레이가 양측으로 있는 셀 블록이 2^A-B-1개가 있을 때, 각각의 2^B비트의 셀 어레이를 가로 방향으로는 2^X개(X는 자연수), 세로 방향으로는 2^Y개(Y는 자연수)로 나누어 2^X+Y개의 셀 단위로 만들고, 상기 단위로 구분된 셀을 2^B-X-Y비트의 셀 묶음으로 나누어 상호 독립적으로 동작하는 뱅크를 생성한다.

즉, 칩 전체에는 2^A-X-Y비트의 셀로 구성된 2^X+Y개의 뱅크가 있고, 각 뱅크는 2^B-X-Y비트의 셀 묶음으로 각 셀 어레이에 골고루 분산되어 있는 것이다.

일예를 들면 16M D-램에서 2^A는 2²⁴이 되고, 셀 어레이가 2Mbit 용량이라고 가정하면 2^B는 2²¹이 된다. 따라서 일측에 위치하는 셀 블록의 갯수는 2^24-21-1이 되어 4개의 셀 블록이 존재한다.

그리고 데이터 버스 역시 상기 각 설 어레이에 있는 2^B-X-Y비트의 뱅크에서 동시에 n 개(n은 자연수)의 데이터를 억세스할 때 그 데이터만 입출력 버퍼와 연결하는 n 개의 데이터 버스를 전체 메모리 소자에서 2^A-B개만 설계하면 된다. 즉, 전체적인 데이터 버스는 n × 2^A-B비트를 동시에 데이터 입출력 버퍼에 전달할 수 있게 된다.

제3도는 본 발명에 따른 뱅크 분산 방법에 의하여 구성된 뱅크 구조의 다른 실시예를 나타내는 구조도로, 각각의 셀 어레이를 가로 및 세로로 4등분하여 16 뱅크를 구현한 것이며, 제2도의 뱅크 구조도와 마찬가지로 각 셀 어레이 마다 데이터 버스를 N/8 개씩으로 국소화한 것이다.

그리고 상기와 같이 분산되는 뱅크 구조 및 데이터 버스 설계 역시 수식으로 나타내 보면 상기 제2도에 도시된 뱅크 구조를 수식으로 나타내는 것과 동일하다.

제4도는 본 발명에 따른 뱅크 분산 방법에 의하여 구성된 뱅크 구조의 다른 실시예를 나타내는 구조도로, 각각의 셀 어레이를 가로 및 세로로 4등분 하여 16개로 나누고, 그 중의 2개씩을 동일한 뱅크로 하여 8뱅크를 구현한 것이다.

이를 수식으로 나타내 보면, 2^A비트(A는 자연수)의 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B비트(B는 자연수) 묶음의 셀 어레이가 양측으로 있는 셀 블록이 2^A-B-1개가 있을 때, 각각의 2^B비트의 셀 어레이를 가로 방향으로는 2^X개(X는 자연수), 세로 방향으로는 2^Y개(Y는 자연수)로 나누어 2^X+Y개의 셀 단위로 만들고, 이중에서 2^P(P는 자연수)의 셀을 묶어 동일한 뱅크로 만든다.

그리고 상기 각 뱅크내의 셀에서 출력되는 데이터를 전송하는 데이터 버스 라인 설계는 상기 제2도에 설명한 것과 같다.

제5도는 본 발명에 따른 뱅크 분산 방법에 의하여 구성된 뱅크 구조의 또 다른 실시예를 나타내는 구조도로, 각각의 셀 어레이를 가로는 4등분, 세로는 2등분하여 8개로 나누고, 로우 디코더 및 제어 회로를 중심으로 하는 2개의 셀 어레이의 16개의 셀 묶음을 각각의 뱅크로 하여 16뱅크를 구현한 것이다.

이를 수식으로 나타내 보면, 2^A비트(A는 자연수)의 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B비트(B는 자연수) 묶음의 셀 어레이가 양측으로 있는 셀 블록이 2^A-B-1개가 있을 때, 각각의 2^B비트의 셀 어레이를 가로 방향으로는 2^X개(X는 자연수), 세로 방향으로는 2^Y개(Y는 자연수)로 나누어, 2^X+Y개의 셀 단위로 만들고, 셀 블록에 있는 2^X+Y+1개의 셀 단위를 각각의 뱅크로 만든다.(셀 블록은 2개의 셀 어레이를 포함한다)

이와 같이 뱅크를 구성하며 칩 면적 증가를 최소화하면서 다수의 뱅크를 구성할 수 있다.

그리고 상기 각 뱅크내의 셀에서 출력되는 데이터를 전송하는 데이터 버스 라인은, 각 셀 블록에 있는 2^B-X-Y비트의 뱅크에서 동시에 n 개(n은 자연수)의 데이터를 억세스할 때, 그 데이터만 입출력 버퍼와 연결하는 n 개의 데이터 버스를 전체 메모리 소자에서 2^A-B-1개만 설계하면 된다. 즉, 전체적인 데이터 버스는 n × 2^A-B-1비트를 동시에 데이터 입출력 버퍼에 전달할 수 있게 된다.

제6도 (a), (b)는 본 발명에 의해 분산된 뱅크들을 인에이블 시키기 위해 필요로 되는 뱅크 인에이블(Bank Enable) 신호를 생성하기 위한 회로도로, 각 뱅크 내의 워드 라인과 비트 라인 센스 앰프는 다른 뱅크와 상관없이 독립적으로 동작해야 하므로 뱅크별로 뱅크 인에이블 신호가 필요하게 되는 바, 셀 어레이를 가로 방향으로 2^X개, 세로 방향으로 2^Y개로 나누어 2^X+Y개의 뱅크를 분산, 배치한 경우, X+Y개의 뱅크 선택 어드레스(로우 어드레스의 일부임)를 디코딩하여 수평방향 뱅크 선택 신호(Horizontal Bank Selection : HBS)와, 수직방향 뱅크 선택 신호(Vertical Bank Selection : VBS)를 생성한 후, 상기 두 신호를 낸드 연산하는 내드소자(NAND)와, 상기 낸드 소자를 통해 출력된 신호를 반전시키는 인버터(INV)를 거쳐 최종 뱅크 인에이블 신호로 생성한다 (이는 앤드 연산과 동일함).

이와같이 생성된 뱅크 인에이블 신호는 워드라인과 비트라인 센스 앰프를 다른 뱅크와 독립적으로 활성화하는데 사용된다.

그리고 뱅크 선택 어드레스를 디코딩하여 상기 수평방향 뱅크 선택신호와 수직방향 뱅크 선택신호를 생성하는 회로는 로우 디코더와 같이 낸드 게이트와 인버터로 간단히 구현되므로 별도의 도면을 첨부하지 않았으며, 상기 수평방향 뱅크 선택 신호(HBSi)의 범위는 1 ≤ i ≤ 2^X의 범위가 되고, 수직방향 뱅크 선택 신호(VBSj)의 범위는 1 ≤ j ≤ 2^Y의 범위가 된다.

이상에서 상세히 설명한 바와 같이 본 발명은 메모리 소자내의 셀 어레이를 가로 방향과, 세로 방향으로 각각 나누어 뱅크를 구성하고, 상기 뱅크를 전체 칩에 골고루 분산 배치하므로서, 데이터 버스를 각각의 입출력 패드에 따라 국소화 할 수 있어 칩 전체 면적을 축소시키는 잇점이 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

2^A비트의 용량인 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B비트의 셀들과 비트라인 센스앰프들을 포함하는 셀 어레이가 양측으로 위치하는 셀 블록이 2^A-B-1개가 존재하는 메모리 소자의 뱅크 분산 방법에 있어서, 상기 2^B비트의 셀 어레이를 가로 방향으로 2^X개 나누는 단계와; 이어 상기 2^B비트의 셀 어레이를 다시 세로 방향으로 2^Y개 나누어 2^X+Y개로 분할하는 단계; 및 상기 단계를 통해 나누어진 각 셀을 2^B-X-Y비트 묶음으로 분할하여 상호 독립적으로 동작하는 뱅크로 분산하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법. (상기에서, A, B, X, Y는 자연수 임.)
제1항에 있어서, 상기 2^B-X-Y비트로 이루어진 복수개의 뱅크들은 전체 메모리 소자에 골고루 분산 및 배치되어 있어, 상기 뱅크들에서 입출력되는 데이터 전송을 위한 데이터 버스는 각각의 입출력 패드에 따라 국소화 됨을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.
제1항에 있어서, 상기 각 분산된 뱅크들을 독립적으로 인에이블 시키기 위한 뱅크 인에이블 신호는 상기 X+Y 뱅크 선택 어드레스를 디코딩하여, 가로 방향의 뱅크 선택 신호를 생성하는 단계와, 상기 디코딩 신호를 통해 세로 방향의 뱅크 선택 신호를 생성하는 단계와; 상기 각 생성된 가로, 세로 뱅크 선택 신호를 앤드 연산하여 뱅크 인에이블 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.
제3항에 있어서, 상기 방향 선택신호와 세로 방향 선택 신호의 범위는 아래와 같은 범위를 가지는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.

1 ≤ 가로 방향 선택신호 ≤ 2^X

1 ≤ 세로 방향 선택신호 ≤ 2^Y

(X, Y는 자연수)
2^A비트의 용량인 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B비트의 셀들과 비트라인 센스앰프들을 포함하는 셀 어레이가 양측으로 위치하는 셀 블록이 2^A-B-1개가 존재하는 메모리 소자의 뱅크 분산 방법에 있어서, 상기 2^B비트의 셀 어레이를 가로 방향으로 2^X개 나누는 단계와; 이어 상기 2^B비트의 셀 어레이를 다시 세로 방향으로 2^Y개 나누어 2^X+Y개로 분할하는 단계; 및 상기 단계를 통해 나누어진 각 셀을 2^B-X-Y+P비트 묶음으로 분할하는 단계; 및 상기 분할된 묶음의 셀 중에서 복수개의 셀(P 개)(2^P)을 동일한 뱅크로 묶어 2^X+Y-P개의 뱅크를 구현하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.(상기에서, A, B, X, Y는 자연수 임.)
제5항에 있어서, 상기 2^B-X-Y+P비트로 이루어진 복수개의 뱅크들은 전체 메모리 소자에 골고루 분산 및 배치되어 있어, 상기 뱅크들에서 입출력되는 데이터 전송을 위한 데이터 버스는 각각의 입출력 패드에 따라 국소화 됨을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.
제5항에 있어서, 상기 각 분산된 뱅크들을 독립적으로 인에이블 시키기 위한 뱅크 인에이블 신호는 상기 X+Y-P 개의 뱅크 선택 어드레스를 디코딩하여, 가로 방향의 뱅크 선택 신호를 생성하는 단계와; 상기 디코딩 신호를 통해 세로 방향의 뱅크 선택 신호를 생성하는 단계와; 상기 각 생성된 가로, 세로 뱅크 선택 신호를 앤드 연산하여 뱅크 인에이블 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.
제7항에 있어서, 상기 방향 선택신호와 세로 방향 선택 신호의 범위는 아래와 같은 범위를 가지는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.

1 ≤ 가로 방향 선택신호 ≤ 2^X-P

1 ≤ 세로 방향 선택신호 ≤ 2^Y

(X, Y는 자연수)
제7항에 있어서, 상기 방향 선택신호와 세로 방향 선택 신호의 범위는 아래와 같은 범위를 가지는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.

1 ≤ 가로 방향 선택신호 ≤ 2^X

1 ≤ 세로 방향 선택신호 ≤ 2^Y-P

(X, Y는 자연수)
2^A비트의 용량인 메모리 소자에서 로우 디코더 및 제어 회로를 중심으로 2^B비트의 셀들과 비트라인 센스앰프들을 포함하는 셀 어레이가 양측으로 위치하는 셀 블록이 2^A-B-1개가 존재하는 메모리 소자의 뱅크 분산 방법에 있어서, 상기 2^B비트의 셀 어레이를 가로 방향으로 2^X개 나누는 단계와; 이어 상기 2^B비트의 셀 어레이를 다시 세로 방향으로 2^Y개 나누어 2^X+Y개로 분할하는 단계; 상기 단계를 통해 나누어진 각 셀을 2^B-X-Y비트 묶음으로 분할하는 단계; 및 상기 셀 블록의 2^X+Y+1개의 분할된 셀 묶음을 상호 독립적으로 동작하는 뱅크로 분산하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.

(상기에서, A, B, X, Y는 자연수 임.)
제10항에 있어서, 상기 2^B-X-Y비트로 이루어진 복수개의 뱅크들은 전체 메모리 소자에 골고루 분산 및 배치되어 있어, 상기 뱅크들에서 입출력되는 데이터 전송을 위한 데이터 버스는 각각의 입출력 패드에 따라 국소화 됨을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.
제10항에 있어서, 상기 각 분산된 뱅크들을 독립적으로 인에이블 시키기 위한 뱅크 인에이블 신호는 상기 X+Y+1 개의 뱅크 선택 어드레스를 디코딩하여, 가로 방향의 뱅크 선택 신호를 생성하는 단계와; 상기 디코딩 신호를 통해 세로 방향의 뱅크 선택 신호를 생성하는 단계와; 상기 각 생성된 가로, 세로 뱅크 선택 신호를 앤드 연산하여 뱅크 인에이블 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.
제12항에 있어서, 상기 방향 선택신호와 세로 방향 선택 신호의 범위는 아래와 같은 범위를 가지는 것을 특징으로 하는 반도체 메모리 소자의 뱅크 분산 방법.

1 ≤ 가로 방향 선택신호 ≤ 2^X

1 ≤ 세로 방향 선택신호 ≤ 2^Y+1

(X, Y는 자연수)