KR100380023B1 - 단변 방향의 칩 사이즈를 줄일 수 있는 반도체메모리장치 - Google Patents

단변 방향의 칩 사이즈를 줄일 수 있는 반도체메모리장치 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로써, 특히 단변 방향으로는 2분할되고 장변 방향으로는 적어도 2이상의 짝수배로 분할되어 배치된 복수의 셀블럭들; 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치된 장변 방향으로 연장된 적어도 하나 이상의 한 쌍의 제 1 공통 데이터 버스; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블릭들의 사이에 각각 배치되어 단변 방향으로 연장되어 상기 한 쌍의 제 1 공통 데이터 버스를 연결하는 적어도 하나 이상의 제 2 공통 데이터 버스 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 적어도 하나 이상의 제 3 공통 데이터 버스; 및 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드를 연결하는 적어도 하나 이상의 입출력 회로블럭들을 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 단변 방향으로 하나의 데이터 버스만이 배치되게 되므로 단변 방향의 칩 사이즈를 줄일 수 있다.

Description

단변 방향의 칩 사이즈를 줄일 수 있는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 버스의 배치구조를 보다 효율적으로 배치함으로써 단변 방향의 칩사이즈를 효과적으로 줄일 수 있는 256메가비트 이상의 반도체 메모리 장치에 관한 것이다.
최근, 컴퓨터와 같은 전자 제품의 시스템 성능 향상에 따라 고성능의 메모리 장치를 요구하게 되었으며 이런 것들 중에 하나가 동기형(Synchronous) DRAM(SDRAM)이다. 또한 wide-bit의 데이터 입출력을 요구함에 따라 칩 내부의 데이터 패스를 어떻게 구성하느냐에 따라 칩 사이즈의 변화가 커지게 되었다.
1994, Symposium on VLSI, P81∼82에 기재된 일본 후지스사의 "A 150MHz 4Bank 64M-bit SRAM with Address Incrementing Pipeline Scheme"에서는 좌우 2분할, 상하 4분할된 셀어레이 블록 구조를 나타내고 이 칩에서는 칩사이즈가 21.0*11.0㎣이고 장변방향으로 연장된 비트라인과 단변방향으로 연장된 워드라인을 가진다.
1995, Symposium on VLSI, P113∼114에 기재된 한국 현대전자의 "A Low Noise 256Mbit SRAM with Column-Decoded I/O Line"에서는 좌우 8분할, 상하 2분할된 셀어레이 블록 구조를 나타내고 이 칩에서는 칩사이즈가 23.6*13.7㎣이고 장변방향으로 연장된 워드라인과 단변방향으로 연장된 비트라인을 가진다.
제 1 도는 종래 기술에 의한 256M SDRAM(16Mx16)의 칩 배치구조를 나타내고 제 2 도는 제 1 도의 데이터 버스 구조를 나타낸다. 제 1 도에서 20은 상위 비트 셀어레이블럭이고 30은 하위 비트 셀어레이 블록이고, 각 블록의 셀어레이들(CA0, CA1, CA2, CA3)상에는 워드라인과 비트라인이 배치되어 있다. R/D는 로우 어드레스 디코더로서 워드라인을 구동하고 C/D는 칼럼 어드레스 디코더로서 비트라인을 선택한다. 데이터 패스는 어드레스 스큐를 줄여주기 위해 제안된 방법의 하나인 ODIC(Outer DQ Inner Clock) 구조이며, 또한 4 뱅크 구성으로 되어 있다. 뱅크 구성은 ODIC 구조에서 데이터 패스가 짧아지도록 상위 8비트와 하위 8비트가 분리된 스플리트(Split) 뱅크(Bank)로 되어 있다.
제 2 도는 제 1 도의 256메가 비트의 셀구성 중에서 오른쪽 128메가 비트 블럭(30)을 나타낸다. 상단의 32메가 비트 셀어레이 블록(CA0)에서 데이터는 입출력 버스에 실린 데이터를 증폭시켜주는 입출력 센스증폭블럭(34)로 입력되며, 입출력 센스증폭블럭의 출력들은 옆에 있는 다른 뱅크의 셀어레이 블록(CA1)의 입출력 센스증폭블럭(34)의 출력과 제 1 공통 데이터 버스(DL1)로 상호 연결된다. 또한, 하단에 있는 32메가비트 셀어레이 블록들(CA2, CA3)도 마찬가지로 구성되며, 각각 상, 하단에서 구성된 입출력 센스증폭블럭(34)의 출력들은 제 1 공통 데이터 라인(DL1), 제 2 공통 데이터 라인(DL2), 제 3 공통 데이터 라인(DL3)을 순차적으로 거쳐서 데이터 입출력회로블럭(32)으로 전달되어 데이터 입출력 패드까지 출력된다. 서로 다른 뱅크들끼리 데이터 버스로 묶을 수 있는 것은 SDRAM이 뱅크단위로 동작을 하기 때문이다. 즉, 각 센스증폭블럭(34)들은 뱅크정보에 응답하여 서로 배타적으로 인에이블되어 데이터 버스에 연결되고 데이터를 입출력하게 된다.
이와 같은 종래의 칩구조에서는 제 1 동에 도시한 바와 같이 칩의 장변 방향으로 달려야 하는 3개의 데이터 버스의 각 라인들이 8비트이므로 데이터 패스의 폭이 차지하는 전체적인 라인수는 8 + 8 + 8 = 24개이다. 패키지 입장에서 보면 폭 방향의 크기는 실장 면적을 높이기 위해 더 작은 패키징을 하는 데 있어서 장변 방향 보다 더 중요한 요인이 되므로 칩폭을 줄이는 데 있어서 이와 같은 구조는 매우 불리하다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 데이터 버스의 배치 구조를 보다 효율적으로 배치함으로써 단변 방향의 칩사이즈를 효과적으로 줄일 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 장치는 단변 방향으로는 2분할되고 장변 방향으로는 적어도 2이상의 짝수배로 분할되어 배치된 복수의 셀블럭들; 각 셀블럭들상에 장변 방향으로 연장된 복수의 비트라인들; 각 셀블럭들 상에 단변방향으로 연장된 복수의 워드라인들; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치된 장변 방향으로 연장된 적어도 하나 이상의 한 쌍의 제 1 공통 데이터 버스, 복수의 쎌블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 단변 방향으로 연장되어 상기 한 쌍의 제 1 공통 데이터 버스를 연결하는 적어도 하나 이상의 제 2 공통 데이터 버스; 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 적어도 하나 이상의 제 3 공통 데이터 버스; 및 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드를 연결하는 적어도 하나 이상의 입출력 회로블럭들을 구비하는 것을 특징으로 한다.
본 발명의 변형된 장치는 단변 방향으로는 2분할되고 장변 방향으로는 적어도 4분할되어 배치된 복수의 셀블럭들; 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들; 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들; 각 셀블럭들의 비트라인들과 연결되고, 4개의 블록들을 하나의 단위로하여 서로 배타적으로 데이터를 입출력하는 복수의 입출력 센스 증폭 블록들; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들과 연결되고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들; 복수의 셀블럭들중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 단변 방향으로 연장되어 상기 두 쌍의 제 1 공통 데이터 버스들 중 상하로 마주보는 한 쌍의 제 1 공통 데이터 버스들을 연결하는 한 쌍의 제 2 공통 데이터 버스들; 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 한 쌍의 제 3 공통 데이터 버스; 및 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀불럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 한쌍의 입출력 회로블럭들을 구비하는 것을 특징으로 한다.
본 발명의 다른 변형된 장치는 단변 방향으로는 2분할되고 장변 방향으로는 적어도 4분할되어 배치된 복수의 셀블럭들; 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들; 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들; 각 셀블럭들의 비트라인들과 연결되고 마주보는 셀블럭들을 하나의 단위로하여 서로 배타적으로 데이터 버스를 선택하는 복수의 데이터 버스 선택블럭들; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들을 상호 연결하고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들; 두쌍의 제1 공통 데이터 버스들에 각각 연결되고 상하블럭을 하나의 단위로하여 서로 배타적으로 데이터를 입출력하는 복수의 2블럭 공통 입출력 센스 증폭 블럭등; 복수의 셀블럭들 중 장변 방향으로 마주보는 한쌍의 셀블럭들의 사이에 각각 배치되고, 단변 방향으로 연장되어, 상기 두쌍의 제 1 공통 데이터 버스들 중 상하로 마주보는 한 쌍의 2블럭 공통 입출력 센스 증폭블럭들을 상호 연결하는 한 쌍의 제 2 공통 데이터 버스들; 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 한 쌍의 제 3 공통 데이터 버스들; 및 복수의 셀블럭들중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 한 쌍의 입출력 회로블럭들을 구비하는 것을 특징으로 한다.
본 발명의 또 다른 변형된 장치는 단변 방향으로는 2분할되고 장변 방향으로는 4분할되어 배치된 복수의 셀블럭들, 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들; 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들; 각 셀블럭들의 비트라인들과 연결되고 하나의 뱅크를 구성하는 셀블럭들을 하나의 단위로하여 서로 배타적으로 데이터 버스를 선택하는 복수의 데이터 버스 선택블럭들; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들을 상호 연결하고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들; 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고, 단변 방향으로 연장되어, 상기 두 쌍의 제 1 공통 데이터 버스들 중 상하로 마주보는 한 쌍의 제 1 공통 데이터 버스들을 상호 연결하는 한 쌍의 제 2 공통 데이터 버스들; 한 쌍의 제 2 공통 데이터 버스들에 각각 연결되고 뱅크정보에 응답하여 데이터를 입출력하는 한 쌍의 뱅크 공통 입출력 센스 증폭 블럭들; 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고 장변 방향으로 연장되어, 상기 각 뱅크 공통 입출력 센스 증폭 블럭과 각각 연결되는 한 쌍의 제 3 공통 데이터 버스들; 및 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 한 쌍의 입출력 회로블럭들을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제 3 도는 본 발명에 의한 256M SDRAM의 칩구조론 나타내고 제 4 도 내지 제 6 도는 데이터 버스 구조를 나타낸다.
제 3 도에서 칩(100)은 상위 8비트 블록(120)과 하위 8비트 블록(130)으로 분리된다. 각 블록들은 단변 방향으로는 2분할되고 장변 방향으로는 2분할된 4개의 뱅크(CA0, CA1, CA2, CA3)로 구성된다. 각 뱅크의 셀어레이 블럭에는 장변 방향으로 연장된 복수의 비트라인(B/L)들을 선택하는 칼럼 어드레스 디코더(C/D)가 좌 도는 우측에 배치되고, 각 뱅크의 셀어레이 블록에는 단변 방향으로 연장된 복수의 워드라인(W/L)들을 선택하는 로우 어드레스 디코더(R/D)가 상 도는 하에 배치된다. 또한, 칩(100)은 제 2 도를 참조하면, 각 셀블럭들의 비트라인(B/L)들과 연결되고, 4개의 셀블록들을 하나의 단위로하여 서로 배타적으로 데이터를 입출력하는 복수와입출력 센스 증폭 블록들(134), 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들과 연결되고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들(DL1), 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 단변 방향으로 연장되어 상기 두 쌍의 제 1 공통 데이터 버스(DL1)들 중 상하로 마주보는 한 쌍의 제 1 공통 데이터 버스들을 연결하는 한 쌍의 제 2 공통 데이터 버스(DL2)들, 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스(DL2)와 연결되는 한 쌍의 제 3 공통 데이터 버스(DL3), 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 3 공통 데이터 버스(DL3)와 입출력 패드들을 연결하는 한 쌍의 입출력 회로블럭(132)들을 포함한다.
따라서, 본 발명에서는 단변 방향에 8비트의 데이터 라인만이 존재하게 되므로 칩 폭을 줄일 수 있다.
제 5 도는 본 발명에 의한 반도체 메모리 장치의 데이터 버스구조의 변형된 실시예의 구성을 나타낸다. 제 5 도는 상술한 제 4 도의 실시예와 비교하여, 각 셀블럭들의 비트라인들과 연결되고 마주보는 셀블럭들을 하나의 단위로하여 서로 배타적으로 데이터 버스를 선택하는 복수의 데이터 버스 선택블럭들(142), 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들을 상호 연결하고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들(DL1), 두 쌍의 제 1 공통 데이터 버스들에 각각 연결되고 상하블럭을 하나의 단위로하여 서로배타적으로 데이터를 입출력하는 복수의 2블럭 공통 입출력 센스 증폭 블록들(144), 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고, 단변 방향으로 연장되어, 상기 두 쌍의 제 1 공통 데이터 버스(DL1)들 중 상하로 마주보는 한 쌍의 2블럭 공통 입출력 센스 증폭블럭(144)들을 상호 연결하는 한 쌍의 제 2 공통 데이터 버스들(DL2), 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스(DL2)와 연결되는 한 쌍의 제 3 공통 데이터 버스들(DL3)을 포함하는 구성이 다르다.
즉, 다른 실시예에서는 데이터 버스 구조는 유사하지만 2블럭선택 및 상하 선택에 의해 4개의 뱅크 중 하나가 입출력 패드와 연결되게 된다. 이와 같이 하면 32메가비트 어레이 블럭 2개에서 필요로 하는 입출력 센스 증폭블럭의 갯수가 반으로 줄어들게 되고 대부분의 경우 입출력 센스증폭블럭의 면적이 데이터 선택블럭의 면적 보다 큰 레이아웃 사이즈를 가지고 있으므로 칩 사이즈를 줄이는 데 기여한다.
제 6 도는 본 발명에 의한 반도체 메모리 장치의 데이터 버스구조의 변형된 실시예의 구성을 나타낸다. 제 6 도는 상술한 제 4 도의 실시예와 비교하여 각 셀블럭들의 비트라인들과 연결되고 하나의 뱅크를 구성하는 셀블럭들을 하나의 단위로하여 서로 배타적으로 데이터 버스를 선택하는 복수의 데이터 버스 선택블럭들(152), 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들(CA0, CA1)의 데이터 버스선택블럭들(152)을 상호 연결하고 장변 방향으로연장된 두쌍의 제 1 공통 데이터 버스들(DL1), 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들(CA0, CA1) 또는 (CA3, CA2)의 사이에 각각 배치되고, 단변 방향으로 연장되어, 상기 두 쌍의 제 1 공통 데이터 버스들(DL1) 중 상하로 마주보는 한 쌍의 제 1 공통 데이터 버스들(DL1)을 상호 연결하는 한 쌍의 제 2 공통 데이터 버스들(DL2), 한 쌍의 제 2 공통 데이터 버스들(DL2)에 각각 연결되고 뱅크정보에 응답하여 데이터를 입출력하는 한 쌍의 뱅크 공통 입출력 센스 증폭 블록들(154), 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고 장변 방향으로 연장되어, 상기 각 뱅크 공통 입출력 센스 증폭 블럭과 각각 연결되는 한 쌍의 제 3 공통 데이터 버스들(DL3)을 포함한다.
즉, 다른 실시예에서는 4블럭에서 하나의 입출력 센스 증폭 블록을 공통으로 사용하여 데이터를 입출력한다. 셀블럭들은 데이터 버스 선택블럭, 즉 멀티 플렉서를 통하여 입출력 센스증폭 블럭으로 연결되며, 입출력 센스증폭 블럭은 모두 합해서 데이터 입출력 패드 수만큼만 있게 된다. 즉, 모든 뱅크들에 대해서 입출력 센스증폭블럭이 공통적으로 사용되게 된다. 따라서 칩 사이즈를 더욱 줄일 수 있게 해준다.
이상과 같이 본발명에서는 4뱅크 방식의 SDRM에서 단변 방향의 칩 사이즈를 줄이기 위하여 데이터 버스의 구조를 개선한 것으로써, 종래의 방식에 비해 데이터 라인수를 24에서 8로 감소시킬 수 있다.
상술한 실시에들에서는 동기형 DRAM을 예로들어 설명하였지만 후술하는 청구범위에 기재된 본 발명의 사상과 범주에 의해 모든 메모리 장치, 예컨대 비동기식디램 등에 대해서도 용이하게 실시할 수 있음을 주의하여야 한다.
제 1 도는 종래의 반도체 메모리 장치의 내부 배치 구조를 설명하기 위한 개략도.
제 2 도는 종래의 반도체 메모리 장치의 데이터 버스의 구조를 설명하기 위한 개략도.
제 3 도는 본 발명에 의한 반도체 메모리 장치의 내부 배치 구조를 설명하기 위한 개략도.
제 4 도는 본 발명에 의한 반도체 메모리 장치의 데이터 버스의 구조의 바람직한 일실시예를 나타낸 개략도.
제 5 도는 본 발명에 의한 반도체 메모리 장치의 데이터 버스의 구조의 바람직한 다른 실시예를 나타낸 개략도.
제 6 도는 본 발명에 의한 반도체 메모리 장치의 데이터 버스의 구조의 바람직한 또 다른 실시예를 나타낸 개략도.

Claims (4)

  1. 단변 방향으로는 2분할되고 장변 방향으로는 적어도 2이상의 짝수배로 분할되어 배치된 복수의 셀블럭들;
    상기 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들;
    상기 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치된 장변 방향으로 연장된 적어도 하나 이상의 한 쌍의 제 1 공통 데이터 버스;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 단변 방향으로 연장되어 상기 한 쌍의 제 1 공통 데이터 버스를 연결하는 적어도 하나 이상의 제 2 공통 데이터 버스;
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 적어도 하나 이상의 제 3 공통 데이터 버스; 및
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 적어도 하나 이상의 입출력 회로블럭들을 구비하는 것을 특징으로 하는 단변 방향의 칩 사이즈를 줄일 수 있는 반도체 메모리 장치.
  2. 단변 방향으로는 2분할되고 장변 방향으로는 적어도 4분할되어 배치된 복수의 셀블럭들;
    상기 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들;
    상기 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들;
    상기 각 셀블럭들의 비트라인들과 연결되고, 4개의 블록들을 하나의 단위로하여 서로 배타적으로 데이터를 입출력하는 복수의 입출력 센스 증폭 블럭들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들과 연결되고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 단변 방향으로 연장되어 상기 두 쌍의 제 1 공통 데이터 버스들 중 상하로 마주보는 한 쌍의 제 1 공통 데이터 버스들를 연결하는 한 쌍의 제 2 공통 데이터 버스들;
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 한 쌍의 제 3 공통 데이터 버스; 및
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 한 쌍의 입출력 회로블럭들을 구비하는 것을 특징으로 하는 단변 방향의 칩 사이즈를 줄일 수 있는 반도체 메모리 장치.
  3. 단변 방향으로는 2분할되고 장변 방향으로는 적어도 4분할되어 배치된 복수의 셀블럭들;
    상기 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들;
    상기 각 셀블럭들 상에 단면 방향으로 연장된 복수의 워드라인들;
    상기 각 셀블럭들의 비트라인들과 연결되고 마주보는 셀블럭들을 하나의 단위로하여 서로 배타적으로 데이터 버스를 선택하는 복수의 데이터 버스 선택블럭들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들을 상호 연결하고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들;
    상기 두 쌍의 제 1 공통 데이터 버스들에 각각 연결되고 상하블럭을 하나의 단위로하여 서로 배타적으로 데이터를 입출력하는 복수의 2블럭 공통 입출력 센스 증폭 블럭들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고, 단변 방향으로 연장되어, 상기 두 쌍의 제 1 공통 데이터 버스들 중 상하로 마주보는 한 쌍의 2블럭 공통 입출력 센스 증폭블럭들을 상호 연결하는 한 쌍의 제 2 공통 데이터 버스들;
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 장변 방향으로 연장되어 상기 각 제 2 공통 데이터 버스와 연결되는 한 쌍의 제 3 공통 데이터 버스들; 및
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 한 쌍의 입출력 회로블럭들을 구비하는 것을 특징으로 하는 단변 방향의 칩 사이즈를 줄일 수 있는 반도체 메모리 장치.
  4. 단변 방향으로는 2분할되고 장변 방향으로는 4분할되어 배치된 복수의 셀블럭들;
    상기 각 셀블럭들 상에 장변 방향으로 연장된 복수의 비트라인들;
    상기 각 셀블럭들 상에 단변 방향으로 연장된 복수의 워드라인들;
    상기 각 셀블럭들의 비트라인들과 연결되고 하나의 뱅크를 구성하는 셀블럭들을 하나의 단위로하여 서로 배타적으로 데이터 버스를 선택하는 복수의 데이터 버스 선택블럭들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 입출력 센스증폭블럭들을 상호 연결하고 장변 방향으로 연장된 두쌍의 제 1 공통 데이터 버스들;
    상기 복수의 셀블럭들 중 장변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고, 단변 방향으로 연장되어, 상기 두 쌍의 제 1 공통 데이터 버스들 중 상하로 마주보는 한 쌍의 제 1 공통 데이터 버스들을 상호 연결하는 한 쌍의 제 2 공통 데이터 버스들;
    상기 한 쌍의 제 2 공통 데이터 버스들에 각각 연결되고 뱅크정보에 응답하여 데이터를 입출력하는 한 쌍의 뱅크 공통 입출력 센스 증폭 블럭들;
    상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되고 장변 방향으로 연장되어, 상기 각 뱅크 공통 입출력 센스 증폭 블럭과 각각 연결되는 한 쌍의 제 3 공통 데이터 버스들; 및 상기 복수의 셀블럭들 중 단변 방향으로 마주보는 한 쌍의 셀블럭들의 사이에 각각 배치되어 상기 각 제 2 공통 데이터 버스와 입출력 패드들을 연결하는 한 쌍의 입출력 회로블럭들을 구비하는 것을 특징으로 하는 단변 방향의 칩 사이즈를 줄일 수 있는 반도체 메모리 장치.
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