KR100558035B1 - 반도체메모리소자 - Google Patents

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Abstract

본 발명은 패키지 내부에 메모리 셀 어레이를 효과적으로 배치할 뿐만 아니라 주변회로를 중앙에 집중적으로 배치함으로서 동작속도를 향상시키고 리던던시 회로에서 지연 시간을 최소화하기 위한 것으로서, 본 발명의 일 측면에 따르면, 장변:단변의 길이가 실질적인 2:1의 비율을 갖는 패키지 내에 2 ×N ×N의 메모리 셀을 갖는 반도체메모리소자에 있어서, 셀 어레이의 장변:단변의 길이 비율이 실질적으로 1:1인 다수의 제1셀어레이와, 셀 어레이의 장변:단변의 길이 비율이 실질적으로 1.5:1인 다수의 제2셀어레이를 구비하는 반도체메모리소자가 제공된다.
패키지, DRAM, 셀 어레이, 로우디코더, 컬럼디코더.

Description

반도체메모리소자{semiconductor memory device}
도1은 종래 기술에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면.
도2는 본 발명의 일실시예에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
210, 211, 212, 213 : 제1셀어레이
220, 221, …, 227 : 제2셀어레이
230 : 주변회로영역
본 발명은 반도체메모리소자에 관한 것으로, 특히 128M 및 512M 메모리와 같이 2N ×N 구조를 갖는 반도체메모리소자의 메모리 셀 어레이 배치 방식에 관한 것이다.
일반적으로, 4M, 16M, 및 64M등과 같은 메모리의 메모리 셀의 수는 각각 64K ×64K, 128K ×128K, 및 256K ×256K로서 N ×N개로 구성되고, 128M 및 512M와 같은 메모리의 경우에는 2 ×256K ×256K 및 2 ×512K ×512K와 같이 2N ×N의 구조를 갖는다.
폴디드 비트라인(folded bitline) 구조를 갖는 DRAM에서 하나의 메모리 셀의 크기는 대략 2:1 구조를 갖는다. 한편 통상적인 칩 사이즈는 장변:단변 비율이 2:1 비율로서, 400밀(mil) 패키지(package)의 경우 400 ×875밀 구조를 갖는다.
메모리 사이즈가 64M 및 256M등과 같이 N ×N 구조를 갖는 경우는 메모리 셀의 사이즈가 2:1의 모양을 가지므로 메모리를 1:1 또는 4:1로 배치하는 경우는 장변:단변의 비율이 1:2의 모양을 갖게 되므로 칩사이즈가 감소하여도 동일한 마진을 갖게된다.
그러나, 128M 및 512M와 같이 2N ×N 구조를 갖는 경우에는 장변:단변의 비율이 1:1 또는 4:1로서 패키지 내부에 위치하기가 어렵다.
도1의 종래 기술에 따른 512M DRAM의 메모리 셀 어레이 배치 방법을 보여주는 도면을 참조하여 자세히 살펴보면, 512M SDRAM은 16개의 32M 셀에레이 블럭을 구비하여 이루어지는데, 각각의 셀어레이 블럭이 로우어드레스가 8K, 컬럼어드레스가 4K이므로 1:1 또는 4:1의 형태로 각각의 셀어레이 블럭의 크기가 결정되므로서 전체 메모리 셀어레이는 도1과 같이 1:4의 형태와 같이 길게되거나 1:1의 형태로 정방형이 되어서 2:1의 크기를 갖는 패키지의 내부에 위치시키는 경우 패키지 제작시 안정적인 마진을 확보하기 어렵다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 128M, 512M 메모리와 같이 2N ×N 구조를 갖는 경우 셀 어레이의 사이즈를 다르게 배치함으로서 효과적으로 패키지에 위치하는 메모리 셀 어레이의 배치 방식을 가진 반도체메모리소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 장변:단변의 길이가 실질적인 2:1의 비율을 갖는 패키지 내에 2 ×N ×N의 메모리 셀을 갖는 반도체메모리소자에 있어서, 셀 어레이의 장변:단변의 길이 비율이 실질적으로 1:1인 다수의 제1셀어레이와, 셀 어레이의 장변:단변의 길이 비율이 실질적으로 1.5:1인 다수의 제2셀어레이를 구비하는 반도체메모리소자가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 512M DRAM의 메모리 셀 어레이 배치 방법 을 보여주는 도면이다.
도2를 참조하면, 512M DRAM은 장변:단변이 약 1:1인 제1셀어레이(210, 211, 222, 223)와, 장변:단변이 약1.5:1인 제2셀어레이(220, 221, …, 227)와, 주변회로영역(230)과, 패드(240)로 이루어진다.
상기와 같은 구성을 갖는 본 발명의 일실시예에 따른 동작에 대하여 살펴본다.
대부분의 패키지(package)는 장변:단변의 길이의 비가 약 2:1의 비율을 갖는다. 한펴, 단위 메모리 셀의 크기의 비가 대부분 2:1인 DRAM의 경우에 메모리 셀 어레이는 장변:단변이 대부분 1:1 또는 4:1의 비율을 갖는다. 따라서, 64M 또는 256M DRAM과 같이 N ×N의 구조를 갖는 경우에는 상기와 같은 1:1 또는 4:1의 비율을 갖는 메모리 셀 어레이로 패키지에 배치한다.
한편, 128M 또는 상기 512M DRAM과 같이 2 ×N ×N의 구조를 갖는 경우에는 상기와 같은 1:1 또는 4:1로 배치하였을 경우 장변이 2:1의 비율을 넘거나 장변:단변의 비가 거의 같아지므로, 도2와 같이 512M DRAM의 경우에는 1:1의 비율을 갖는 8K의 워드라인과 4K의 비트라인으로 이루어지는 32M 용량을 갖는 4개의 상기 제1셀어레이(210, 211, 212, 213)와, 1.5:1의 비율을 갖는 12K의 워드라인과 4K의 비트라인으로 이루어지는 48M 용량을 갖는 8개의 상기 제2셀어레이(220, 221, …, 227)로 구분된다.
상기 제2셀어레이(220, 221, …, 227)는 상기 제1셀에레이와 같은 용량을 갖는 메모리 셀 어레이와 상기 제1셀어레이를 반으로 분할한 셀 어레이를 합쳐서 이 루어진것이다.
즉, 512M DRAM은 4개의 32M 용량을 갖는 제1셀어레이(210, 211, 212, 213)와, 8개의 64M용량을 갖는 제2셀어레이(220, 221, …, 227)로 이루어지며, 상기 제1셀어레이와 상기 제2셀어레이의 길이 차로 발생하는 중앙의 공백에 주변회로를 위치함으로서 연결 회로들을 효율적으로 배치할 수 있다.
또한, 노말 셀(normal cell) 이외에 리던던트 셀(redundant cell)을 상기 제1셀어레이(210, 211, 212, 213)에 배치하여 상기 제2셀어레이(220, 221, …, 227)가 길어지는 문제를 해소한다.
상기 제1셀어레이(210, 211, 212, 213)와 상기 제2셀어레이(220, 221, …, 227)는 각각 내부에 로우디코더영역과 컬럼디코더영역을 구비할 수 있고, 두개의 블럭이 하나의 로우디커더와 컬럼디코더을 공유할 수 있다.
상기와 같은 메모리의 배치 방법은 512M 이외의 128M와 같은 2 ×N ×N개의 셀을 갖는 메모리에 적용되어 사용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 패키지 내부에 메모리 셀 어레이를 효과 적으로 배치할 뿐만 아니라 주변회로를 중앙에 집중적으로 배치함으로서 동작속도를 향상시키고 리던던시 회로에서 지연 시간을 최소화한다.

Claims (4)

  1. 장변:단변의 길이가 실질적인 2:1의 비율을 갖는 패키지 내에 2 ×N ×N의 메모리 셀을 갖는 반도체메모리소자에 있어서,
    셀 어레이의 장변:단변의 길이 비율이 실질적으로 1:1인 다수의 제1셀어레이와,
    셀 어레이의 장변:단변의 길이 비율이 실질적으로 1.5:1인 다수의 제2셀어레이
    를 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 제1셀어레이 또는 상기 제2셀어레이는 각각의 내부에 로우디코더와 컬럼디코더를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제1항에 있어서,
    상기 제1셀어레이 또는 상기 제2셀어레이는 다른 상기 제1셀어레이 또는 다른 상기 제2셀어레이와 각각 상기 로우디코더 및 상기 컬럼디코더를 공유하는 것을 특징으로 하는 반도체메모리소자.
  4. 제1항에 있어서,
    상기 제1셀어레이는 상기 제2셀어레이의 장변의 길이를 감소하기 위하여 리던던트 셀을 구비하는 것을 특징으로 하는 반도체메모리소자.
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