JPH11265573A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２の奇数乗ビットの容量を有する半導体記憶
装置の高速動作を可能とする。 【解決手段】 マスタ制御回路ＭＣＴＬ１が４つのロー
カル制御回路を介して対応するメモリブロックをアクセ
スする構成とする。メモリブロックはマスタ制御回路お
よびローカル制御回路を囲むように配置され各メモリブ
ロックへの制御信号の遅延量はほぼ等しくなり、制御信
号のスキューが抑えられ、高速なＤＲＡＭを実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置におけるメモリブロックの
配置およびその周辺回路の配置に関する。

【０００２】

【従来の技術】半導体記憶装置、特にダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）は、大容量化が進んで
いる。ＤＲＡＭは、汎用的なメモリであり、標準的なメ
モリモジュール（ＳＩＭＭ：single in-line memory mo
dule、ＤＩＭＭ：dual in-linememory module）に搭載
されて使用されることが多い。

【０００３】図２７は、６４ＭｂｉｔＤＲＡＭのメモリ
ブロック配置の一例を示す図である。これは、たとえば
培風館発行の伊藤清男著「超ＬＳＩメモリ」の第１９頁
の図１．１４に示されている。

【０００４】図２７に示されるように、このＤＲＡＭ
は、半導体基板２０００と、半導体基板２０００上に形
成された１６ＭｂｉｔメモリブロックＭＢ１６ａ、ＭＢ
１６ｂ、ＭＢ１６ｃおよびＭＢ１６ｄとを備える。

【０００５】１６ＭｂｉｔメモリブロックＭＢ１６ａ〜
ＭＢ１６ｄは、コラムデコーダＣＤａと、ロウデコーダ
ＲＲＣａとをそれぞれ含む。

【０００６】図２７に示したＤＲＡＭでは縦横比が、ほ
ぼ１：２の１６Ｍｂｉｔのメモリブロックが、２行２列
に４つ配置されているため、半導体基板２０００の縦横
比も、ほぼ１：２となる。半導体基板２０００の一方の
短辺の中央から対向する短辺の中央に向かって延在する
中央領域ＣＲＳには入出力用の入出力インターフェイス
回路（図示せず）やパッドが配置される。半導体基板２
０００の一方の長辺の中央から対向する長辺の中央に向
かって延在する中央領域ＣＲＬにはメモリアレイの制御
用の周辺回路が配置されている。

【０００７】入出力インターフェイス回路は、外部から
与えられた制御信号および書込データを内部信号に変換
して制御回路に供給したり、あるいはメモリブロックか
ら制御回路に転送された読出データを外部に出力する回
路である。

【０００８】メモリブロックの制御用の周辺回路は、入
出力インターフェイス回路に与えられる制御信号または
データに基づいてメモリブロックを制御する。

【０００９】さらに、１６Ｍビットのメモリブロック
は、内部でサブブロックに分割され（図示せず）、Ｘ方
向のロウデコーダ、Ｙ方向のコラムデコーダを含んで構
成されている。

【００１０】現状のＤＲＡＭのパッケージは、ほぼ縦横
比が１：２になっている。これはＤＲＡＭのチップサイ
ズがほぼ縦横比が１：２になることからくるものであ
る。

【００１１】図２８は、一般的な１トランジスタ１キャ
パシタからなるＤＲＡＭのメモリセルの形状を説明する
ための図である。

【００１２】図２８を参照して、メモリセルＭＣは、セ
ルプレートＣＰとストレージノードＳＮ１との間に接続
される情報を記憶するためのキャパシタＭＱ１と、スト
レージノードＳＮ１をビット線ＢＬへ接続するアクセス
トランジスタＭＴ１を含む。ビット線ＢＬは、対向電極
であるビット線／ＢＬとともにセンスアンプＳＡに接続
される。ワード線ＷＬ１が活性化しキャパシタＭＱ１に
蓄積されていた情報がビット線ＢＬに読出されると、セ
ンスアンプは対向電極であるビット線／ＢＬとビット線
ＢＬとの電位差を増幅し外部に対してデータを出力す
る。

【００１３】したがって１メモリセルに接続されるビッ
ト線ＢＬは１本であるが、センスアンプからデータを読
出すには対向電極であるビット線／ＢＬが必要であるの
で、メモリアレイを構成する上ではワード線１本とビッ
ト線対１組（ビット線ＢＬ、／ＢＬ）で１ビット分のメ
モリセルを構成するのが一般的である。製造上ではワー
ド線とビット線はともに最小ルールで作製されるので１
ビットのメモリセルの縦横比はほぼ１：２になる。

【００１４】図２９は、メモリブロックの形状を説明す
るための模式図である。メモリブロックＤ４４、Ｄ２８
は２の偶数乗ビットの個数のメモリセルを配列してメモ
リブロックを作製する場合を示す。メモリブロックＤ４
４は縦横比が１：２のメモリセルを４行４列に配列した
場合を示し、メモリブロックＤ２８は、メモリセルを８
行２列に配列した場合を示す。

【００１５】この場合いずれもメモリブロックの長辺と
短辺比は２：１となる。メモリブロックＤ４２、Ｄ２４
は２の奇数乗ビットの個数のメモリセルを配列してメモ
リブロックを作製する例である。メモリブロックＤ４２
はメモリセルを２行４列に配置した例であり、この場合
メモリブロックの長辺短辺比は４：１となる。メモリブ
ロックＤ２４はメモリセルを４行２列に配置した例であ
り、この場合メモリブロックの形状はほぼ正方形とな
る。

【００１６】

【発明が解決しようとする課題】ＤＲＡＭがメモリモジ
ュールに搭載される場合、ＤＲＡＭの容量が大容量のも
のになったとしても、同一のパッケージに収納して使用
することが望ましい。従来はたとえば４Ｍｂｉｔから１
６ＭｂｉｔへとＤＲＡＭが４倍の容量になったとして
も、微細加工技術の進展によりＤＲＡＭのチップサイズ
そのものを小さくし、同じサイズのパッケージに収納す
ることができた。

【００１７】パッケージの大きさが異なれば、それに合
わせてモジュール基板の作製をしなければならないが、
ＤＲＡＭの世代が進み容量が増加しても、従来とパッケ
ージのサイズが同じにできれば、これまでのモジュール
基板を大きな変更なしに（もしくは、若干の変更だけ
で）使用できるため、大容量のメモリモジュールを作製
する上でもメリットが大きい。

【００１８】しかし、現在の大容量の６４ＭｂｉｔＤＲ
ＡＭの次世代の２５６ＭｂｉｔＤＲＡＭを現在の６４Ｍ
ｂｉｔＤＲＡＭと同じサイズのパッケージ（４００ｍｉ
ｌ幅パッケージ）に収納できるチップのサイズとするこ
とが可能な微細加工技術が実用化されるには、さらなる
時間を要すると思われる。

【００１９】そこで、まずは、１２８Ｍｂｉｔの容量の
ＤＲＡＭを現在の６４ＭｂｉｔＤＲＡＭと同じサイズの
パッケージに収納できれば、大容量のメモリモジュール
の作製をする上で都合がよい。

【００２０】ここで、１２８ＭｂｉｔＤＲＡＭのチップ
形状を考察する。１２８ＭｂｉｔのＤＲＡＭは容量が２
の奇数乗ビットであるから、先に説明したように、通常
に製作したのでは縦横比を１：２にすることは困難であ
る。

【００２１】図３０、図３１は１２８ＭｂｉｔＤＲＡＭ
のアレイ構成を考察するための図である。

【００２２】図３０を参照して、半導体基板２１００上
には縦横比が１：２の６４ＭｂｉｔメモリブロックＭＢ
６４が横１行に配列されている。このような構成をとる
と１２８ＭｂｉｔのＤＲＡＭのチップ形状は縦横比が
１：４となってしまう。

【００２３】図３１を参照して、この構成では半導体基
板２２００上に６４ＭｂｉｔメモリブロックＭＢ６４が
縦１列に配置されている。このような構成をとると１２
８ＭｂｉｔＤＲＡＭは縦横比が１：１の正方形となって
しまう。

【００２４】以上の場合、縦横比がほぼ１：２の汎用的
な６４ＭｂｉｔＤＲＡＭのパッケージに収納しようとす
ると、単純に考えると６４ＭｂｉｔＤＲＡＭを製作する
場合に比べて約２倍の縮小度の極めて高度な微細加工技
術が必要となり、実現が困難になるという問題がある。

【００２５】図３２は、従来のＤＲＡＭの周辺回路の配
置を説明するための図である。このＤＲＡＭは、半導体
基板２３００と、半導体基板２３００上に２行２列に配
置されたメモリブロックＭＢｎと、半導体基板２３００
の短辺についての中央領域ＣＲＳに配置される電源ＩＰ
Ｓ１、ＩＰＳ２と、データ入出力インターフェイスＤＩ
と、アドレス入力バッファＡＢＵＦと、クロックバッフ
ァＣＫＢと、クロックバッファからのクロックを受け同
位相の内部クロックを発生するＰＬＬ回路ＰＬと、半導
体基板２３００の長辺についての中央領域に配置される
制御回路ＣＣとを備える。

【００２６】このようなチップの構成では、ＰＬＬ回路
ＰＬをそれぞれのメモリブロックから等距離にある場所
に配置できるとは限らず、ＰＬＬ回路ＰＬで発生された
内部クロックが各メモリブロックに到達するまでの時間
が不均等となり、各メモリブロックにおけるクロック時
間のずれ（スキュー）が発生するという問題もある。

【００２７】この発明の目的は、１２８ＭｂｉｔのＤＲ
ＡＭ（もしくは、容量が２の２ｍ＋１乗、ｍは自然数）
を製作する上で、チップの縦横比をほぼ１：２に保ち、
またＤＲＡＭとしての最適なメモリ構成と制御回路の配
置を有する半導体記憶装置を提供することである。

【００２８】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、チップ状に分割された半導体基板の主表面に
形成される半導体記憶装置であって、半導体基板の主表
面の中心を包囲するように配置される複数のメモリブロ
ックを備え、各メモリブロックは、複数のワード線と、
複数のワード線と交差する複数のビット線と、複数のワ
ード線と複数のビット線の交点にそれぞれ対応する複数
のメモリセルとを含み、半導体基板の主表面の中心部
に、複数のメモリブロックに制御信号を与える制御手段
をさらに備え、制御手段は、制御手段の中心に配置され
る、すべての複数のメモリブロックの制御の基準となる
基準信号を生成するマスタ制御手段と、マスタ制御手段
を包囲するように配置される、各々が基準信号を受けて
対応するメモリブロックに対し制御信号を出力する複数
のローカル制御手段を含む。

【００２９】請求項２記載の半導体記憶装置は、チップ
状に分割された半導体基板の主表面に形成される半導体
記憶装置であって、半導体基板を３行３列に分割した領
域のうちの第２行第２列の領域を除く８つの領域にそれ
ぞれ配置される８つのメモリブロックを備え、各メモリ
ブロックは、複数のワード線と、複数のワード線と交差
する複数のビット線と、複数のワード線と複数のビット
線の交点にそれぞれ対応する複数のメモリセルとを含
み、第２行第２列の領域に配置される、８つのメモリブ
ロックに制御信号を与える制御手段をさらに備え、制御
手段は、制御手段の中心に配置される、すべての８つの
メモリブロックの制御の基準となる基準信号を生成する
マスタ制御手段と、第２行第２列の領域の４つのコーナ
部にそれぞれ配置される、基準信号を受け、対応するメ
モリブロックに対し制御信号を出力する４つのローカル
制御手段を含む。

【００３０】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、各メモリブロ
ックは独立して読出、書込動作が可能である。

【００３１】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、８つのメモリ
ブロックは、２つのメモリブロックの対ごとに独立して
読出、書込動作が可能である。

【００３２】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、第２行第２列
の領域に配置される、８つのメモリブロックに入出力さ
れるデータを外部との間で授受する入出力端子と、半導
体基板を３行３列に分割した領域のうち、第１列に配置
される領域と第２列に配置される領域との境界部に各前
記メモリブロックごとに対応して設けられる第１のデー
タバス群と、第２列に配置される領域と第３列に配置さ
れる領域との境界部に各前記メモリブロックごとに対応
して設けられる第２のデータバス群とをさらに備え、第
１および第２のデータバス群は、８つのメモリブロック
と入出力端子との間でやり取りされるデータを伝達す
る。

【００３３】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、外部クロック
を受けるクロック入力端子をさらに備え、マスタ制御手
段は、外部クロックに応じて内部クロックを発生する内
部クロック発生手段を含み、ローカル制御手段は、内部
クロックに応じて制御信号を出力する。

【００３４】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、内部クロック
発生手段は、外部クロックを受けて、外部クロックと位
相の揃った内部クロックを発生するＰＬＬ（phase-lock
ed loop ）回路を含む。

【００３５】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、内部クロック
発生手段は、外部クロックを受けて遅延させ、外部クロ
ックと所定の位相差を持つ内部クロックを発生するＤＬ
Ｌ（delayed-locked loop ）回路を含む。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。

【００３７】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置のチップレイアウトを概略的に
示す図である。

【００３８】図１を参照して、半導体記憶装置は、半導
体基板１０００上に形成される。半導体基板１０００
は、縦横それぞれ３分割される９つの領域に分かれる。
この３行３列の領域には、中央部の第２行第２列の中央
領域２を除いて、縦横比がほぼ１：２の１６Ｍビットの
メモリブロックが８個配置され、この半導体記憶装置は
１２８Ｍビットのメモリを構成する。第１行第１列の領
域には、メモリブロックＭＢ１１が配置され、第ｍ行第
ｎ列の領域にはメモリブロックＭＢｍｎが配置される
（ｍ、ｎは１〜３の自然数。ただし第２行第２列は除
く）。

【００３９】第２行第２列の中央領域２には、外部との
入出力用パッドとインターフェイス回路やアドレス信
号、コントロール信号入力バッファ回路とメモリアレイ
の制御用回路、内部電源回路等を配置する。

【００４０】図２は、図１の半導体記憶装置のメモリブ
ロックＭＢ３３の構成を概略的に示す図である。８個の
メモリブロックはそれぞれ同様の構成を取るので以降メ
モリブロックＭＢ３３を代表としてその構成を説明す
る。

【００４１】図２において、メモリブロックＭＢ３３
は、各々が行列状に配置される複数のメモリセルを有す
る複数のメモリブロックＭＢ♯０〜ＭＢ♯ｍに分割され
る。

【００４２】これらのメモリブロックＭＢ♯０〜ＭＢ♯
ｍの間に、活性化時に対応のメモリブロックの列状のデ
ータを検知し増幅するセンスアンプ帯ＳＢ♯１〜ＳＢ♯
ｍが配置され、さらにメモリブロックＭＢ♯０およびＭ
Ｂ♯ｍの外側に、それぞれセンスアンプ帯ＳＢ♯０およ
びＳＢ♯ｎが配置される。

【００４３】すなわち、センスアンプ帯ＳＢ♯１は、そ
の両側のメモリブロックＭＢ♯０およびＭＢ♯１により
共有され、センスアンプ帯ＳＢ♯ｍは、メモリブロック
ＭＢ♯ｍと図示しないメモリブロックＭＢ♯ｍ−１によ
り共有される。

【００４４】これらのセンスアンプ帯（センスアンプ帯
ＳＢ♯１〜ＳＢ♯ｍを総称的に示す）が両側のメモリブ
ロックに共有される構成は、「シェアードセンスアンプ
構成」として知られており、選択メモリブロック（選択
メモリセルを含むブロック）が対応のセンスアンプ帯に
接続され、他方の対をなす非選択メモリブロックは対応
のセンスアンプ帯から切離される。

【００４５】センスアンプ帯両側のメモリブロックがと
もに非選択メモリブロック（選択メモリセルが含まれな
い）の場合には、これらのメモリブロックはセンスアン
プ帯に接続されて、プリチャージ状態を維持する。

【００４６】このメモリブロックＭＢ３３の長辺方向に
沿ってメモリセルの行選択に関連する動作を行なうため
の行系回路ＲＲＣが配置され、また、センスアンプ帯Ｓ
Ｂ♯ｎに隣接して、コラムデコーダＣＤが配置される。

【００４７】行系回路ＲＲＣは、メモリブロックＭＢ♯
０〜ＭＢ♯ｍそれぞれに対応して設けられるロウデコー
ド回路を含む。このロウデコード回路は、後に説明する
経路を介して与えられるアドレス信号に従ってアドレス
指定されたメモリセル行に対応するワード線ＷＬを選択
状態へ駆動する。

【００４８】図２においては、メモリブロックＭＢ♯１
において１つのワード線ＷＬを代表的に示す。一方、コ
ラムデコーダＣＤは、図示しないアドレス信号をデコー
ドし、このアドレス指定された列を選択するための列選
択信号を生成する。コラムデコーダＣＤからの選択信号
は、列選択信号伝達線ＣＳＬ上に伝達される。この列選
択信号伝達線ＣＳＬはメモリブロックＭＢ♯０〜ＭＢ♯
ｍすべてに共有されるように、メモリブロックＭＢ３３
の長辺方向に沿ってすべてのメモリブロックＭＢ♯０〜
ＭＢ♯ｍ上にわたって延在して配置される。

【００４９】図３は、図２に示すメモリブロックＭＢ３
３に配置されるメモリブロックＭＢ♯０〜ＭＢ♯ｍのう
ちの１つのメモリブロックとその両側のセンスアンプ帯
の構成を概略的に示す図である。図３においては、メモ
リブロックＭＢ♯ｉについての構成を概略的に示す。

【００５０】図３を参照して、メモリブロックＭＢ♯ｉ
は、行列状に配置される複数のメモリセルＭＣと、メモ
リセルの各行に対応して配置され、各々に対応の行のメ
モリセルＭＣが接続する複数のワード線ＷＬ０〜ＷＬｎ
と、メモリセルＭＣの各列に対応して配置され、各々に
対応の列のメモリセルＭＣが接続する複数のビット線対
ＢＬＰを含む。

【００５１】図３において、３つのビット線対ＢＬＰ
０、ＢＬＰ１およびＢＬＰ２を代表的に示す。ビット線
対ＢＬＰ０〜ＢＬＰ２の各々は、互いに相補なデータ信
号を伝達するビット線ＢＬおよび／ＢＬを含む。メモリ
セルＭＣは、ワード線ＷＬ（ＷＬ０〜ＷＬｎを総称的に
示す）と、ビット線ＢＬおよび／ＢＬとの交差部に対応
して配置される。

【００５２】メモリブロックＭＢ♯ｉ−１およびＭＢ♯
ｉの間に配置されるセンスアンプ帯ＳＢ♯ｉは、これら
のメモリブロックＭＢ♯ｉ−１およびＭＢ♯ｉの奇数番
号のビット線対ＢＬＰｊ＋１に対して設けられるセンス
アンプＳＡａｊ＋１を含む。

【００５３】図３においては、ビット線対ＢＬＰ１に対
して設けられるセンスアンプＳＡａ１を代表的に示す。
このセンスアンプＳＡａ１に隣接して、活性化時対応の
ビット線対を所定の中間電位ＶＢＬにイコライズするた
めのビット線イコライズ回路ＥＱａが設けられる。この
イコライズ回路についても、図３においては、センスア
ンプＳＡａ１に隣接して設けられるイコライズ回路ＥＱ
ａ１を代表的に示す。

【００５４】センスアンプ帯ＳＢ♯ｉのセンスアンプ
（ＳＡａ１）は、ビット線分離制御信号ＢＬＩａ０に応
答して導通するビット線分離ゲートＩＧｃａを介してメ
モリブロックＭＢ♯ｉ−１の奇数番号のビット線対（Ｂ
ＬＰ１）に接続され、かつビット線分離制御信号ＢＬＩ
ａ１に応答して導通するビット線分離ゲートＩＧａａ
（ＩＧａａ１）を介してメモリブロックＭＢ♯ｉの奇数
番号のビット線対（ＢＬＰ１）に電気的に接続される。

【００５５】センスアンプ帯ＳＢ♯ｉ＋１はメモリブロ
ックＭＢ♯ｉおよび図示しないメモリブロックＭＢ♯ｉ
＋１の偶数番号のビット線対（ＢＬＰ０、ＢＬＰ２、
…）に対して設けられるセンスアンプＳＡｂ（ＳＡｂ
０、ＳＡｂ２、…）を含む。

【００５６】このセンスアンプ帯ＳＢｉ＋１は、さら
に、センスアンプＳＡｂ（ＳＡｂ０、ＳＡｂ２、…）に
隣接して設けられ、イコライズ指示信号φＥＱｂの活性
化時、対応のビット線対ＢＬＰ（ＢＬＰ０、ＢＬＰ２、
…）を中間電位レベルにプリチャージしかつイコライズ
するビット線イコライズ回路ＥＱｂ（ＥＱｂ０、ＥＱｂ
１、…）を含む。

【００５７】センスアンプ帯ＳＢ♯１＋１のセンスアン
プＳＡｂ（ＳＡｂ０、ＳＡｂ２、…）は、ビット線分離
制御信号ＢＬＩｂに応答して導通するビット線分離ゲー
トＩＧａｂ（ＩＧａｂ０、ＩＧａｂ２、…）を介して対
応のメモリブロックＭＢ♯ｉの偶数番号のビット線対Ｂ
ＬＰ（ＢＬＰ０、ＢＬＰ２、…）に電気的に接続され
る。このセンスアンプ帯ＳＢ♯ｉ＋１のセンスアンプＳ
Ａｂ（ＳＡｂ０、ＳＡｂ２、…）はまた、図示しないメ
モリブロックＭＢ♯ｉ＋１の偶数番号のビット線対に、
対応のビット線分離ゲートを介して電気的に接続され
る。

【００５８】このメモリブロックＭＢ♯ｉに対する行系
回路ＲＲＣは、内部アドレス信号（メモリブロック指定
アドレスを含む）をデコードし、アドレス指定された行
に対応するワード線を選択するため信号を発生するロウ
デコード回路ＲＤと、ワード線ＷＬ０〜ＷＬｎそれぞれ
に対応して設けられ、ロウデコード回路ＲＤからの行選
択信号に従って対応のワード線を選択状態へ駆動するた
めのワード線ドライブ回路ＷＤ０〜ＷＤｎを含む。

【００５９】この行系回路ＲＲＣは、さらに、図示しな
いアドレス信号とタイミング信号とに従ってビット線分
離制御信号ＢＬＩａ０を出力するビット線分離制御回路
ＢＩＧａ０と、ブロックアドレス信号とセンスアンプ活
性化信号とに従って、センスアンプ活性化信号ＳＯａを
活性化してセンスアンプ帯ＳＢ♯ｉの各センスアンプＳ
Ａａ（ＳＡａ１、…）へ与えるセンスアンプ制御回路Ｓ
ＡＣａと、ブロックアドレス信号とタイミング信号とに
従って、センスアンプ帯ＳＢ♯ｉに含まれるイコライズ
回路ＥＱａ（ＥＱａ１、…）へイコライズ指示信号φＥ
Ｑａを与えるイコライズ制御回路ＥＱＣａと、ブロック
アドレス信号とタイミング信号とに従って、ビット線分
離制御信号ＢＬＩａ１を出力して広線分離ゲートＩＧａ
ａ（ＩＧａａ１、…）へ与えるビット線分離制御回路Ｂ
ＩＧａ１を含む。

【００６０】行系回路ＲＲＣは、さらに、センスアンプ
帯ＳＢ♯ｉ＋１に対し、ブロックアドレス信号とタイミ
ング信号とに従ってビット線分離制御信号ＢＬＩｂを出
力してビット線分離ゲートＩＧａｂ（ＩＧａｂ０、ＩＧ
ａｂ２、…）へ与えるビット線分離制御回路ＢＩＧｂ
と、ブロックアドレス信号とタイミング信号とに従って
イコライズ指示信号φＥＱｂを出力してイコライズ回路
ＥＱｂ（ＥＱｂ０、ＥＱｂ１、…）へ与えるイコライズ
制御回路ＥＱＣｂと、ブロックアドレス信号とタイミン
グ信号とに従ってセンスアンプＳＡｂ（ＳＡｂ０、ＳＡ
ｂ２、…）へセンスアンプ活性化信号ＳＯｂを出力する
センスアンプ制御回路ＳＡＣｂを含む。

【００６１】これらの行系回路は、メモリブロックＭＢ
♯ｉの行選択動作に関連して動作し、後に説明するロウ
アドレスストローブ信号／ＲＡＳに従ってその活性化タ
イミングが決定される。

【００６２】図４は行系回路ＲＲＣの構成を概略的に示
す図である。図４を参照して、行系回路ＲＲＣは、外部
から与えられるアドレス信号に応じて、チップ中央部に
配置される周辺回路にて生成される内部アドレス信号Ｘ
ｍ、Ｘｎとロウアドレスストローブ信号に応じて周辺回
路にて生成されるタイミング信号／ＲＸＴとに従ってブ
ロックアドレス信号ＢＳ（ｉ−１）とビット線分離制御
信号ＢＬＩａ０とタイミング信号／ＲＳＴ、ＮＲＸＴと
を出力するビット線分離制御回路ＢＩＧａ０と、ビット
線分離回路ＢＩＧａ０が発生するブロックアドレス信号
ＢＳ（ｉ−１）、タイミング信号ＸＲＳＴとビット線分
離回路ＢＩＧａ１が発生するブロックアドレス信号ＢＳ
（ｉ）とに従ってイコライズ指示信号ＥＱａを出力する
イコライズ制御回路ＥＱＣａと、ブロックアドレス信号
ＢＳ（ｉ）、ＢＳ（ｉ＋１）とタイミング信号信号ＸＲ
ＳＴとに従ってイコライズ指示信号ＥＱｂを出力するイ
コライズ制御回路ＥＱＣｂと、ブロックアドレス信号Ｂ
Ｓ（ｉ−１）、ＢＳ（ｉ）とロウアドレスストローブ信
号に応じて周辺回路にて生成されるセンスアンプ活性化
信号ＳＯＰＭ、／ＳＯＮＭとに従ってセンスアンプ活性
化信号ＳＯＮ、／ＳＯＰを活性化するセンスアンプ制御
回路ＳＡＣａと、ブロックアドレス信号ＢＳ（ｉ）、Ｂ
Ｓ（ｉ＋１）とセンスアンプ活性化信号ＳＯＰＭ、／Ｓ
ＯＮＭとに従って、センスアンプ活性化信号ＳＯＮ、／
ＳＯＰを活性化するセンスアンプ制御回路ＳＡＣｂと、
内部アドレス信号Ｘｊ、Ｘｋ，Ｘｌとタイミング信号Ｎ
ＲＸＴ、／ＲＳＴとに従ってワード線を活性化する行選
択信号ＷＬＳｎを出力するロウデコード回路ＲＤとを含
む。

【００６３】ビット線制御分離回路ＢＩＧａ０は、内部
アドレス信号Ｘｍ、Ｘｎを受けるＮＡＮＤ回路ＲＲ１
と、ＮＡＮＤ回路ＲＲ１の出力を受け反転しメモリブロ
ック選択信号ＢＳ（ｉ−１）を出力するインバータＲＲ
２と、メモリブロック選択信号ＢＳ（ｉ−１）を受けレ
ベル変換するレベル変換回路ＲＲ７と、レベル変換回路
ＲＲ７の出力を受け反転しビット線分離制御信号ＢＬＩ
ａ０を出力するインバータＲＲ４とを含む。

【００６４】ビット線制御分離回路ＢＩＧａ０はさら
に、タイミング信号／ＲＸＴとメモリブロック選択信号
ＢＳ（ｉ−１）とを受けるＮＡＮＤ回路ＲＲ３と、ＮＡ
ＮＤ回路ＲＲ３の出力を受け反転しタイミング信号ＮＲ
ＸＴを出力するインバータＲＲ６と、ＮＡＮＤ回路ＲＲ
３の出力を受け反転するインバータＲＲ５と、インバー
タＲＲ５の出力を受けレベル変換しタイミング信号／Ｒ
ＳＴを出力するレベル変換回路ＲＲ８とを含む。

【００６５】イコライズ制御回路ＥＱＣａは、ブロック
アドレス信号ＢＳ（ｉ−１）、ＢＳ（ｉ）を受けるＮＯ
Ｒ回路ＲＲ１１と、ＮＯＲ回路ＲＲ１１の出力とタイミ
ング信号ＸＲＳＴとを受けるＮＯＲ回路ＲＲ１２と、Ｎ
ＯＲ回路ＲＲ１２の出力を受け反転しイコライズ指示信
号ＥＱａを出力するインバータＲＲ１３とを含む。

【００６６】イコライズ制御回路ＥＱＣｂは、ブロック
アドレス信号ＢＳ（ｉ）、ＢＳ（ｉ＋１）を受けるＮＯ
Ｒ回路ＲＲ２１と、ＮＯＲ回路ＲＲ２１とタイミング信
号ＸＲＳＴとを受けるＮＯＲ回路ＲＲ２２と、ＮＯＲ回
路ＲＲ２２の出力を受け反転しイコライズ指示信号ＥＱ
ｂを出力するインバータＲＲ２３とを含む。

【００６７】センスアンプ制御回路ＳＡＣａは、ブロッ
クアドレス信号ＢＳ（ｉ−１）、ＢＳ（ｉ）を受けるＮ
ＯＲ回路ＲＲ３１と、センスアンプ活性化信号／ＳＯＮ
Ｍを受けて反転するインバータＲＲ３８と、ＮＯＲ回路
ＲＲ３１の出力を受け反転するインバータＲＲ３２と、
インバータＲＲ３２の出力とインバータＲＲ３８の出力
とを受けるＮＡＮＤ回路ＲＲ３３と、ＮＡＮＤ回路ＲＲ
３３の出力を受け反転しセンスアンプ活性化信号ＳＯＮ
を出力するインバータＲＲ３４と、インバータＲＲ３２
の出力とセンスアンプ活性化信号ＳＯＰＭとを受けるＮ
ＡＮＤ回路ＲＲ３５と、ＮＡＮＤ回路ＲＲ３５の出力を
受けセンスアンプ活性化信号／ＳＯＰを出力する直列に
接続されたインバータＲＲ３６、ＲＲ３７とを含む。

【００６８】センスアンプ制御回路ＳＡＣｂは、ブロッ
クアドレス信号ＢＳ（ｉ）、ＢＳ（ｉ＋１）を受けるＮ
ＯＲ回路ＲＲ４１と、センスアンプ活性化信号／ＳＯＮ
Ｍを受けて反転するインバータＲＲ４８と、ＮＯＲ回路
ＲＲ４１の出力を受け反転するインバータＲＲ４２と、
インバータＲＲ４２の出力とインバータＲＲ４８の出力
とを受けるＮＡＮＤ回路ＲＲ４３と、ＮＡＮＤ回路ＲＲ
４３の出力を受け反転しセンスアンプ活性化信号ＳＯＮ
を出力するインバータＲＲ４４と、インバータＲＲ４２
の出力とセンスアンプ活性化信号ＳＯＰＭとを受けるＮ
ＡＮＤ回路ＲＲ４５と、ＮＡＮＤ回路ＲＲ４５の出力を
受けセンスアンプ活性化信号／ＳＯＰを出力する直列に
接続されたインバータＲＲ４６、ＲＲ４７とを含む。

【００６９】ロウデコード回路ＲＤは、内部アドレス信
号Ｘｋ、Ｘｌを受けるＮＡＮＤ回路ＲＲ５３と、内部ア
ドレス信号Ｘｊとビット線制御分離回路ＢＩＧａ０が発
生するタイミング信号ＮＲＸＴとを受けるＮＡＮＤ回路
ＲＲ５１と、ＮＡＮＤ回路ＲＲ５１の出力を受け反転す
るインバータＲＲ５２と、インバータＲＲ５２の出力に
応じてＮＡＮＤ回路ＲＲ５３の出力をノードＮＩＳｎに
出力するＮチャネルトランジスタＲＲ５４と、タイミン
グ信号／ＲＳＴに応じてノードＮＩＳｎに内部昇圧電位
Ｖｐｐを与えるＰチャネルトランジスタＲＲ５５と、ノ
ードＮＩＳｎがゲートに接続されソースが内部昇圧電位
Ｖｐｐに結合されるＰチャネルトランジスタＲＲ５７
と、ノードＮＩＳｎがゲートに接続されソースが接地電
位に結合されドレインがＰチャネルトランジスタＲＲ５
７のドレインと接続されるＮチャネルトランジスタＲＲ
５８と、ＰチャネルトランジスタＲＲ５７のドレインが
ゲートに接続されノードＮＩＳｎを内部昇圧電位Ｖｐｐ
とを結合するＰチャネルトランジスタＲＲ５６とを含
む。ＰチャネルトランジスタＲＲ５７のドレインからは
行選択信号ＷＬＳｎが出力される。

【００７０】図４においては、ｎ番目の行選択信号ＷＬ
Ｓｎを出力する部分をロウデコード回路ＲＤの一部とし
て代表的に示した。行選択信号ＷＬＳｎは、図３で説明
したワード線ドライブ回路ＷＤｎを介して対応するワー
ド線ＷＬｎを活性化する。

【００７１】図５は、図３に示すメモリセルＭＣの構成
を概略的に示す図である。図５において、メモリセルＭ
Ｃは、情報を記憶するためのキャパシタＭＱと、ワード
線ＷＬの信号電位に応答して、キャパシタＭＱのストレ
ージノードＳＮをビット線ＢＬ（または／ＢＬ）へ接続
するＮチャネルトランジスタで構成されるアクセストラ
ンジスタＭＴを含む。メモリキャパシタＭＱのセルプレ
ートノードＣＰには、一定のセルプレート電位ＶＣＰが
与えられる。

【００７２】図６は、図３に示すビット線イコライズ回
路ＥＱおよびセンスアンプＳＡの構成を示す図である。

【００７３】図６を参照して、イコライズ回路ＥＱは、
イコライズ指示信号φＥＱに応答して導通し、ノードＮ
ｘおよびＮｙを電気的に接続するＮチャネルトランジス
タＴ１と、イコライズ指示信号φＥＱに応答して導通
し、所定のプリチャージ電位ＶＢＬをノードＮｘおよび
Ｎｙへ伝達するＮチャネルトランジスタＴ２、Ｔ３を含
む。

【００７４】イコライズ回路ＥＱは、図３に示すイコラ
イズ回路ＥＱａ１、ＥＱｂ０およびＥＱｂ１に対応す
る。ノードＮｘおよびＮｙは、ビット線分離ゲートを介
して対応のビット線に電気的に接続される。

【００７５】センスアンプＳＡは、ゲートおよびドレイ
ンが交差結合されるＰチャネルトランジスタＰＱ１、Ｐ
Ｑ２と、ゲートおよびドレインが交差結合されるＮチャ
ネルトランジスタＮＱ１、ＮＱ２と、センスアンプ活性
化信号／ＳＯＰに応答して導通し、Ｐチャネルトランジ
スタＰＱ１およびＰＱ２のソースへ電源電位ＶＣＣを結
合するＰチャネルトランジスタＰＱ３と、センスアンプ
活性化信号ＳＯＮに応答して導通し、Ｎチャネルトラン
ジスタＮＱ１およびＮＱ２のソースへ接地電圧ＧＮＤを
伝達するＮチャネルトランジスタＮＱ３を含む。Ｐチャ
ネルトランジスタＰＱ１およびＮチャネルトランジスタ
ＮＱ１のドレインはノードＮｘに接続され、Ｐチャネル
トランジスタＰＱ２およびＮチャネルトランジスタＮＱ
２のドレインはノードＮｙに接続される。

【００７６】センスアンプ活性化信号ＳＯＮおよび／Ｓ
ＯＰが、図３に示すセンスアンプ活性化信号ＳＯａまた
はＳＯｂに対応する。

【００７７】実施の形態１では図２で示したメモリブロ
ックを図１で説明した配置とすることにより、縦横比が
ほぼ１：２の１６Ｍビットのメモリブロックを８つ使用
する。結果としてチップ全体の縦横比がほぼ１：２の１
２８ＭビットＤＲＡＭを実現できる。この１２８Ｍビッ
トのＤＲＡＭを従来の６４ＭビットＤＲＡＭと同じパッ
ケージに収納するためにほぼ同等のチップサイズにする
ためには単純には６４ＭビットＤＲＡＭに対し約１．５
倍の縮小度の微細化で済むことになる。

【００７８】［実施の形態２］図７は、本発明の実施の
形態２の半導体装置の回路の配置を概略的に示す図であ
る。

【００７９】図７を参照して、実施の形態２の半導体記
憶装置は、半導体基板１１００の主表面上を３行３列に
分割した領域のうち第２行第２列を除く８つの領域に８
つのメモリブロックをそれぞれ配置する点は実施の形態
１と同様である。実施の形態２の半導体記憶装置はさら
に第２行第２列の領域に、８つのメモリブロックすべて
の制御の基準となる基準信号を生成するマスタ制御回路
ＭＣＴＬ１と、第２行第２列の領域の四隅に配置され、
マスタ制御回路ＭＣＴＬ１からの基準信号を受け各メモ
リブロックに伝達するローカル制御回路ＬＣ１１、ＬＣ
１２、ＬＣ２１およびＬＣ２２と、外部とのデータのや
り取り、クロック入力、アドレス入力に用いられるパッ
ドＰＤとを含む。

【００８０】実施の形態２の半導体記憶装置は、さら
に、メモリブロックＭＢ１１のカラムデコーダの側方に
沿って配置され、メモリブロックＭＢ１１に入出力され
るデータを伝達するデータバスＤＢ１と、メモリブロッ
クＭＢ２１のカラムデコーダの側方に沿って配置され、
メモリブロックＭＢ２１に入出力されるデータを伝達す
るデータバスＤＢ２と、メモリブロックＭＢ３１のカラ
ムデコーダに沿って配置され、メモリブロックＭＢ３１
に入出力されるデータを伝達するデータバスＤＢ３と、
メモリブロックＭＢ３２のカラムデコーダに沿って配置
され、メモリブロックＭＢ３２に入出力されるデータを
伝達するデータバスＤＢ４と、メモリブロックＭＢ１２
のカラムデコーダに沿って配置され、メモリブロックＭ
Ｂ１２に入出力されるデータを伝達するデータバスＤＢ
５と、メモリブロックＭＢ１３のカラムデコーダに沿っ
て配置され、メモリブロックＭＢ１３に入出力されるデ
ータを伝達するデータバスＤＢ６と、メモリブロックＭ
Ｂ２３のカラムデコーダに沿って配置され、メモリブロ
ックＭＢ２３に入出力されるデータを伝達するデータバ
スＤＢ７と、メモリブロックＭＢ３３のカラムデコーダ
に沿って配置され、メモリブロックＭＢ３３に入出力さ
れるデータを伝達するデータバスＤＢ８とをさらに含
む。

【００８１】それぞれのメモリブロックは、そのブロッ
クの長辺方向の１辺に内部のロウアドレス信号に応答し
てワード線を選択する行系回路ＲＲＣと、短辺方向の１
辺に配置され内部のコラムアドレス信号に応答してビッ
ト線を選択するコラムデコーダとを有する。

【００８２】メモリブロックＭＢ１２に入出力されるデ
ータバスＤＢ５およびメモリブロック３２に入出力され
るデータを伝達するデータバスＤＢ４は、半導体基板の
長辺を３分割する中央領域ＣＲＬ１、ＣＲＬ２のいずれ
かに配置されておれば図７に示した配置には限定されな
い。たとえば、図７で示したメモリブロックＭＢ３２を
左右反転した配置とし、データバスＤＢ４を中央領域Ｃ
ＲＬ２に設けてもよい。

【００８３】データバスをこのような配置にすることに
より、図７のようなメモリブロック配置構成を有する半
導体記憶装置の外部とのデータのやり取りを最も最短の
経路にて実現できる。たとえば、メモリブロックＭＢ１
１に入出力されるデータは、データバスＤＢ１によって
ローカル制御回路ＬＣ１１付近まで伝達され、ローカル
制御回路ＬＣ１１近傍を通り、中央部のパッドＰＤまで
の経路を伝わる。

【００８４】図７では、チップの短辺方向にデータバス
を配置する例を示したが、各メモリブロックの構成によ
っては短辺部を３分割する中央領域に、長辺方向にデー
タバスを配置することも可能である。

【００８５】図８は、実施の形態２の半導体記憶装置の
回路構成を説明するための概略ブロック図である。

【００８６】図８を参照して、実施の形態２の半導体記
憶装置は、メモリ動作を制御するための外部信号（／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ、／ＯＥ）を受けるコントロー
ルクロック入力バッファＢＵＦ１と、外部から入力され
るアドレス信号Ａ０〜Ａｎを受けるアドレス入力バッフ
ァＢＵＦ２と、外部から入力されるバンクアドレスＢＡ
０〜ＢＡ１を受けるアドレス入力バッファＢＵＦ３と、
外部から入力されるマスタクロックＣＬＫ、クロックイ
ネーブル信号ＣＫＥ、および出力ディスエーブル信号Ｄ
ＱＭを受けるクロック入力バッファＢＵＦ４と、アドレ
ス入力バッファＢＵＦ２、ＢＵＦ３からアドレス信号を
受けコントロールクロック入力バッファＢＵＦ１からコ
ントロール信号を受けクロック入力バッファＢＵＦ４か
らクロック信号を受けるマスタ制御回路ＭＣＴＬ１と、
マスタ制御回路で生成されるプリデコード信号ＡＤＤ
Ｍ、バンクアドレス信号ＢＡＡＤ、タイミング信号／Ｒ
ＸＴＭ、ＸＲＳＴＭ、センスアンプ活性化信号／ＳＯＮ
ＭＭ、ＳＯＰＭＭを受けるローカル制御回路ＬＣ１１、
ＬＣ１２、ＬＣ２１およびＬＣ２２を含む。

【００８７】ローカル制御回路は対応するメモリブロッ
クに内部アドレス信号ＡＤＤＬ、タイミング信号／ＲＸ
Ｔ、ＸＲＳＴ、センスアンプ活性化信号／ＳＯＮＭ、Ｓ
ＯＰＭを出力し制御する。ローカル制御回路ＬＣ１１は
メモリブロックＭＢ１１およびＭＢ２１を制御し、ロー
カル制御回路ＬＣ１２はメモリブロックＭＢ１２、ＭＢ
１３を制御し、ローカル制御回路ＬＣ２１はメモリブロ
ックＭＢ３１、ＭＢ３２を制御し、ローカル制御回路Ｌ
Ｃ２２はメモリブロックＭＢ２３、ＭＢ３３を制御す
る。

【００８８】図９は、図８に示したコントロールクロッ
ク入力バッファＢＵＦ１の構成の詳細を示す回路図であ
る。

【００８９】図９を参照して、コントロールクロックバ
ッファＢＵＦ１は、入力信号Ｅｘｔ．Ｉｎと接地電位と
を受けるＮＯＲ回路ＮＲ１と、ＮＯＲ回路ＮＲ１の出力
を受け反転するインバータＩＶ１と、インバータＩＶ１
の出力をゲートに受け、インバータＩＶ１の入力と電源
電位とを結合するＰチャネルトランジスタＰＱ４と、イ
ンバータＩＶ１の出力をゲートに受け反転し出力信号Ｉ
ｎｔ．Ｉｎを出力するインバータＩＶ２とを含む。

【００９０】このコントロールクロック入力バッファＢ
ＵＦ１には、ロウアドレスストローブ信号／ＲＡＳや、
カラムアドレスストローブ信号／ＣＡＳや、書込指示信
号／ＷＥや、出力活性化信号／ＯＥが先に説明した入力
信号Ｅｘｔ．Ｉｎとして与えられる。

【００９１】図１０は、アドレス入力バッファＢＵＦ２
の構成の詳細を示す回路図である。図１０を参照して、
アドレス入力バッファＢＵＦ２は、アドレス入力信号Ｅ
ｘｔ．ＡＤと接地電位とを受けるＮＯＲ回路ＮＲ２と、
ＮＯＲ回路ＮＲ２の出力を受け反転するインバータＩＶ
３と、インバータＩＶ３の出力をゲートに受け、インバ
ータＩＶ３の入力と電源電位とを結合するＰチャネルト
ランジスタＰＱ５と、インバータＩＶ３の出力をゲート
に受け反転し内部アドレス信号／Ｉｎｔ．ＡＤを出力す
るインバータＩＶ４と、アドレス取込信号／ＲＡＬを受
け反転するインバータＩＶ５と、後で説明するマスタ制
御回路ＭＣＴＬ１が発生するアドレス取込信号／ＲＡＬ
をゲートに受け内部アドレス信号／Ｉｎｔ．ＡＤをノー
ドＮＡ１に伝達するＮチャネルトランジスタＮＱ４と、
インバータＩＶ５の出力をゲートに受け内部アドレス信
号／Ｉｎｔ．ＡＤをノードＮＡ１に伝達するＰチャネル
トランジスタＰＱ６と、ノードＮＡ１が入力に接続され
るインバータＩＶ６と、インバータＩＶ６の出力を受け
て反転しノードＮＡ１にフィードバックするインバータ
ＩＶ７と、インバータＩＶ６の出力およびアドレスイネ
ーブル信号ＲＡＤＥを受けるＮＡＮＤ回路ＮＤ１と、Ｎ
ＡＮＤ回路ＮＤ１の出力を受け反転しアドレス信号ＲＡ
を出力するインバータＩＶ９と、インバータＩＶ６の出
力を受け反転するインバータＩＶ８と、インバータＩＶ
８の出力および後で説明するマスタ制御回路ＭＣＴＬ１
が発生するアドレスイネーブル信号ＲＡＤＥを受けるＮ
ＡＮＤ回路ＮＤ２と、ＮＡＮＤ回路ＮＤ２の出力を受け
反転しアドレス反転信号／ＲＡを出力するインバータＩ
Ｖ１０とを含む。

【００９２】図１０に示したアドレス入力バッファＢＵ
Ｆ２にはアドレス信号としてＡ０〜Ａｎが入力信号とし
て与えられる。また図には示さないがバンクアドレス信
号ＢＡ０〜ＢＡ１を受けるアドレス入力バッファＢＵＦ
３も同様の構成を取る。

【００９３】図１１は、図８に示したマスタ制御回路Ｍ
ＣＴＬ１の構成の詳細を示す回路図である。

【００９４】図１１を参照して、マスタ制御回路ＭＣＴ
Ｌ１は、コントロールクロック入力バッファから出力さ
れる内部ロウアドレスストローブ信号Ｉｎｔ．ＲＡＳを
受けるインバータＩＶ１１と、ＩＶ１１の出力を受け遅
延させる直列に接続されたインバータＩＶ１２、ＩＶ１
３、ＩＶ１４およびＩＶ１５と、後に説明するタイミン
グ信号／ＲＸＤを受ける直列に接続されたインバータＩ
Ｖ９９〜ＩＶ１０４と、インバータＩＶ１５の出力およ
びインバータＩＶ１０４の出力を受けるＮＡＮＤ回路Ｎ
Ｄ２０と、ＮＡＮＤ回路ＮＤ２０の出力を受け反転し、
タイミング信号ＸＲＳＴＭを出力するインバータＩＶ２
０と、インバータＩＶ２０の出力を受け反転しアドレス
イネーブル信号ＲＡＤＥを出力するインバータＩＶ２１
と、アドレスイネーブル信号ＲＡＤＥを受け遅延させる
直列に接続されたインバータＩＶ２２、ＩＶ２３、ＩＶ
２４およびＩＶ２５と、インバータＩＶ２５の出力およ
び内部ロウアドレスストローブ信号Ｉｎｔ．ＲＡＳを受
けるＮＡＮＤ回路ＮＤ２１と、ＮＡＮＤ回路ＮＤ２１の
出力を受けタイミング信号／ＲＸＴＭを出力する直列に
接続されたインバータＩＶ１０５、ＩＶ１０６と、イン
バータＩＶ２０の出力を受けアドレス取込信号／ＲＡＬ
を出力する直列に接続されたインバータＩＶ２７、ＩＶ
２８とを含む。

【００９５】マスタ制御回路ＭＣＴＬ１は、さらに、ア
ドレスイネーブル信号ＲＡＤＥを受け遅延させる直列に
接続されたインバータＩＶ２９、ＩＶ３０、ＩＶ３１お
よびＩＶ３２と、インバータＩＶ３２の出力を受け遅延
させる直列に接続されたインバータＩＶ３３、ＩＶ３
４、ＩＶ３５およびＩＶ３６と、インバータＩＶ３２の
出力とインバータＩＶ３６の出力とを受けるＮＯＲ回路
ＮＲ３と、ＮＯＲ回路ＮＲ３の出力を受け反転しタイミ
ング信号／ＲＸＤを出力するインバータＩＶ１０７と、
ＮＯＲ回路ＮＲ３の出力を受ける直列に接続されたイン
バータＩＶ３８、ＩＶ３９と、インバータＩＶ３９の出
力を受け反転しセンスアンプ活性化信号／ＳＯＮＭＭを
出力するインバータＩＶ４０と、インバータＩＶ３９の
出力を受け遅延させる直列に接続されたインバータＩＶ
５７、ＩＶ５８、ＩＶ５９およびＩＶ６０と、インバー
タＩＶ３９の出力とインバータＩＶ６０の出力とを受け
るＮＡＮＤ回路ＮＤ１７と、ＮＡＮＤ回路ＮＤ１７の出
力を受け反転しセンスアンプ活性化信号ＳＯＰＭＭを出
力するインバータＩＶ６１とを含む。

【００９６】マスタ制御回路ＭＣＴＬ１は、さらに、内
部アドレス信号／ＲＡ０および／ＲＡ１を受けるＮＡＮ
Ｄ回路ＮＤ４と、ＮＡＮＤ回路ＮＤ４の出力を受け反転
しプリデコード信号ＸＸ０を出力するインバータＩＶ４
１と、内部アドレス信号ＲＡ０および／ＲＡ１を受ける
ＮＡＮＤ回路ＮＤ５と、ＮＡＮＤ回路ＮＤ５の出力を受
け反転しプリデコード信号ＸＸ１を出力するインバータ
ＩＶ４２と、内部アドレス信号／ＲＡ０およびＲＡ１を
受けるＮＡＮＤ回路ＮＤ６と、ＮＡＮＤ回路ＮＤ６の出
力を受け反転しプリデコード信号ＸＸ２を出力するイン
バータＩＶ４３と、内部アドレス信号ＲＡ０およびＲＡ
１を受けるＮＡＮＤ回路ＮＤ７と、ＮＡＮＤ回路ＮＤ７
の出力を受け反転しプリデコード信号ＸＸ３を出力する
インバータＩＶ４４とを含む。

【００９７】プリデコード信号ＸＸ０およびＸＸ１、Ｘ
Ｘ２、ＸＸ３は図８で説明したプリデコード信号ＡＤＤ
Ｍに相当する。

【００９８】マスタ制御回路ＭＣＴＬ１は、さらに、バ
ンクアドレス信号／ＢＡ０および／ＢＡ１を受けるＮＡ
ＮＤ回路ＮＤ８と、ＮＡＮＤ回路ＮＤ８の出力を受け反
転しバンク選択信号ＢＡＡＤ０を出力するインバータＩ
Ｖ４５と、バンクアドレス信号ＢＡ０および／ＢＡ１を
受けるＮＡＮＤ回路ＮＤ９と、ＮＡＮＤ回路ＮＤ９の出
力を受け反転しバンク選択信号ＢＡＡＤ１を出力するイ
ンバータＩＶ４６と、バンクアドレス信号／ＢＡ０およ
びＢＡ１を受けるＮＡＮＤ回路ＮＤ１０と、ＮＡＮＤ回
路ＮＤ１０の出力を受け反転しバンク選択信号ＢＡＡＤ
２を出力するインバータＩＶ４７と、バンクアドレス信
号ＢＡ０およびＢＡ１を受けるＮＡＮＤ回路ＮＤ１１
と、ＮＡＮＤ回路ＮＤ１１の出力を受け反転しバンク選
択信号ＢＡＡＤ３を出力するインバータＩＶ４８とを含
む。

【００９９】図１２は、図８で示したローカル制御回路
ＬＣ１１の構成の詳細を示す回路図である。

【０１００】ローカル制御回路ＬＣ１１は、バンク選択
信号ＢＡＡＤ０を受けて反転するインバータＩＶ５３
と、インバータＩＶ５３の出力およびセンスアンプ活性
化信号／ＳＯＮＭＭを受けるＮＯＲ回路ＮＲ４と、ＮＯ
Ｒ回路ＮＲ４の出力を受け反転しセンスアンプ活性化信
号／ＳＯＮＭを出力するインバータＩＶ４９と、センス
アンプ活性化信号ＳＯＰＭＭおよびバンク選択信号ＢＡ
ＡＤ０を受けるＮＡＮＤ回路ＮＤ１２と、ＮＡＮＤ回路
ＮＤ１２の出力を受け反転しセンスアンプ活性化信号Ｓ
ＯＰＭを出力するインバータＩＶ５０と、タイミング信
号／ＲＸＴＭおよびインバータＩＶ５３の出力を受ける
ＮＯＲ回路ＮＲ５と、ＮＯＲ回路ＮＲ５の出力を受け反
転しタイミング信号／ＲＸＴを出力するインバータＩＶ
５１と、インバータＩＶ５３の出力およびタイミング信
号ＸＲＳＴＭを受けるＮＯＲ回路ＮＲ６と、ＮＯＲ回路
ＮＲ６を受け反転しタイミング信号ＸＲＳＴを出力する
インバータＩＶ５２とを含む。

【０１０１】ローカル制御回路ＬＣ１１は、さらに、プ
リデコード信号ＸＸ０およびバンク選択信号ＢＡＡＤ０
を受けるＮＡＮＤ回路ＮＤ１３と、ＮＡＮＤ回路ＮＤ１
３の出力を受け反転しプリデコード信号Ｘ０を出力する
インバータＩＶ１０８と、プリデコード信号ＸＸ１およ
びバンク選択信号ＢＡＡＤ０を受けるＮＡＮＤ回路ＮＤ
１４と、ＮＡＮＤ回路ＮＤ１４の出力を受け反転しプリ
デコード信号Ｘ１を出力するインバータＩＶ５４と、プ
リデコード信号ＸＸ２およびバンク選択信号ＢＡＡＤ０
を受けるＮＡＮＤ回路ＮＤ１５と、ＮＡＮＤ回路ＮＤ１
５の出力を受け反転しプリデコード信号Ｘ２を出力する
インバータＩＶ５５と、プリデコード信号ＸＸ３および
バンク選択信号ＢＡＡＤ０を受けるＮＡＮＤ回路ＮＤ１
６と、ＮＡＮＤ回路ＮＤ１６の出力を受け反転しプリデ
コード信号Ｘ３を出力するインバータＩＶ５６とを含
む。

【０１０２】プリデコード信号Ｘ０〜Ｘ３は図８に示し
たプリデコード信号ＡＤＤＬに相当する。

【０１０３】また、ローカル制御回路ＬＣ１２、ＬＣ２
１およびＬＣ２２は図１２で示したＬＣ１１と同様の構
成を有する。

【０１０４】実施の形態２の半導体記憶装置が備える８
つのメモリブロックの構成は実施の形態１で説明した図
２、図３および図４と同様の構成を有しており説明は繰
返さない。

【０１０５】図１３は、実施の形態２の半導体記憶装置
の動作の概略を説明するための動作波形図である。

【０１０６】図３、図１３を参照して、メモリブロック
ＭＢ♯ｉのワード線ＷＬ０が選択されたときの状態を説
明する。

【０１０７】時刻ｔ０以前において、ロウアドレススト
ローブ信号／ＲＡＳがＨレベルのとき、実施の形態２の
半導体記憶装置はスタンバイ状態にある。

【０１０８】この状態においては、イコライズ指示信号
φＥＱはＨレベルにあり、イコライズ回路ＥＱ（ＥＱａ
１、ＥＱｂ０、ＥＱｂ１）はすべて活性状態にあり、ノ
ードＮｘおよびＮｙは所定の中間電位ＶＢＬレベルにプ
リチャージされる。

【０１０９】また、ビット線分離制御信号ＢＬＩ（ＢＬ
Ｉａ０、ＢＬＩａ１、およびＢＬＩｂ）がＨレベルにあ
り、ビット線分離ゲートＩＧ（ＩＧｃａ、ＩＧａａ１、
ＩＧａｂ０、ＩＧａｂ２）は導通状態にあり、各ビット
線対ＢＬＰ（ＢＬＰ０〜ＢＬＰ２）は、対応のビット線
分離ゲートを介してノードＮｘおよびＮｙに電気的に接
続され、イコライズ回路ＥＱにより、所定の中間電位Ｖ
ＢＬにプリチャージされる。

【０１１０】センスアンプ活性化信号／ＳＯＰはＨレベ
ル、センスアンプ活性化信号ＳＯＮはＬレベルにあり、
図６に示すセンスアンプ活性化用のＰチャネルトランジ
スタＰＱ３およびＮチャネルトランジスタＮＱ３は非導
通状態にあり、センスアンプＳＡは非活性化状態にあ
る。またコラムデコーダからの列選択線ＣＳＬ上の信号
電位もＬレベルにある。

【０１１１】時刻ｔ０において、ロウアドレスストロー
ブ信号／ＲＡＳがＬレベルに立下がると、メモリサイク
ルが始まる。

【０１１２】このロウアドレスストローブ信号／ＲＡＳ
の立下がりに応答して、そのときに与えられたアドレス
信号がＸアドレス信号としてアドレスバッファに取込ま
れ内部アドレス信号が生成される。この内部アドレス信
号はマスタ制御回路、ローカル制御回路によりプリデコ
ードされＸアドレス信号となる。このＸアドレス信号
は、メモリブロックを指定するブロックアドレス信号お
よびワード線を指定するロウアドレス信号を含む。

【０１１３】メモリブロックＭＢ♯ｉが指定されたた
め、このメモリブロックＭＢ♯ｉに対応して設けられた
センスアンプ帯ＳＢ♯ｉおよびＳＢ♯ｉ＋１に対するビ
ット線イコライズ信号φＥＱ（φＥＱａおよびφＥＱ
ｂ）がＬレベルとなり、イコライズ回路ＥＱが非活性状
態とされ、メモリブロックＭＢ♯ｉに含まれるビット線
対ＢＬＰのプリチャージ動作が停止される。

【０１１４】また、ロウアドレスストローブ信号／ＲＡ
Ｓの立下がりに応答してマスタ制御回路ＭＣＴＬ１が出
力するタイミング信号／ＲＸＴＭの反転信号であるＲＸ
ＴＭが立上がる。

【０１１５】また、このときビット線分離制御信号ＢＬ
Ｉａ０がＬレベルとなり、ビット線分離ゲートＩＧｃａ
が非導通状態となり、メモリブロックＭＢ♯ｉ−１の各
ビット線対がセンスアンプ帯ＳＢ♯ｉから切離される。
同様に、図示しないメモリブロックＭＢ♯ｉ＋１が、セ
ンスアンプ帯ＳＢ♯ｉ＋１から切離される。したがって
この状態において、センスアンプ帯ＳＢ♯ｉおよびＳＢ
♯ｉ＋１はメモリブロックＭＢ♯ｉに対してのみ接続さ
れる。

【０１１６】Ｘアドレス信号に従ってロウデコード回路
ＲＤ（図４参照）がデコード動作を行ない、メモリブロ
ックＭＢ♯ｉのワード線ＷＬ０を指定する信号を発生す
る。応じてワード線ドライバＷＤ０がこのワード線ＷＬ
０をＨレベルへと駆動する。残りのワード線ＷＬ１〜Ｗ
Ｌｎは、非選択状態にあり、その電位はＬレベルに保持
される。

【０１１７】このワード線ＷＬ０が選択されると、選択
ワード線ＷＬ０に接続されるメモリセルＭＣのトランジ
スタＭＴが導通し、各メモリセルＭＣのキャパシタＭＱ
に格納されたデータが対応のビット線ＢＬ上に読出され
る。図１３においては、Ｈレベルのデータがビット線Ｂ
Ｌまたは／ＢＬ上に読出された場合の波形が一例として
示される。ビット線対ＢＬＰにおいて、選択メモリセル
が接続しないビット線は、中間電位ＶＢＬを保持し、メ
モリセルデータに対する基準電位を与える。

【０１１８】次いでこのビット線の電位差が十分な大き
さになると、マスタ制御回路で発生されたセンスアンプ
活性化信号／ＳＯＮＭＭ、ＳＯＰＭＭをもとに、センス
アンプ活性化信号ＳＯＮおよび／ＳＯＰが活性化され、
それぞれＨレベルおよびＬレベルとなる。

【０１１９】応じて、図６に示すＰチャネルトランジス
タＰＱ３およびＮチャネルトランジスタＮＱ３が導通
し、センスアンプＳＡが活性化される。Ｐチャネルトラ
ンジスタＰＱ１およびＰＱ２は、ノードＮｘおよびＮｙ
上に伝達されたビット線電位を作動的に増幅し、高電位
のノード（ビット線）を電源電位Ｖｃｃに駆動し、一
方、ＮチャネルトランジスタＮＱ１、ＮＱ２は、ノード
ＮｘおよびＮｙに接続されるビット線対の低電位のビッ
ト線を接地電圧ＧＮＤレベルへ駆動する。

【０１２０】この行選択動作と並行して、時刻ｔ１にお
いて、コラムアドレスストローブ信号／ＣＡＳがＬレベ
ルの活性状態に立下がり、列選択動作が開始される。コ
ラムアドレスストローブ信号／ＣＡＳの立下がりに応答
して、そのときに与えられたアドレス信号がＹアドレス
信号として取込まれ、コラムデコーダ／ＣＤがデコード
動作を行ない、アドレス指定された列に対応する列選択
信号伝達線ＣＳＬを選択状態（Ｈレベル）へ駆動する。

【０１２１】次いで、アドレス指定されたワード線ＷＬ
０および列選択信号伝達線ＣＳＬの交差部に対応して設
けられたメモリセルに対するデータの書込／読出が行な
われる。データの読出はコラムアドレスストローブ信号
／ＣＡＳの立下がりに応答して行なわれ、データ書込
は、コラムアドレスストローブ信号／ＣＡＳおよびデー
タ書込を示すライトイネーブル信号／ＷＥがともに活性
状態となったことに応答して行なわれる。

【０１２２】時刻ｔ２において、ロウアドレスストロー
ブ信号／ＲＡＳおよびコラムアドレスストローブ信号／
ＣＡＳがＨレベルの非活性状態となり、メモリサイクル
が完了する。

【０１２３】このロウアドレスストローブ信号／ＲＡＳ
の立上がりに応答して、マスタ制御回路の出力するタイ
ミング信号ＲＸＴＭおよびセンスアンプ活性化信号ＳＯ
ＰＭＭが立下がり、応じて選択ワード線ＷＬ０の電位が
Ｌレベルに立下がる。

【０１２４】次いでセンスアンプ活性化信号ＳＯＰおよ
びＳＯＮが非活性状態とされ、ビット線分離制御信号Ｂ
ＬＩがすべてＨレベルとなり、次いでイコライズ指示信
号φＥＱがＨレベルとなり、メモリブロックＭＢ♯ｉ、
ＭＢ♯ｉ−１およびＭＢ♯ｉ＋１のビット線が、再びビ
ット線イコライズ回路により中間電位ＶＢＬにプリチャ
ージされる。

【０１２５】一方、コラムアドレスストローブ信号／Ｃ
ＡＳの立上がりに応答して、コラムデコーダが非活性状
態となり、選択状態の列選択信号伝達線ＣＳＬの電位が
Ｌレベルに立下がる。

【０１２６】メモリの容量が少なくチップサイズが小さ
い場合は、制御回路をマスタ制御回路とローカル制御回
路とに分けなくても、半導体記憶装置の制御は可能であ
る。しかし、メモリの容量が増加し、また、チップサイ
ズ自体が大きくなってくると、制御回路からメモリブロ
ックに送信する信号の配線長が長くなり、制御回路のド
ライバの負担が大きくなり遅延が問題となる。

【０１２７】実施の形態２の半導体記憶装置は、制御回
路をマスタ制御回路とローカル制御回路とに分割し、第
２行第２列の中央部の領域の四隅にマスタ制御回路から
の制御信号を受けて各々のメモリブロックを制御するロ
ーカル制御回路が配置される。このようにローカル制御
回路を配置することで、各々のメモリブロックのどれか
１つのコーナ部にローカル制御回路が近接するので、８
つのメモリブロックすべてに対して制御信号の遅延が均
等になり、各メモリブロックに対して均等な制御が実現
できる。

【０１２８】［実施の形態３］図１４は、実施の形態３
の半導体記憶装置の構成を説明するための図である。図
１４を参照して、実施の形態３の半導体記憶装置では、
メモリブロックＭＢ１１、ＭＢ２１を含むメモリバンク
ＭＢＫ１と、メモリブロックＭＢ１２、ＭＢ１３とを含
むメモリバンクＭＢＫ２と、メモリブロックＭＢ２３、
ＭＢ３３とを含むメモリバンクＭＢＫ３と、メモリブロ
ックＭＢ３１、ＭＢ３２とを含むメモリバンクＭＢＫ４
とを備えている。

【０１２９】メモリバンクＭＢＫ１はローカル制御回路
ＬＣ１１によって制御され、メモリバンクＭＢＫ２はロ
ーカル制御回路ＬＣ１２によって制御され、メモリバン
クＭＢＫ３はローカル制御回路ＬＣ２２によって制御さ
れ、メモリバンクＭＢＫ４はローカル制御回路ＬＣ２１
によって制御される。また、各バンクごとに対応して、
それぞれ独立して動作可能な読出系回路および書込系回
路が設けられている。

【０１３０】したがってメモリバンクＭＢＫ１〜ＭＢＫ
４をそれぞれ独立して制御することが可能となる。この
場合も、マスタ制御回路からの信号遅延やスキューを、
各バンクに対しほぼ同程度にできるので、より高速なＤ
ＲＡＭ動作を実現できる。

【０１３１】このバンク構成はクロック同期式のＤＲＡ
Ｍ（シンクロナスＤＲＡＭ：ＳＤＲＡＭ）において特に
用いられるものである。

【０１３２】また８つのメモリブロックはそれぞれロウ
デコーダＲＲＣが独立しており独立動作が可能であるの
で、図１５に示すようにそれぞれのメモリブロックをＭ
ＢＫ１ａ〜ＭＢＫ８ａの８つのバンクにそれぞれ割当て
ることも容易にできる。

【０１３３】［実施の形態４］図１６は、実施の形態４
の半導体記憶装置の構成を説明するための図である。

【０１３４】実施の形態４の半導体記憶装置は、実施の
形態２の半導体記憶装置の構成において、マスタ制御回
路ＭＣＴＬ１に代えてＭＣＴＬ２を含んでいる。さらに
マスタ制御回路ＭＣＴＬ２はその中心部にフェーズロッ
クループ回路ＰＬ１を含んでいる点が実施の形態２と異
なる。他の構成は実施の形態２と同様であるので説明は
繰返さない。

【０１３５】図１７は、図１６に示した、フェーズロッ
クループ回路ＰＬ１の構成を示す回路図である。

【０１３６】図１７を参照して、フェーズロックループ
回路ＰＬ１は、外部クロック信号ｅｘｔ．ＣＬＫとこの
フェーズロックループ回路ＰＬ１が発生する内部クロッ
ク信号ｉｎｔ．ＣＬＫとを比較しこれらの位相のずれに
応じた制御信号ＵＰおよび／ＤＯＷＮを出力する位相比
較回路Ｂ１と、位相比較回路の出力する制御信号ＵＰお
よび／ＤＯＷＮに応じてノードＢ２ａに対して電荷を供
給したり、ノードＢ２ａから電荷を引抜いたりするチャ
ージポンプ回路Ｂ２と、チャージポンプ回路Ｂ２の出力
ノードＢ２ａの変化に応じて出力電位Ｖｐを出力するル
ープフィルタＢ３と、ループフィルタＢ３の出力電位Ｖ
ｐを受けこの出力電位Ｖｐに応じた出力電位Ｖｎを出力
する電流調整電位出力回路Ｂ４と、出力電位Ｖｐおよび
出力電位Ｖｎを受け対応する周波数の内部クロック信号
ｉｎｔ．ＣＬＫを発生するリングオシレータＢ５とを含
む。

【０１３７】チャージポンプ回路Ｂ２は、電源電位Ｖｃ
ｃが与えられる電源ノードとノードＢ２ｂとの間に定電
流を流すための定電流回路Ｂ２ｃと、ゲートに制御信号
ＵＰを受けノードＢ２ｂとノードＢ２ａとを接続するＰ
チャネルトランジスタＢ２ｄと、ゲートに制御信号／Ｄ
ＯＷＮを受けノードＢ２ａとノードＢ２ｅとを接続する
ＮチャネルトランジスタＢ２ｆと、ノードＢ２ｅから接
地電位電源ＧＮＤに対して定電流を流す定電流回路Ｂ２
ｇとを有する。

【０１３８】ループフィルタＢ３は、ノードＢ２ａとノ
ードＢ３ａとを接続する抵抗Ｂ３ｂと、ノードＢ３ａと
ノードＢ３ｃとを接続する抵抗Ｂ３ｄと、ノードＢ３ｃ
と接地電位との間に接続されるキャパシタＢ３ｅとを有
する。

【０１３９】ノードＢ３ａの電位はループフィルタの出
力する出力電位Ｖｐとなる。電流調整電位出力回路Ｂ４
は、ゲートに出力電位Ｖｐを受け、電源電位Ｖｃｃとノ
ードＢ４ａとを結合するＰチャネルトランジスタＢ４ｂ
と、ゲートとドレインがノードＢ４ａに接続され、ソー
スが接地電位に結合されるＮチャネルトランジスタＢ４
ｅとを含む。ノードＢ４ａの電位は出力電位Ｖｎとな
る。

【０１４０】リングオシレータＢ５は、奇数個の直列に
接続され最終段の出力が初段の入力に接続されたインバ
ータＢ６を含む。

【０１４１】インバータＢ６は、電源電位Ｖｃｃが与え
られる電源ノードから流れ込む電流を出力電圧Ｖｐに応
じて制限する、ゲートに出力電圧Ｖｐを受けソースが電
源電位Ｖｃｃに結合されドレインがノードＢ６ａに接続
されるＰチャネルトランジスタＢ６ｂと、ノードＢ６ｆ
から接地電源電位ＧＮＤに対して流れ出す電流を出力電
圧Ｖｎに応じて制限する、ゲートに出力電位Ｖｎを受け
ドレインがＢ６ｆに接続されソースが接地電位ＧＮＤに
結合されるＮチャネルトランジスタＢ６ｈと、入力ノー
ドＢ６ｄの電位をゲートに受けソースがノードＢ６ａと
接続されドレインが出力ノードＢ６ｃに接続されるＰチ
ャネルトランジスタＢ６ｅと、入力ノードＢ６ｄの電位
をゲートに受けソースがノードＢ６ｆと接続されドレイ
ンが出力ノードＢ６ｃに接続されるＮチャネルトランジ
スタＢ６ｇとを有する。

【０１４２】図１８は、図１７のフェーズロックループ
回路ＰＬ１の動作を説明するための動作波形図である。

【０１４３】図１７、図１８を参照して、時刻ｔ１にお
いてはチップ中央部のパッドに外部より与えられる外部
クロック信号ｅｘｔ．ＣＬＫが内部クロック信号ｉｎ
ｔ．ＣＬＫに先んじて立上がるため、位相比較回路Ｂ１
は制御信号ＤＯＷＮをＬレベルからＨレベルへと立上げ
る。

【０１４４】時刻ｔ２においては内部クロック信号ｉｎ
ｔ．ＣＬＫがＬレベルからＨレベルへと立上がるのに応
じて、位相比較回路の出力する制御信号ＤＯＷＮはＬレ
ベルへと立下がる。

【０１４５】これによってノードＢ３ａからは制御信号
ＤＯＷＮのパルス幅に応じた電荷が引抜かれるため、ル
ープフィルタの出力電位Ｖｐは時刻ｔ１から時刻ｔ２に
かけその電位が下降する。

【０１４６】時刻ｔ３において、外部クロック信号ｅｘ
ｔ．ＣＬＫが内部クロック信号ｉｎｔ．ＣＬＫに先んじ
て立下がるため、位相比較回路Ｂ１の出力する制御信号
ＤＯＷＮはＨレベルへと立上がる。

【０１４７】時刻ｔ４において、内部クロック信号ｉｎ
ｔ．ＣＬＫがＬレベルへと立下がるのに応じて制御信号
ＤＯＷＮはＬレベルへと立下がる。

【０１４８】時刻ｔ３〜ｔ４では制御信号ＤＯＷＮのパ
ルス幅に応じて出力電位Ｖｐはさらに電位が下がる。そ
してこれに応じてリングオシレータ発振周波数は低くな
るため時刻ｔ５〜ｔ８では、外部クロック信号ｅｘｔ．
ＣＬＫと内部クロック信号ｉｎｔ．ＣＬＫとはほぼ同周
波数、同位相となり、フェーズロックループがロックイ
ンする。

【０１４９】このようなフェーズロックループ（ＰＬ
Ｌ）回路はクロック周波数が１００ＭＨｚ以上の高速で
動作するＳＤＲＡＭにて使用される場合が多い。

【０１５０】クロック端子から入力された外部クロック
信号を半導体記憶装置内部でバッファにより増幅して内
部クロック信号として使用すると、そのバッファによる
遅延のため内部クロック信号が外部クロック信号に対し
遅れを生じ、外部と高速にデータをやり取りするＳＤＲ
ＡＭではこの遅れが動作マージンを狭めるからである。

【０１５１】図１６で示したように内部クロック信号を
発生するＰＬＬ回路を半導体記憶装置の中央部に配置す
ることにより、８つの各メモリブロックの制御回路部が
受信する内部クロック信号の位相のずれやスキューを小
さくすることができ、より高速で安定した制御を実現で
きる。

【０１５２】［実施の形態５］図１９は、実施の形態５
の半導体記憶装置の構成を説明するための図である。

【０１５３】図１９を参照して、実施の形態５の半導体
記憶装置は、実施の形態２の半導体記憶装置のマスタ制
御回路ＭＣＴＬ１に代えてＭＣＴＬ３を含み、マスタ制
御回路ＭＣＴＬ３は、その中央部にディレイロックルー
プ回路ＤＬ１を有している点で実施の形態２と異なる。
他の構成は実施の形態２の半導体記憶装置と同様である
ので説明は繰返さない。

【０１５４】図２０は、図１９に示したＤＬＬ回路の構
成を示すブロック図である。図２０を参照して、ＤＬＬ
回路ＤＬ１は、チップ中央部のパッドに外部から与えら
れる外部クロック信号ｅｘｔ．ＣＬＫを受けるクロック
バッファＢ１１と、クロックバッファＢ１１が出力する
クロック信号ＥＣＬＫと中間クロック信号ＲＣＬＫとを
比較し、位相差に応じて制御信号／ＵＰおよびＤＯＷＮ
を出力する位相比較器Ｂ１２と、制御信号／ＵＰおよび
ＤＯＷＮを受けるチャージポンプＢ１３と、チャージポ
ンプＢ１３の出力を受け制御電圧ＶＣＯｉｎを出力する
ループフィルタＢ１６と、クロックバッファＢ１１の出
力するクロック信号ＥＣＬＫを受け制御電圧ＶＣＯｉｎ
に応じて遅延させ、遅延クロックＥＣＬＫ′を出力する
電圧制御ディレイ回路Ｂ１５と、遅延クロックＥＣＬ
Ｋ′を受け中間クロック信号ＲＣＬＫおよび内部クロッ
ク信号ｉｎｔ．ＣＬＫを出力するクロックバッファＢ１
４とを含む。

【０１５５】図２１は、位相比較器Ｂ１２の構成を示す
回路図である。図２１を参照して、位相比較器Ｂ１２
は、クロック信号ＥＣＬＫを受け反転するインバータＢ
１２ａと、インバータＢ１２ａの出力およびノードＮｌ
の電位を受け、その出力がノードＮｆに接続されるＮＡ
ＮＤ回路Ｂ１２ｆと、ノードＮｆ、Ｎｒ、およびＮｇが
入力に接続されその出力がノードＮｌに接続されるＮＡ
ＮＤ回路Ｂ１２ｌと、ノードＮｆおよびＮｈが入力に接
続されその出力がノードＮｇに接続されるＮＡＮＤ回路
Ｂ１２ｇと、ノードＮｇおよびＮｒが入力に接続されそ
の出力がノードＮｈに接続されるＮＡＮＤ回路Ｂ１２ｈ
と、入力がノードＮｌに接続され制御信号／ＵＰを出力
する直列に接続されたインバータＢ１２ｃ、Ｂ１２ｄと
を含む。

【０１５６】位相比較器Ｂ１２は、さらに、中間クロッ
ク信号ＲＣＬＫを受けるインバータＢ１２ｂと、インバ
ータＢ１２ｂの出力とノードＮｎの電位を受けてその出
力がノードＮｋに接続されるＮＡＮＤ回路Ｂ１２ｋと、
入力にノードＮｊ、ＮｒおよびＮｋが接続されその出力
がノードＮｎに接続されるＮＡＮＤ回路Ｂ１２ｍと、ノ
ードＮｉおよびＮｋが入力に接続されその出力がノード
Ｎｊに接続されるＮＡＮＤ回路Ｂ１２ｊと、入力にノー
ドＮｒおよびＮｊが接続されその出力がノードＮｉに接
続されるＮＡＮＤ回路Ｂ１２ｉと、入力にノードＮｇ、
Ｎｆ、ＮｋおよびＮｊが接続されその出力がノードＮｒ
に接続されるＮＡＮＤ回路Ｂ１２ｎと、入力がノードＮ
ｎに接続され制御信号ＤＯＷＮを出力するインバータＢ
１２ｅとを含む。

【０１５７】図２２は、クロックバッファＢ１１の構成
を示す回路図である。図２０を参照して、クロックバッ
ファＢ１１は、直列に接続されたｍ個（ｍは自然数）の
インバータＩａ１〜Ｉａｍを含み、外部クロック信号ｅ
ｘｔ．ＣＬＫを増幅してクロック信号ＥＣＬＫを出力す
る。インバータＩａ１〜Ｉａｍのシンボルの大きさは、
各インバータの負荷駆動能力の大きさを表しており、イ
ンバータの負荷駆動能力は出力段に向かって徐々に増大
している。インバータＩａ１〜Ｉａｍの段数ｍは位相比
較器Ｂ１２および電圧ディレイ回路Ｂ１５の入力容量に
応じて設定される。

【０１５８】図２３は、クロックバッファＢ１４の構成
を示す回路図である。クロックバッファＢ１４は、直列
接続されたｎ個（ｎは自然数）のインバータＩｂ１〜Ｉ
ｂｎを含み、電圧制御ディレイ回路が出力する遅延クロ
ックＥＣＬＫ′を増幅して内部クロック信号ｉｎｔ．Ｃ
ＬＫおよび中間クロック信号ＲＣＬＫを出力する。内部
クロック信号ｉｎｔ．ＣＬＫは、各メモリブロックを制
御する制御回路部に供給される。

【０１５９】クロックバッファＢ１４を構成するインバ
ータＩｂ１〜Ｉｂｎの負荷駆動能力も、クロックバッフ
ァＢ１１と同様に、出力段に向かって徐々に増大してい
る。

【０１６０】インバータＩｂ１〜Ｉｂｎの段数ｎは負荷
容量の大きさに応じて設定される。中間クロック信号Ｒ
ＣＬＫを出力するインバータ（図ではＩｂ４）は、外部
クロック信号ｅｘｔ．ＣＬＫと内部クロック信号ｉｎ
ｔ．ＣＬＫの位相差が所定の値になるように選択され
る。

【０１６１】図２４は、図２０に示したチャージポンプ
Ｂ１３およびループフィルタＢ１６の構成を示す回路図
である。

【０１６２】図２４を参照して、チャージポンプＢ１３
は電源電位Ｖｃｃが与えられる電源ノードと接地ノード
との間に直列接続された定電流源Ｂ１３ａ、Ｐチャネル
トランジスタＢ１３ｂ、ＮチャネルトランジスタＢ１３
ｃおよび定電流源Ｂ１３ｄを含む。

【０１６３】ＰチャネルトランジスタＢ１３ｂのゲート
は制御信号／ＵＰを受け、ＮチャネルトランジスタＢ１
３ｃのゲートは制御信号ＤＯＷＮを受ける。Ｐチャネル
トランジスタＢ１３ｂとＮチャネルトランジスタＢ１３
ｃとの接続ノードＮ１３がチャージポンプＢ１３の出力
ノードとなる。ループフィルタＢ１６は、チャージポン
プＢ１３の出力ノードＮ１３と接地ノードとの間に直列
接続された抵抗Ｂ１６ａおよびキャパシタＢ１６ｂとを
含む。

【０１６４】図２５は、図２０で示した電圧ディレイ回
路Ｂ１５の構成を示す回路図である。

【０１６５】図２５を参照して、この電圧制御ディレイ
回路Ｂ１５は、バイアス発生回路Ｂ２１と、直列接続さ
れたｋ個（ｋは自然数）の遅延時間可変インバータＢ２
２１〜Ｂ２２ｋを含む。

【０１６６】バイアス発生回路Ｂ２１はゲートに制御電
圧ＶＣＯｉｎを受け、ソースが接地電位に結合されたＮ
チャネルトランジスタＢ２１ｃと、ゲートおよびドレイ
ンがＮチャネルトランジスタＢ２１ｃのドレインと接続
され、ソースが電源電位Ｖｃｃに結合されたＰチャネル
トランジスタＢ２１ａと、ゲートにＮチャネルトランジ
スタＢ２１ｃのドレインの電位を受け、ソースが電源電
位Ｖｃｃに結合されたＰチャネルトランジスタＢ２１ｂ
と、ドレインとゲートがＰチャネルトランジスタＢ２１
ｂに接続されそのソースが接地電位と結合されるＮチャ
ネルトランジスタＢ２１ｄとを含む。

【０１６７】ＮチャネルトランジスタＢ２１ｃのドレイ
ンの電位は制御電位Ｖｐ１となり、Ｐチャネルトランジ
スタＢ２１ｂのドレインの電位は制御電位Ｖｎとなる。

【０１６８】遅延時間可変インバータＢ２２ｋ（ｋは自
然数）は制御電位Ｖｐ１をゲートに受け、電源電位Ｖｃ
ｃが与えられる電源ノードからの電流を制限するＰチャ
ネルトランジスタＢ２２ａｋと、ゲートに制御電位Ｖｎ
を受け接地ノードへ流れ出す電流を制限するＮチャネル
トランジスタＢ２２ｄｋと、ＰチャネルトランジスタＢ
２２ａｋのドレインと、ＮチャネルトランジスタＢ２２
ｄｋのドレインとの間に直列接続されるＰチャネルトラ
ンジスタＢ２２ｂｋおよびＮチャネルトランジスタＢ２
２ｃｋとを有する。

【０１６９】ＰチャネルトランジスタＢ２２ｂｋのゲー
トとＮチャネルトランジスタＢ２２ｃｋのゲートは接続
され、この遅延時間可変インバータの入力ノードとな
り、ＰチャネルトランジスタＢ２２ｂｋのドレインはこ
の遅延時間可変インバータの出力ノードとなる。

【０１７０】次に図２５に示した電圧制御ディレイ回路
Ｂ１５の動作について説明する。Ｐチャネルトランジス
タＢ２２ａ１〜Ｂ２２ａｋのゲートにはともに制御電圧
Ｖｐ１が与えられ、ＮチャネルトランジスタＢ２２ｄ１
〜Ｂ２２ｄｋのゲートにはともに制御電圧Ｖｎが与えら
れているので、各遅延時間可変インバータＢ２２１〜Ｂ
２２ｋにも制御電圧ＶＣＯｉｎに応じた電流が流れる。
制御電圧ＶＣＯｉｎが増大して電流が増大すると、イン
バータの反転時間が短くなり、電圧制御ディレイ回路Ｂ
１５の遅延時間が短くなる。また、制御電圧ＶＣＯｉｎ
が減少して電流が減少すると、各インバータの反転時間
が長くなり電圧制御ディレイ回路Ｂ１５の遅延時間が長
くなる。

【０１７１】次に、図２０に示したＤＬＬ回路の動作に
ついて説明する。中間クロック信号ＲＣＬＫの位相がク
ロック信号ＥＣＬＫよりも遅れている場合は、位相比較
器Ｂ１２はクロック信号ＥＣＬＫと中間クロック信号Ｒ
ＣＬＫの位相差に応じたパルス幅の制御信号／ＵＰと、
所定のパルス幅の制御信号ＤＯＷＮを出力する。応じて
チャージポンプＢ１３の働きによって、ループフィルタ
の出力である制御電圧ＶＣＯｉｎが上昇し、電圧制御デ
ィレイ回路Ｂ１５の遅延時間が短くなる。したがって、
中間クロック信号ＲＣＬＫの位相が進み、クロック信号
ＥＣＬＫと中間クロック信号ＲＣＬＫの位相差は小さく
なる。

【０１７２】逆に、中間クロック信号ＲＣＬＫの位相が
クロック信号ＥＣＬＫよりも進んでいる場合は、位相比
較器Ｂ１２は中間クロック信号ＲＣＬＫとクロック信号
ＥＣＬＫの位相差に応じたパルス幅の制御信号ＤＯＷＮ
と、所定のパルス幅の制御信号／ＵＰを出力する。応じ
てループフィルタＢ１６からチャージポンプＢ１３に電
荷が引抜かれ、これにより制御電圧ＶＣＯｉｎが下降し
電圧制御ディレイ回路Ｂ１５の遅延時間が長くなる。し
たがって、中間クロック信号ＲＣＬＫの位相が遅れ、中
間クロック信号ＲＣＬＫとクロック信号ＥＣＬＫの位相
差が小さくなる。

【０１７３】このような過程を繰返し、遂には中間クロ
ック信号ＲＣＬＫとクロック信号ＥＣＬＫの位相差が一
致する。このとき図２６に示すように、外部クロック信
号ｅｘｔ．ＣＬＫに比べて所望の値だけ位相が進んだ内
部クロック信号ｉｎｔ．ＣＬＫがクロックバッファＢ１
４から出力される。

【０１７４】以上説明したＤＬＬ回路も、ＰＬＬ回路と
同様クロック周波数が高いＳＤＲＡＭにて用いられるも
のである。

【０１７５】このＤＬＬ回路も図１９に示したような位
置に配置することにより各メモリブロックまでの距離を
ほぼ等しくできるため、８つの各メモリブロックの制御
回路のそれぞれが受信する内部クロックの位相のずれや
スキューが小さくなり高速なＤＲＡＭの安定した制御を
実現できる。

【０１７６】

【発明の効果】請求項１および２に記載の半導体記憶装
置は、１２８ＭｂｉｔのＤＲＡＭ（もしくは容量が２の
（２ｍ＋１）乗ビット（ｍは自然数）を製作する上で、
チップの縦横比をほぼ１：２に保ち、またＤＲＡＭとし
ての最適なメモリ構成と制御回路の配置を有する半導体
記憶装置を提供できる。

【０１７７】請求項３および４記載の半導体記憶装置
は、請求項２記載の半導体記憶装置が奏する効果に加
え、マスタ制御回路からの信号遅延やスキューを、各バ
ンクに対しほぼ同程度にできるのでより高速な動作がで
きるＤＲＡＭを実現できる。

【０１７８】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置は奏する効果に加え、各メモリ
ブロックのＹ方向のコラムデコーダの近傍にメモリブロ
ックごとに独立したデータバスを容易に配置できる。そ
のためそれぞれのメモリブロックごとに独立した制御が
容易に実現できる。

【０１７９】請求項６、７および８の半導体記憶装置
は、請求項１記載の半導体記憶装置が奏する効果に加
え、外部クロックに対し遅延を生じない内部クロックを
発生する回路をチップの中央部に備えるので、各メモリ
ブロックの制御回路部がそれぞれ受信する内部クロック
の位相のずれやスキューを小さくすることができるため
より高速で安定した制御を実現できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体記憶装置の構
成を示す図である。

【図２】 図１に示したメモリブロックＭＢ３３の構成
を示す概略配置図である。

【図３】 図２に示したメモリブロックの一部を拡大し
て示した回路図である。

【図４】 図３に示した行系回路ＲＲＣの構成を示す回
路図である。

【図５】 図３に示したメモリセルＭＣの構成を示す回
路図である。

【図６】 図３に示したセンスアンプＳＡおよびイコラ
イズ回路ＥＱの構成を示す回路図である。

【図７】 実施の形態２の半導体記憶装置のメモリブロ
ックおよび制御回路の配置を示す図である。

【図８】 実施の形態２の半導体記憶装置の構成を示す
ブロック図である。

【図９】 図８に示したコントロールクロック入力バッ
ファＢＵＦ１の構成の詳細を示す回路図である。

【図１０】 図８に示したアドレス入力バッファＢＵＦ
２の構成の詳細を示す回路図である。

【図１１】 図８に示したマスタ制御回路ＭＣＴＬ１の
構成の詳細を示す回路図である。

【図１２】 図８に示したローカル制御回路ＬＣ１１の
構成の詳細を示す回路図である。

【図１３】 実施の形態２の半導体記憶装置の動作を説
明する動作波形図である。

【図１４】 実施の形態３の半導体記憶装置の構成を示
す図である。

【図１５】 実施の形態３の半導体記憶装置の変形例の
構成を示す図である。

【図１６】 実施の形態４の半導体記憶装置の配置を説
明するための配置図である。

【図１７】 図１６に示したＰＬＬ回路ＰＬ１の構成を
示す回路図である。

【図１８】 図１７のＰＬＬ回路ＰＬ１の動作を説明す
るための動作波形図である。

【図１９】 実施の形態５の半導体記憶装置の配置を示
す図である。

【図２０】 図１９に示したＤＬＬ回路ＤＬ１の構成を
示すブロック図である。

【図２１】 図２０に示した位相比較器Ｂ１２の構成を
示す回路図である。

【図２２】 図２０に示したクロックバッファＢ１１の
構成を示す回路図である。

【図２３】 図２０に示したクロックバッファＢ１４の
構成を示す回路図である。

【図２４】 図２０に示したチャージポンプＢ１３およ
びループフィルタＢ１６の構成を示す回路図である。

【図２５】 図２０に示した電圧制御ディレイ回路Ｂ１
５の構成を示す回路図である。

【図２６】 図２０に示したＤＬＬ回路ＤＬ１の動作を
説明するための動作波形図である。

【図２７】 従来の６４ＭビットＤＲＡＭの構成例を示
すための図である。

【図２８】 メモリセル、センスアンプ、ワード線、ビ
ット線の配置を説明するための図である。

【図２９】 メモリブロックの形状を説明するための図
である。

【図３０】 従来の方法で１２８ＭビットＤＲＡＭを構
成した場合の形状の第１例である。

【図３１】 従来の方法で１２８ＭビットＤＲＡＭを構
成した場合の形状の第２例である。

【図３２】 従来のＤＲＡＭの周辺回路の配置例を示す
図である。

【符号の説明】

ＭＢ１１，ＭＢ１２，ＭＢ１３，ＭＢ２１，ＭＢ２３，
ＭＢ３１，ＭＢ３２，ＭＢ３３ メモリブロック、２
中央領域、ＲＲＣ 行系回路、ＳＢ♯０〜ＳＢ♯ｎ セ
ンスアンプ帯、ＭＢ♯０〜ＭＢ♯ｍ メモリブロック、
ＣＤ コラムデコーダ、ＢＩＧａ０、ＢＩＧａ１、ＢＩ
Ｇｂ ビット線制御分離回路、ＥＱＣａ，ＥＱＣｂ イ
コライズ制御回路、ＳＡＣａ，ＳＡＣｂ センスアンプ
制御回路、ＲＤ ロウデコーダ回路、ＭＣ メモリセ
ル、ＳＡ センスアンプ、ＥＱ イコライズ回路、ＭＣ
ＴＬ１〜ＭＣＴＬ３ マスタ制御回路、ＬＣ１１，ＬＣ
１２，ＬＣ２１，ＬＣ２２ ローカル制御回路、ＤＢ１
〜ＤＢ８ データバス、ＭＢＫ１〜ＭＢＫ４，ＭＢＫ１
ａ〜ＭＢＫ８ａ メモリバンク、ＰＬ１ ＰＬＬ回路、
ＤＬ１ ＤＬＬ回路、Ｂ１１，Ｂ１４ クロックバッフ
ァ、Ｂ１２ 位相比較器、Ｂ１３ チャージポンプ、Ｂ
１５ 電圧制御ディレイ回路、Ｂ１６ ループフィル
タ。

フロントページの続き (72)発明者 谷崎 哲志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤野 毅 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 木下 充矢 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小林 真子 兵庫県伊丹市荻野１丁目132番地 大王電 機株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 チップ状に分割された半導体基板の主表
   面に形成される半導体記憶装置であって、 前記半導体基板の主表面の中心を包囲するように配置さ
   れる複数のメモリブロックを備え、 各前記メモリブロックは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線と、 前記複数のワード線と前記複数のビット線の交点にそれ
   ぞれ対応する複数のメモリセルとを含み、 前記半導体基板の主表面の中心部に、前記複数のメモリ
   ブロックに制御信号を与える制御手段をさらに備え、 前記制御手段は、 前記制御手段の中心に配置される、すべての前記複数の
   メモリブロックの制御の基準となる基準信号を生成する
   マスタ制御手段と、 前記マスタ制御手段を包囲するように配置される、各々
   が前記基準信号を受けて対応する前記メモリブロックに
   対し前記制御信号を出力する複数のローカル制御手段を
   含む、半導体記憶装置。
2. 【請求項２】 チップ状に分割された半導体基板の主表
   面に形成される半導体記憶装置であって、 前記半導体基板を３行３列に分割した領域のうちの第２
   行第２列の領域を除く８つの領域にそれぞれ配置される
   ８つのメモリブロックを備え、 各前記メモリブロックは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線と、 前記複数のワード線と前記複数のビット線の交点にそれ
   ぞれ対応する複数のメモリセルとを含み、 前記第２行第２列の領域に配置される、前記８つのメモ
   リブロックに制御信号を与える制御手段をさらに備え、 前記制御手段は、 前記制御手段の中心に配置される、すべての前記８つの
   メモリブロックの制御の基準となる基準信号を生成する
   マスタ制御手段と、 前記第２行第２列の領域の４つのコーナー部にそれぞれ
   配置される、前記基準信号を受け、対応する前記メモリ
   ブロックに対し前記制御信号を出力する４つのローカル
   制御手段を含む、半導体記憶装置。
3. 【請求項３】 各前記メモリブロックは独立して読出、
   書込動作が可能である、請求項２記載の半導体記憶装
   置。
4. 【請求項４】 前記８つのメモリブロックは、２つの前
   記メモリブロックの対ごとに独立して読出、書込動作が
   可能である、請求項２記載の半導体記憶装置。
5. 【請求項５】 前記第２行第２列の領域に配置される、
   前記８つのメモリブロックに入出力されるデータを外部
   との間で授受する入出力端子と、 前記半導体基板を３行３列に分割した領域のうち、第１
   列に配置される領域と第２列に配置される領域との境界
   部に各前記メモリブロックごとに対応して設けられる第
   １のデータバス群と、 前記第２列に配置される領域と第３列に配置される領域
   との境界部に各前記メモリブロックごとに対応して設け
   られる第２のデータバス群とをさらに備え、 前記第１および第２のデータバス群は、前記８つのメモ
   リブロックと前記入出力端子との間でやり取りされるデ
   ータを伝達する、請求項２記載の半導体記憶装置。
6. 【請求項６】 外部クロックを受けるクロック入力端子
   をさらに備え、 前記マスタ制御手段は、 前記外部クロックに応じて内部クロックを発生する内部
   クロック発生手段を含み、 前記ローカル制御手段は、前記内部クロックに応じて前
   記制御信号を出力する、請求項１記載の半導体記憶装
   置。
7. 【請求項７】 前記内部クロック発生手段は、前記外部
   クロックを受けて、前記外部クロックと位相の揃った前
   記内部クロックを発生するＰＬＬ（phase-locked loop
   ）回路を含む請求項６記載の半導体記憶装置。
8. 【請求項８】 前記内部クロック発生手段は、前記外部
   クロックを受けて遅延させ、前記外部クロックと所定の
   位相差を持つ前記内部クロックを発生するＤＬＬ（dela
   yed-locked loop ）回路を含む請求項６記載の半導体記
   憶装置。