KR100277316B1 - 복수의 메모리 블록이 중심을 포위하도록 배치되는고속 동작이 가능한 반도체 기억 장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

마스터 제어 회로(MCTL1)가 4개의 로컬 제어 회로(LC11, LC12, LC21, LC22)를 대응하는 메모리 블록을 액세스하는 구성으로 한다. 메모리 블록은 마스터 제어 회로(MCTL1) 및 로컬 제어 회로(LC11, LC12, LC21, LC22)를 둘러싸도록 배치되어 각 메모리 블록으로의 제어 신호의 지연량은 거의 같게 되고, 제어 신호의 스큐(skew가 억제되어, 고속의 DRAM을 실현할 수 있다.

Description

복수의 메모리 블록이 중심을 포위하도록 배치되는 고속 동작이 가능한 반도체 기억 장치
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 반도체 기억 장치에 있어서의 메모리 블록의 배치 및 그 주변 회로의 배치에 관한 것이다.
반도체 기억 장치, 특히 다이내믹 랜덤 액세스 메모리(DRAM)는 대용량화가 진행되고 있다. DRAM은 범용적인 메모리이고, 표준 메모리 모듈(SIMM: single in ­line memory module, DIMM: dual in-line memory module)에 탑재되어 사용되는 것이 많다.
도 27은 64Mbit DRAM의 메모리 블록 배치의 일례를 나타낸 도면이다. 이것은, 예를 들면 바이후칸(培風館) 발행의 이토 기요오(伊藤淸男) 저서의「초 LSI 메모리」의 제19페이지의 도 1. 14에 도시되어 있다.
도 27에 도시된 바와 같이, 이 DRAM은 반도체 기판(2000)과, 반도체 기판(2000) 상에 형성된 16Mbit 메모리 블록 MB16a, MB16b, MB16c 및 MB16d를 구비한다.
16Mbit 메모리 블록 MB16a 내지 MB16d는, 열 디코더 CDa와, 행 디코더 RRCa를 각각 포함한다.
도 27에 도시한 DRAM에서는 종횡비가, 대략 1:2의 16Mbit의 메모리 블록이, 2행 2열로 4개 배치되어 있기 때문에, 반도체 기판(2000)의 종횡비도 대략 1:2로 된다. 반도체 기판(2000)의 한쪽의 짧은 변의 중앙으로부터 대향하는 짧은 변의 중앙을 향해 연장되는 중앙 영역 CRS에서는 입출력용의 입출력 인터페이스 회로(도시하지 않음)나 패드가 배치된다. 반도체 기판(2000)의 한쪽 긴 변의 중앙으로부터 대향하는 긴 변의 중앙을 향해 연장되는 중앙 영역 CRL에서는 메모리 어레이의 제어용의 주변 회로가 배치되어 있다.
입출력 인터페이스 회로는, 외부로부터 제공된 제어 신호 및 기록 데이타를 내부 신호로 변환하여 제어 회로에 공급하거나, 혹은 메모리 블록으로부터 제어 회로에 전송된 판독 데이타를 외부로 출력하는 회로이다.
메모리 블록의 제어용의 주변 회로는, 입출력 인터페이스 회로에 제공되는 제어 신호 또는 데이타에 기초하여 메모리 블록을 제어한다.
또한, 16Mbit의 메모리 블록은 내부에서 서브 블록으로 분할되고(도시하지 않음), X 방향의 행 디코더, Y 방향의 열 디코더를 포함하여 구성되어 있다.
현재 상태에서의 DRAM의 패키지는, 대체로 종횡비가 1:2로 되어 있다. 이것은 DRAM의 칩 사이즈의 종횡비가 거의 1:2로 되기 때문이다.
도 28은, 일반적인 1트랜지스터 1캐패시터로 이루어지는 DRAM의 메모리셀의 형상을 설명하기 위한 도면이다.
도 28을 참조하여, 메모리셀 MC는 셀 플레이트 CP와 스토리지 노드 SN1과의 사이에 접속되는 정보를 기억하기 위한 캐패시터 MQ1과, 스토리지 노드 SN1을 비트선 BL로 접속하는 액세스 트랜지스터 MT1을 포함한다. 비트선 BL은 대향 전극인 비트선 /BL과 함께 센스 증폭기 SA에 접속된다. 워드선 WL1이 활성화하여 캐패시터 MQ1에 축적되어 있던 정보가 비트선 BL로 판독되면, 센스 증폭기는 대향전극인 비트선 /BL과 비트선 BL과의 전위차를 증폭하여 외부에 대해 데이타를 출력한다.
따라서 1메모리셀에 접속되는 비트선 BL은 1개이지만, 센스 증폭기로부터 데이타를 판독하기 위해서는 대향 전극인 비트선 /BL이 필요하므로, 메모리 어레이를 구성하기 위해서는 워드선 1개와 비트선쌍 1조(비트선 BL, /BL)로 1비트분의 메모리셀을 구성하는 것이 일반적이다. 제조 상으로는 워드선과 비트선은 모두 최소 룰로 제작되므로 1비트의 메모리셀의 종횡비는 대체로 1:2로 된다.
도 29a 및 도 29b는 메모리 블록의 형상을 설명하기 위한 모식도이다.
메모리 블록 D44, D28은 2의 짝수승 비트의 갯수의 메모리셀을 배열하여 메모리 블록을 제작하는 경우를 나타낸다. 메모리 블록 D44는 종횡비가 1:2인 메모리셀을 4행 4열로 배열한 경우를 나타내고, 메모리 블록 D28은 메모리셀을 8행 2열로 배열한 경우를 나타낸다.
이 경우 어느 것이나 메모리 블록의 긴 변과 짧은 변의 비는 2:1로 된다.
메모리 블록 D42, D24는 2의 홀수승 비트의 갯수의 메모리셀을 배열하여 메모리 블록을 제작하는 예이다. 메모리 블록 D42는 메모리셀을 2행 4열로 배치한 예이고, 이 경우 메모리 블록의 긴 변과 짧은 변의 비는 4:1로 된다. 메모리 블록 D24는 메모리셀을 4행 2열로 배치한 예이고, 이 경우 메모리 블록의 형상은 대략 정방형으로 된다.
DRAM이 메모리 모듈에 탑재되는 경우, DRAM의 용량이 대용량으로 되었다고 해도, 동일한 패키지에 수납하여 사용하는 것이 바람직하다. 종래는 예를 들면 4Mbit로부터 16Mbit로 DRAM이 4배의 용량이 되었다고 해도, 미세 가공 기술의 진전에 의해 DRAM의 칩 사이즈 그 자체를 작게 하여, 동일한 사이즈의 패키지에 수납할 수 있었다.
패키지의 크기가 다르면, 그것에 맞추어 모듈 기판을 제작해야만 한다. DRAM의 세대가 진행되어 용량이 증가하더라도, 종래와 패키지의 사이즈가 동일하게 될 수 있으면, 지금까지의 모듈 기판을 큰 변경 없이(혹은, 약간의 변경만으로) 사용할 수 있기 때문에, 대용량의 메모리 모듈을 제작시에도 장점이 많다.
그러나, 현재의 대용량의 64Mbit DRAM의 차세대의 256Mbit DRAM을 현재의 64Mbit DRAM과 동일한 사이즈의 패키지(400mil폭 패키지)에 수납할 수 있는 칩의 사이즈로 하는 것이 가능한 미세 가공 기술이 실용화되기 위해서는, 한층 더 시간을 요할 것으로 생각된다.
그래서, 우선은, 128Mbit의 용량의 DRAM을 현재의 64Mbit DRAM과 동일한 사이즈의 패키지에 수납할 수 있으면, 대용량의 메모리 모듈의 제작을 하는 데에 있어서 편리하다.
여기서, 128Mbit DRAM의 칩 형상을 고찰한다. 128Mbit의 DRAM은 용량이 2의 홀수승 비트이기 때문에, 앞에서 설명한 바와 같이, 통상적으로 제작한 것으로는 종횡비를 1:2로 하는 것은 곤란하다.
도 30, 도 31은 128Mbit DRAM의 어레이 구성을 고찰하기 위한 도면이다.
도 30을 참조하여, 반도체 기판(2100) 상에는 종횡비가 1:2인 64Mbit 메모리 블록 MB64가 가로 1행에 배열되어 있다. 이러한 구성을 취하면 128Mbit의 DRAM의 칩형상은 종횡비가 1:4로 된다.
도 31을 참조하여, 이 구성에서는 반도체 기판(2200) 상에 64Mbit 메모리 블록 MB64가 세로 1열에 배치되어 있다. 이러한 구성을 취하면 128Mbit DRAM은 종횡비가 1:1의 정방형으로 된다.
이상의 경우, 종횡비가 대체로 1:2의 범용적인 64Mbit DRAM의 패키지에 수납하려고 하면, 단순히 생각하면 64Mbit DRAM을 제작하는 경우에 비해 축소도가 약 2배인 매우 고도한 미세 가공 기술이 요구되어 실현이 곤란하게 된다고 하는 문제가 있다.
도 32는 종래의 DRAM의 주변 회로의 배치를 설명하기 위한 도면이다.
이 DRAM은 반도체 기판(2300)과, 반도체 기판(2300) 상에 2행 2열로 배치된 메모리 블록 MBn과, 반도체 기판(2300)의 짧은 변에 대해 중앙 영역 CRS에 배치되는 전원 IPS1, IPS2와, 데이타 입출력 인터페이스 D1과, 어드레스 입력 버퍼 ABUF와, 클록 버퍼 CKB와, 클록 버퍼로부터의 클록을 받아 동위상의 내부 클록을 발생시키는 PLL 회로 PL과, 반도체 기판(2300)의 긴 변에 대해 중앙 영역에 배치되는 제어 회로 CC를 구비한다.
이러한 칩의 구성으로는, PLL 회로 PL을 각각의 메모리 블록으로부터 등거리에 있는 장소에 배치할 수 있다고는 단정할 수 없고, PLL 회로 PL에서 발생된 내부 클록이 각 메모리 블록에 도달할 때까지의 시간이 불균등하게 되어, 각 메모리 블록에 있어서의 클록 시간의 불일치(offset in the clock time; Skew)가 발생된다고 하는 문제도 있다.
본 발명의 목적은 128Mbit의 DRAM(혹은, 용량이 2의 2m+1승, m은 자연수)을 제작하는 데에 있어서, 칩의 종횡비를 대략 1:2로 유지하고, 또한 DRAM으로서의 바람직한 메모리 구성과 제어 회로의 배치를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명은 요약하면, 칩형으로 분할된 반도체 기판의 주표면에 형성되는 반도체 기억 장치로서, 복수의 메모리 블록과, 제어 회로를 구비한다. 복수의 메모리 블록은 반도체 기판의 주표면의 중심을 포위하도록 배치된다.
각 메모리 블록은 복수의 워드선과, 복수의 워드선과 교차하는 복수의 비트선과, 복수의 워드선과 복수의 비트선의 교점에 각각 대응하는 복수의 메모리셀을 포함한다.
제어 회로는 반도체 기판의 주표면의 중심부에 복수의 메모리 블록에 제어 신호를 제공하고, 제어 회로의 중심에 배치되는 모든 복수의 메모리 블록의 제어의 기준이 되는 기준 신호를 생성하는 마스터 제어 회로와, 마스터 제어 회로를 포위하도록 배치되는 각각이 기준 신호를 수신하여 대응하는 메모리 블록에 대해 제어 신호를 출력하는 복수의 로컬 제어 회로를 포함한다.
본 발명의 다른 국면에 따르면, 칩형으로 분할된 반도체 기판의 주표면에 형성되는 반도체 기억 장치로서, 8개의 메모리 블록과 제어 회로를 구비한다. 8개의 메모리 블록은 반도체 기판을 3행 3열로 분할한 영역 중의 제2행 제2열을 제외한 영역에 각각 배치된다. 각 메모리 블록은 복수의 워드선과, 복수의 워드선과 교차하는 복수의 비트선과, 복수의 워드선과 복수의 비트선의 교점에 각각 대응하는 복수의 메모리셀을 포함한다. 제어 회로는 제2행 제2열의 영역에 배치되고, 복수의 메모리 블록에 제어 신호를 제공하고, 제어 회로의 중심에 배치되는 모든 복수의 메모리 블록의 제어의 기준이 되는 기준 신호를 생성하는 마스터 제어 회로와, 제2행 제2열의 영역의 4개의 코너부에 각각 배치되는, 기준 신호를 수신하여, 대응하는 메모리 블록에 대해 제어 신호를 출력하는 4개의 로컬 제어 회로를 포함한다.
도 1은 본 발명의 실시예 1의 반도체 기억 장치의 구성을 나타낸 도면.
도 2는 도 1에 도시한 메모리 블록 MB33의 구성을 나타낸 개략 배치도.
도 3은 도 2에 도시한 메모리 블록의 일부를 확대하여 도시한 회로도.
도 4는 도 3에 도시한 행계 회로 RRC의 구성을 나타낸 회로도.
도 5는 도 3에 도시한 메모리셀 MC의 구성을 나타낸 회로도.
도 6은 도 3에 도시한 센스 증폭기 SA 및 이퀄라이즈 회로 EQ의 구성을 나타낸 회로도.
도 7은 실시예 2의 반도체 기억 장치의 메모리 블록 및 제어 회로의 배치를 나타낸 도면.
도 8은 실시예 2의 반도체 기억 장치의 구성을 나타낸 블록도.
도 9는 도 8에 도시한 콘트롤 클록 입력 버퍼 BUF1의 구성의 상세를 나타낸 회로도.
도 10은 도 8에 도시한 어드레스 입력 버퍼 BUF2의 구성의 상세를 나타낸 회로도.
도 11은 도 8에 도시한 마스터 제어 회로 MCTL1의 구성의 상세를 나타낸 회로도.
도 12는 도 8에 도시한 로컬 제어 회로 LC11의 구성의 상세를 나타낸 회로도.
도 13은 실시예 2의 반도체 기억 장치의 동작을 설명한 동작 파형도.
도 14는 실시예 3의 반도체 기억 장치의 구성을 나타낸 도면.
도 15는 실시예 3의 반도체 기억 장치의 변형예의 구성을 나타낸 도면.
도 16은 실시예 4의 반도체 기억 장치의 배치를 설명하기 위한 배치도.
도 17은 도 16에 도시한 PLL 회로 PL1의 구성을 나타낸 회로도.
도 18은 도 17의 PLL 회로 PL1의 동작을 설명하기 위한 동작 파형도.
도 19는 실시예 5의 반도체 기억 장치의 배치를 나타낸 도면.
도 20은 도 19에 도시한 DLL 회로 DL1의 구성을 나타낸 블록도.
도 21은 도 20에 도시한 위상 비교기 B12의 구성을 나타낸 회로도.
도 22는 도 20에 도시한 클록 버퍼 B11의 구성을 나타낸 회로도.
도 23은 도 20에 도시한 클록 버퍼 B14의 구성을 나타낸 회로도.
도 24는 도 20에 도시한 차지 펌프 B13 및 루프 필터 B16의 구성을 나타낸 회로도.
도 25는 도 20에 도시한 전압 제어 지연 회로 B15의 구성을 나타낸 회로도.
도 26은 도 20에 도시한 DLL 회로 DL1의 동작을 설명하기 위한 동작 파형도.
도 27은 종래의 64Mbit DRAM의 구성예를 나타내기 위한 도면.
도 28은 메모리셀, 센스 증폭기, 워드선, 비트선의 배치를 설명하기 위한 도면.
도 29a는 2의 짝수승 비트의 용량을 갖는 메모리 블록의 형상을 설명하기 위한 도면.
도 29b는 2의 홀수승 비트의 용량을 갖는 메모리 블록의 형상을 설명하기 위한 도면.
도 30은 종래의 방법에서 128Mbit DRAM을 구성한 경우의 형상의 제1 예.
도 31은 종래의 방법에서 128Mbit DRAM을 구성한 경우의 형상의 제2 예.
도 32는 종래의 DRAM의 주변 회로의 레이 아웃을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
MB11, MB12, MB13, MB21, MB23, MB31, MB32, MB33: 메모리 블록
2 : 중앙 영역
RRC : 행계 회로
SB＃0 내지 SB＃n : 센스 증폭기대
MB＃0 내지 MB＃m : 메모리 블록
CD: 열 디코더
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 또, 도면중 동일 부호는 동일 또는 상당 부분을 나타낸다.
[실시예 1]
도 1은 본 발명의 실시예 1의 반도체 기억 장치의 칩 레이아웃을 개략적으로 나타낸 도면이다.
도 1을 참조하여 반도체 기억 장치는 반도체 기판(1000) 상에 형성된다.
반도체 기판(1000)은 종횡 각각 3분할되는 9개의 영역으로 분리된다. 이 3행 3열의 영역에는, 중앙부의 제2행 제2열의 중앙 영역(2)을 제외하고, 종횡비가 대략1:2인 16Mbit의 메모리 블록이 8개 배치되고, 이 반도체 기억 장치는 128Mbit의 메모리를 구성한다. 제1행 제1열의 영역에는, 메모리 블록 MB11이 배치되고, 제m행 제n열의 영역에는 메모리 블록 MBmn이 배치된다(m, n은 1 내지 3의 자연수. 단, 제2행 제2열은 제외한다).
제2행 제2열의 중앙 영역(2)에는 외부와의 입출력용 패드와 인터페이스 회로나 어드레스 신호, 콘트롤 신호 입력 버퍼 회로와 메모리 어레이의 제어용 회로, 내부 전원 회로 등을 배치한다.
도 2는 도 1의 반도체 기억 장치의 메모리 블록 MB33의 구성을 개략적으로나타낸 도면이다. 8개의 메모리 블록은 각각 동일한 구성을 취하므로 이후 메모리 블록 MB33을 대표로 하여 그 구성을 설명한다.
도 2에 있어서, 메모리 블록 MB33은 각각이 행렬형으로 배치되는 복수의 메모리셀을 갖는 복수의 메모리 블록 MB＃0 내지 MB＃m으로 분할된다.
이들 메모리 블록 MB＃0 내지 MB＃m의 사이에, 활성화시에 대응의 메모리 블록의 열형의 데이타를 검지하여 증폭시키는 센스 증폭기대 SB＃1 내지 SB＃m이 배치되고, 또한 메모리 블록 MB＃0 및 MB＃m의 외측에, 각각 센스 증폭기대 SB＃0 및 SB＃n이 배치된다.
즉, 센스 증폭기대 SB＃1은, 그 양측의 메모리 블록 MB＃0 및 MB＃1에 의해 공유되고, 센스 증폭기대 SB＃m은 메모리 블록 MB＃m과 도시하지 않은 메모리 블록 MB＃m-1에 의해 공유된다.
이들 센스 증폭기대(센스 증폭기대 SB＃1 내지 SB＃m을 총칭적으로 나타냄)가 양측 P 메모리 블록에 공유되는 구성은, 「공유된 센스 증폭기 구성」으로서 알려져 있고, 선택 메모리 블록(선택 메모리셀을 포함하는 블록)이 대응의 센스 증폭기대에 접속되고, 다른쪽이 쌍을 이루는 비선택 메모리 블록은 대응의 센스 증폭기대로부터 분리된다.
센스 증폭기대 양측의 메모리 블록이 모두 비선택 메모리 블록(선택 메모리셀이 포함되지 않음)의 경우에는, 이들 메모리 블록은 센스 증폭기대에 접속되어, 프리차지 상태를 유지한다.
이 메모리 블록 MB33의 긴 변 방향에 따라 메모리셀의 행 선택에 관련된 동작을 행하기 위한 행계 회로 RRC가 배치되고, 또한, 센스 증폭기대 SB＃n에 인접하여 열 디코더 CD가 배치된다.
행계 회로 RRC는, 메모리 블록 MB＃0 내지 MB＃m 각각에 대응하여 설치되는 행 디코드 회로를 포함한다. 이 행 디코드 회로는 후에 설명하는 경로를 통해 제공되는 어드레스 신호에 따라 어드레스 지정된 메모리셀행에 대응하는 워드선 WL을 선택 상태로 구동한다.
도 2에 있어서는, 메모리 블록 MB＃1에 있어서 1개의 워드선 WL을 대표적으로 나타낸다. 한편, 열 디코더 CD는 도시하지 않은 어드레스 신호를 디코드하고, 이 어드레스 지정된 열을 선택하기 위한 열 선택 신호를 생성한다. 열 디코더 CD로부터의 선택 신호는, 열 선택 신호 전달선 CSL 상에 전달된다. 이 열 선택 신호전달선 CSL은 메모리 블록 MB＃0 내지 MB＃m 전부에 공유되도록, 메모리 블록 MB33의 긴 변 방향에 따라 모든 메모리 블록 MB＃0 내지 MB＃m 상에 걸쳐 연장되어 배치된다.
도 3은 도 2에 도시한 메모리 블록 MBB3에 배치되는 메모리 블록 MB＃0 내지 MB＃m 중 1개의 메모리 블록과 그 양측의 센스 증폭기대의 구성을 개략적으로 나타낸 도면이다. 도 3에 있어서는, 메모리 블록 MB＃i 에 대한 구성을 개략적으로 나타낸다.
도 3을 참조하여, 메모리 블록 MB＃i는 행렬형으로 배치되는 복수의 메모리셀 MC와, 메모리셀의 각 행에 대응하여 배치되고, 각각에 대응되는 행의 메모리셀 MC가 접속되는 복수의 워드선 WL0 내지 WLn과, 메모리셀 MC의 각 열에 대응하여 배치되고, 각각에 대응되는 열의 메모리셀 MC가 접속되는 복수의 비트선쌍 BLP를 포함한다.
도 3에 있어서, 3개의 비트선쌍 BLP0, BLP1 및 BLP2를 대표적으로 나타낸다. 비트선쌍 BLP0 내지 BLP2의 각각은 상호 상보 데이타 신호를 전달하는 비트선 BL 및 /BL을 포함한다. 메모리셀 MC는 워드선 WL(WL0 내지 WLn을 총칭적으로 나타냄)과, 비트선 BL 및 /BL과의 교차부에 대응하여 배치된다.
메모리 블록 MB＃i-1 및 MB＃i 사이에 배치되는 센스 증폭기대 SB＃i는, 이들 메모리 블록 MB＃i-1 및 MB＃i의 홀수 번호의 비트선쌍 BLPj+1에 대해 설치되는 센스 증폭기 SAaj+1을 포함한다.
도 3에 있어서는, 비트선쌍 BLP1에 대해 설치되는 센스 증폭기 SAa1을 대표적으로 나타낸다. 이 센스 증폭기 SAa1에 인접하여, 활성화시 대응하는 비트선 쌍을 소정의 중간 전위 VBL로 이퀄라이즈하기 위한 비트선 이퀄라이즈 회로 EQa가 설치된다. 이 이퀄라이즈 회로에 대해서도, 도 3에 있어서는 센스 증폭기 SAa1에 인접하여 설치되는 이퀄라이즈 회로 EQa1을 대표적으로 나타낸다.
센스 증폭기대 SB＃i의 센스 증폭기(SAa1)는 비트선 분리 제어 신호 BLIa0에 응답하여 도통하는 비트선 분리 게이트 IGca를 통해 메모리 블록 MB＃i - 1의 홀수 번호의 비트선쌍(BLP1)에 접속되고, 또한 비트선 분리 제어 신호 BLIa1에 응답하여 도통하는 비트선 분리 게이트 IGaa(IGaa1)를 통해 메모리 블록 MB＃i의 홀수 번호의 비트선쌍(BLP1)에 전기적으로 접속된다.
센스 증폭기대 SB＃i+1은 메모리 블록 MB＃i 및 도시하지 않은 메모리 블록 MB＃i+1의 짝수 번호의 비트선쌍(BLP0, BLP2, …)에 대해 설치되는 센스 증폭기 SAb(SAb0, SAb2, …)를 포함한다.
이 센스 증폭기대 SBi+1은, 또한, 센스 증폭기 SAb(SAb0, SAb2, …)에 인접하여 설치되고, 이퀄라이즈 지시 신호 φEQb의 활성화시, 대응하는 비트선 쌍 BLP (BLP0, BLP2, …)를 중간 전위 레벨로 프리차지하고 또한 이퀄라이즈하는 비트선 이퀄라이즈 회로 EQb(EQb0, EQb1, …)를 포함한다.
센스 증폭기대 SB＃1+1의 센스 증폭기 SAb(SAb0, SAb2, …)는 비트선 분리 제어 신호 BLIb에 응답하여 도통하는 비트선 분리 게이트 1Gab(IGab0, IGab2, …)를 통해 대응하는 메모리 블록 MB＃i의 짝수 번호의 비트선쌍 BLP(BLP0, BLP2, …)에 전기적으로 접속된다. 이 센스 증폭기대 SB＃i+1의 센스 증폭기 SAb(SAb0, SAb2, …)는 또한, 도시하지 않은 메모리 블록 MB＃i+1의 짝수 번호의 비트선 쌍에, 대응하는 비트선 분리 게이트를 통해 전기적으로 접속된다.
이 메모리 블록 MB＃i에 대한 행계 회로 RRC는 내부 어드레스 신호(메모리 블록 지정 어드레스를 포함함)를 디코드하고, 어드레스 지정된 행에 대응하는 워드선을 선택하기 위해 신호를 발생하는 행 디코드 회로 RD와, 워드선 WL0 내지 WLn 각각에 대응하여 설치되고, 행 디코드 회로 RD로부터의 행 선택 신호에 따라 대응하는 워드선을 선택 상태로 구동하기 위한 워드선 구동 회로 WD0 내지 WDn을 포함한다.
이 행계 회로 RRC는, 또한, 도시하지 않은 어드레스 신호와 타이밍 신호에 따라 비트선 분리 제어 신호 BLIa0을 출력하는 비트선 분리 제어 회로 BIGa0과, 블록 어드레스 신호와 센스 증폭기 활성화 신호에 따라, 센스 증폭기 활성화 신호 SOa를 활성화하여 센스 증폭기대 SB＃i의 각 센스 증폭기 SAa(SAa1, …)에 제공되는 센스 증폭기 제어 회로 SACa와, 블록 어드레스 신호와 타이밍 신호에 따라, 센스 증폭기대 SB＃i에 포함되는 이퀄라이즈 회로 EQa(EOa1, …)로 이퀄라이즈 지시 신호 φEQa를 제공하는 이퀄라이즈 제어 회로 EQCa와, 블록 어드레스 신호와 타이밍 신호에 따라, 비트선 분리 제어 신호 BLIa1을 출력하여 비트선 분리 게이트 IGaa (IGaa1, …)로 제공하는 비트선 분리 제어 회로 BIGa1을 포함한다.
행계 회로 RRC는 또한, 센스 증폭기대 SB＃i+1에 대해 블록 어드레스 신호와 타이밍 신호에 따라 비트선 분리 제어 신호 BLIb를 출력하여 비트선 분리 게이트 IGab(IGab0, IGab2, …)로 제공하는 비트선 분리 제어 회로 BIGb와, 블록 어드레스 신호와 타이밍 신호에 따라 이퀄라이즈 지시 신호 φEQb를 출력하여 이퀄라이즈 회로 EQb(EQb0, EQb1, …)로 제공하는 이퀄라이즈 제어 회로 EQCb와, 블록 어드레스 신호와 타이밍 신호에 따라 센스 증폭기 SAb(SAb0, SAb2, …)로 센스 증폭기 활성화 신호 SOb를 출력하는 센스 증폭기 제어 회로 SACb를 포함한다.
이들 행계 회로는, 메모리 블록 MB＃i의 행 선택 동작에 관련하여 동작하고, 후에 설명하는 행 어드레스 스트로브 신호 /RAS에 따라 그 활성화 타이밍이 결정된다.
도 4는 행계 회로 RRC의 구성을 개략적으로 나타낸 도면이다.
도 4를 참조하여, 행계 회로 RRC는 외부로부터 제공되는 어드레스 신호에 따라서, 칩 중앙부에 배치되는 주변 회로로부터 생성되는 내부 어드레스 신호 Xm, Xn과 행 어드레스 스트로브 신호에 따라 주변 회로에서 생성되는 타이밍 신호 /RXT에 따라 블록 어드레스 신호 BS(i-1)와 비트선 분리 제어 신호 BLIa0과 타이밍 신호 /RST, NRXT를 출력하는 비트선 분리 제어 회로 BIGa0과, 비트선 분리 회로BIGa0이 발생되는 블록 어드레스 신호 BS(i-1), 타이밍 신호 XRST와 비트선 분리회로 BIGa1이 발생되는 블록 어드레스 신호 BS(i)에 따라 이퀄라이즈 지시 신호EQa를 출력하는 이퀄라이즈 제어 회로 EQCa와, 블록 어드레스 신호 BS(i), BS(i+1)와 타이밍 신호 XRST에 따라 이퀄라이즈 지시 신호 EQb를 출력하는 이퀄라이즈 제어 회로 EQ1Cb와, 블록 어드레스 신호 BS(i-1), BS(i)와 행 어드레스 스트로브 신호에 따라서 주변 회로에서 생성되는 센스 증폭기 활성화 신호 SOPM, /SONM에 따라 센스 증폭기 활성화 신호 SON, /SOP를 활성화하는 센스 증폭기 제어 회로SACa와, 블록 어드레스 신호 BS(i), BS(i+1)와 센스 증폭기 활성화 신호 SOPM, /SONM에 따라 센스 증폭기 활성화 신호 SON, /SOP를 활성화하는 센스 증폭기 제어 회로 SACb와, 내부 어드레스 신호 Xj, Xk, Xl과 타이밍 신호 NRXT, /RST에 따라 워드선을 활성화하는 행 선택 신호 WLSn을 출력하는 행 디코드 회로 RD를 포함한다.
비트선 제어 분리 회로 BIGa0은, 내부 어드레스 신호 Xm, Xn을 수신하는NAND 회로 RR1과, NAND 회로 RR1의 출력을 받아 반전시켜 메모리 블록 선택 신호(i-1)를 출력하는 인버터 RP2와, 메모리 블록 선택 신호 BS(i-1)를 수신하여 레벨 변환하는 레벨 변환 회로 RR7과, 레벨 변환 회로 RR7 출력을 받아 반전시켜 비트선 분리 제어 신호 BLIa0을 출력하는 인버터 RR4를 포함한다.
비트선 제어 분리 회로 BIGa0은 또한, 타이밍 신호 /RXT와 메모리 블록 선택신호 BS (i-1)을 수신하는 NAND 회로 RR3과, NAND 회로 RR3의 출력을 받아 반전시켜 타이밍 신호 NRXT를 출력하는 인버터 RR6과, NAND 회로 RR3의 출력을 받아 반전하는 인버터 RR5와, 인버터 RR5의 출력을 받아 레벨 변환하여 타이밍 신호/RST를 출력하는 레벨 변환 회로 RR8을 포함한다.
이퀄라이즈 제어 회로 EQCa는, 블록 어드레스 신호 BS(i-1), BS(i)를 수신하는 NOR 회로 RR11과, NOR 회로 RR11의 출력과 타이밍 신호 XRST를 수신하는 NOR 회로 RR12와, NOR 회로 RR12의 출력을 받아 반전시켜 이퀄라이즈 지시 신호 EQa를 출력하는 인버터 RR13을 포함한다.
이퀄라이즈 제어 회로 EQCb는 블록 어드레스 신호BS(i), BS(i+1)를 수신하는 NOR 회로 RR21과, NOR 회로 RR21과 타이밍 신호 XRST를 수신하는 NOR 회로 RR22와, NOR 회로 RR22의 출력을 받아 반전시켜 이퀄라이즈 지시 신호 EQb를 출력하는 인버터 RR23을 포함한다.
센스 증폭기 제어 회로 SACa는, 블록 어드레스 신호 BS(i-1), BS(i)를 수신하는 NOR 회로 RR31과, 센스 증폭기 활성화 신호 /SONM을 수신하여 반전하는 인버터 RR38과, NOR 회로 RR31의 출력을 받아 반전시키는 인버터 RR32와, 인버터 RR32의 출력과 인버터 RR38의 출력을 받는 NAND 회로 RR33과, NAND 회로RR33의 출력을 받아 반전시켜 센스 증폭기 활성화 신호 SON을 출력하는 인버터 RR34와, 인버터 RR32의 출력과 센스 증폭기 활성화 신호 SOPM을 수신하는 NAND 회로 RR35와, NAND 회로 RR35의 출력을 받아 센스 증폭기 활성화 신호/SOP를 출력하는 직렬로 접속된 인버터 RR36, RR37을 포함한다.
센스 증폭기 제어 회로 SACb는, 블록 어드레스 신호 BS(i), BS(i+1)를 수신하는 NOR 회로 RR41과 센스 증폭기 활성화 신호/SONM을 수신하여 반전하는 인버터 RR48과 NOR 회로 RR41의 출력을 받아 반전하는 인버터 RR42와, 인버터 RR42의 출력과 인버터 RR48의 출력을 받는 NAND 회로 RR43과, NAND 회로RR43의 출력을 받아 반전시켜 센스 증폭기 활성화 신호 SON을 출력하는 인버터 RR44와, 인버터 RR42의 출력과 센스 증폭기 활성화 신호 SOPM을 수신하는 NAND 회로 RR45와, NAND 회로 RR45의 출력을 받아 센스 증폭기 활성화 신호/SOP를 출력하는 직렬로 접속된 인버터 RR46, RR47을 포함한다.
행 디코드 회로 RD는 내부 어드레스 신호 Xk, Xl을 수신하는 NAND 회로RR53과, 내부 어드레스 신호 Xj와 비트선 제어 분리 회로 BIGa0이 발생되는 타이밍 신호 NRXT를 수신하는 NAND 회로 RR51과, NAND 회로 RR51의 출력을 받아 반전하는 인버터 RR52와, 인버터 RR52의 출력에 따라서 NAND 회로 RR53의 출력을 노드 NISn에 출력하는 N 채널 트랜지스터 RR54와, 타이밍 신호/RST에 따라 노드 NISn에 내부 승압 전위 Vpp를 제공하는 P채널 트랜지스터 RR55와, 노드 NISn이 게이트에 접속되어 소스가 내부 승압 전위 Vpp에 결합되는 P 채널 트랜지스터 RR57과, 노드 NISn이 게이트에 접속되고 소스가 접지 전위에 결합되며 드레인이 P 채널 트랜지스터 RR57의 드레인과 접속되는 N 채널 트랜지스터 RR58과, P 채널 트랜지스터 RR57의 드레인이 게이트에 접속되어 노드 NISn을 내부 승압 전위 Vpp에 결합하는 P 채널 트랜지스터 RR56을 포함한다. P채널 트랜지스터 RR57의 드레인으로부터는 행 선택 신호 WLSn이 출력된다.
도 4에 있어서는, n번째의 행 선택 신호 WLSn을 출력하는 부분을 행 디코드 회로 RD의 일부로서 대표적으로 나타내었다. 행 선택 신호 WLSn은, 도 3에서설명한 워드선 드라이브 회로 WDn을 통해 대응하는 워드선 WLn을 활성화한다.
도 5는 도 3에 도시한 메모리셀 MC의 구성을 개략적으로 나타낸 도면이다.
도 5에 있어서, 메모리셀 MC는 정보를 기억하기 위한 캐패시터 MQ와, 워드선 WL의 신호 전위에 응답하여, 캐패시터 MQ의 스토리지 노드 SN을 비트선 BL (또는 /BL)로 접속하는 N 채널 트랜지스터로 구성되는 액세스 트랜지스터 MT를 포함한다. 메모리 캐패시터 MQ의 셀 기판 노드 CP에는, 일정한 셀 플레이트 전위 VCP가 제공된다.
도 6은, 도 3에 도시한 비트선 이퀄라이즈 회로 EQ 및 센스 증폭기 SA의 구성을 나타낸 도면이다.
도 6을 참조하면, 이퀄라이즈 회로 EQ는 이퀄라이즈 지시 신호 φEQ에 응답하여 도통하고, 노드 Nx 및 Ny를 전기적으로 접속하는 N 채널 트랜지스터 T1과, 이퀄라이즈 지시 신호 φEQ에 응답하여 도통하고, 소정의 프리차지 전위 VBL을 노드 Nx 및 Ny로 전달하는 N 채널 트랜지스터 T2, T3을 포함한다.
이퀄라이즈 회로 EQ는 도 3에 도시한 이퀄라이즈 회로 EQa1, EQb0 및 EQb1에 대응한다. 노드 Nx 및 Ny는 비트선 분리 게이트를 통해 대응하는 비트선에 전기적으로 접속된다.
센스 증폭기 SA는, 게이트 및 드레인이 교차 결합되는 P 채널 트랜지스터 PQ1, PQ2와, 게이트 및 드레인이 교차 결합되는 N 채널 트랜지스터 NQ1, NQ2와, 센스 증폭기 활성화 신호/SOP에 응답하여 도통하고, P 채널 트랜지스터 PQ1 및 PQ2의 소스로 전원 전위 VCC를 결합하는 P 채널 트랜지스터 PQ3과, 센스 증폭기 활성화 신호 SON에 응답하여 도통하고, N 채널 트랜지스터 NQ1 및 NQ2의 소스로접지 전압 GND를 전달하는 N 채널 트랜지스터 NQ3을 포함한다. P 채널 트랜지스터 PQ1 및 N 채널 트랜지스터 NQ1의 드레인은 노드 Nx에 접속되고, P 채널 트랜지스터 PQ2 및 N 채널 트랜지스터 NQ2의 드레인은 노드 Ny에 접속된다.
센스 증폭기 활성화 신호 SON 및 /SOP가, 도 3에 도시한 센스 증폭기 활성화 신호 SOa 또는 SOb에 대응한다.
실시예 1에서는 도 2에서 도시한 메모리 블록을 도 1에서 설명한 배치로 함으로써, 종횡비가 대략 1:2인 16Mbit의 메모리 블록을 8개 사용한다. 결과로서 칩전체의 종횡비가 대략 1:2인 128Mbit DRAM을 실현할 수 있다. 이 128Mbit의 DRAM을 종래의 64Mbit DRAM과 동일한 패키지에 수납하기 위해서는 64Mbit DRAM에 대해 약 1. 5배의 축소도가 요구된다.
[실시예 2]
도 7은, 본 발명의 실시예 2의 반도체 장치의 회로의 배치를 개략적으로 나타낸 도면이다.
도 7을 참조하여, 실시예 2의 반도체 기억 장치는 반도체 기판(1100)의 주표면 상을 3행 3열로 분할한 영역 중 제2행 제2열을 제외한 8개의 영역에 8개의 메모리 블록을 각각 배치하는 점은 실시예 1과 마찬가지이다. 실시예 2의 반도체 기억 장치는 또한 제2행 제2열의 영역에, 8개의 메모리 블록 모든 제어의 기준이 되는 기준 신호를 생성하는 마스터 제어 회로 MCTL1과, 제2행 제2열의 영역의 네 구석에 배치되고, 마스터 제어 회로 MCTL1로부터의 기준 신호를 수신하여 각 메모리 블록에 전달하는 로컬 제어 회로 LC11, LC12, LC21 및 LC22와, 외부와의 데이타의 교환, 클록 입력, 어드레스 입력에 이용되는 패드 PD를 포함한다.
실시예 2의 반도체 기억 장치는, 또한, 메모리 블록 MB11의 컬럼 디코더의 측방에 따라 배치되고, 메모리 블록 MB11에 입출력되는 데이타를 전달하는 데이타버스 DB1과, 메모리 블록 MB21의 컬럼 디코더의 측방에 따라 배치되고, 메모리 블록 MB21에 입출력되는 데이타를 전달하는 데이타 버스 DB2와, 메모리 블록 MB31의 컬럼 디코더에 따라 배치되고, 메모리 블록 MB31에 입출력되는 데이타를 전달하는 데이타 버스 DB3과, 메모리 블록 MB32의 컬럼 디코더에 따라 배치되고, 메모리 블록 MB32에 입출력되는 데이타를 전달하는 데이타 버스 DB4와, 메모리 블록 MB12의 컬럼 디코더에 따라 배치되고, 메모리 블록 MB12에 입출력되는 데이타를 전달하는 데이타 버스 DB5와, 메모리 블록 MB13의 컬럼 디코더에 따라 배치되고, 메모리 블록 MB13에 입출력되는 데이타를 전달하는 데이타 버스 DB6과, 메모리 블록 MB23의 컬럼 디코더에 따라 배치되고, 메모리 블록 MB23에 입출력되는 데이타를 전달하는 데이타 버스 DB7과, 메모리 블록 MB33의 열 디코더에 따라 배치되고, 메모리 블록 MB33에 입출력되는 데이타를 전달하는 데이타 버스 DB8을 포함한다.
각각의 메모리 블록은, 그 블록의 긴 변 방향의 1변에 내부의 행 어드레스 신호에 응답하여 워드선을 선택하는 행계 회로 RRC와, 짧은 변 방향의 1변에 배치되어 내부의 열 어드레스 신호에 응답하여 비트선을 선택하는 열 디코더를 갖는다.
메모리 블록 MB12에 입출력되는 데이타 버스 DB5 및 메모리 블록(32)에 입출력되는 데이타를 전달하는 데이타 버스 DB4는, 반도체 기판의 긴 변을 3분할하는 중앙 영역 CRL1, CRL2 중 어느 하나에 배치되어 있으면 도 7에 도시한 배치로는 한정되지 않는다. 예를 들면, 도 7에서 도시한 메모리 블록 MB32를 좌우 반전시킨 배치로 하고, 데이타 버스 DB4를 중앙 영역 CRL2에 설치하여도 좋다.
데이타 버스를 이와 같은 배치로 함으로써, 도 7과 같은 메모리 블록 배치 구성을 갖는 반도체 기억 장치의 외부와의 데이타의 교환을 가장 짧은 경로로 실현할 수 있다. 예를 들면, 메모리 블록 MB11에 입출력되는 데이타는, 데이타 버스 DB1에 의해 로컬 제어 회로 LC11 부근까지 전달되고, 로컬 제어 회로 LC11 근방을 통과하고, 중앙부의 패드 PD까지의 경로로 전해진다.
도 7에서는, 칩의 짧은 변 방향으로 데이타 버스를 배치하는 예를 도시하였지만, 각 메모리 블록의 구성에 따라서는 짧은 변부를 3분할하는 중앙 영역에, 긴 변방향으로 데이타 버스를 배치하는 것도 가능하다.
도 8은 실시예 2의 반도체 기억 장치의 회로 구성을 설명하기 위한 개략 블록도이다.
도 8을 참조하여, 실시예 2의 반도체 기억 장치는 메모리 동작을 제어하기 위한 외부 신호(/RAS, /CAS, /WE, /OE)를 수신하는 콘트롤 클록 입력 버퍼 BUF1과, 외부로부터 입력되는 어드레스 신호 A0 내지 An을 수신하는 어드레스 입력 버퍼 BUF2와, 외부로부터 입력되는 뱅크 어드레스 BA0 내지 BA1을 수신하는 어드레스 입력 버퍼 BUF3과, 외부로부터 입력되는 마스터 클록 CLK, 클록 인에이블 신호CKE, 및 출력 디스에이블 신호 DQM을 수신하는 클록 입력 버퍼 BUF4와, 어드레스 입력 버퍼 BUF2, BUF3으로부터 어드레스 신호를 수신하여 콘트롤 클록 입력 버퍼 BUF1로부터 콘트롤 신호를 수신하여 클록 입력 버퍼 BUF4로부터 클록 신호를 수신하는 마스터 제어 회로 MCTL1과, 마스터 제어 회로에서 생성되는 프리디코드 신호 ADDM, 뱅크 어드레스 신호 BAAD, 타이밍 신호/RXTM, XRSTM, 센스 증폭기 활성화 신호 /SONMM, SOPMM을 수신하는 로컬 제어 회로 LC11, LC12, LC21 및 LC22를 포함한다.
로컬 제어 회로는 대응하는 메모리 블록에 내부 어드레스 신호 ADDL, 타이밍 신호 /RXT, XRST, 센스 증폭기 활성화 신호 /SONM, SOPM을 출력하여 제어한다. 로컬 제어 회로 LC11은 메모리 블록 MB11 및 MB21을 제어하고, 로컬 제어 회로 LC12는 메모리 블록 MB12, MB13을 제어하고, 로컬 제어 회로 LC21은 메모리 블록 MB31, MB32를 제어하고, 로컬 제어 회로 LC22는 메모리 블록 MB23, MB33을 제어한다.
도 9는 도 8에 도시한 콘트롤 클록 입력 버퍼 BUF1의 구성의 상세를 나타낸 회로도이다.
도 9를 참조하면, 콘트롤 클록 버퍼 BUF1은, 입력 신호 Ext. In과 접지 전위를 수신하는 NOR 회로 NR1과, NOR 회로 NR1의 출력을 받아 반전시키는 인버터 IV1과, 인버터 IV1의 출력을 게이트에 수신하고, 인버터 IV1의 입력과 전원 전위를 결합시키는 P 채널 트랜지스터 PQ4와, 인버터 IV1의 출력을 게이트에 수신하여 반전시켜 출력 신호 Int. In을 출력하는 인버터 IV2를 포함한다.
이 콘트롤 클록 입력 버퍼 BUF1에는, 행 어드레스 스트로브 신호 /RAS나, 열 어드레스 스트로브 신호 /CAS나, 기록 지시 신호 /WE나, 출력 활성화 신호 /OE가 앞에서 설명한 입력 신호 Ext. In으로서 제공된다.
도 10은 어드레스 입력 버퍼 BUF2의 구성의 상세를 나타낸 회로도이다. 도10을 참조하면, 어드레스 입력 버퍼 BUF2는 어드레스 입력 신호 Ext. AD와 접지 전위를 수신하는 NOR 회로 NR2와, NOR 회로 NR2의 출력을 받아 반전하는 인버터 IV3과, 인버터 IV3의 출력을 게이트에 수신하여, 인버터 IV3의 입력과 전원 전위를 결합시키는 P 채널 트랜지스터 PQ5와, 인버터 IV3의 출력을 게이트에 받아 반전시켜 내부 어드레스 신호 /Int. AD를 출력하는 인버터 IV4와, 어드레스 수신 신호/RAL을 수신하여 반전시키는 인버터 IV5와, 후에 설명하는 마스터 제어 회로MCTL1이 발생하는 어드레스 수신 신호 /RAL을 게이트에 수신하여 내부 어드레스 신호 /Int. AD를 노드 NA1에 전달하는 N 채널 트랜지스터 NQ4와, 인버터 IV5의 출력을 게이트에 받아 내부 어드레스 신호 /Int. AD를 노드 NA1에 전달하는 P 채널 트랜지스터 PQ6과, 노드 NA1이 입력에 접속되는 인버터 IV6과, 인버터 IV6의 출력을 받아 반전시켜 노드 NA1에 피드백하는 인버터 IV7과, 인버터 IV6의 출력 및 어드레스 인에이블 신호 RADE를 수신하는 NAND 회로 ND1과, NAND 회로ND1의 출력을 받아 반전시켜 어드레스 신호 RA를 출력하는 인버터 IV9와, 인버터 IV6의 출력을 받아 반전하는 인버터 IV8과, 인버터 IV8의 출력 및 후에 설명하는 마스터 제어 회로 MCTL1이 발생되는 어드레스 인에이블 신호 RADE를 수신하는 NAND 회로 ND2와, NAND 회로 ND2의 출력을 받아 반전시켜 어드레스 반전 신호 /RA를 출력하는 인버터 IV10을 포함한다.
도 10에 도시한 어드레스 입력 버퍼 BUF2에는 어드레스 신호로서 A0 내지 An이 입력 신호로서 제공된다. 또한 도면에는 도시하지 않지만 뱅크 어드레스 신호 BA0 내지 BA1을 수신하는 어드레스 입력 버퍼 BUF3도 마찬가지의 구성을 취한다.
도 11은 도 8에 도시한 마스터 제어 회로 MCTL1의 구성의 상세를 나타낸 회로도이다.
도 11을 참조하면, 마스터 제어 회로 MCTL1은 콘트롤 클록 입력 버퍼로부터 출력되는 내부 행 어드레스 스트로브 신호 Int. RAS를 수신하는 인버터 IV11과, IV11의 출력을 받아 지연시키는 직렬로 접속된 인버터 IV12, IV13, IV14 및 IV15와, 후에 설명하는 타이밍 신호 /RXD를 수신하는 직렬로 접속된 인버터 IV99 내지 IV104와, 인버터 IV15의 출력 및 인버터 IV104의 출력을 받는 NAND 회로 ND20과, NAND 회로 ND20의 출력을 받아 반전시켜 타이밍 신호 XRSTM을 출력하는 인버터 IV20과, 인버터 IV20의 출력을 받아 반전시켜 어드레스 인에이블 신호 RADE를 출력하는 인버터 IV21과, 어드레스 인에이블 신호 RADE를 수신하여 지연시키는 직렬로 접속된 인버터 IV22, IV23, IV24 및 IV25와, 인버터 IV25의 출력 및 내부 행 어드레스 스트로브 신호 Int. RAS를 수신하는 NAND 회로 ND21과, NAND 회로 ND21의 출력을 받아 타이밍 신호 /RXTM을 출력하는 직렬로 접속된 인버터 IV105, IV106과, 인버터 IV20의 출력을 받아 어드레스 수신 신호 /RAL을 출력하는 직렬로 접속된 인버터 IV27, IV28을 포함한다.
마스터 제어 회로 MCTL1은, 또한, 어드레스 인에이블 신호 RADE를 수신하여 지연시키는 직렬로 접속된 인버터 IV29, IV30, IV31 및 IV32와, 인버터 IV32의 출력을 받아 지연시키는 직렬로 접속된 인버터 IV33, IV34, IV35 및 IV36과, 인버터 IV32의 출력과 인버터 IV36의 출력을 받는 NOR 회로 NR3과, NOR 회로 NR3의 출력을 받아 반전시켜 타이밍 신호 /RXD를 출력하는 인버터 IV107과, NOR 회로 NR3의 출력을 받는 직렬로 접속된 인버터 IV38, IV39와, 인버터 IV39의 출력을 받아 반전시켜 센스 증폭기 활성화 신호 /SONMM을 출력하는 인버터 IV40과, 인버터 IV39의 출력을 받아 지연시키는 직렬로 접속된 인버터 IV57, IV58, IV59 및 IV60과, 인버터 IV39의 출력과 인버터 IV60의 출력을 받는 NAND 회로 ND17과, NAND 회로ND17의 출력을 받아 반전시켜 센스 증폭기 활성화 신호 SOPMM을 출력하는 인버터 IV61을 포함한다.
마스터 제어 회로 MCTL1은, 또한, 내부 어드레스 신호 /RA0 및 /RA1을 수신하는 NAND 회로 ND4와, NAND 회로 ND4의 출력을 받아 반전시켜 프리디코드 신호 XX0을 출력하는 인버터 IV41과, 내부 어드레스 신호 RA0 및 /RA1을 수신하는NAND 회로 ND5와, NAND 회로 ND5의 출력을 받아 반전시켜 프리디코드 신호XX1을 출력하는 인버터 IV42와, 내부 어드레스 신호 /RA0 및 RA1을 수신하는 NAND 회로 ND6과, NAND 회로 ND6의 출력을 받아 반전시켜 프리디코드 신호XX2를 출력하는 인버터 IV43과, 내부 어드레스 신호 RA0 및 RA1을 수신하는 NAND 회로 ND7과, NAND 회로 ND7의 출력을 받아 반전시켜 프리디코드 신호XX3을 출력하는 인버터 IV44를 포함한다.
프리디코드 신호 XX0 및 XX1, XX2, XX3은 도 8에서 설명한 프리디코드 신호 ADDM에 상당한다.
마스터 제어 회로 MCTL1은, 또한, 뱅크 어드레스 신호 /BA0 및 /BA1을 수신하는 NAND 회로 ND8과, NAND 회로 ND8의 출력을 받아 반전시켜 뱅크 선택 신호 BAAD0을 출력하는 인버터 IV45와, 뱅크 어드레스 신호 BA0 및 /BA1을 수신하는 NAND 회로 ND9와, NAND 회로 ND9의 출력을 받아 반전시켜 뱅크 선택 신호 BAAD1을 출력하는 인버터 IV46과, 뱅크 어드레스 신호 /BA0 및 BA1을 수신하는 NAND 회로 ND10과, NAND 회로 ND10의 출력을 받아 반전시켜 뱅크 선택 신호 BAAD2를 출력하는 인버터 IV47과, 뱅크 어드레스 신호 BA0 및 BA1을 수신하는 NAND 회로 ND11과, NAND 회로 ND11의 출력을 받아 반전시켜 뱅크 선택 신호 BAAD3을 출력하는 인버터 IV48을 포함한다.
도 12는, 도 8에서 도시한 로컬 제어 회로 LC11의 구성의 상세를 나타낸 회로도이다.
로컬 제어 회로 LC11은, 뱅크 선택 신호 BAAD0을 수신하여 반전시키는 인버터 IV53과, 인버터 IV53의 출력 및 센스 증폭기 활성화 신호 /SONMM을 수신하는 NOR 회로 NR4와, NOR 회로 NR4의 출력을 받아 반전시켜 센스 증폭기 활성화 신호/SONM을 출력하는 인버터 IV49와, 센스 증폭기 활성화 신호 SOPMM 및 뱅크 선택 신호 BAAD0을 수신하는 NAND 회로 ND12와, NAND 회로 ND12의 출력을 받아 반전시켜 센스 증폭기 활성화 신호 SOPM을 출력하는 인버터 IV50과, 타이밍 신호 /RXTM 및 인버터 IV53의 출력을 받는 NOR 회로 NR5와, NOR 회로 NR5의 출력을 받아 반전시켜 타이밍 신호 /RXT를 출력하는 인버터 IV51과, 인버터 IV53의 출력 및 타이밍 신호 XRSTM을 수신하는 NOR 회로 NR6과, NOR 회로 NR6의 출력을 받아 반전시켜 타이밍 신호 XRST를 출력하는 인버터 IV52를 포함한다.
로컬 제어 회로 LC11은 또한, 프리디코드 신호 XX0 및 뱅크 선택 신호BAAD0을 수신하는 NAND 회로 ND13과, NAND 회로 ND13의 출력을 받아 반전시켜 프리디코드 신호 X0을 출력하는 인버터 IV108과, 프리디코드 신호 XX1 및 뱅크 선택 신호 BAAD0을 수신하는 NAND 회로 ND14와, NAND 회로 ND14의 출력을 받아 반전시켜 프리디코드 신호 X1을 출력하는 인버터 IV54와, 프리디코드 신호XX2 및 뱅크 선택 신호 BAAD0을 수신하는 NAND 회로 ND15와, NAND 회로ND15의 출력을 받아 반전시켜 프리디코드 신호 X2를 출력하는 인버터 IV55와, 프리디코드 신호 XX3 및 뱅크 선택 신호 BAAD0을 수신하는 NAND 회로 ND16과, NAND 회로 ND16의 출력을 받아 반전시켜 프리디코드 신호 X3을 출력하는 인버터 IV56을 포함한다.
프리디코드 신호 X0 내지 X3은 도 8에 도시한 프리디코드 신호 ADDL에 상당한다.
또한, 로컬 제어 회로 LC12, LC21 및 LC22는 도 12에서 도시한 LC11과 마찬가지의 구성을 갖는다.
실시예 2의 반도체 기억 장치가 구비하는 8개의 메모리 블록의 구성은 실시예 1에서 설명한 도 2, 도 3 및 도 4와 마찬가지의 구성을 갖고 있어 설명은 반복하지 않는다.
도 13은, 실시예 2의 반도체 기억 장치의 동작의 개략을 설명하기 위한 동작파형도이다.
도 3, 도 13을 참조하여, 메모리 블록 MB＃i의 워드선 WL0이 선택될 때의 상태를 설명한다.
시각 t0 이전에 있어서, 행 어드레스 스트로브 신호 /RAS가 H 레벨일 때, 실시예 2의 반도체 기억 장치는 스탠바이 상태에 있다.
이 상태에 있어서는, 이퀄라이즈 지시 신호 φEQ는 H 레벨에 있고, 이퀄라이즈 회로 EQ(EQa1, EQb0, EQb1)는 전부 활성 상태에 있고, 노드 Nx 및 Ny는 소정의 중간 전위 VBL 레벨로 프리차지된다.
또한, 비트선 분리 제어 신호 BLI(BLIa0, BLIa1, 및 BLIb)가 H 레벨에 있고, 비트선 분리 게이트 IG(IGca, IGaa1, IGab0, IGab2)는 도통 상태에 있고, 각 비트선쌍 BLP(BLP0 내지 BLP2)는, 대응하는 비트선 분리 게이트를 통해 노드 Nx 및 Ny에 전기적으로 접속되고, 이퀄라이즈 회로 EQ1에 의해, 소정의 중간 전위 VBL로 프리차지된다.
센스 증폭기 활성화 신호 /SOP는 H레벨, 센스 증폭기 활성화 신호 SON은 L 레벨에 있고, 도 6에 도시한 센스 증폭기 활성화용의 P 채널 트랜지스터 PQ3 및 N 채널 트랜지스터 NQ3은 비도통 상태에 있고, 센스 증폭기 SA는 비활성화 상태에 있다. 또한 열 디코더로부터의 열 선택선 CSL 상의 신호 전위도 L 레벨에 있다.
시각 t0에 있어서, 행 어드레스 스트로브 신호 /RAS가 L 레벨로 풀다운(Pull down)되면, 메모리 사이클이 시작된다.
이 행 어드레스 스트로브 신호 /RAS의 풀다운에 응답하여, 그 때 제공된 어드레스 신호가 X 어드레스 신호로서 어드레스 버퍼에 수신되고 내부 어드레스 신호가 생성된다. 이 내부 어드레스 신호는 마스터 제어 회로, 로컬 제어 회로에 의해 프리디코드되어 X 어드레스 신호로 된다. 이 X 어드레스 신호는 메모리 블록을 지정하는 블록 어드레스 신호 및 워드선을 지정하는 행 어드레스 신호를 포함한다.
메모리 블록 MB＃i가 지정되었기 때문에, 이 메모리 블록 MB＃i에 대응하여설치된 센스 증폭기대 SB＃i 및 SB＃i+1에 대한 비트선 이퀄라이즈 신호 φEQ(φEQa 및 φEQb)가 L 레벨로 되고, 이퀄라이즈 회로 EQ가 비활성 상태로 되어, 메모리 블록 MB＃i에 포함되는 비트선쌍 BLP의 프리 차지 동작이 정지된다.
또한, 행 어드레스 스트로브 신호 /RAS의 하강에 응답하여 마스터 제어 회로 MCTL1이 출력하는 타이밍 신호 /RXTM의 반전 신호인 RXTM이 상승한다.
또한, 이 때 비트선 분리 제어 신호 BLIa0이 L 레벨로 되어, 비트선 분리 게이트 IGca가 비도통 상태로 되고, 메모리 블록 MB＃i-1의 각 비트선쌍이 센스 증폭기대 SB＃i로부터 분리된다. 마찬가지로, 도시하지 않은 메모리 블록 MB＃i+1이, 센스 증폭기대 SB＃i+1로부터 분리된다. 따라서 이 상태에 있어서, 센스 증폭기대SB＃i 및 SB＃i+1은 메모리 블록 MB＃i에 대해서만 접속된다.
X 어드레스 신호에 따라 행 디코드 회로 RD(도 4 참조)가 디코드 동작을 행하고, 메모리 블록 MB＃i의 워드선 WL0을 지정하는 신호를 발생한다. 따라서 워드선 드라이버 WD0이 이 워드선 WL0을 H 레벨로 구동한다. 나머지 워드선 WL1 내지 WLn은, 비선택 상태에 있고, 그 전위는 L 레벨로 유지된다.
이 워드선 WL0이 선택되면, 선택 워드선 WL0에 접속되는 메모리셀 MC의 트랜지스터 MT가 도통하고, 각 메모리셀 MC의 캐패시터 MQ에 저장된 데이타가 대응하는 비트선 BL 상에 판독된다. 도 13에 있어서는, H 레벨의 데이타가 비트선 BL 또는 /BL 상에 판독된 경우의 파형이 일례로서 도시된다. 비트선쌍 BLP에 있어서, 선택 메모리셀이 접속되지 않은 비트선은, 중간 전위 VBL을 유지하고, 메모리셀 데이타에 대한 기준 전위를 제공한다.
계속해서 이 비트선의 전위차가 충분한 크기가 되면, 마스터 제어 회로에서 발생된 센스 증폭기 활성화 신호 /SONMM, SOPMM을 기초로, 센스 증폭기 활성화 신호 SON 및 /SOP가 활성화되고, 각각 H 레벨 및 L 레벨로 된다.
따라서, 도 6에 도시한 P 채널 트랜지스터 PQ3 및 N 채널 트랜지스터 NQ3가 도통하고, 센스 증폭기 SA가 활성화된다. P 채널 트랜지스터 PQ1 및 PQ2는 노드 Nx 및 Ny 상에 전달된 비트선 전위를 작동적으로 증폭시키고, 고전위의 노드(비트선)를 전원 전위 Vcc로 구동하고, 한편, N 채널 트랜지스터 NQ1, NQ2는 노드 Nx 및 Ny에 접속되는 비트선쌍의 저전위의 비트선을 접지 전압 GND 레벨로 구동한다.
이 행 선택 동작과 병행하여, 시각 t1에 있어서, 열 어드레스 스트로브 신호/CAS가 L 레벨의 활성 상태로 하강하여 열 선택 동작이 개시된다. 열 어드레스 스트로브 신호 /CAS의 풀다운에 응답하여, 그 때에 제공된 어드레스 신호가 Y 어드레스 신호로서 수신되고, 열 디코더 /CD가 디코드 동작을 행하고, 어드레스 지정된 열에 대응하는 열 선택 신호 전달선 CSL을 선택 상태(H 레벨)로 구동한다.
계속해서, 어드레스 지정된 워드선 WL0 및 열 선택 신호 전달선 CSL의 교차부에 대응하여 설치된 메모리셀에 대한 데이타의 기록/판독이 행해진다. 데이타의 판독은 열 어드레스 스트로브 신호 /CAS의 풀다운에 응답하여 행해지고, 데이타기록은, 열 어드레스 스트로브 신호 /CAS 및 데이타 기록을 나타낸 기록 허가 신호/WE가 모두 활성 상태로 된 것에 응답하여 행해진다.
시각 t2에 있어서, 행 어드레스 스트로브 신호 /RAS 및 열 어드레스 스트로브신호 /CAS가 H 레벨의 비활성 상태로 되어, 메모리 사이클이 완료한다.
이 행 어드레스 스트로브 신호 /RAS의 상승에 응답하여, 마스터 제어 회로가 출력되는 타이밍 신호 RXTM 및 센스 증폭기 활성화 신호 SOPMM이 풀다운되고, 따라서 선택 워드선 WL0의 전위가 L 레벨로 풀다운된다.
계속해서 센스 증폭기 활성화 신호 SOP 및 SON이 비활성 상태로 되고, 비트선 분리 제어 신호 BLI가 전부 H 레벨로 되고, 이어서 이퀄라이즈 지시 신호 φEQ가 H 레벨로 되고, 메모리 블록 MB＃i, MB＃i-1 및 MB＃i+1의 비트선이, 다시 비트선 이퀄라이즈 회로에 의해 중간 전위 VBL에 프리차지된다.
한편, 열 어드레스 스트로브 신호/CAS의 상승에 응답하여, 열 디코더가 비활성 상태로 되고, 선택 상태의 열 선택 신호 전달선 CSL의 전위가 L 레벨로 하강된다.
메모리 용량이 적어 칩 사이즈가 작은 경우에는, 제어 회로를 마스터 제어 회로와 로컬 제어 회로로 나누지 않더라도, 반도체 기억 장치의 제어는 가능하다. 그러나, 메모리의 용량이 증가하고, 또한, 칩 사이즈 자체가 커지게 되면, 제어 회로에서 메모리 블록에 송신하는 신호의 배선 길이가 길어져서, 제어 회로의 드라이버의 부담이 커져 지연이 문제가 된다.
실시예 2의 반도체 기억 장치는, 제어 회로를 마스터 제어 회로와 로컬 제어 회로로 분할하고, 제2행 제2열의 중앙부의 영역 네 구석에 마스터 제어 회로로부터의 제어 신호를 수신하여 각각의 메모리 블록을 제어하는 로컬 제어 회로가 배치된다. 이와 같이 로컬 제어 회로를 배치함으로써, 각각의 메모리 블록 중 어느 하나의 코너부에 로컬 제어 회로가 근접하므로, 8개의 메모리 블록 전부에 대해 제어 신호의 지연이 균등하게 되어, 각 메모리 블록에 대해 균등한 제어가 실현된다.
[실시예 3]
도 14는 실시예 3의 반도체 기억 장치의 구성을 설명하기 위한 도면이다. 도 14를 참조하여, 실시예 3의 반도체 기억 장치에서는, 메모리 블록 MB11, MB21을 포함하는 메모리 뱅크 MBK1과, 메모리 블록 MB12, MB13을 포함하는 메모리 뱅크 MBK2와, 메모리 블록 MB23, MB33을 포함하는 메모리 뱅크 MBK3과, 메모리 블록 MB31, MB32를 포함하는 메모리 뱅크 MBK4를 구비하고 있다.
메모리 뱅크 MBK1은 로컬 제어 회로 LC11에 의해 제어되고, 메모리 뱅크 MBK2는 로컬 제어 회로 LC12에 의해 제어되고, 메모리 뱅크 MBK3은 로컬 제어 회로 LC22에 의해 제어되고, 메모리 뱅크 MBK4는 로컬 제어 회로 LC21에 의해 제어된다. 또한, 각 뱅크마다 대응하여 각각 독립하여 동작 가능한 판독계 회로 및 기록계 회로가 설치되어 있다.
따라서 메모리 뱅크 MBK1 내지 MBK4를 각각 독립하여 제어하는 것이 가능해진다. 이 경우도, 마스터 제어 회로로부터의 신호 지연이나 스큐를, 각 뱅크에 대해 거의 같은 정도로 할 수 있으므로, 보다 고속의 DRAM 동작을 실현할 수 있다.
이 뱅크 구성은 클록 동기식의 DRAM(싱크로너스 DRAM: SDRAM)에서 특히 이용되는 것이다.
또한 8개의 메모리 블록은 각각 행 디코더 RRC가 독립하고 있고 독립 동작이 가능하므로, 도 15에 도시한 바와 같이 각각의 메모리 블록을 MBK1a 내지 MBK8a의 8개의 뱅크에 각각 할당하는 것도 용이하게 할 수 있다.
[실시예 4]
도 16은, 실시예 4의 반도체 기억 장치의 구성을 설명하기 위한 도면이다.
실시예 4의 반도체 기억 장치는 실시예 2의 반도체 기억 장치의 구성에 있어서, 마스터 제어 회로 MCTL1을 대신하여 MCTL2를 포함하고 있다. 또한 마스터 제어 회로 MCTL2는 그 중심부에 페이즈 록 루프 회로 PL1을 포함하고 있는 점이 실시예 2와 다르다. 다른 구성은 실시예 2와 마찬가지이므로 설명은 반복하지 않는다.
도 17은 도 16에 도시한 페이즈 록 루프 회로 PL1의 구성을 나타낸 회로도이다.
도 17을 참조하면, 페이즈 록 루프 회로 PL1은, 외부 클록 신호 ext. CLK와 이 페이즈 록 루프 회로 PL1이 발생하는 내부 클록 신호 int. CLK를 비교하여 이들 위상의 불일치에 따른 제어 신호 UP 및 /DOWN을 출력하는 위상 비교 회로 B1과, 위상 비교 회로가 출력하는 제어 신호 UP 및 /DOWN에 따라서 노드 B2a에 대해 전하를 공급하거나, 노드 B2a로부터 전하를 방출하거나 하는 차지 펌프 회로 B2와, 차지 펌프 회로 B2의 출력 노드 B2a의 변화에 따라서 출력 전위 Vp를 출력하는 루프 필터 B3과, 루프 필터 B3의 출력 전위 Vp를 받아 이 출력 전위 Vp에 따른 출력 전위 Vn을 출력하는 전류 조정 전위 출력 회로 B4와, 출력 전위 Vp 및 출력 전위 Vn을 받아 대응하는 주파수의 내부 클록 신호 int. CLK를 발생하는 링 오실레이터 B5를 포함한다.
차지 펌프 회로 B2는 전원 전위 Vcc가 제공되는 전원 노드와 노드 B2b와의 사이에 정전류를 흘리기 위한 정전류 회로 B2c와, 게이트에 제어 신호 UP를 수신하여 노드 B2b와 노드 B2a를 접속하는 P 채널 트랜지스터 B2d와, 게이트에 제어 신호 /DOWN을 수신하여 노드 B2a와 노드 B2e를 접속하는 N 채널 트랜지스터 B2f와, 노드 B2e로부터 접지 전위 전원 GND에 대해 정전류를 흘리는 정전류 회로 B2g를 갖는다.
루프 필터 B3은 노드 B2a와 노드 B3a를 접속하는 저항 B3b와, 노드 B3a와 노드 B3c를 접속하는 저항 B3d와, 노드 B3c와 접지 전위 간에 접속되는 캐패시터 B3e를 갖는다.
노드 B3a의 전위는 루프 필터가 출력하는 출력 전위 Vp로 된다.
전류 조정 전위 출력 회로 B4는, 게이트에 출력 전위 Vp를 받아, 전원 전위Vcc와 노드 B4a를 결합시키는 P 채널 트랜지스터 B4b와, 게이트와 드레인이 노드 B4a에 접속되고, 소스가 접지 전위에 결합되는 N 채널 트랜지스터 B4e를 포함한다. 노드 B4a의 전위는 출력 전위 Vn으로 된다.
링 오실레이터 B5는, 홀수개의 직렬로 접속되어 최종단의 출력이 초단의 입력에 접속된 인버터 B6을 포함한다.
인버터 B6은 전원 전위 Vcc가 제공되는 전원 노드로부터 유입되는 전류를 출력 전압 Vp에 따라서 제한하는, 게이트에 출력 전압 Vp를 받아 소스가 전원 전위Vcc에 결합되어 드레인이 노드 B6a에 접속되는 P 채널 트랜지스터 B6b와, 노드 B6f로부터 접지 전원 전위 GND에 대해 유출되는 전류를 출력 전압 Vn에 따라서 제한하는, 게이트에 출력 전위 Vn을 받아 드레인이 B6f에 접속되어 소스가 접지 전위GND에 결합되는 N채널 트랜지스터 B6h와, 입력 노드 B6d의 전위를 게이트에 받아 소스가 노드 B6a와 접속되고 드레인이 출력 노드 B6c에 접속되는 P 채널 트랜지스터 B6e와, 입력 노드 B6d의 전위를 게이트에 받아 소스가 노드 B6f와 접속되어 드레인이 출력 노드 B6c에 접속되는 N 채널 트랜지스터 B6g를 갖는다.
도 18은 도 17의 페이즈 록 루프 회로 PL1의 동작을 설명하기 위한 동작 파형도이다.
도 17, 도 18을 참조하여, 시각 t1에 있어서는 칩 중앙부의 패드에 외부에서제공되는 외부 클록 신호 ext. CLK가 내부 클록 신호 int. CLK에 앞서서 상승하기 때문에, 위상 비교 회로 B1은 제어 신호 DOWN을 L 레벨로부터 H 레벨로 상승시킨다.
시각 t2에 있어서는 내부 클록 신호 int. CLK가 L 레벨로부터 H 레벨로 상승됨에 따라서, 위상 비교 회로가 출력하는 제어 신호 DOWN은 L 레벨로 하강된다.
이에 따라 노드 B3a로부터는 제어 신호 DOWN의 펄스폭에 따른 전하가 방출되기 때문에, 루프 필터의 출력 전위 Vp는 시각 t1으로부터 시각 t2에 걸쳐 그 전위가 하강된다.
시각 t3에 있어서, 외부 클록 신호 ext. CLK가 내부 클록 신호 int. CLK에 앞서서 풀다운되기 때문에, 위상 비교 회로 B1이 출력하는 제어 신호 DOWN은 H 레벨로 상승된다.
시각 t4에 있어서, 내부 클록 신호 int. CLK가 L 레벨로 하강됨에 따라 제어 신호 DOWN은 L 레벨로 하강된다.
시각 t3 내지 t4에서는 제어 신호 DOWN의 펄스폭에 따라 출력 전위 Vp는 전위가 더욱 내려 간다. 그리고 이에 따라 링 오실레이터 발진 주파수는 낮아지기 때문에 시각 t5 내지 t8에서는 외부 클록 신호 ext. CLK와 내부 클록 신호 int. CLK는 거의 같은 주파수, 동일 위상으로 되고, 페이즈 록 루프가 록인된다.
이러한 페이즈 록 루프(PLL) 회로는 클록 주파수가 100㎒ 이상인 고속으로 동작하는 SDRAM에서 사용되는 경우가 많다.
클록 단자로부터 입력된 외부 클록 신호를 반도체 기억 장치 내부에서 버퍼에 의해 증폭하여 내부 클록 신호로서 사용하면, 그 버퍼에 의한 지연 때문에 내부 클록 신호가 외부 클록 신호에 대해 지연을 발생시키고, 이러한 지연은 외부와 고속으로 데이타를 교환하는 SDRAM에서는 동작 마진을 좁히게 된다.
도 16에서 도시한 바와 같이 내부 클록 신호를 발생하는 PLL 회로를 반도체 기억 장치의 중앙부에 배치함으로써, 8개의 각 메모리 블록의 제어 회로부가 수신하는 내부 클록 신호의 위상의 불일치(phase offset)나 스큐를 작게 할 수 있어, 보다 고속이고 안정된 제어를 실현할 수 있다.
[실시예 5]
도 19는 실시예 5의 반도체 기억 장치의 구성을 설명하기 위한 도면이다.
도 19를 참조하면, 실시예 5의 반도체 기억 장치는 실시예 2의 반도체 기억 장치의 마스터 제어 회로 MCTL1을 대신하여 MCTL3을 포함하고, 마스터 제어 회로 MCTL3은 그 중앙부에 지연 록 루프 회로 DL1을 갖고 있는 점에서 실시예 2와 다르다. 다른 구성은 실시예 2의 반도체 기억 장치와 마찬가지이므로 설명은 반복하지 않는다.
도 20은, 도 19에 도시한 DLL 회로의 구성을 나타낸 블록도이다.
도 20을 참조하여, DLL 회로 DL1은 칩 중앙부의 패드에 외부로부터 제공되는 외부 클록 신호 ext. CLK를 수신하는 클록 버퍼 B11과, 클록 버퍼 B11이 출력하는 클록 신호 ECLK와 중간 클록 신호 RCLK를 비교하여, 위상차에 따라 제어 신호/UP 및 DOWN을 출력하는 위상 비교기 B12와, 제어 신호 /UP 및 DOWN을 수신하는 차지 펌프 B13과, 차지 펌프 B13의 출력을 받아 제어 전압 VCOin을 출력하는 루프 필터 B16과, 클록 버퍼 B11이 출력하는 클록 신호 ECLK를 수신하여 제어 전압 VCOin에 따라 지연시키고, 지연 클록 ECLK′를 출력시키는 전압 제어 지연 회로 B15와, 지연 클록 ECLK′를 받아 중간 클록 신호 RCLK 및 내부 클록 신호 int. CLK를 출력하는 클록 버퍼 B14를 포함한다.
도 21은 위상 비교기 B12의 구성을 나타낸 회로도이다.
도 21을 참조하면, 위상 비교기 B12는 클록 신호 ECLK를 수신하여 반전하는 인버터 B12a와, 인버터 B12a의 출력 및 노드 N1의 전위를 받아, 그 출력이 노드 Nf에 접속되는 NAND 회로 B12f와, 노드 Nf, Nr, 및 Ng가 입력으로 접속되고 그 출력이 노드 N1에 접속되는 NAND 회로 B121과, 노드 Nf 및 Nh가 입력에 접속되고 그 출력이 노드 Ng에 접속되는 NAND 회로 B12g와, 노드 Ng 및 Nr이 입력에 접속되고 그 출력이 노드 Nh에 접속되는 NAND 회로 B12h와, 입력이 노드 N1에 접속되고 제어 신호 /UP을 출력하는 직렬로 접속된 인버터 B12c, B12d를 포함한다.
위상 비교기 B12는 또한, 중간 클록 신호 RCLK를 수신하는 인버터 B12b와, 인버터 B12b의 출력과 노드 Nn의 전위를 받아 그 출력이 노드 Nk에 접속되는 NAND 회로 B12k와, 입력에 노드 Nj, Nr 및 Nk가 접속되고 그 출력이 노드 Nn에 접속되는 NAND 회로 B12m과, 노드 Ni 및 Nk가 입력에 접속되고 그 출력이 노드 Nj에 접속되는 NAND 회로 B12j와, 입력에 노드 Nr 및 Nj가 접속되고 그 출력이 노드 Ni에 접속되는 NAND 회로 B12i와, 입력에 노드 Ng, Nf, Nk 및 Nj가 접속되고 그 출력이 노드 Nr에 접속되는 NAND 회로 B12n과, 입력이 노드 Nn에 접속되고 제어 신호 DOWN을 출력하는 인버터 B12e를 포함한다.
도 22는 클록 버퍼 B11의 구성을 나타낸 회로도이다.
도 20을 참조하면, 클록 버퍼 B11은 직렬로 접속된 m개(m은 자연수)의 인버터 Ia1 내지 Iam을 포함하고, 외부 클록 신호 ext. CLK를 증폭시켜 클록 신호 ECLK를 출력한다. 인버터 Ia1 내지 Iam의 심볼 크기는, 각 인버터의 부하 구동 능력의 크기를 나타내고 있고, 인버터의 부하 구동 능력은 출력단을 향해 서서히 증대하고 있다. 인버터 Ia1 내지 Iam의 단수 m은 위상 비교기 B12 및 전압 지연 회로B15의 입력 용량에 따라 설정된다.
도 23은 클록 버퍼 B14의 구성을 나타낸 회로도이다.
클록 버퍼 B14는, 직렬 접속된 n개(n은 자연수)의 인버터 Ib1 내지 Ibn을 포함하며, 전압 제어 지연 회로가 출력하는 지연 클록 ECLK′를 증폭하여 내부 클록 신호 int. CLK 및 중간 클록 신호 RCLK를 출력한다. 내부 클록 신호 int. CLK는, 각 메모리 블록을 제어하는 제어 회로부에 공급된다.
클록 버퍼 B14를 구성하는 인버터 Ib1 내지 Ibn의 부하 구동 능력도, 클록 버퍼 B11과 마찬가지로, 출력단을 향해 서서히 증대하고 있다.
인버터 Ib1 내지 Ibn의 단수 n은 부하 용량의 크기에 따라서 설정된다. 중간 클록 신호 RCLK를 출력하는 인버터(도면에서는 Ib4)는, 외부 클록 신호 ext. CLK와 내부 클록 신호 int. CLK의 위상차가 소정의 값이 되도록 선택된다.
도 24는 도 20에 도시한 차지 펌프 B13 및 루프 필터 B16의 구성을 나타낸 회로도이다.
도 24를 참조하면 차지 펌프 B13은 전원 전위 Vcc가 제공되는 전원 노드와 접지 노드 간에 직렬 접속된 정전류원 B13a, P 채널 트랜지스터 B13b, N 채널 트랜지스터 B13c 및 정전류원 B13d를 포함한다.
P 채널 트랜지스터 B13b의 게이트는 제어 신호 /UP를 수신하고, N 채널 트랜지스터 B13c의 게이트는 제어 신호 DOWN을 수신한다. P 채널 트랜지스터 B13b와 N 채널 트랜지스터 B13c와의 접속 노드 N13이 차지 펌프 B13의 출력 노드로 된다. 루프 필터 B16은 차지 펌프 B13의 출력 노드 N13과 접지 노드 간에 직렬접속된 저항 B16a 및 캐패시터 B16b를 포함한다.
도 25는 도 20에, 도시한 전압 지연 회로 B15의 구성을 나타낸 회로도이다.
도 25를 참조하면, 이 전압 제어 지연 회로 B15는 바이어스 발생 회로 B21과, 직렬 접속된 k개(k는 자연수)의 지연 시간 가변 인버터 B221 내지 B22k를 포함한다.
바이어스 발생 회로 B21은 게이트에 제어 전압 VCOin을 받아, 소스가 접지전위에 결합된 N 채널 트랜지스터 B21c와, 게이트 및 드레인이 N 채널 트랜지스터 B21c의 드레인과 접속되고, 소스가 전원 전위 Vcc에 결합된 P 채널 트랜지스터 B21a와, 게이트에 N 채널 트랜지스터 B21c의 드레인의 전위를 받아, 소스가 전원 전위 Vcc에 결합된 P 채널 트랜지스터 B21b와, 드레인과 게이트가 P 채널 트랜지스터 B21b에 접속되고 그 소스가 접지 전위와 결합되는 N 채널 트랜지스터 B21d를 포함한다.
N 채널 트랜지스터 B21c의 드레인의 전위는 제어 전위 Vp1로 되고, P 채널 트랜지스터 B21b의 드레인의 전위는 제어 전위 Vn으로 된다.
지연 시간 가변 인버터 B22k(k는 자연수)는 제어 전위 Vp1을 게이트에 받아, 전원 전위 Vcc가 제공되는 전원 노드로부터의 전류를 제한하는 P 채널 트랜지스터 B22ak와, 게이트에 제어 전위 Vn을 받아 접지 노드로 유출되는 전류를 제한하는 N 채널 트랜지스터 B22dk와, P 채널 트랜지스터 B22ak의 드레인과, N 채널 트랜지스터 B22dk의 드레인 간에 직렬 접속되는 P 채널 트랜지스터 B22bk 및 N 채널 트랜지스터 B22ck를 갖는다.
P 채널 트랜지스터 B22bk의 게이트와 N 채널 트랜지스터 B22ck의 게이트는 접속되고, 이 지연 시간 가변 인버터의 입력 노드로 되고, P 채널 트랜지스터 B22bk의 드레인은 이 지연 시간 가변 인버터의 출력 노드로 된다.
다음에 도 25에 도시한 전압 제어 지연 회로 B15의 동작에 대해 설명한다. P 채널 트랜지스터 B22a1 내지 B22ak의 게이트에는 모두 제어 전압 Vp1이 제공되고, N 채널 트랜지스터 B22d1 내지 B22dk의 게이트에는 모두 제어 전압 Vn이 제공되고 있으므로, 각 지연 시간 가변 인버터 B221 내지 B22k에도 제어 전압 VCOin에 따른 전류가 흐른다. 제어 전압 VCOin이 증대하여 전류가 증대되면, 인버터의 반전 시간이 짧아져서, 전압 제어 지연 회로 B15의 지연 시간이 짧아진다. 또한, 제어 전압 VCOin이 감소하여 전류가 감소하면, 각 인버터의 반전 시간이 길어져서 전압 제어 지연 회로 B15의 지연 시간이 길어진다.
다음에, 도 20에 도시한 DLL 회로의 동작에 대해 설명한다.
중간 클록 신호 RCLK의 위상이 클록 신호 ECLK보다도 지연되고 있는 경우에는, 위상 비교기 B12는 클록 신호 ECLK와 중간 클록 신호 RCLK의 위상차에 따른 펄스폭의 제어 신호 /UP과, 소정의 펄스폭의 제어 신호 DOWN을 출력한다. 따라서 차지 펌프 B13의 기능에 의해, 루프 필터의 출력인 제어 전압 VCOin이 상승되어, 전압 제어 지연 회로 B15의 지연 시간이 짧아진다. 따라서, 중간 클록 신호RCLK의 위상이 진행되어, 클록 신호 ECLK와 중간 클록 신호 RCLK의 위상차는 작아진다.
반대로, 중간 클록 신호 RCLK의 위상이 클록 신호 ECLK보다도 진행되고 있는 경우에는, 위상 비교기 B12는 중간 클록 신호 RCLK와 클록 신호 ECLK의 위상차에 따른 펄스폭의 제어 신호 DOWN과, 소정의 펄스폭의 제어 신호 /UP을 출력한다. 따라서 루프 필터 B16으로부터 차지 펌프 B13으로 전하가 방출되고, 이에 따라제어 전압 VCOin이 하강되어 전압 제어 지연 회로 B15의 지연 시간이 길어진다. 따라서, 중간 클록 신호 RCLK의 위상이 지연되어, 중간 클록 신호 RCLK와 클록 신호 ECLK의 위상차가 작아진다.
이러한 과정을 반복하여, 결국에는 중간 클록 신호 RCLK와 클록 신호 ECLK의 위상차가 일치한다. 이 때 도 26에 도시한 바와 같이, 외부 클록 신호 ext. CLK에 비해 원하는 값만큼 위상이 진행된 내부 클록 신호 int. CLK가 클록 버퍼 B14로부터 출력된다.
이상 설명한 DLL 회로도, PLL 회로와 마찬가지로 클록 주파수가 높은 SDRAM에서 이용되는 것이다.
이 DLL 회로도 도 19에 도시한 바와 같은 위치에 배치함으로써 각 메모리 블록까지의 거리를 대략 같게 할 수 있기 때문에, 8개의 각 메모리 블록의 제어 회로 각각이 수신하는 내부 클록의 위상의 불일치나 스큐가 작아져서 고속 DRAM의 안정된 제어를 실현할 수 있다.
따라서, 본 발명의 주된 이점은 128Mbit의 DRAM(혹은 용량이 2의 2m+1승, m은 자연수)을 제작하기 위해 메모리 구성과 제어 회로의 배치를 가장 최적의 것으로 함으로써 칩의 종횡비를 대체로 1:2로 유지할 수 있다. 이 칩 형상은 종래의 DRAM에 사용되어 있는 패키지에 수납하는데 바람직한 것이므로, 소자의 미세화를 대폭 진행하지 않아도 종래의 DRAM에 적용되어 있는 패키지를 사용하는 것이 가능한 것이다.

Claims (3)

  1. 칩형으로 분할된 반도체 기판의 주표면에 형성되는 반도체 기억 장치에 있어서,
    상기 반도체 기판의 주표면의 중심을 둘러싸도록 배치되는 복수의 메모리 블록을 포함하되,
    상기 각 메모리 블록은,
    복수의 워드선과;
    상기 복수의 워드선과 교차하는 복수의 비트선과;
    상기 복수의 워드선과 상기 복수의 비트선의 교점에 각각 대응하는 복수의 메모리셀을 포함하고,
    상기 반도체 기억 장치는,
    상기 반도체 기판의 주표면의 중심부에, 상기 복수의 메모리 블록에 제어 신호를 제공하는 제어 수단을 더 구비하되,
    상기 제어 수단은,
    상기 제어 수단의 중심에 배치되어 상기 모든 복수의 메모리 블록의 제어 기준이 되는 기준 신호를 생성하는 마스터 제어 수단과,
    상기 마스터 제어 수단을 둘러싸도록 배치되는, 각각이 상기 기준 신호를 수신하여 대응하는 상기 메모리 블록에 대해 상기 제어 신호를 출력하는 복수의 로컬 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    외부 클록을 받는 클록 입력 단자를 더 구비하고,
    상기 마스터 제어 수단은 상기 외부 클록에 따라 내부 클록을 발생하는 내부 클록 발생 수단을 포함하며,
    상기 로컬 제어 수단은 상기 내부 클록에 따라 상기 제어 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  3. 칩형으로 분할된 반도체 기판의 주표면에 형성되는 반도체 기억 장치에 있어서,
    상기 반도체 기판을 3행 3열로 분할한 영역 중 제2행 제2열의 영역을 제외한 8개의 영역에 각각 배치되는 8개의 메모리 블록을 포함하되,
    상기 각 메모리 블록은,
    복수의 워드선과;
    상기 복수의 워드선과 교차하는 복수의 비트선과;
    상기 복수의 워드선과 상기 복수의 비트선의 교점에 각각 대응하는 복수의 메모리셀을 포함하며,
    상기 반도체 기억 장치는,
    상기 제2행 제2열의 영역에 배치되어 상기 8개의 메모리 블록에 제어 신호를 제공하는 제어 수단을 더 구비하되,
    상기 제어 수단은,
    상기 제어 수단의 중심에 배치되어 모든 상기 8개의 메모리 블록의 제어 기준이 되는 기준 신호를 생성하는 마스터 제어 수단과,
    상기 제2행 제2열 영역의 4개의 코너부에 각각 배치되며, 상기 기준 신호를 수신하여, 대응하는 상기 메모리 블록에 대해 상기 제어 신호를 출력하는 4개의 로컬 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
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