JP2000076853A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2000076853A
JP2000076853A JP10269761A JP26976198A JP2000076853A JP 2000076853 A JP2000076853 A JP 2000076853A JP 10269761 A JP10269761 A JP 10269761A JP 26976198 A JP26976198 A JP 26976198A JP 2000076853 A JP2000076853 A JP 2000076853A
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Abstract

(57)【要約】 【課題】 外部とのデータの授受のマージンが改善され
たダブルデータレートの同期型半導体記憶装置を提供す
る。 【解決手段】 入出力回路部に外部へ出力するデータを
一時保持するラッチ１４６、１４８と、外部から入力さ
れたデータを一時保持するラッチ１５４、１５６を備え
る。各ラッチは内部のメモリブロックとデータ授受を行
うときは内部クロックをもとに動作し、外部とデータを
授受するときは外部クロックと位相のそろったクロック
で動作する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入出力回路およ
びそれを備える同期型半導体記憶装置に関し、より特定
的にはクロックに同期してデータの入出力を行なう入出
力回路およびそれを備える同期型半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来、半導体装置たとえば半導体記憶装
置に用いられるデータ入出力回路では、出力する複数の
データを内部クロックに対し位相をずらすことで、クロ
ック周波数より高いレートで半導体記憶装置内部から半
導体記憶装置外部へとデータの転送を行なっていた。
【０００３】
【発明が解決しようとする課題】しかし、近年の半導体
装置の動作の高速化に伴い、複数のデータをインタリー
ブすると、外部に接続された回路がピックアップする際
に、データ同士の衝突が発生したり、また、誤ったデー
タをピックアップしてしまうという問題点があった。
【０００４】メモリ容量が１Ｇビットにも及ぶ巨大な同
期型半導体記憶装置になると、内部での信号、特に、チ
ップ全体の動作を制御するクロックのスキューが大きく
なり、このスキューはチップ動作周波数を制限すること
になる。特に、外部から入力される基準クロックをクロ
ックバッファで受信した後、そのクロックをもとにアド
レスやデータ、コマンドの受信を実施する場合等では、
受信したクロックを各アドレスやデータ、コマンドの入
力端子まで分配する必要があり、このクロックの伝達に
要する遅延がチップの性能を制限することになる。同時
に、出力の際にも、出力バッファをクロックをもとに制
御する場合には、クロックスキューの分だけ出力が遅延
することになり、外部で受信される出力データのマージ
ンを損なうこととなる。
【０００５】また、第２の問題点として、半導体記憶装
置の動作の高速化に伴い、その製造工程中あるいは製品
出荷前段階における動作テストには、以下のような問題
点が存在している。
【０００６】すなわち、半導体記憶装置の記憶容量の増
大に伴い、そのテストに要する時間も増大し、このこと
は、ひいてはテストに要するコストの増大ならびに製品
そのものの製造コストの増大をもたらしている。
【０００７】従来、半導体記憶装置の記憶容量の増大に
伴うテスト時間の増加に対する対策としては、まず、複
数の半導体記憶装置を並列してテストすることにより、
テスト効率を向上させることが行なわれている。しかし
ながら、上述したような半導体記憶装置の記憶容量の増
大は、たとえば、半導体記憶装置に与えるアドレス信号
のビット数の増大およびデータ入出力インタフェースの
多ビット化等をもたらし、１つの半導体記憶装置当りの
制御信号の入力ピンの数および入出力ピンの数が増大す
ることによって、同時並列に試験することが可能な半導
体記憶装置の数が制限されることとなっている。
【０００８】一度に、テスタ装置において同時測定でき
る半導体記憶装置のチップ数は、テスタ側が有するピン
の数とチップ側が必要とするピンの数の関係で決まり、
一般には以下の式で表わされる。
【０００９】（テスタ装置の有するピンの数）／（チッ
プの必要とするピンの数）＞（同時測定できるチップ
数） さらには、半導体記憶装置自体の動作速度が向上するの
に合せて、それをテストするためのテスタ装置の動作速
度をも向上させるものとすると、極めて高価なテスタ装
置が必要となり、このことも試験コストの増大をもたら
す。
【００１０】第３の問題点として、同期型半導体記憶装
置はＢＩＳＴ（ビルトインセルフテスト）やＤＬＬ（デ
ィレイロックドループ）によるクロックの発生等複雑な
システムを採用してコスト低減や機能向上をしている
が、これらの回路は外部から動作状態を観測することが
難しいという問題点があった。
【００１１】この発明の目的は、データの入出力に関し
動作周波数マージンが改善された入出力回路および同期
型半導体記憶装置を提供することである。
【００１２】この発明の他の目的は、検査時に使用する
端子数をへらすことにより１台のテスタ装置で同時に測
定できるチップ数を増やすことにより検査コストを下げ
ることができる同期型半導体記憶装置を提供することで
ある。
【００１３】この発明のさらに他の目的は、通常動作時
には動作が外部からは直接的に観測できない内部回路の
状態を入出力回路を介して外部から観測可能とすること
により内部回路の検査や評価が容易な同期型半導体記憶
装置を提供することである。
【００１４】
【課題を解決するための手段】請求項１に記載の同期型
半導体記憶装置は、データを入出力する入出力端子と、
データの記憶動作を行う内部回路と、入出力端子を通じ
て外部とデータ授受を行ない、かつ、内部回路とデータ
バスを介してデータ授受を行う入出力回路とを備え、入
出力回路は、第１のデータを保持する第１のデータ保持
回路と、第２のデータを保持する第２のデータ保持回路
とを含む。
【００１５】請求項２に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置の構成に加
えて、外部クロックに同期して第１のクロックを出力す
る第１のクロック発生回路と、第１のクロックと周期の
異なる第２のクロックを出力する第２のクロック発生回
路とをさらに備え、第１のデータ保持回路は、入出力端
子を通じて外部から第１のクロックに応じて第１のデー
タを取り込み、第１のクロックと周期の異なる第２のク
ロックに応じて第１のデータを内部回路に向けて出力
し、第２のデータ保持回路は、入出力端子を通じて外部
から第１のクロックに応じて第２のデータを取り込み、
第２のクロックに応じて第２のデータを内部回路に向け
て出力し、第１のデータと第２のデータとは時間的に前
後して入出力端子に外部から与えられる。
【００１６】請求項３に記載の同期型半導体記憶装置
は、請求項２に記載の同期型半導体記憶装置の構成に加
えて、第１のデータと第２のデータは、それぞれバース
ト動作時に入力されるバーストデータ列の第１番目、第
２番目のデータであり、入出力回路は、入出力端子から
第１および第２のデータを受け、第１のクロックに応じ
て第１のデータを第１の保持回路に与え、第２のデータ
を第２の保持回路に与える書込みデータ取込み回路と、
第１および第２のデータをそれぞれ第１および第２の保
持回路から第２のクロックに応じて一括して読出して、
外部から与えられる書込みアドレスデータに対応して第
１のデータを第１および第２のいずれか一方のデータバ
スに対して出力し、第２のデータを第１および第２のい
ずれか他方のデータバスに対して出力する書込みデータ
出力回路とを含み、内部回路は、メモリブロックを含
み、メモリブロックは、第１のデータバスからデータを
受ける第１のアドレス領域と、第２のデータバスからデ
ータを受ける第２のアドレス領域とを有する。
【００１７】請求項４に記載の同期型半導体記憶装置
は、請求項２に記載の同期型半導体記憶装置の構成に加
えて、入出力回路は、内部回路が出力する第３のデータ
を保持する第３のデータ保持回路をさらに含み、第３の
データ保持回路は、データバスを通じて内部回路から第
３のクロックに応じて第３のデータを取り込み、第３の
クロックと周期の異なる第４のクロックに応じて第３の
データを入出力端子に向けて出力し、内部回路が出力す
る第４のデータを保持する第４のデータ保持回路をさら
に含み、第４のデータ保持回路は、データバスを通じて
内部回路から第４のクロックに応じて第４のデータを取
り込み、第４のクロックに応じて第３のデータを入出力
端子に向けて出力し、第３のデータと第４のデータとは
時間的に前後して入出力端子にむけて出力される。
【００１８】請求項５に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置の構成に加
えて、内部回路は第１のアドレス領域と第２のアドレス
領域を有するメモリブロックを含み、データバスは、第
１のデータバスと、第２のデータバスとを含み、第１の
保持回路は、第１のアドレス領域と第１のデータバスを
介してデータ授受を行い、第２の保持回路は、第２のア
ドレス領域と第２のデータバスを介してデータ授受を行
う。
【００１９】請求項６に記載の同期型半導体記憶装置
は、請求項１に記載の同期型半導体記憶装置の構成に加
えて、入出力回路は、第１、第２の保持回路の出力を受
けいずれかを選択的に入出力端子にむけて出力する選択
回路をさらに備え、選択回路は、クロック信号の第１の
エッジに同期して第１の保持回路を選択し、第１のデー
タを入出力端子にむけ出力し、第１のエッジより後にく
る第２のエッジに同期して第２の保持回路を選択し、第
２のデータを入出力端子にむけて出力する。
【００２０】請求項７に記載の同期型半導体記憶装置
は、通常動作モードにおいて第１のデータ群が入力さ
れ、テストモードにおいて第１のデータ群と第２のデー
タ群とが外部クロックに応じて時分割的に入力される第
１の端子群と、通常動作モードにおいて第２のデータ群
が入力される第２の端子群と、第１のデータ群に応じて
動作する第１の内部回路と、第２のデータ群に応じて動
作する第２の内部回路と、通常動作モードにおいて第１
のデータ端子群から第１のデータ群を受け第１の内部回
路に出力し、第２のデータ端子群から第２のデータ群を
受け第２の内部回路に出力し、テストモードにおいて第
１の入力端子群から第１のデータ群と第２のデータ群と
を受けて第１の内部回路と第２の内部回路とにそれぞれ
出力するテスト制御回路とを備える。
【００２１】請求項８に記載の同期型半導体記憶装置
は、請求項７に記載の同期型半導体記憶装置の構成に加
えて、第１の内部回路は、メモリブロックを含み、第１
のデータ群はメモリブロックに記憶されるデータ群であ
る。
【００２２】請求項９に記載の同期型半導体記憶装置
は、請求項７に記載の同期型半導体記憶装置の構成に加
えて、第３のデータ群に応じて動作する第３の内部回路
と、通常動作モードにおいて第３のデータ群が入力され
る第３の端子群をさらに備え、テスト制御回路は、通常
動作モードにおいて第３のデータ端子群から第３のデー
タ群を受け第３の内部回路に出力し、テストモードにお
いて第１の入力端子群から第３のデータ群を受けて第３
の内部回路に出力し、第２、第３のデータ群はテストモ
ードにおいて第１の端子群から外部クロックの複数サイ
クルを単位として時分割的に入力される。
【００２３】請求項１０に記載の同期型半導体記憶装置
は、請求項７に記載の同期型半導体記憶装置の構成に加
えて、第１の内部回路は、メモリブロックを含み、テス
ト制御回路は、通常動作モードにおいて活性化され、第
１のデータ群を第１の内部回路に記憶される記憶データ
群として出力する駆動回路と、テストモードにおいて活
性化され、第１の端子群に含まれるテストデータ入力端
子群から入力されるテストデータをデコードし記憶デー
タ群に変換して出力するパターン発生回路とを含む。
【００２４】請求項１１に記載の同期型半導体記憶装置
は、請求項１０に記載の同期型半導体記憶装置の構成に
加えて、パターン発生回路は、１クロックサイクルで入
力されるテストデータをデコードし２クロックサイクル
分の記憶データ群を発生するデコード回路と、記憶デー
タ群を保持するテストデータ保持回路とを含み、テスト
データ保持回路群は、メモリブロックに一括して記憶デ
ータ群を出力する。
【００２５】請求項１２に記載の同期型半導体記憶装置
は、内部回路と、第１の端子群と、内部回路と第１入出
力端子群との間に設けられ、テストモード時に活性化さ
れ内部回路の状態を示すデータ群を第１の入出力端子群
に出力するデータ伝達回路とを備える。
【００２６】請求項１３に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の構成に
加えて、テストモード時にビルトインセルフテスト（Ｂ
ＩＳＴ）が実行される同期型半導体記憶装置であって、
内部回路は、メモリブロックを含み、データ群は、メモ
リブロックの記憶動作のためのコマンドデータ、アドレ
スデータ、記憶データに対応するテスト出力データを含
む。
【００２７】請求項１４に記載の同期型半導体記憶装置
は、請求項１３に記載の同期型半導体記憶装置の構成に
加えて、コマンドデータ、アドレスデータ、記憶データ
のいずれかを縮退し、テスト出力データを出力する縮退
回路をさらに備える。
【００２８】請求項１５に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の構成に
加えて、内部回路は、外部クロックに応じて内部クロッ
クの発生を行うＤＬＬ回路を含み、ＤＬＬ回路は、外部
クロックに応じた第１の信号とＤＬＬ回路が生成する内
部クロックに応じた第２の信号を比較する位相比較器
と、位相比較器の出力に応じてカウントをするカウント
回路と、カウント回路のカウント値に応じた遅延時間分
外部クロックを遅延させる遅延回路とを含み、データ群
は、位相比較器の出力データを含む。
【００２９】請求項１６に記載の同期型半導体記憶装置
は、請求項１５に記載の同期型半導体記憶装置の構成に
加えて、外部クロックが与えられる第１のクロック入力
端子と、通常動作モードでは第１のクロックと相補な信
号が与えられる第２のクロック入力端子とを備え、ＤＬ
Ｌ回路は、通常動作モードでは第２の信号を位相比較器
に与え、テストモードでは第２のクロック入力端子に与
えられる信号を位相比較器の入力ノードに与える切換え
回路をさらに備える。
【００３０】請求項１７に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の構成に
加えて、内部回路は、外部クロックに応じて内部クロッ
クの発生を行うＤＬＬ回路を含み、ＤＬＬ回路は、外部
クロックに応じた第１の信号とＤＬＬ回路が生成する内
部クロックに応じた第２の信号を比較する位相比較器
と、位相比較器の出力に応じてカウントをするカウント
回路と、カウント回路のカウント値に応じた遅延時間分
外部クロックを遅延させる遅延回路とを含み、データ群
は、カウント回路の出力データを含む。
【００３１】請求項１８に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の構成に
加えて、内部回路は、外部クロックに応じて内部クロッ
クの発生を行うＤＬＬ回路を含み、内部クロックに同期
して交互に第１および第２の論理値を出力するクロック
データ発生回路をさらに備え、データ群はクロックデー
タ発生回路の出力信号を含む。
【００３２】請求項１９に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の構成に
加えて、内部回路は、外部クロックに応じて内部クロッ
クの発生を行うＤＬＬ回路を含み、ＤＬＬ回路は、外部
クロックを受けるクロックバッファと、内部クロックを
受けて所定の遅延量だけ遅延させるダミー遅延回路と、
クロックバッファの出力信号とダミー遅延回路の出力信
号との位相を比較する位相比較器と、位相比較器の出力
に応じてカウントをするカウント回路と、カウント回路
のカウント値に応じた遅延時間分外部クロックを遅延さ
せ内部クロックを出力する遅延回路とを含み、ダミー遅
延回路は、遅延時間を設定する設定回路を有する。
【００３３】請求項２０に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の構成に
加えて、内部回路は、外部クロックに応じて内部クロッ
クの発生を行うＤＬＬ回路を含み、ＤＬＬ回路は、通常
モードでは外部クロックに応じた第１の信号とＤＬＬ回
路が生成する内部クロックに応じた第２の信号との比較
結果を出力し、テストモードでは出力が非活性化される
位相比較器と、位相比較器の出力に応じてカウントをす
るカウント回路と、カウント回路のカウント値に応じた
遅延時間分外部クロックを遅延させる遅延回路とを含
む。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００３５】［実施の形態１］図１は、本発明の同期型
半導体記憶装置１０００の全体構成を示す概略ブロック
図である。
【００３６】図１を参照して、同期型半導体記憶装置１
０００は１Ｇビットの容量を有するダブルデータレート
のシンクロナスダイナミックランダムアクセスメモリ
（以下ＤＤＲ−ＳＤＲＡＭ）である。
【００３７】同期型半導体記憶装置１０００は、外部よ
り与えられる全体の動作の基準となる相補なクロック信
号ＣＬＫ、／ＣＬＫを受ける端子Ｐ１、Ｐ２と、チップ
への入力を可能とするイネーブル信号ＣＫＥを受ける端
子Ｐ３と、コマンドの入力を識別する信号／ＣＳを受け
る端子Ｐ４と、ロウ系のコマンドが入力されたことを示
す信号／ＲＡＳを受ける端子Ｐ５と、コラム系のコマン
ドが入力されたことを示す信号／ＣＡＳを受ける端子Ｐ
６と、リード、ライトの識別信号である信号／ＷＥを受
ける端子Ｐ７と、リードまたはライト時のデータの無効
を識別するデータマスク信号ＤＭ０〜ＤＭ３を入出力す
る端子Ｐ８と、リードまたはライト時のデータのタイミ
ングを識別するデータストローブ信号ＱＳ０〜ＱＳ３を
入出力する端子群Ｐ９と、入力信号のＨレベル／Ｌレベ
ルを判定する基準電位Ｖｒｅｆが入力される端子Ｐ１０
と、アドレス信号Ａ０〜Ａ１２が入力される端子群Ｐ１
１と、内蔵する８個のメモリバンクの３ビットのバンク
アドレスＢＡ０〜ＢＡ２を受ける端子群Ｐ１２と、３２
ビットのデータの入出力信号ＤＱ０〜ＤＱ３１が入出力
される端子群Ｐ１３とを備える。
【００３８】イネーブル信号ＣＫＥが活性化されていな
い間は同期型半導体記憶装置１０００は動作しない。こ
の非活性期間中は、同期型半導体記憶装置はスタンドバ
イ状態か、セルフリフレッシュ状態となる。
【００３９】信号／ＣＳが活性化されている間は、クロ
ックの立上がりエッジにてコマンドが認識される。デー
タマスク信号ＤＭ０〜ＤＭ２は、リード時にデータの無
効を示す場合には、半導体記憶装置側からコントローラ
ＩＣへと伝達され、一方、ライト時にデータの無効を示
す場合は、コントローラＩＣ側から半導体記憶装置へと
伝達される。データ入出力信号ＤＱ８個ごとに１個のデ
ータマスク信号ＤＭが割当られる。
【００４０】同様にデータストローブ信号ＱＳは、リー
ド時にはデータのタイミングを半導体記憶装置側からコ
ントローラＩＣへと伝達し、ライト時には、コントロー
ラＩＣ側から半導体記憶装置側へと伝達する。データ入
出力信号ＤＱ８個ごとに１個のデータストローブ信号Ｑ
Ｓが割当てられる。
【００４１】アドレス信号Ａ０〜Ａ１２は、ロウアドレ
スの入力としては１３ビットすべてが使用され、コラム
アドレスの入力としては、１３ビットのうち１０ビット
が使用される。また、モードレジスタへの書込用として
もアドレス信号の一部が使用される。
【００４２】同期型半導体記憶装置１０００は、さら
に、入力されるコマンドを認識するモードデコーダ２
と、動作モードを保持するモードレジスタ１６と、アド
レス端子からロウアドレスを取込むロウアドレスラッチ
８と、アドレス端子からコラムアドレスを取込むコラム
アドレスラッチ１２と、バンクアドレスからバンクアド
レス信号を取込むバンクアドレスラッチ１８と、バンク
アドレスラッチ１８の出力するバンクアドレスをデコー
ドして対応するバンクを活性化するバンクデコーダ２０
とを含む。
【００４３】同期型半導体記憶装置１０００は、さら
に、リフレッシュ動作時にリフレッシュアドレスを発生
するためのセルフリフレッシュタイマ４、リフレッシュ
アドレスカウンタ６と、ロウアドレスラッチ８の出力す
るアドレスとリフレッシュアドレスカウンタ６の出力す
るアドレスのいずれかを選択するマルチプレクサ２４
と、マルチプレクサ２４の出力するアドレスを受けて対
応する信号をロウデコーダＲＤに出力するロウプリデコ
ーダ１０と、バースト動作時に連続したコラムアドレス
を発生するバーストアドレスカウンタ２８と、バースト
アドレスカウンタ２８の出力するアドレスを受けて対応
する信号をコラムデコーダＣＤに出力するコラムプリデ
コーダ１４とを含む。
【００４４】同期型半導体記憶装置１０００は、さら
に、外部から入力されるクロックＣＬＫと位相が揃った
クロックＣＬＫ（ｉｎ）を発生するディレーロックドル
ープ（以下ＤＬＬと称す）回路３０と、データ端子群Ｐ
１３とグローバル入出力線Ｇ−Ｉ／Ｏとの間でデータレ
ートを変換しデータ授受を行なうデータ変換部２２とを
さらに含む。
【００４５】グローバル入出力線Ｇ−Ｉ／Ｏは８つのメ
モリバンクＢＡＮＫ０〜ＢＡＮＫ７とデータの授受を行
なう。
【００４６】図２は、本発明の実施の形態１の同期型半
導体記憶装置１０００における各ブロックの配置例を示
す概略図である。
【００４７】図２を参照して、同期型半導体記憶装置１
０００は、外部制御信号入力端子群６０を介して与えら
れる外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ
等を受けて、これをデコードし、内部制御信号を発生す
るコントロール回路７０と、コントロール回路７０から
出力される内部制御信号を伝達するコマンドデータバス
５３ａおよび５３ｂと、メモリセルが行列状に配置され
るメモリセルアレイ１００とを備える。
【００４８】メモリアレイ１００は、図２に示すとお
り、全部で１６個のメモリセルブロック１００ａ〜１０
０ｐに分割配置されている。たとえば、同期型半導体記
憶装置１０００の記憶容量が１Ｇビットである場合、各
メモリセルブロックは６４Ｍビットの容量を有する。各
ブロックは、独立にバンクとして動作し得る構成となっ
ている。
【００４９】同期型半導体記憶装置１０００は、さら
に、クロック信号入力端子６６に与えられる外部クロッ
ク信号ＣＬＫを受け、コントロール回路７０により制御
されて同期動作を開始し、内部クロック信号ＣＬＫ（ｉ
ｎ）を出力する内部同期信号発生回路１８を含む。
【００５０】内部同期信号発生回路１８は、たとえばＤ
ＬＬ回路等により、外部クロック信号ＣＬＫに対して同
期した内部クロック信号ＣＬＫ（ｉｎ）を生成する。
【００５１】アドレス信号入力端子群６２を介して与え
られる外部アドレス信号Ａ０〜Ａ１２、ＢＡ０〜ＢＡ２
は、コントロール回路７０の制御の下に、内部クロック
信号ＣＬＫ（ｉｎ）に同期して、半導体記憶装置１００
０内に取込まれる。
【００５２】外部アドレス信号ＢＡ０〜ＢＡ２は、アド
レスバス５１ａを介してバンクデコーダ７２に与えられ
る。バンクデコーダ７２からは、アドレスバス５１ｂお
よび５１ｃを介して、デコードされたバンクアドレスＢ
０〜Ｂ７が各メモリセルブロックに伝達される。
【００５３】バンクアドレスＢ０〜Ｂ７は、データ入力
端子ＤＱ０〜ＤＱ１５に対応して設けられるメモリセル
ブロックのいずれか１つと、データ入出力端子ＤＱ１６
〜ＤＱ３１に対応して設けられるメモリセルブロックの
いずれか１つの合計２つのメモリセルブロックを活性化
する。
【００５４】一方、アドレス信号入力端子群６２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介してアドレス信号は各メモリセルブロック
に伝達される。
【００５５】同期型半導体記憶装置１０００は、さら
に、メモリセルブロックの対ごとに設けられ、コントロ
ール回路７０の制御の下に、アドレスバス５０ｃにより
伝達されたロウアドレスをラッチし、プリデコードする
ロウプリデコーダ３６と、ロウプリデコーダ３６からの
出力をもとに選択されたメモリセルブロックの対応する
行（ワード線）を選択するロウデコーダ４４と、メモリ
セルブロックごとに設けられ、コントロール回路７０の
制御の下に、アドレスバス５０ｃにより伝達された列ア
ドレスをラッチし、プリデコードするコラムプリデコー
ダ３４と、コラムプリデコーダ３４からの出力を伝達す
るコラムプリデコーダ線４０と、コラムプリデコーダ線
４０からの出力をもとに選択されたメモリセルブロック
の対応する列（ビット線対）を選択するコラムデコーダ
４２とを含む。
【００５６】同期型半導体記憶装置１０００は、さら
に、チップ中央部の長辺方向に沿う領域であって、外部
制御信号入力端子群６０およびアドレス信号入力端子群
６２が設けられる領域の外側に、それぞれ配置されるデ
ータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３
１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対
応して設けられる入出力バッファ回路６４ａ〜６４ｆ
と、入出力バッファと対応するメモリセルブロックとの
間でデータの伝達を行なうデータバス５４と、メモリセ
ルブロック１００ａ〜１００ｐにそれぞれ対応して設け
られ、データバス５４と選択されたメモリセル列との間
でデータの授受を行なうリード／ライトアンプ３８とを
含む。
【００５７】外部制御信号入力端子群６０へ与えられる
信号／ＲＡＳは、同期型半導体記憶装置１０００の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化に応じて、ロウデコーダ４４等のメモリセルアレ
イ１００の行を選択する動作と関連する回路は活性状態
とされる。
【００５８】外部制御信号入力端子群６０へ与えられる
信号／ＣＡＳは、コラムアドレスストローブ信号であ
り、メモリセルアレイ１００における列を選択する回路
を活性状態とする。
【００５９】外部制御信号入力端子群６０へ与えられる
信号／ＣＳは、この同期型半導体記憶装置１０００が選
択されることを示すチップセレクト信号であり、信号／
ＷＥは、同期型半導体記憶装置１０００の書込動作を指
示する信号である。
【００６０】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／ＷＥの取込動作は、内部クロック信号ＣＬ
Ｋ（ｉｎ）に同期して行なわれる。
【００６１】また、アドレス信号入力端子群６２に与え
られるアドレス信号の取込動作も内部クロック信号ＣＬ
Ｋ（ｉｎ）に同期して行なわれる。
【００６２】［非同期の概念の説明］本発明は、入出力
回路において内部と外部が非同期で動作できるようにす
るものであるが、具体的な構成を説明する前に、非同期
の概念について簡単に説明する。
【００６３】図３は、非同期の概念を説明するための動
作波形図である。図３を参照して、外部から入力される
クロックＣＬＫは同期型半導体記憶装置内部のメモリア
レイにデータを読み書きする基準となる。
【００６４】時刻ｔ１において、外部からライトコマン
ドが入力される。ライト時には、同期型半導体記憶装置
は外部からデータと同期して入力される信号ＤＱＳのタ
イミングに従いデータを取込む。時刻ｔ２において、信
号ＤＱＳの立上がりに応じてデータ端子ＤＱに入力され
たデータＤ１が取込まれ入出力回路部に設けられたライ
ト用のラッチに書込まれる。同様に、時刻ｔ３、ｔ４、
ｔ５においてはそれぞれデータＤ２、Ｄ３、Ｄ４がそれ
ぞれ信号ＤＱＳの変化するタイミングでライト用のラッ
チに取込まれる。
【００６５】時刻ｔ６において、ライト用のラッチに取
込まれていたデータＤ１、Ｄ２はクロックＣＬＫの立上
がりに応じてメモリアレイに書込まれる。次に時刻ｔ７
において、ライト用ラッチに取込まれていたデータＤ
３、Ｄ４はメモリアレイに書込まれる。
【００６６】時刻ｔ８においてバーストライトが終了し
ライト用のラッチはリセットされる。
【００６７】同じく時刻ｔ８において、外部よりリード
コマンドが入力される。時刻ｔ８〜ｔ９の間にクロック
ＣＬＫをもとに内部で生成される内部クロックに従っ
て、メモリアレイ部に書込まれていたデータＤ５、Ｄ６
は入出力回路部のリード用のラッチに伝達される。続い
て時刻ｔ９〜ｔ１０において、同様にクロックＣＬＫを
もとに内部で生成される内部クロックに従ってメモリア
レイに書込まれていたデータＤ７、Ｄ８が入出力回路部
のリード用のラッチに伝達される。読出時には、入出力
回路部のラッチに保持されているデータは、半導体記憶
装置外部に接続されるシステムがデータを必要とするタ
イミングにて出力され、このタイミングに応じた信号Ｄ
ＱＳを同期型半導体記憶装置は外部システムに向かって
送出する。
【００６８】時刻ｔ１１〜ｔ１５の間で信号ＤＱＳの変
化に合わせ外部に対しデータＤ５〜Ｄ８が順次出力され
る。
【００６９】この場合、図３に示すようにデータを出力
するタイミングは外部から入力されるクロックＣＬＫと
同期されているとは限らない。
【００７０】時刻ｔ１５においてバーストリードが終了
しリード用のラッチがリセットされる。
【００７１】以上説明したように、同期型半導体記憶装
置は、外部から入力されるクロックＣＬＫをもとに内部
で生成される内部クロックに従ってメモリアレイに対し
てデータを読み書きする。一方、外部とのデータの授受
の際には、同期型半導体記憶装置は、外部に接続される
システムの仕様に合せたタイミングを示す信号ＤＱＳに
対応してラッチ部にデータを取込んだりラッチ部からデ
ータを送出したりする。
【００７２】［入出力回路部の詳細な構成の説明］図４
は、各バンクと各入出力回路の接続を説明するための概
略図である。
【００７３】図４は、図２で説明した同期型半導体記憶
装置のバンク１００ａ〜１００ｄとデータ入出力端子Ｄ
Ｑ０〜ＤＱ１５部分の入出力回路との接続を示している
ためチップの左半分のさらに上半分の２５６Ｍビット分
の領域を拡大して示している。図４を参照して、バンク
１００ａと１００ｂはメインワードドライバＭＷＤを挟
んでそれぞれ偶数アドレスに対応する領域１００ａｂｅ
と奇数アドレスに対応する領域１００ａｂｏに分割され
ている。
【００７４】ダブルデータレート方式では、内部クロッ
クの２倍の周波数でデータを出力する必要がある。この
ように分割することで、奇数アドレスと偶数アドレスに
対応するデータを同時にアクセスすることが可能とな
り、２倍の周波数でのデータ出力動作を容易にしてい
る。
【００７５】ただし、これは必ずしも必要条件ではな
い。第１番目に出力するデータのアドレスが奇数が偶数
かで対応する領域のアクセスのタイミングを早めにし、
第２番目にアクセスする領域のアクセスのタイミングを
遅めにすることでも実現は可能である。この方式によ
り、大きな電流ピークが生じるのを防止することもでき
る。ただしアクセスされるアドレスの最初が偶数の場合
と奇数の場合とでアクセスするタイミングの位相を変え
なくてはいけないため、動作の制御は複雑なものとな
る。
【００７６】１つのバンクの中の、偶数アドレスの領域
からのデータと奇数アドレスの領域からのデータが同じ
ＤＱ部分に入力される。
【００７７】たとえば、データ端子ＤＱ０に対応して設
けられる入出力回路６４ａには、偶数アドレス領域１０
０ａｂｅ、１００ｃｄｅからデータを読出すリードアン
プ１０２、データを書込むライトアンプ１２２が接続さ
れている。入出力回路６４ａにはさらに、奇数アドレス
領域１００ａｂｏ、１００ｃｄｏからデータを読出すリ
ードアンプ１０４、データを書込むライトアンプ１２４
が接続される。
【００７８】データ端子ＤＱ１〜ＤＱ１５についても対
応して入出力回路が設けられ各々の入出力回路には奇数
アドレス領域および偶数アドレス領域のリードアンプお
よびライトアンプが接続される。
【００７９】図５は、メモリバンクからデータがデータ
端子ＤＱ０に出力される流れを説明するための図であ
る。
【００８０】バンクの奇数領域のデータが読出される場
合、リードアンプ１０４によってメモリセルアレイから
読出されたデータがリードデータバスＲＤＢＯに出力さ
れる。マルチプレクサ１１０によってこのデータが選択
され、ラッチ１１２に一旦保持された後マルチプレクサ
１１４、出力バッファ１１６を介して端子に出力され
る。偶数領域からデータを読出す場合は、リードアンプ
１０２からリードデータバスＲＤＢＥを介してマルチプ
レクサ１１０にデータが与えられる。
【００８１】図６は、データ入出力端子ＤＱ０からバン
クへデータが書込まれる流れを説明するための図であ
る。
【００８２】図６を参照して、奇数アドレスにデータを
書込む場合は端子から入力されたデータは、入力バッフ
ァ１３６、デマルチプレクサ１３４、ラッチ１３２、デ
マルチプレクサ１３０を介してライトデータバスＷＤＢ
Ｏに出力され、ライトアンプ１２４によってメモリアレ
イへと伝達される。偶数アドレスにデータを書込む場合
も同様にデマルチプレクサ１３０からライトデータバス
ＷＤＢＥを介してライトアンプ１２２にデータが伝達さ
れ増幅されてメモリアレイへと伝達される。
【００８３】図７は、データ入出力端子ＤＱ０〜ＤＱ１
５の部分の構成の概略を示す図である。
【００８４】図７を参照して、データ入出力端子ＤＱ０
〜ＤＱ１５は順に並んで配置され、それぞれに対応して
ラッチを含む入出力回路が設けられている。入出力回路
にはリードデータバスＲＤＢおよびライトデータバスＷ
ＤＢが接続される。このリードデータバスとライトデー
タバスは共通にする場合もある。
【００８５】図示しないが、データ入出力端子ＤＱ１６
〜ＤＱ３１についても同様に入出力回路が設けられてい
る。
【００８６】図８は、図７に示したデータ入出力端子Ｄ
Ｑ０〜ＤＱ３に対応する部分を拡大して示した図であ
る。
【００８７】図８を参照して、データ端子に対応して設
けられる入出力回路はリードデータバスＲＤＢのデータ
を受取るレシーバ１４２、１４３と、レシーバ１４２、
１４３のデータを受けいずれのレシーバのデータを先に
出力するかに応じてデータを振り分けるマルチプレクサ
１４４と、マルチプレクサ１４４からデータを与えら
れ、ＣＡＳレイテンシ後の奇数クロックエッジでデータ
を出力する４データ分のラッチ１４８と、マルチプレク
サ１４４からデータを与えられ、ＣＡＳレイテンシ後の
偶数クロックエッジでデータを出力する４データ分のラ
ッチ１４６と、ラッチ１４８、１４６から出力されたデ
ータを増幅し端子に出力する出力バッファ１５０を含
む。
【００８８】この入出力回路は、さらに、入出力端子Ｄ
Ｑ０に外部から与えられたデータを増幅する入力バッフ
ァ１５２と、入力バッファ１５２が出力するデータをク
ロックの立上がりエッジでラッチする４データ分のラッ
チ１５６と、入力バッファ１５２を出力するデータをク
ロックの立下がりエッジで取込む４データ分のラッチ１
５４と、入力データ用のラッチ１５４、１５６に取込ま
れたデータを内部に伝達する際にアドレスに応じて偶数
アドレス用データバスと奇数アドレス用データバスのい
ずれかにデータを分配するためのマルチプレクサ１５８
とを含む。マルチプレクサ１５８の出力は偶数アドレス
用ライトデータバスと奇数アドレス用ライトデータバス
を含むライトデータバスＷＤＢに接続される。
【００８９】図９は、同期型半導体記憶装置１０００が
入出力回路部を通してデータを授受する概略を説明する
ための図である。
【００９０】図９を参照して、信号ＣＬＫは外部から与
えられるクロック信号であり、信号ＣＬＫ（ｃｔｒ）は
クロック信号ＣＬＫをもとに内部で発生されメモリアレ
イの動作の基準となる内部クロックであり、信号／Ｃ
Ｓ、／ＲＡＳ、／ＣＡＳ、／ＷＥは同期型半導体記憶装
置１０００にコマンドを認識させるための制御信号であ
る。
【００９１】信号Ｌ−ＤＱは、データ端子の下位ビット
側つまりデータ端子ＤＱ０〜ＤＱ１５に入出力されるデ
ータ信号であり、信号Ｕ−ＤＱはデータ端子の上位ビッ
ト、すなわちデータ端子ＤＱ１６〜ＤＱ３１に入出力さ
れるデータ信号を示す。
【００９２】信号６４−ＡＲＲＡＹは、入出力回路部と
内部のメモリアレイとのデータの入出力をするデータバ
ス上の信号を示す。ここで信号Ｌ−Ｅｖｅｎは、データ
の下位ビット側の偶数アドレスに相当する領域からのデ
ータを示し、信号Ｌ−Ｏｄｄは、データの下位ビット側
の奇数アドレスに相当する領域からのデータを示す。
【００９３】時刻ｔ１において、アクティブコマンド
（ＡＣＴ）が入力され、時刻ｔ２においてライトコマン
ド（ＷＲＩＴＥ）が入力される。
【００９４】時刻ｔ３以降、データ端子ＤＱ０〜ＤＱ３
１にクロックＣＬＫの２倍のデータレートでバースト長
８の連続データが入力される。
【００９５】時刻ｔ３におけるクロックの立上がりエッ
ジと次の立下がりエッジで２データが入出力回路に取込
まれ、時刻ｔ４以降順次メモリアレイへと出力される。
このとき３２ビットで外部より入力されたデータは周波
数が２分の１に落とされビット数が２倍に増えた６４デ
ータとなり、この６４データが一度にメモリアレイに書
込まれる。バースト長８の３２ビットのデータは、つま
り、内部クロックＣＬＫ（ｃｔｒ）に同期した６４ビッ
トの４データになり内部メモリアレイに書込まれる。
【００９６】時刻ｔ５では、リードコマンドが入力され
内部のメモリアレイから６４ビットのデータが同時に読
出され、時刻ｔ６以降３２ビットのダブルデータレート
のデータが半導体記憶装置から外部へ出力される。
【００９７】図１０は、実施の形態１に用いられる入出
力回路６４の構成を示す回路図である。
【００９８】図１０を参照して、アドレスバスＥＶＥＮ
０は、バンク０〜バンク３の偶数アドレス領域に接続さ
れるデータバスであり、アドレスバスＯＤＤ０は、バン
ク０〜バンク３の奇数アドレス領域に接続されるデータ
バスである。また、アドレスバスＥＶＥＮ１は、バンク
４〜バンク７の偶数アドレス領域に接続されるデータバ
スであり、アドレスバスＯＤＤ１は、バンク４〜バンク
７の奇数アドレス領域に接続されるデータバスである。
【００９９】入出力回路６４は、選択されたバンクおよ
び出力する最初のデータに相当するアドレスの偶数奇数
に応じてアドレスバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ
１およびＯＤＤ１のうちいずれか１つを選択しアドレス
バスから伝達されたデータをレシーバ活性化信号Ｒ−Ｅ
Ｎに応じて出力するレシーバ１４２、１４３と、リード
クロックＲＣＬＫ（ｃｔｒ）でシフト動作を行ないセレ
クト信号を出力するシフトレジスタ１６２と、シフトレ
ジスタ１６２の出力するセレクト信号に応じてそれぞれ
レシーバ１４２、１４３が出力するデータを内部に取込
むラッチ１４６、１４８を含む。
【０１００】入出力回路６４は、さらに、ＤＬＬ回路で
生成されたクロックＤＬＬをもとに生成される間引きク
ロックＤＬＬｅ、ＤＬＬｏを受けてＣＡＳレイテンシお
よびモードレジスタの設定に応じてデータ出力用クロッ
クＣＫ１、ＣＫ２として入出力回路内部に伝達するスイ
ッチ１６６と、出力クロックＣＫ２に応じてデータをシ
フトするシフトレジスタ１６４と、出力クロックＣＫ１
に応じてデータをシフトするシフトレジスタ１７２とを
含む。ラッチ１４６、１４８はそれぞれシフトレジスタ
１７２、１６４の出力に応じてラッチしたデータを選択
し出力する。
【０１０１】入出力回路６４は、さらに、イネーブル信
号ＯＥによって活性化されデータを端子ＤＱ０に対して
出力する出力バッファ１５０と、出力クロックＣＫ１の
活性化に応じてラッチ１４８の出力を出力バッファ１５
０に与えるスイッチ１６８と、出力クロックＣＫ２の活
性化に応じてラッチ１４６の出力を出力バッファ１５０
に与えるスイッチ１７０とを含む。
【０１０２】入出力回路６４は、さらに、端子ＤＱ０に
外部から入力されたデータを入力として受けてイネーブ
ル信号ＷＥに応じて増幅する入力バッファ１５２と、外
部から入力されるストローブ信号に応じて内部で生成さ
れる信号ＦＥＴＣＨｅ、ＦＥＴＣＨｏにそれぞれ応じて
入力バッファ１５２の出力を内部に伝達するスイッチ１
７６、１７８と、信号ＦＥＴＣＨｏをシフトクロックと
して受けセレクト信号を出力するシフトレジスタ１７４
と、信号ＦＥＴＣＨｅをシフトクロックとして受けセレ
クト信号を出力するシフトレジスタ１８０と、シフトレ
ジスタ１７４が出力するセレクト信号に応じて、スイッ
チ１７６を介して伝達された信号を取込むラッチ１５６
と、シフトレジスタ１８０が出力するセレクト信号に応
じてスイッチ１７８が伝達する信号を取込むラッチ１５
４とを含む。
【０１０３】入出力回路６４は、さらに、ライトクロッ
クＷＣＬＫ（ｌｏｃ）をシフトクロックとして受けセレ
クト信号を出力するシフトレジスタ１８２と、シフトレ
ジスタ１８２が出力するセレクト信号に応じてラッチ１
５４、１５６が出力するデータを受けるバスドライバ１
５８とをさらに含む。バスドライバ１５８は受けたデー
タを書込むバンクおよび最初に外部より受け取ったデー
タを書込むアドレス（ファーストアドレス）が偶数であ
るか奇数であるかに応じてデータバスＥＶＥＮ０、ＯＤ
Ｄ０、ＥＶＥＮ１、ＯＤＤ１にデータを分配して出力す
る。
【０１０４】動作を簡単に説明すると、バンク０〜バン
ク３の偶数アドレス領域、奇数アドレス領域からくるデ
ータまたはバンク４〜バンク７の偶数アドレス領域、奇
数アドレス領域からくるデータのいずれかがレシーバ１
４２、１４３の入力部に設けられた４点スイッチ部分で
区別され、取込まれる。
【０１０５】ここにはバンクの上位（４−７）／下位
（０−３）を区別する信号と、バースト読出時の最初の
アドレスが偶数アドレスか奇数アドレスかを示す信号が
入力される。レシーバ１４３、ラッチ１４８、スイッチ
１６８の設けられている経路が最初に出力されるデータ
の経路でありレシーバ１４２、ラッチ１４６、スイッチ
１７０の設けられている経路が２番目のデータが出力さ
れる経路である。レシーバ１４３、１４２の入力部のス
イッチを経たデータはアンプで増幅されラッチ１４８、
１４６の入力部のセレクタ部分に転送される。ここで、
セレクタはラッチに含まれる４経路のうち１つを選択す
る。この経路の選択は、セレクト信号をラッチに入力す
るシフトレジスタ１６２に与えられるリード用の内部ク
ロックＲＣＬＫ（ｃｔｒ）応じて順次シフトされ、入力
されてきたデータは順次ラッチされる。
【０１０６】ラッチに格納されたデータは、ラッチに入
力されたときのクロックと異なるクロックを基準として
出力される。出力側のクロックＤＬＬｅ、ＤＬＬｏに応
じてシフト動作を行なうシフトレジスタ１６４、１７２
が出力するセレクト信号によって順次、ラッチの出力側
の選択経路がシフトする。出力データのうち奇数番目に
出すデータがラッチ１４８に格納されており、偶数番目
に出力するデータがラッチ１４６に格納されている。し
たがって、リードコマンドを認識したリードクロックＲ
ＣＬＫ（ｃｔｒ）からデータを外部に出力するまでのレ
イテンシにより、クロックＤＬＬｅとクロックＤＬＬｏ
のいずれがスイッチ１６８に制御信号として入力される
かが決まり、スイッチ１７０には他方のクロックが制御
信号として入力される。たとえば、レイテンシが、１．
５ならばクロックＤＬＬｏがスイッチ１６８に制御信号
として入力され、クロックＤＬＬｅがスイッチ１７０の
制御信号として入力される。
【０１０７】ライト時には、外部より最初に入力される
データは無条件にラッチ１５６に転送され、次に入力さ
れるデータは無条件にラッチ１５４に転送され、以降ラ
ッチ１５６、１５４に交互にデータが転送される。
【０１０８】ラッチされたデータは、ライト用の内部ク
ロックＷＣＬＫ（ｌｏｃ）に応じてバスドライバ１５８
に伝達される。バスドライバ１５８はバンクアドレスと
バーストデータの最初のアドレスに応じて対応するデー
タバスにデータを出力する。
【０１０９】図１０では入出力回路の回路構成を示した
が、ライト時にデータマスクとして用いるデータの入力
部に関しても、同型回路を用いて同じマージンで動作さ
せることも考えられる。この場合には、データの入力側
の回路のみでよいが、容量バランスをとるために出力系
の回路も動作はさせないものの、ダミー配置させる場合
がある。
【０１１０】データの出力に関するストローブ端子につ
いても同様である。この場合には、データの出力側の回
路のみでよいが、容量バランスをとるために入力系回路
も動作はさせないものの、ダミー配置させる場合があ
る。
【０１１１】また、両者を１つに兼ねる場合もある。出
力データのストローブとライトマスクデータの入力とは
衝突することがない場合には同じバスを利用できる。こ
の場合には、データ入出力端子ＤＱに用いられる入出力
回路と同じ回路構成で、出力側に出力データのストロー
ブの回路を割当て、入力側にライトマスクデータの回路
を割当てることができる。
【０１１２】図１１は、図１０に示したリード時にデー
タを保持するラッチ１４８の構成を示す回路図である。
【０１１３】図１１を参照して、ラッチ１４８は、メモ
リアレイから読出されるデータＲＩＮを受けて内部に取
込み保持し、出力信号ＲＯＵＴとして出力する４つのラ
ッチ１４８ａ〜１４８ｄを含む。ラッチ１４８ａは、入
力信号ＲＩＮを選択信号ＳＥＬＡの活性化に応じて内部
ノードＮ１に与えるＰチャネルＭＯＳトランジスタ１９
２と、ソースが電源電位に結合されゲートがノードＮ１
に接続されドレインがノードＮ２に接続されたＰチャネ
ルＭＯＳトランジスタ１９４と、ゲートがノードＮ１に
接続されソースがノードＮ３に接続されドレインがノー
ドＮ２に接続されたＮチャネルＭＯＳトランジスタ１９
６と、セレクト信号ＳＥＬＢの活性化に応じてノードＮ
２の電位を出力信号ＲＯＵＴとしてラッチ外部に与える
ＮチャネルＭＯＳトランジスタ１９８と、入力にノード
Ｎ２、Ｎ４が接続され出力がノードＮ１に接続されたＮ
ＯＲ回路２００とを含む。
【０１１４】ラッチ１４８ｂ、１４８ｃ、１４８ｄは１
４８ａと同様の構成を有するので説明は繰返さない。
【０１１５】ラッチ１４８は、さらに、ラッチ１４８ａ
〜１４８ｄに共通して設けられリードフラグＲＥＡＤ
（ＦＬＡＧ）の活性化に応じてノードＮ３を接地電位と
結合するＮチャネルＭＯＳトランジスタ２０２と、リー
ドフラグＲＥＡＤ（ＦＬＡＧ）が非活性化時に反転して
リセット信号を出力しノードＮ４に与えるインバータ２
０４をさらに含む。
【０１１６】ラッチ内部に使用されるトランジスタ１９
４、１９６は低電圧で高速動作させるためしきい値の低
いものが使用され、リード動作が行なわれていないとき
にトランジスタ１９４、１９６に流れるサブスレッショ
ルド電流を抑えるためにＮチャネルＭＯＳトランジスタ
２０２にはしきい値の高いトランジスタが使用される。
【０１１７】図１０におけるラッチ１４６もラッチ１４
８と同様の構成を有するので説明は繰返さない。
【０１１８】図１２は、図１０に示したデータ書込時に
データを保持するラッチ回路１５６の構成を示す回路図
である。
【０１１９】図１２を参照して、ラッチ回路１５６は、
データ端子に入力されるデータ信号ＷＩＮを受けて保持
しさらにメモリアレイに向けて出力信号ＷＯＵＴとして
出力する４つのラッチ１５６ａ〜１５６ｄを含む。
【０１２０】ラッチ１５６ａは、入力信号ＷＩＮを選択
信号ＳＥＬＣの活性化に応じてノードＮ５に与えるＰチ
ャネルＭＯＳトランジスタ２１２と、ノードＮ５がゲー
トに接続されソースが電源電位に結合されドレインがノ
ードＮ６に接続されたＰチャネルＭＯＳトランジスタ２
１４と、ゲートがノードＮ５に接続されドレインとソー
スがそれぞれノードＮ６、Ｎ７に接続されるＮチャネル
ＭＯＳトランジスタ２１６と、選択信号ＳＥＬＤの活性
化に応じてノードＮ６の電位を出力信号ＷＯＵＴとして
与えるＮチャネルＭＯＳトランジスタ２１８とを含む。
ラッチ１５６ａは、さらに、ノードＮ６、Ｎ８が入力に
接続され出力がノードＮ５に接続されたＮＯＲ回路２２
０を含む。
【０１２１】ラッチ１５６ｂ、１５６ｃ、１５６ｄはラ
ッチ１５６ａと同様の構成を有するため説明は繰返さな
い。
【０１２２】ラッチ１５６は、さらに、ラッチ１５６ａ
〜１５６ｄに共通して設けられライトフラグＷＲＩＴＥ
（ＦＬＡＧ）の活性化に応じてノードＮ７を接地電位に
結合するＮチャネルＭＯＳトランジスタ２２２と、ライ
トフラグＷＲＩＴＥ（ＦＬＡＧ）が非活性化時に反転し
ノードＮ８にリセット信号として与えるインバータ２２
４を含む。
【０１２３】ラッチ内部に使用されるトランジスタ２１
４、２１６は低電圧で高速動作させるためしきい値の低
いものが使用され、ライト動作が行なわれていないとき
にトランジスタ２１４、２１６に流れるサブスレッショ
ルド電流を抑えるためにＮチャネルＭＯＳトランジスタ
２２２にはしきい値の高いトランジスタが使用される。
【０１２４】図１０におけるラッチ１５４もラッチ１５
６と同様の構成を有するので説明は繰返さない。
【０１２５】図１１、図１２を参照して、ラッチ１４
８、１５６はリセット信号により動作していないときに
はラッチの入力側がＬレベルに、出力側がＨレベルにリ
セットされる。このため、トランスファゲートとして使
用しているＭＯＳトランジスタの導電型を変えている。
【０１２６】トランスファゲート用のＭＯＳトランジス
タは動作スピードの高速化のため、低しきい値のものを
使用する。入力ノードがＬレベルとなるためラッチの入
力側にはＰチャネル型のトランジスタを使用し、出力ノ
ードがＨレベルのため出力側にはＮチャネル型のトラン
ジスタを使用する。このとき、スタンドバイ時のラッチ
のノード電位に対するゲート電位つまりゲート−ソース
間電圧が負となることでそれぞれのトランジスタはしき
い値が低くともリーク電流が発生しにくい。（図示しな
いが、前後の回路部によりリセット時の出力ノードおよ
び入力ノードは制御されている。）以上説明したように
データの読出、書込時におけるバースト動作の終了時に
ラッチをリセットし、インバータ部の接地側に共通して
設けられたしきい値の高いＮチャネルＭＯＳトランジス
タによって接地電位とインバータを分離することにより
待機時のサブスレッショルド電流を小さく抑えることが
できる。
【０１２７】図１１、１２では、ＮＯＲ回路によってイ
ンバータの入力ノードがＬ（ロウ）レベルにリセットさ
れる例を示したがＨ（ハイ）レベルにリセットされても
よい。その場合はインバータの電源ノード側にしきい値
の絶対値の大きいＰチャネルＭＯＳトランジスタが設け
られ、ラッチにデータを入出力するトランスファゲート
のＭＯＳトランジスタの導電型はリセット論理に応じて
選択される。
【０１２８】図１３は、図１０に示したシフトレジスタ
１６２の構成を示す回路図である。図１３を参照して、
シフトレジスタ１６２は、リードフラグＲＥＡＤ（ＦＬ
ＡＧ）、リセット信号ＲＥＳＥＴ、内部信号Ｃ０２、内
部信号Ｃ０１１を受け、内部信号Ｃ０１を発生するパル
ス発生回路５０１と、内部信号Ｃ０１を入力ノードＤに
受け出力ノードＱから内部信号Ｃ０２を出力するフリッ
プフロップ５１４と、内部信号Ｃ０２を入力ノードＤに
受け出力ノードＱから内部信号Ｃ０３を出力するフリッ
プフロップ５１６と、内部信号Ｃ０３を入力ノードＤに
受け出力ノードＱから内部信号Ｃ０４を出力するフリッ
プフロップ５１８と、内部信号Ｃ０４を入力ノードＤに
受け出力ノードＱから内部信号Ｃ０１１を出力するフリ
ップフロップ５１２と、内部信号Ｃ０１、Ｃ０２、Ｃ０
３、Ｃ０４およびクロック信号ＳＣＬＫを受けセレクト
信号Ｃ１、Ｃ２、Ｃ３、Ｃ４を出力する出力回路５１９
とを含む。
【０１２９】フリップフロップ５１２、５１４、５１
６、５１８のクロックノードＣＫにはシフトクロックと
してクロック信号ＳＣＬＫが入力されリセット入力ノー
ドＲにはリセット信号ＲＥＳＥＴが入力される。
【０１３０】パルス発生回路５０１は、リードフラグＲ
ＥＡＤ（ＦＬＡＧ）を一方の入力に受けるＮＯＲ回路５
０２と、ＮＯＲ回路５０２の出力とリセット信号ＲＥＳ
ＥＴと内部信号Ｃ０２とを入力に受けＮＯＲ回路５０２
の他方の入力ノードに否定和を出力する３入力のＮＯＲ
回路５０４と、ＮＯＲ回路５０２の出力を受けて反転す
るインバータ５０６と、インバータ５０６の出力と内部
信号Ｃ０１１とを受けるＮＯＲ回路５０８と、ＮＯＲ回
路５０８の出力を受けて反転し内部信号Ｃ０１を出力す
るインバータ５１０とを含む。
【０１３１】出力回路５１９は、内部信号Ｃ０１とクロ
ック信号ＳＣＬＫとを受けるＮＡＮＤ回路５２０と、Ｎ
ＡＮＤ回路５２０の出力を受けて反転しセレクト信号Ｃ
１を出力するインバータ５２２と、内部信号Ｃ０２とク
ロック信号ＳＣＬＫを受けるＮＡＮＤ回路５２４と、Ｎ
ＡＮＤ回路５２４の出力を受けて反転しセレクト信号Ｓ
２を出力するインバータ５２６と、内部信号Ｃ０３とク
ロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５２８と、
ＮＡＮＤ回路５２８の出力を受けて反転しセレクト信号
Ｓ３を出力するインバータ５３０と、内部信号Ｃ０４と
クロック信号ＳＣＬＫとを受けるＮＡＮＤ回路５３２
と、ＮＡＮＤ回路５３２の出力を受けて反転しセレクト
信号Ｓ４を出力するインバータ５３４とを含む。
【０１３２】図１４は、図１３に示したフリップフロッ
プ５１２の構成を示す回路図である。
【０１３３】図１４を参照して、フリップフロップ５１
２は、クロックノードＣＫが入力に接続されるインバー
タ５７０と、インバータ５７０の出力を受けて反転する
インバータ５７２と、入力ノードＤが入力に接続される
インバータ５４２と、インバータ５４２の出力ノードと
ノードＮＦ１との間に並列に接続されるＰチャネルＭＯ
Ｓトランジスタ５４４およびＮチャネルＭＯＳトランジ
スタ５４６と、ノードＮＦ１とリセット入力ノードＲと
が入力に接続されるＮＯＲ回路５４８と、ＮＯＲ回路５
４８の出力を受けて反転するインバータ５５０と、イン
バータ５５０の出力ノードとノードＮＦ１との間に並列
に接続されるＰチャネルＭＯＳトランジスタ５５４およ
びＮチャネルＭＯＳトランジスタ５５２とを含む。
【０１３４】ＰチャネルＭＯＳトランジスタ５４４のゲ
ートおよびＮチャネルＭＯＳトランジスタ５５２のゲー
トはインバータ５７０の出力を受ける。ＮチャネルＭＯ
Ｓトランジスタ５４６のゲートおよびＰチャネルＭＯＳ
トランジスタ５５４のゲートはインバータ５７２の出力
を受ける。
【０１３５】フリップフロップ５１２は、さらに、ＮＯ
Ｒ回路５４８の出力ノードとノードＮＦ２との間に並列
に接続されるＰチャネルＭＯＳトランジスタ５５６およ
びＮチャネルＭＯＳトランジスタ５５８と、ノードＮＦ
２が入力に接続されるインバータ５６０と、インバータ
５６０の出力ノードとリセット入力ノードＲとが入力に
接続されるＮＯＲ回路５６２と、ＮＯＲ回路５６２の出
力ノードとノードＮＦ２との間に並列に接続されるＰチ
ャネルＭＯＳトランジスタ５６４およびＮチャネルＭＯ
Ｓトランジスタ５６６と、インバータ５６０の出力を受
けて反転し出力ノードＱに反転結果を出力するインバー
タ５６８とを含む。
【０１３６】ＰチャネルＭＯＳトランジスタ５５６のゲ
ートとＮチャネルＭＯＳトランジスタ５６６のゲートは
インバータ５７２の出力を受ける。ＮチャネルＭＯＳト
ランジスタ５５８のゲートとＰチャネルＭＯＳトランジ
スタ５６４のゲートはともにインバータ５７０の出力を
受ける。
【０１３７】図１３に示したフリップフロップ５１４、
５１６、５１８もフリップフロップ５１２と同様の構成
を有するので説明は繰返さない。
【０１３８】次にシフトレジスタ１６２の動作を簡単に
説明する。まず初期状態においてはリセット信号ＲＥＳ
ＥＴによりフリップフロップ５１２〜５１８が保持して
いるデータはクリアされる。次にリードフラグＲＥＡＤ
（ＦＬＡＧ）が入力されると内部信号Ｃ０１がＨレベル
に立上がる。
【０１３９】そしてクロック信号ＳＣＬＫが入力される
とこの内部信号Ｃ０１がフリップフロップ５１４に取込
まれ内部信号Ｃ０２がＨレベルに立上がる。同時にパル
ス発生回路５０１は内部信号Ｃ０２によってリセットが
かかり内部信号Ｃ０１はＬレベルに立下がる。以降は内
部信号Ｃ０２のＨレベルがフリップフロップ５１６、５
１８、５１２、５１４によって順次伝達される。つまり
内部信号Ｃ０１、Ｃ０２、Ｃ０３、Ｃ０４のいずれか１
つがＨレベルであり、このＨレベルとなった信号はクロ
ック信号ＳＣＬＫのエッジに同期して順次シフトするこ
とになる。
【０１４０】内部信号Ｃ０１、Ｃ０２、Ｃ０３、Ｃ０４
は１クロック周期の幅を有するパルスであるので、出力
回路５１９によってクロック信号と論理積をとることに
よりセレクト信号Ｃ１、Ｃ２、Ｃ３、Ｃ４にはクロック
信号ＳＣＬＫのパルス幅を有する信号出力され、この信
号は順次シフトされることになる。
【０１４１】図１０に示したシフトレジスタ１６４、１
７２、１７４、１８２、１８０もシフトレジスタ１６２
と同様の構成を有するので説明は繰返さない。
【０１４２】図１５は、図１に示したＤＬＬ回路３０の
構成を示すブロック図である。図１５を参照して、ＤＬ
Ｌ回路３０は、外部クロックＣＬＫをうけてクロックＥ
ＣＬＫを出力する入力バッファ２３１と、内部クロック
ＣＬＫ（ｉｎ）を受けてクロックＣＣＬＫを出力するダ
ミー回路２３３と、クロックＣＣＬＫ、ＥＣＬＫの位相
を比較する位相比較器２３２と、位相比較器２３２から
制御信号ＵＰ／ＤＯＷＮを受けてカウントアップ／ダウ
ンするカウンタ２３４と、カウンタ２３４の出力するカ
ウント値に応じて電流を発生する電流発生回路２３６
と、電流発生回路２３６が発生する電流量に応じた遅延
量でクロックＥＣＬＫを遅延してクロックＥＣＬＫ２と
して出力する遅延段２３８と、クロックＥＣＬＫ２を増
幅するバッファ２４０と、バッファ２４０の出力を内部
クロックＣＬＫ（ｉｎ）として同期型半導体記憶装置内
部の回路に分配するクロックツリー２４２とを含む。
【０１４３】図示しないが、クロックツリー２４２は同
期型半導体記憶装置に外部からデータを取り込むアドレ
ス端子群、外部制御入力端子群、データ入出力端子群等
に対してクロックを供給する。クロックツリーは各回路
に供給するクロックの各遅延量が等しくなるように分岐
が構成される。
【０１４４】図１６は、図１５に示した遅延段２３８の
構成を概略的に示す回路図である。図１６を参照して、
遅延段２３８はクロック信号ＥＣＬＫを受ける直列に接
続されたインバータ２５２〜２７４と、インバータ２７
４の出力を受ける直列に接続されたインバータ２７６〜
２８２と、インバータ２７４の出力およびインバータ２
８２の出力を受けるＥＸＯＲ回路２８４を含む。インバ
ータ２８２の出力は図１５のバッファ２４０に与えら
れ、ＥＸＯＲ回路２８４の出力は外部クロックＣＬＫに
対し２倍の周波数であるクロックＤＬＬとなる。
【０１４５】図１６では全部で１６個のインバータが記
されているが、インバータの数は必要に応じ適宜増減さ
れる。またこれらのインバータは図１５に示した電流発
生回路２３６が発生する電流値に応じて遅延量が変化す
る。例えば、電流値が小さければ遅延量は大きくなる。
ＥＸＯＲ回路２８４は遅延段２３８の４分の１に相当す
る遅延量のクロック同士を比較しクロックの２倍の周波
数のクロックＤＬＬを発生する。
【０１４６】図１７は、入出力回路６４の詳細な動作タ
イミングを説明するための動作波形図である。
【０１４７】図１０、図１７を参照して、クロック信号
ＣＬＫはチップ外部より入力されるクロック信号であ
り、内部クロック信号ＣＬＫ（ｉｎ）は、外部クロック
信号ＣＬＫと位相が揃ったＤＬＬ回路にて発生されたク
ロック信号であり、クロック信号ＣＬＫ（ｃｔｒ）は外
部クロック信号ＣＬＫに基づいて生成され内部のメモリ
アレイへの読出書込の基準となるクロック信号である。
【０１４８】時刻ｔ１において、ライトコマンドが入力
される。同時にライトフラグＷＲＩＴＥ（ＦＬＡＧ）が
ＬレベルからＨレベルへと立上がる。
【０１４９】時刻ｔ２において、外部よりデータ端子に
クロック周波数の２倍の周波数でデータＤＱの入力が開
始される。同時にこのデータを取込むためのストローブ
信号ＱＳも入力される。ストローブ信号ＱＳをもとに信
号ＦＥＴＣＨが生成されこの信号ＦＥＴＣＨから図１０
の入力ラッチ１５６、１５４にデータを取込む選択信号
ＦＥＴＣＨｅ、ＦＥＴＣＨｏが生成される。
【０１５０】時刻ｔ２〜ｔ３の間に入力部のラッチ１５
６、１５４にそれぞれ取込まれたデータＤ０、Ｄ１は時
刻ｔ３において、書込用クロック信号ＷＣＬＫ（ｌｏ
ｃ）に応じて内部のグローバルＩ／Ｏ線Ｇ−Ｉ／Ｏおよ
びメモリアレイ上のマスタＩ／Ｏ線Ｍ−Ｉ／Ｏを介して
メモリセルにデータが２ビット同時に書込まれる。同様
にしてラッチ１５６、１５４に取込まれたデータＤ２〜
Ｄ７のデータも２ビットずつ時刻ｔ４〜ｔ７の間に内部
のメモリセルへと書込まれる。
【０１５１】時刻ｔ７においてリードコマンドが入力さ
れるとリードフラグＲＥＡＤ（ＦＬＡＧ）がＬレベルか
らＨレベルへと立上がると同時にリード用クロックＲＣ
ＬＫ（ｃｔｒ）に応じてメモリセルからデータが読出さ
れる。
【０１５２】時刻ｔ８〜ｔ９において読出されたデータ
は入出力回路の出力用のデータラッチ１４８、１４６に
それぞれ書込まれる。
【０１５３】時刻ｔ９〜ｔ１０にて外部に対しクロック
周波数の倍の周波数でデータが出力される。このときの
出力の基準となるクロックは外部クロックＣＬＫをもと
にチップ内部で発生されたクロックＤＬＬである。実際
は、入出力回路６４の出力データのラッチ１４８、１４
６からデータを外部に対し読出すのはクロックＤＬＬを
もとに発生されたクロックＤＬＬｅおよびクロックＤＬ
Ｌｏである。
【０１５４】同様にして、時刻ｔ１０以降データＤ２〜
Ｄ７が順次内部のメモリセルから入出力回路部のラッチ
に読込まれチップ外部へと読出される。
【０１５５】以上説明したように、１つのバンクの中の
データを読出す際には偶数アドレス領域からのデータと
奇数アドレス領域からのデータが同時に入出力回路部分
に伝達される。これらのデータは、バンクの上下（ＤＱ
端子に対し上下どちら側のエリアに存在するバンクから
のデータであるか）、また最初に外部に出力するデータ
が偶数アドレスのデータであるのか奇数アドレスのデー
タであるのかによって所定のラッチに伝達される。
【０１５６】つまり、ラッチには、同時にきた２つのデ
ータのうち、先に出すデータをデータを先に出力するラ
ッチに格納し、後に出すデータをデータを後に出力する
ラッチに格納する。このようにしてデータを格納した後
に出力は、双方のラッチを交互にアクセスすることでバ
ースト長に相当する連続データを出力する。
【０１５７】このような構成にすることにより、ラッチ
するまではメモリアレイ等は内部クロックに同期して動
作が実行でき、データを出力する部分は外部クロックに
て動作が可能になる。つまり、内部は内部クロックで独
自にデータをラッチに収め、外部は外部クロックでデー
タをピックアップできる。したがって、動作周波数が高
くなった際に、内部のデータの転送に対して外部のピッ
クアップのレイテンシが大きくなっても、誤データをピ
ックアップすることはない。また、レイテンシが小さ
く、さらに周波数が高い状態で使用しても、ラッチに入
力されたデータがそのまま出力されるだけであり、誤デ
ータをピックアップすることはない。
【０１５８】また、ラッチ部のデータはバースト動作終
了後リセットされるため本構成とすればサブスレッショ
ルド電流を小さく抑えることができる。
【０１５９】［実施の形態２］図１８は、実施の形態２
の同期型半導体記憶装置２０００の構成を説明するブロ
ック図である。
【０１６０】図１８を参照して、同期型半導体記憶装置
２０００は、実施の形態１で説明した同期型半導体記憶
装置１０００の構成において、データ入出力端子Ｐ１３
からのデータがラッチされるデータ変換部３０３からの
データ入力と制御関連の端子Ｐ４〜Ｐ７およびアドレス
端子群Ｐ１１、Ｐ１２から入力されるデータとをマルチ
プレクスして内部ブロックに伝えるマルチプレクサ３０
２を含む点が異なる。
【０１６１】他の構成は図１で説明した同期型半導体記
憶装置１０００と同様であるので説明は繰返さない。
【０１６２】図１９は、データ入出力端子部の入出力回
路の構成を説明するための図である。
【０１６３】図１９を参照して、実施の形態２における
入出力回路は、図８で説明した実施の形態１の入出力回
路の構成に加えて、入力バッファ１５２からデータを受
けて取込み、コマンドやアドレスのデータとして図１８
のマルチプレクサ３０２に送出するコマンド、アドレス
取込用のポート３０４を含む点が異なる。他の構成は図
８で説明した実施の形態１の入出力回路と同様であるの
で説明は繰返さない。
【０１６４】図２０は、実施の形態２の同期型半導体記
憶装置２０００のテスト時における動作波形図である。
【０１６５】図２０を参照して、時刻ｔ１でチップにア
クティブコマンドが入力される。通常動作であれば、制
御信号入力端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、
／ＤＭ０およびＤＭ１とアドレス入力端子Ａ０〜Ａ１
２、ＢＡ０〜ＢＡ２を使用してコマンドに対応するデー
タが入力されるが、実施の形態２の同期型半導体記憶装
置２０００ではテスト時にはデータ端子ＤＱ０〜ＤＱ３
１の中からいくつかの端子を用いてコマンドに相当する
データが入力される。
【０１６６】このことが可能な理由は、データ入出力端
子は通常動作時にコマンドの入力が実施されるタイミン
グではデータの授受は行なっておらず未使用状態である
からである。
【０１６７】時刻ｔ２ではライトコマンドに相当するデ
ータとアドレスがデータ端子より入力される。
【０１６８】時刻ｔ３以降はデータ端子からダブルデー
タレートで書込用のデータが外部より入力される。そし
てストローブ信号ＱＳの立下がりエッジおよび立上がり
エッジでデータが取込まれ内部のメモリアレイに転送さ
れる。
【０１６９】時刻ｔ４ではリードコマンドに相当するデ
ータとアドレスがデータ端子より入力される。応じてメ
モリアレイからデータが読出され時刻ｔ５以降ダブルデ
ータレートで外部に対して読出されたデータが出力され
る。
【０１７０】このようにすることでテスト時における使
用するピン数を減らすことができる。
【０１７１】つまり、クロック関係とＶｒｅｆ端子は残
るが、他の制御関連ピンは使用せずデータピンよりデー
タと時分割に制御コマンドを入力できる。また、アドレ
スは、すべてデータピンから入れることができる。
【０１７２】［実施の形態２の変形例１］図２１は、テ
スト時に使用するピン数をさらに削減した場合の動作を
説明する動作波形図である。
【０１７３】実施の形態２の変形例１ではデータ入出力
端子のうち８ピンのみを使用してコマンド、アドレス、
データの入力を実施する。使用しないデータ入出力端子
および制御用入出力端子やアドレス端子はテスト装置に
は接続されず開放状態とされる。このため、テスト時に
使用しない端子の入力バッファは非活性化される。
【０１７４】通常セルフリフレッシュモードやパワーダ
ウンモード時はデータ入出力端子まで非活性化される
が、これらのモードと異なりテストを実施する際にはデ
ータ入出力端子の一部は活性状態を保持する点が特徴で
ある。
【０１７５】図２１を参照して、時刻ｔ１において入出
力端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、
ＤＱ２０、ＤＱ２４、ＤＱ２８からアクティブコマンド
ＡＣＴを含むデータ列Ｄ１が入力され同時にそのデータ
列を取込むためのストローブ信号ＱＳが入力される。
【０１７６】時刻ｔ２において、ライトコマンド、アド
レス、データを示すデータ列Ｄ２の入力が開始され内部
のメモリアレイにデータが書込まれる。
【０１７７】時刻ｔ３においてリードコマンド、アドレ
スを含むデータ列Ｄ３が入力され応じて内部のメモリア
レイよりデータが読出され、時刻ｔ４において内部アレ
イより読出されたデータに対応する出力が入出力端子よ
り出力される。
【０１７８】データ列Ｄ１、Ｄ２、Ｄ３の入力時には、
データ端子８端子から１サイクル中に入力される８ビッ
トを数サイクル繰返し取込むことでテスト動作に必要な
信号が入力される。これらのデータ列の取込みタイミン
グはストローブ信号ＱＳを用いて認識する。図２１では
外部クロックの２分の１クロックごとに遷移するストロ
ーブ信号ＱＳのエッジを検出して取込みタイミングを認
識する。
【０１７９】しかし、変形は多数あり得る。ストローブ
信号ＱＳをデータ列が入力される間Ｌレベルとし、その
間のクロックエッジを認識してもよい。また、ストロー
ブ信号ＱＳの代わりに、外部のクロックを用いてもよ
い。
【０１８０】図２２は、図２１におけるデータ列Ｄ１、
Ｄ２、Ｄ３の内容を説明するための図である。
【０１８１】図２２を参照して、まず最初のサイクル＃
１で動作認識に必要なコマンド関係を入力する。
【０１８２】すなわち、データ端子ＤＱ０、ＤＱ４、Ｄ
Ｑ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４にはそ
れぞれ最初のサイクルでコマンド信号ＣＫＥ、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＭ０、ＤＭ１が入力さ
れる。また最初のサイクルでデータ端子ＤＱ２８に入力
されたデータは無視される。
【０１８３】最初のサイクルに入力された一連のビット
をデコードすることで同期型半導体記憶装置は動作を認
識する。
【０１８４】次の２サイクル目＃２で、バンクアドレス
とアドレスが入力される。すなわち、２サイクル目には
バンクアドレスＢＡ０、ＢＡ１、ＢＡ２、アドレス信号
Ａ１２〜Ａ８が入力され、３サイクル目＃３にはアドレ
ス信号Ａ７〜Ａ０が入力される。このときのアドレス
は、コマンドがロウ系ならロウアドレス、コラム系なら
コラムアドレスに対応する。
【０１８５】第４サイクル目＃４には、データ端子には
データＤＴ０〜ＤＴ７が入力される。この８ビットのデ
ータからバースト長分のデータが発生される。すなわ
ち、バースト長が８の場合は８（バースト長）×３２
（ピン数）＝２５６データのデータが発生される。デー
タの発生は入力された８ビットをデコードすることによ
って行なわれる。なお、信号ＣＫＥは、前の入力サイク
ルで入力された状態もコマンドデコードに用いられるコ
マンド信号であるために、入力された状態が次にリセッ
トされるまで保持される。
【０１８６】図２３は、テスト時に使用されるデータ入
出力端子部の入出力回路の構成を説明するための図であ
る。
【０１８７】図２３を参照して、入出力回路６４１はバ
ッファ１５２の出力信号ＩＤＱとコマンド信号ＣＭＤと
アドレス信号ＡＤＲ１、ＡＤＲ２を受けるマルチプレク
サ３０２０を含み、ラッチ１４６、１４８、１５４、１
５６に代えてラッチ１１４６、１１４８、１１５４、１
１５６を含む点が図１０で説明した入出力回路６４と異
なる。
【０１８８】マルチプレクサ３０２０は、コマンド信号
ＩＣＭＤをモードレジスタに出力し、アドレス信号ＩＡ
ＤＲ１、ＩＡＤＲ２をアドレスラッチに出力し、テスト
パターンのもととなる信号ＴＰＧをデコーダ１２００に
出力する。ラッチ１１４６、１１４８は後に説明するマ
ルチプレクサ１４００からテスト結果が一括して書込ま
れる入力パスをさらに備え、ラッチ１１５４、１１５６
は後に説明するデコーダ１２００から発生されたテスト
パターンが一括して書込まれる入力パスをさらに備え
る。
【０１８９】他の構成は図１０で示した入出力回路６４
と同様であるので説明は繰返さない。
【０１９０】図２４は、図２３におけるマルチプレクサ
３０２０の構成を示す回路図である。
【０１９１】図２４を参照して、マルチプレクサ３０２
０は、信号ＩＤＱからデータを取込むラッチ６０８、６
１８、６２８、６３８を含む。マルチプレクサ３０２０
は、さらに、クロック信号φ１、φ２、φ３、φ４に応
じてそれぞれ導通しラッチ６０８、６１８、６２８、６
３８に信号ＩＤＱをそれぞれ与えるスイッチ回路６１
０、６２０、６３０、６４０を含む。
【０１９２】ラッチ３０２０は、さらに、通常動作時に
は信号ＣＭＤを信号ＩＣＭＤとして出力しテストモード
時にはラッチ６０８の出力を信号ＩＣＭＤとして出力す
るセレクタ６０２と、通常モードには信号ＡＤＲ１を信
号ＩＡＤＲ１として出力しテストモード時にはラッチ６
１８の出力を信号ＩＡＤＲ１として出力するセレクタ６
１２と、通常モード時には信号ＡＤＲ２を信号ＩＡＤＲ
２として出力しテストモード時にはラッチ６２８の出力
を信号ＩＡＤＲ２として出力するセレクタ６２２と、通
常モード時には信号ＩＤＱを通常のデータバスに出力し
テストモード時にはラッチ６３８の出力を信号ＴＰＧと
して出力するスイッチ回路６３２を含む。
【０１９３】セレクタ６０２は、通常モード時に導通し
信号ＣＭＤを信号ＩＣＭＤを出力するノードに与えるス
イッチ６０４と、テストモード時に導通しラッチ６０８
の出力を信号ＩＣＭＤを出力するノードに与えるスイッ
チ６０６とを含む。セレクタ６１２は、通常モード時に
導通し信号ＡＤＲ１を信号ＩＡＤＲ１を出力するノード
に与えるスイッチ回路６１４と、テストモード時に導通
しラッチ６１８の出力を信号ＩＡＤＲ１を出力するノー
ドに与えるスイッチ回路６１６を含む。セレクタ６２２
は、通常モード時に導通し信号ＡＤＲ２を信号ＩＡＤＲ
２を出力するノードに与えるスイッチ回路６２４と、テ
ストモード時に導通しラッチ６２８の出力を信号ＩＡＤ
Ｒ２を出力するノードに与えるスイッチ回路６２６とを
含む。スイッチ回路６３２は、テストモード時に導通し
ラッチ６３８の出力を信号ＴＰＧを出力するノードに与
えるスイッチ回路６３４と、通常モード時に導通し信号
ＩＴＱをデータバスに与えるスイッチ回路６３６とを含
む。
【０１９４】マルチプレクサ３０２０は、さらに、信号
ＩＤＱをストローブ信号ＱＳ１、ＱＳ２に応じて信号Ｍ
ＲＥＧ１、ＭＲＥＧ２に振分けて出力するスイッチ回路
６４２を含む。スイッチ回路６４２は、ストローブ信号
ＱＳ１に応じて導通し信号ＩＤＱを信号ＭＲＥＧ１を出
力するノードに与えるスイッチ回路６４４と、ストロー
ブ信号ＱＳ２に応じて導通し信号ＩＤＱを信号ＭＲＥＧ
２を出力するノードに与えるスイッチ回路６４６とを含
む。
【０１９５】ここで、クロック信号φ１〜φ４はストロ
ーブ信号ＱＳをもとに発生されるクロック信号で図２１
において時刻ｔ１、ｔ２、ｔ３において活性化が開始さ
れる信号である。クロック信号φ１は図２２のサイクル
♯１に対応する。クロック信号φ２は図２２のサイクル
♯２に対応する。クロック信号φ３は図２２のサイクル
♯３に対応する。クロック信号φ４は図２２のサイクル
♯４に対応する。
【０１９６】また、スイッチ回路６４２は、テストモー
ドに突入する際にモードレジスタにデータを送信するた
めのものである。信号ＱＳ１、ＱＳ２はデータ端子ＤＱ
０のレベルおよびストローブ信号ＱＳに応じて生成され
る信号である。
【０１９７】このスイッチ回路６４２は、テスト時に使
用されるデータ端子ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１
６、ＤＱ２０、ＤＱ２４、ＤＱ２８に設けられ、データ
端子ＤＱ０の入出力回路部には設けられない。
【０１９８】図２５は、データ端子ＤＱ０のテストモー
ド設定に関する構成を示す回路図である。
【０１９９】データ端子ＤＱ０の入出力回路部には、図
２３で示した構成の他に図２５で示すテストモードの開
始を決定する構成が設けられる。
【０２００】すなわち、図２５を参照して、データ端子
ＤＱ０のレベルが所定の電圧値以上となったことを検知
する高電圧検知回路６５０と、高電圧検知回路６５０の
出力によりセットされテストが終了したことを示す信号
ＴＥＳＴＥＮＤによってリセットされるラッチ回路６６
６とラッチ回路６６６の出力に応じてカウントを開始し
信号ＱＳ１、ＱＳ２を出力するカウンタ６７２が設けら
れる。
【０２０１】高電圧検知回路６５０は、データ端子ＤＱ
０とノードＮＶＣとの間に直列にダイオード接続された
ＮチャネルＭＯＳトランジスタ６５２、６５４と、ソー
スが接地ノードに接続されゲートとドレインが接続され
るＮチャネルＭＯＳトランジスタ６５８と、Ｎチャネル
ＭＯＳトランジスタ６５８のドレインとノードＮＶＣと
の間に接続されゲートに電源電位Ｖｃｃが与えられるＰ
チャネルＭＯＳトランジスタ６５６と、電源ノードとノ
ードＮＶＤとの間に接続される定電流源６６２と、ノー
ドＮＶＤと接地ノードとの間に接続されゲートがＮチャ
ネルＭＯＳトランジスタ６５８のドレインに接続される
ＮチャネルＭＯＳトランジスタ６６０と、ノードＮＶＤ
が入力に接続されるインバータ６６３と、インバータ６
６３の出力を受けて反転し高電圧検知信号／ＳＶＣＣを
出力するインバータ６６４とを含む。
【０２０２】ラッチ回路６６６は、信号／ＳＶＣＣを一
方の入力ノードに受けるＮＡＮＤ回路６６８と、ＮＡＮ
Ｄ回路６６８の出力と信号ＴＥＳＴＥＮＤを受けるＮＡ
ＮＤ回路６７０とを含む。ＮＡＮＤ回路６７０の出力は
ＮＡＮＤ回路６６８の他方の入力に接続される。
【０２０３】図２６は、テストモードへの突入動作と解
除動作を説明するための動作波形図である。
【０２０４】図２６を参照して、データ端子ＤＱ０の電
位が電源電位Ｖｃｃ以上の所定のレベルになっている間
ストローブ信号ＱＳが入力されると、データ端子ＤＱ
４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２
４、ＤＱ２８に入力されたデータは同期型半導体記憶装
置のモードレジスタに書込まれる。このモードレジスタ
書込用の信号ＱＳ１、ＱＳ２は図２５に示したカウンタ
６７２より発生され図２４に示したスイッチ回路６４２
に入力される。
【０２０５】時刻ｔ１、ｔ２においてデータ端子ＤＱ
４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２
４、ＤＱ２８に入力されたデータに対応するテストモー
ドが実行される。
【０２０６】テストモードの解除に対しても同様の動作
が実施される。すなわち、時刻ｔ３、ｔ４においてデー
タ端子ＤＱ０が電源電位Ｖｃｃを超える所定のレベルに
設定され、そのときストローブ信号ＱＳが入力されると
テスト用に使用されるデータ端子に入力されたデータが
内部のモードレジスタに取込まれる。このデータをテス
トモード解除に対応させるデータとすることでテストモ
ードが解除される。
【０２０７】図２７は、図２２に示したサイクル♯４に
入力されたデータからデータパターンを発生する様子を
説明するための概念図である。
【０２０８】図２７を参照して、書込データの生成は、
それぞれ１６個のデータ入出力端子ＤＱ０〜ＤＱ１５お
よびＤＱ１６〜ＤＱ３１を１つのグループとして生成さ
れる。
【０２０９】以下では、データ入出力端子ＤＱ０〜ＤＱ
１５に対応してテスト動作モード時に生成される内部書
込データについて説明する。
【０２１０】なお、データ入出力端子ＤＱ１６〜ＤＱ３
１についても全く同様にしてテスト動作モード時に内部
書込データが生成される。
【０２１１】データ入出力端子ＤＱ０〜ＤＱ１５のう
ち、テスト動作モード時においては、データ入出力端子
ＤＱ０、ＤＱ４、ＤＱ８およびＤＱ１２に対して４ビッ
トのデータが与えられる。この４ビットのデータの組合
せとしては、図２７に示すとおり１６通りが考えられ
る。テスト動作モードにおいては、この４ビットのデー
タのうち上位の２ビット、すなわち、データ入出力端子
ＤＱ１２およびＤＱ８に与えられるデータにより時間軸
方向のデータパターンが決定され、４ビットのデータの
うちの下位の２ビット、すなわち、データ入出力端子Ｄ
Ｑ４およびＤＱ０に与えられるデータによりデータ入出
力端子ＤＱ０〜ＤＱ１５のそれぞれに対応した書込デー
タのデータパターンが生成される。
【０２１２】つまり、たとえば４ビットのデータが" １
０１１" である場合、時間軸方向には、このデータ" １
０" を繰返し並べたデータが基準とされ、データ入出力
端子ＤＱ０〜ＤＱ１５のそれぞれについては、４ビット
のデータのうちの下位の２ビットのデータ" １１" が繰
返されたデータが基準とされる。
【０２１３】すなわち、時間軸方向に" １０１０…" と
並んでいるデータと、データ入出力端子の方向について
は" １１１１…" と並んでいるデータの、それぞれにつ
いて排他的論理和をとることで、テスト動作モード時の
書込データが生成される。
【０２１４】つまり、４ビットのデータが" １０１１"
である場合、各データ入出力端子ＤＱ０〜ＤＱ１５に対
して、書込まれるデータは、時間軸に沿っては、" ０１
０１…" となる。
【０２１５】図２８は、このようにして、テスト動作モ
ード時においてメモリセルに書込んだデータに対し、読
出動作において、期待値との比較結果が出力される場合
の動作を説明するための概念図である。
【０２１６】図２８を参照して、読出動作における最初
の読出周期において、１本の列選択線ＳＣＬ０が活性化
することに応じて選択される列のグループＣＬＧ０が選
択され、かつ、選択されたメモリセルに欠陥がない場
合、書込まれていたデータパターン" ０１０１" がパラ
レルに読出される。
【０２１７】読出動作時のリードコマンドが与えられる
サイクルにおいて、データ入出力端子ＤＱ０〜ＤＱ１２
に与えられているデータに基づいて、書込動作時に行な
ったのと同じデコード動作により生成された期待値デー
タと、読み出されたデータとが４ビットごとに比較さ
れ、その比較結果がデータ入出力端子ＤＱ０に出力され
る。
【０２１８】読出動作の次のサイクルにおいては、メモ
リセル列グループＣＬＧ１が選択され、読出されたデー
タと、期待値データとの比較が行なわれて、同様にして
データ入出力端子ＤＱ０に対し比較結果のデータが出力
される。ここで、４ビットのデータの比較は排他的論理
和演算を行なうことによりなされる。
【０２１９】したがって、読出されたデータと、期待値
データとがすべて一致している場合は、対応するデータ
入出力端子からは" ０" レベルのデータが出力されるの
に対し、たとえばいずれか１つの読出データが期待値デ
ータと異なる場合は、対応するデータ入出力端子からは
データ" １" が出力される。
【０２２０】他のデータ入出力端子ＤＱ４、ＤＱ８およ
びＤＱ１２についても同様である。さらに、データ入出
力端子ＤＱ１６、ＤＱ２０、ＤＱ２４およびＤＱ２８に
ついても同様の動作が行なわれる。
【０２２１】このような動作を行なうことで、外部クロ
ック信号の周波数が高くない場合においても、この同期
型半導体記憶装置の内部動作は十分に短い周期を有する
内部クロック信号ｉｎｔ．ＣＬＫに応じて動作し、しか
もテスト動作モードにおける書込動作時に書込まれたデ
ータと、期待値との比較結果が４ビットごとにまとめて
出力される。したがって、テスト動作モード時にテスタ
装置がデータをやり取りしなければならないデータ入出
力端子の数を減少させることが可能である。
【０２２２】図２９は、データ入出力端子ＤＱ０〜ＤＱ
１５のデータ入出力回路の構成を説明するための概略ブ
ロック図である。
【０２２３】データ入出力端子ＤＱ０〜ＤＱ１５に対応
した構成は、それぞれテスト動作モードおよび通常動作
モードのいずれにおいてもデータが与えられる端子（た
とえばデータ入出力端子ＤＱ０）の構成と、テスト動作
モード時にはデータが与えられず、通常動作モードにお
いてデータが与えられる端子（たとえば、データ入出力
端子ＤＱ１〜ＤＱ３）の構成とをそれぞれ繰返した構成
となっている。したがって、以下ではまずデータ入出力
端子ＤＱ０に対応した構成について説明する。
【０２２４】図２９を参照して、データ入出力端子ＤＱ
０に対応しては、データ入力バッファ１５２が設けら
れ、データ入力バッファ１５２の出力は、ラッチ回路１
１００により保持される。一方、通常動作モードにおい
ては、入力バッファ１５２から出力されたデータは、デ
ータ入力を制御する信号ＦＥＴＣＨｅの立上がりのエッ
ジに応答して取り込まれるデータを順次保持するラッチ
回路１１５６と、信号ＦＥＴＣＨｅの立下がりのエッ
ジ、すなわち信号ＦＥＴＣＨｅの逆相の信号ＦＥＴＣＨ
ｏの立上がりのエッジに応答してデータを順次保持する
ラッチ回路１１５４が設けられる。通常動作モードにお
いては、このラッチ回路１１５６および１１５４に保持
されたデータを、外部から与えられたアドレス信号が偶
数アドレスであるか奇数アドレスであるかに応じて、デ
ータを伝達するアドレス領域を切換えるためのマルチプ
レクサ回路１１５８がさらに設けられている。
【０２２５】ここで、信号ＦＥＴＣＨｅは、外部からの
書込みデータの取りこみのタイミングを制御するための
クロック信号であり、外部から与えられる信号ＱＳが用
いられる場合や、内部クロック生成回路により生成され
たクロック信号が用いられる場合がある。
【０２２６】一方、テスト動作モードにおいては、デー
タ入出力端子ＤＱ０に対応して設けられているラッチ回
路１１００、データ入出力端子ＤＱ４に対応して設けら
れているラッチ回路１１０２、データ入出力端子ＤＱ８
に対応して設けられているラッチ回路１１０４およびデ
ータ入出力端子ＤＱ１２に対応して設けられているラッ
チ回路１１０６からのデータをもとに、デコード回路１
２００が書込データを生成して、ラッチ回路１１５６お
よび１１５４に与える。
【０２２７】一方、読出動作に対応しては、グローバル
Ｉ／Ｏ線対Ｇ−Ｉ／Ｏから伝達された読出データは、バ
ッファ回路（データレシーバアンプ回路）１１４２およ
び１１４４を経て、ラッチ回路１１４６および１１４８
にそれぞれ蓄えられる。通常動作モードにおいては、こ
のラッチ回路１１４６および１１４８に蓄えられたデー
タが、シリアルに出力バッファ１５０に与えられ、デー
タ入出力端子ＤＱ０から出力される。
【０２２８】一方、テスト動作モードにおいては、たと
えば、データ入出力端子ＤＱ０〜ＤＱ３に対応した読出
データのうち、偶数アドレス領域からの読出データ４ビ
ットと、デコーダ１２００からのデコード信号とを受け
て、データスクランブルを行なうスクランブル回路１３
００と、スクランブル回路１３００から出力されたデー
タを排他的論理和演算する排他的論理和演算ゲート１３
０２と、データ入出力端子ＤＱ０〜ＤＱ３に対応した読
出データのうち、奇数アドレス領域から読出されたデー
タと、デコーダ１２００からの期待値データとに応じ
て、データをスクランブル処理するスクランブル回路１
３０４と、スクランブル回路１３０４から出力されたデ
ータに応じて、比較結果のデータを出力する排他的論理
和ゲート１３０６と、排他的論理和ゲート回路１３０２
および１３０６からの出力を受けて、それぞれ奇数アド
レス領域用のラッチ回路１１４８または偶数アドレス用
のラッチ回路１１４６に選択的に出力するマルチプレク
サ回路１４００とが設けられている。
【０２２９】データ入出力端子ＤＱ１に対応した構成
は、基本的にラッチ回路１１００が存在しない点、およ
びテスト動作モードにおいてデータを出力するために必
要な構成であるスクランブル回路１３００、１３０４、
比較回路１３０２、１３０６、マルチプレクサ回路１４
００が設けられていない点を除いて、データ入出力端子
ＤＱ０に対応した構成と同様である。
【０２３０】また、他のデータ入出力端子ＤＱ４〜ＤＱ
７、ＤＱ８〜ＤＱ１１、ＤＱ１２〜ＤＱ１５に対応する
構成も、基本的にデータ入出力端子ＤＱ０〜ＤＱ３に対
応した構成と同様である。
【０２３１】データ入出力端子ＤＱ１２についても構成
を述べると、上述したとおり、ラッチ回路１１０６は、
データパターン発生用のデータデコード用のラッチ回路
であり、ラッチ回路１１５４は、通常動作時においてク
ロックの立上りエッジで入力されるデータを連続して４
ビット分をラッチする回路であり、ラッチ回路１１５５
は通常動作時においてクロックの立上がりエッジで入力
されるデータを連続して４ビット分ラッチするための回
路である。
【０２３２】また、ラッチ回路１１４８は、通常動作時
において、ＣＡＳレイテンシ後の偶数クロックエッジで
出力されるデータを連続して４ビット分ラッチする回路
であり、ラッチ回路１１４６は、通常動作時においてＣ
ＡＳレイテンシ後の奇数クロックエッジで出力されるデ
ータを連続して４ビット分ラッチする回路である。
【０２３３】また、マルチプレクサ回路１１５８は、入
力データラッチ１１５６および１１５４のデータを内部
に伝達する際、偶数アドレスの番地か奇数アドレスの番
地かに従って、分配するためのマルチプレクサであり、
出力用ラッチ１１４６および１１４８に対応して設けら
れるマルチプレクサ１５００は、レシーバ１１４２およ
び１１４３からのデータを先に出力するデータと後に出
力するデータの区分で、出力バッファ前のラッチに入力
するためのマルチプレクサである。スクランブル回路１
３２４は、比較器に入力されるデータのスクランブルを
テストリード時にテストリードサイクルの入力データに
従って設定するための回路であり、マルチプレクサ回路
１４０６は、比較結果を、先に出力する結果データ、後
に出力する結果データについて、出力バッファ前のラッ
チに選択的に書込むためのマルチプレクサである。
【０２３４】図３０は、図２９に示したデコーダ回路１
２００の構成を説明するための概略ブロック図である。
【０２３５】図３０を参照して、デコーダ回路１２００
は、リードクロック信号ＲＣＬＫおよびライトクロック
信号ＷＣＬＫを受けて、読出動作モードが指定されてい
るかあるいは書込動作モードが指定されているかに応じ
て、その何れかを選択的に出力するマルチプレクサ１２
０２と、テスト動作モードにおいてデータ入出力端子Ｄ
Ｑ１２に与えられラッチ回路１１０６に保持されたデー
タと、データ入出力端子ＤＱ８に与えられラッチ回路１
１０４に保持されたデータとをそれぞれ受けて、マルチ
プレクサ１２０２から出力されるクロック信号に応じ
て、入力されたデータを巡回的にシフト動作させるシフ
トレジスタ１２０４と、データ入出力端子ＤＱ０に与え
られたデータをラッチするラッチ回路１１００からの出
力を一方の入力端子に受ける排他的論理和ゲート１２１
２、１２１６、１２２０、１２２４、１２２８、１２３
２、１２３６、１２４０と、データ入出力端子ＤＱ４に
与えられ、ラッチ回路１１０２に保持されたデータを一
方の入力ノードに受ける排他的論理和ゲート１２１０、
１２１４、１２１８、１２２２、１２２６、１２３０、
１２３４および１２３８とを含む。
【０２３６】排他的論理和ゲート１２１０〜１２４０
は、それぞれ他方の入力ノードには、シフトレジスタ１
２０４から出力されるデータを受ける。
【０２３７】デコーダ回路１２００は、さらに、排他的
論理和ゲート１２１０〜１２４０のそれぞれに対応して
設けられ、マルチプレクサ１２０２から出力されるクロ
ック信号に応じて開閉されるＮチャネルＭＯＳトランジ
スタＮ０〜Ｎ１５と、ＮチャネルＭＯＳトランジスタＮ
０〜Ｎ１５にそれぞれ対応して設けられ、これらのトラ
ンジスタを介して出力されるデータをそれぞれ保持する
ラッチ回路１２５０〜１２８０とを含む。
【０２３８】ラッチ回路１２５０〜１２８０からは、テ
スト動作モードにおいてデコーダ回路から出力されるデ
コードデータＤＤ０〜ＤＤ１５がそれぞれ出力される。
【０２３９】図３１は、図２１に示した動作波形のうち
テストデータ書込み動作をより詳しく説明するためのタ
イミングチャートである。
【０２４０】テストモード動作においては、通常モード
動作時と主に以下の２点が相違している。
【０２４１】まず第１に、外部クロック信号ｅｘｔ．Ｃ
ＬＫの周期は、たとえば、４０ｎｓであって、この同期
型半導体記憶装置の内部回路の動作可能周波数よりも大
きな周期で変化していることである。
【０２４２】この同期型半導体記憶装置においては、こ
の外部クロック信号ｅｘｔ．ＣＬＫに基づいて、これに
同期し、かつ、より周波数の大きな内部クロック信号ｉ
ｎｔ．ＣＬＫが生成され、これに基づいて回路動作が行
なわれる。
【０２４３】さらには、図３１に示した例においては、
データ入出力端子ＤＱ０〜ＤＱ３１のうち、データ入出
力端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、
ＤＱ２０、ＤＱ２４およびＤＱ２８の８個のデータ入出
力ピンに与えられたデータに基づいて、テスト動作用の
内部書込データを生成する構成となっている。
【０２４４】時刻ｔ０より以前における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、この同
期型半導体記憶装置に対してＡＣＴコマンドが与えられ
ているとする。
【０２４５】この同期型半導体記憶装置に対してＷＲＩ
ＴＥコマンドが与えられた後、時刻ｔ１において、上述
した８個のデータ入出力端子ＤＱ０〜ＤＱ２８のそれぞ
れに対して、書込データが与えられる。
【０２４６】以降、バンク０〜バンク７のうちの偶数ア
ドレスに対応した領域に書込まれるデータをデータＤＬ
Ｅと呼び、奇数アドレス領域に書込まれるデータをＤＬ
Ｏと呼ぶことにする。 同様にして、バンク８からバン
ク１５の奇数アドレス領域に書込まれるデータをＤＵＥ
と呼び、奇数アドレス領域に書込まれるデータをＤＵＯ
と呼ぶことにする。
【０２４７】データ入出力端子ＤＱ０、ＤＱ４、ＤＱ８
およびＤＱ１２に与えられた４ビットのデータに基づい
て、データＤＬＥおよびデータＤＬＯとして対応するバ
ンクに書込まれる３２×４ビットのデータが生成され
る。一方、データ入出力端子ＤＱ１６、ＤＱ２０、ＤＱ
２４およびＤＱ２８に与えられる４ビットのデータに基
づいて、データＤＵＥおよびＤＵＯとして対応するバン
クに書込まれる３２×４ビットのデータが生成される。
【０２４８】すなわち、時刻ｔ３においては、データＤ
ＬＥとして４×４ビットのデータが生成され、データＤ
ＬＯとして４×４ビットのデータが生成される。これ
が、それぞれ対応するバンクの偶数アドレス領域および
奇数アドレス領域に書込まれる。一方、同様にして、時
刻ｔ３において、データＤＵＥとして、４×４ビットの
データが生成され、データＤＵＯとして４×４ビットの
データが生成された上で、これらのデータが、対応する
バンクの偶数アドレス領域および奇数アドレス領域にそ
れぞれ書込まれる。
【０２４９】つまり、時刻ｔ１において、外部から与え
られるデータは８ビットであるものの、これに基づいて
メモリアレイに一括して同時に書込まれる６４ビット分
のデータが生成される。以後、内部クロック信号の周期
に応じて、６４ビットずつのデータが生成され、順次対
応するバンクの偶数アドレス領域および奇数アドレス領
域に書込まれていく。
【０２５０】図３２は、図２９に示したスクランブル回
路１３００の構成を示す概略ブロック図である。
【０２５１】図３２を参照して、スクランブル回路１３
００は、データ入出力端子ＤＱ０〜ＤＱ３にそれぞれ対
応して設けられている読出データ用のラッチ回路のう
ち、ＣＡＳレイテンシの後の偶数クロックエッジで出力
されるデータを保持しているラッチ回路からの読出デー
タＲＤ０〜ＲＤ３をそれぞれ一方の入力ノードに受ける
排他的論理和ゲート１３５０〜１３５６を含む。排他的
論理和ゲート１３５０〜１３５６のそれぞれの他方の入
力ゲートには、デコーダ回路１２００から出力されるデ
コードデータＤＤ０〜ＤＤ３がそれぞれ入力されてい
る。
【０２５２】排他的論理和ゲート１３５０〜１３５６の
それぞれの出力信号は、排他的論理和ゲート１３０２に
与えられ、排他的論理和ゲート１３０２の演算結果がマ
ルチプレクサ回路１４００に与えられる。
【０２５３】以上のような構成とすることで、テスト動
作モードにおいて、データ入出力端子ＤＱ０〜ＤＱ１２
に対して与えられたデータに基づいて、図３０において
説明したようなデータパターンを有するデコードデータ
ＤＤ０〜ＤＤ１５が生成される。このデコードデータは
読出動作時に期待される読出しデータの期待値パターン
となっている。また、テスト動作モードにおける読出動
作においては、４つのデータ入出力端子ＤＱ０〜ＤＱ３
に対応する読出データについての期待値との比較結果の
データが、データ入出力端子ＤＱ０から出力されること
になる。
【０２５４】すなわち、図３１および図３３で説明した
とおり、テスト動作モードにおいては、３２ピンのデー
タ入出力端子のうち、８個のデータ入出力端子のみが用
いられ、書込データに対する期待値との比較結果を示す
テストデータが外部に出力される。
【０２５５】図３３は、テストモード動作におけるデー
タ読出し動作を説明するためのタイミングチャートであ
る。
【０２５６】図３３を参照して、時刻ｔ１１において、
この同期型半導体記憶装置に対してＲＥＡＤコマンド
（読出動作を指定するコマンド）が与えられると同時
に、データ書込時に用いられた８つのデータ入出力端子
ＤＱ０〜ＤＱ２８のそれぞれに対して、図３１における
データ書込時に与えたのと同様のデータが与えられる。
【０２５７】この同期型半導体記憶装置は、これら時刻
ｔ１１において与えられたデータに基づいて生成される
期待値データと、各バンクから読出された読出データと
に対して、その比較結果を示すデータを出力する。
【０２５８】すなわち、まず時刻ｔ１１におけるＲＥＡ
Ｄコマンドに対する期待値データが与えられた後に、各
バンクの偶数アドレス領域および奇数アドレス領域から
は並列して６４ビットのデータが読出される。
【０２５９】このうち、たとえばデータＤＬＥに対応す
るデータのうち、１つの列選択線により同時に活性化さ
れるメモリセルから読出された４ビットのデータ、たと
えば、通常の読出モードにおいては、データ入出力端子
ＤＱ０〜ＤＱ３に対応して与えられるべき４ビットのデ
ータＤＬＥ０は、データ入出力端子ＤＱ０、ＤＱ４、Ｄ
Ｑ８およびＤＱ１２に時刻ｔ１１において与えられたデ
ータに基づいて、その読出されるべき期待値との間の比
較が行なわれ、時刻ｔ１３において、この期待値と４ビ
ットデータとの比較結果を示す１ビットのデータがデー
タ入出力端子ＤＱ０に出力される。
【０２６０】同様にして、時刻ｔ１３から始まる内部ク
ロック信号ｉｎｔ．ＣＬＫの立下がりのエッジにおいて
は、データＤＬＯのうち、通常動作モードにおいて、デ
ータ入出力端子ＤＱ０〜ＤＱ３に対して出力される４ビ
ットのデータが、時刻ｔ１１においてデータ入出力端子
ＤＱ０〜ＤＱ１２に与えられたデータに基づいてこの同
期型半導体記憶装置中で生成された期待値と比較され、
この比較結果を示す１ビットのデータがデータ入出力端
子ＤＱ０に与えられる。
【０２６１】さらに、時刻ｔ１４においては、データＤ
ＬＥのうち、次の内部クロック信号ｉｎｔ．ＣＬＫの周
期に応じて読出された４ビットのデータと時刻ｔ１１に
おいてデータ入出力端子ＤＱ０〜ＤＱ１２に与えられた
データに基づいて生成された期待値との比較結果を示す
データがデータ入出力端子ＤＱ０に与えられる。
【０２６２】以後、信号ＤＬＥのうち、通常動作におい
てデータ入出力端子ＤＱ０〜ＤＱ３に対して出力される
データに対応した４ビットのＤＬＥ０の値と上記期待値
との間の比較結果および、データＤＬＯのうち、通常動
作モードにおいてはデータ入出力端子ＤＱ０〜ＤＱ３に
対してそれぞれ与えられる４ビットの読出データＤＬＯ
０と上記期待値との比較結果がデータ入出力端子ＤＱ０
から内部クロック信号ｉｎｔ．ＣＬＫの立上がりエッジ
および立下がりのエッジにそれぞれ応答して出力され
る。
【０２６３】他のデータ入出力端子ＤＱ４、ＤＱ８、Ｄ
Ｑ１２についても同様である。また、データ入出力端子
ＤＱ１６に対しても、通常動作モードにおいては、デー
タ入出力端子ＤＱ１６〜ＤＱ１９にそれぞれ対応して出
力されるべき４ビットの読出データを上記期待値と比較
した結果のデータが、順次データ入出力端子ＤＱ１６か
ら出力される。
【０２６４】他のデータ入出力端子ＤＱ２０、ＤＱ２４
およびＤＱ２８についても同様である。
【０２６５】なお、以上の説明では、スクランブル回路
１３００は、図３３の時刻ｔ１１において、８つのデー
タ入出力端子ＤＱ０〜ＤＱ２８に与えられたデータに基
づいて、スクランブル処理をすることとしているが、た
とえば、図３１の時刻ｔ１に与えられたデータをラッチ
回路等に保持しておく構成とすることで、時刻ｔ１１に
はデータを外部から与えなくても良い構成とすることも
可能である。
【０２６６】以上のような動作を行なうことで、テスト
動作モードにおいては、外部から与えられる外部クロッ
ク信号ｅｘｔ．ＣＬＫの周期が大きい場合でも、内部ク
ロック信号ｉｎｔ．ＣＬＫはこれよりも高速に変化す
る。この同期型半導体記憶装置の内部回路は、この内部
クロック信号ｉｎｔ．ＣＬＫに同期して動作するので、
この同期型半導体記憶装置をテストするテスト装置の負
荷を軽減させることが可能である。
【０２６７】しかも、３２ピンあるデータ入出力端子の
うち、テスト動作モードにおいては８ピンのデータ入出
力端子のみを用いればよいため、テスタが、１チップあ
たり制御しなければならない入力ピンおよびデータ入出
力ピンの総数を削減することが可能である。したがっ
て、テスタ装置が同時並列にテストすることが可能なチ
ップ数を増加させることができる。
【０２６８】半導体装置の検査用の半導体テスタは高額
であり使用チャネル数が多いほど検査コストが増大す
る。実施の形態２の同期型半導体記憶装置のテストモー
ドを使用すれば半導体テスタの使用ピン数を減らすこと
ができた、たとえば１台のテスタで同時に２つのデバイ
スを測定することが可能になり検査コストを削減するこ
とができる。
【０２６９】［実施の形態３］図３４は、実施の形態３
の同期型半導体記憶装置２１００の全体構成を示す概略
ブロック図である。
【０２７０】実施の形態３ではＢＩＳＴ（Ｂｕｉｌｔ
Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を内蔵する同期型半導
体装置での例を示す。
【０２７１】図３４を参照して、同期型半導体記憶装置
２１００は、ＢＩＳＴ回路６４９を含む点が図１８に示
した同期型半導体記憶装置２０００と異なる。他の構成
は同期型半導体記憶装置２０００と同様であるので説明
は繰返さない。
【０２７２】ＢＩＳＴ回路６４９は、外部からテスト開
始コマンドの入力が与えられると、自動的にテストに必
要なコマンド、アドレス、データ等の信号を生成し同期
型半導体記憶装置の動作テストを実行し、読み出しデー
タ等の出力結果からテスト結果の可否を判断しその判断
を所定の出力端子に出力する。
【０２７３】したがって、ＢＩＳＴ回路を内蔵した同期
型半導体記憶装置の動作テストに必要なピンは、テスト
装置との同期を確保するためのクロック端子と、判断結
果の出力に使用するデータ端子のみである。すなわち最
も少ない場合は、テスト時に使用される端子はクロック
端子１ピンとデータ端子１ピンの合計２ピンとなる。
【０２７４】図３５は、実施の形態３においてデータ端
子ＤＱ０に設けられるテストモード設定に関連する回路
の構成を示す回路図である。
【０２７５】図３５を参照して、この回路構成はカウン
タ６７２に代えてカウンタ６８２を備える点で図２５に
示した構成と異なる。カウンタ６８２は、データ端子Ｄ
Ｑ０の電位が所定の高電位となったことを検知して、所
定の時間後にテストスタート信号ＢＩＳＴＳＴＡＲＴを
出力する点が、図２５におけるカウンタ６７２と異な
る。他の構成は図２５に示した構成と同様であるので説
明は繰返さない。
【０２７６】図３６は、ＢＩＳＴへのテストモード設定
を説明するための動作波形図である。
【０２７７】図３６を参照して、データ端子ＤＱ０の電
位が電源電位Ｖｃｃ以上の所定のレベルになっている間
ストローブ信号ＱＳが入力されると、データ端子ＤＱ
４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２
４、ＤＱ２８に入力されたデータは同期型半導体記憶装
置のモードレジスタに書込まれる。このモードレジスタ
書込用の信号ＱＳ１、ＱＳ２は図２５に示したカウンタ
６７２より発生され図２４に示したスイッチ回路６４２
に入力される。
【０２７８】時刻ｔ１、ｔ２においてデータ端子ＤＱ
４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２
４、ＤＱ２８に入力されたデータがモードレジスタに書
込まれる。
【０２７９】時刻ｔ１、ｔ２で取込まれたモードレジス
タの設定によりＢＩＳＴのパターン選択やパターン変更
が実施される。
【０２８０】そして、データ端子ＤＱ０に加えられた高
電位を検出してから４サイクル目にＢＩＳＴをスタート
させるスタート信号が出力される。
【０２８１】しかしながら、ＢＩＳＴを実行している際
テスト結果を出力する端子を観測するだけでは、実際に
内部で正確にテストが実施されているかどうかは不明で
ある。したがって、外部からある程度ＢＩＳＴの実行状
況をチェックする必要がある。
【０２８２】そこで、データ端子を利用してＢＩＳＴ実
行時における内部の状態を外部に出力させるモードを設
ける。
【０２８３】図３７は、使用するデータ端子の数を増や
して、外部にテスト実行状況を出力する様子を説明する
ための動作波形図である。
【０２８４】図３７を参照して、時刻ｔ１以前にはＢＩ
ＳＴの動作を開始する設定がされているとする。時刻ｔ
１において、ＢＩＳＴにて内部でアクティブコマンドＡ
ＣＴが実行されると、対応して内部で設定されるコマン
ドやアドレスのデータがデータ列Ｄ１１として各データ
端子から出力される。
【０２８５】時刻ｔ２において内部でライトコマンドが
実行される。応じて実行されているコマンドおよび使用
されているアドレスのデータがデータ列Ｄ１２として出
力される。
【０２８６】時刻ｔ３において、内部でリードコマンド
が実行されると、応じてデータ端子から内部で使用され
ているコマンドおよびアドレスに対応するデータが出力
される。
【０２８７】時刻ｔ４以降は内部のメモリアレイから読
出されたデータは図３３で説明した動作と同様な動作で
各データ端子から出力される。
【０２８８】データ列Ｄ１１、Ｄ１２のデータの配列は
図２２で説明した配列と同様であるので説明は繰返さな
い。
【０２８９】このようにすれば、ＢＩＳＴの場合でも使
用するデータ端子の数を増やすことにより内部の状態を
観測することが可能となる。すなわち、すべてのテスト
結果についての可否、すなわち、判断結果のみを出力さ
せるのではなく、たとえば、スペアのメモリアレイによ
る救済が正しく実施されているかどうかを確かめるため
に、冗長メモリアレイによる救済単位で比較結果を出力
させることも可能である。
【０２９０】同期型半導体記憶装置に内部状態を表わす
データを出力させる際には、ストローブ信号ＱＳも出力
させることでデータ出力期間の認識をテスト装置が行な
えるようにする。
【０２９１】したがって、ＢＩＳＴを実行する際に、内
部の状態もテスト装置でモニタできるため、動作確認の
結果がより一層確実にできるとともに、不具合が発生し
た場合の原因解明等がやりやすくなるという効果があ
る。
【０２９２】［実施の形態３の変形例１］図３８は、実
施の形態３の変形例１において用いられるデータ縮退回
路の構成を示す回路図である。
【０２９３】このデータ縮退回路は、実施の形態３にて
ＢＩＳＴ実施時に内部状態を出力する際に出力データの
周期を落としたりピン数を減らしたりするのに用いられ
る。
【０２９４】図３８を参照して、信号ＳＩＧ１〜ＳＩＧ
ｎには内部コマンドを示す信号やアドレスデータ等が与
えられる。このデータ縮退回路は、信号ＳＩＧ１、ＳＩ
Ｇ２、…、ＳＩＧｎ−１、ＳＩＧｎに対応してそれぞれ
設けられる切換回路６８４、６８５、…、６８６、６８
７と、切換回路６８７の出力を受け増幅するセンスアン
プ６８８を含む。切換回路６８４の入出力ＮＩ１、ＮＩ
２にはそれぞれ電源電位、接地電位が与えられる。
【０２９５】切換回路６８４の出力ノードＮＯ１、ＮＯ
２は、それぞれ、切換回路６８５の入力ノードＮＩ１、
ＮＩ２に接続される。同様にして切換回路６８６の出力
ノードＮＯ１、ＮＯ２はそれぞれ、切換回路６８７の入
力ノードＮＩ１、ＮＩ２に相互接続される。切換回路６
８５と６８６との間には直列に切換回路が接続されてお
り、ｍ（自然数）番目の入力信号ＳＩＧｍの入力ノード
ＮＩ１、ＮＩ２にはそれぞれｍ−１番目の入力信号に対
応して設けられる切換回路の出力ノードＮＯ１、ＮＯ２
が接続される。
【０２９６】最終段であるｎ番目に接続される切換回路
６８７の出力ノードＮＯ１、ＮＯ２はセンスアンプ６８
８の入出力ノードＮＯＡ、ＮＯＢにそれぞれ接続され
る。
【０２９７】切換回路６８４は、信号ＳＩＧ１を受けて
反転するインバータ６９０と、入力ノードＮＩ１と出力
ノードＮＯ１との間に接続されゲートに信号ＳＩＧ１を
受けるＮチャネルＭＯＳトランジスタ６９１と、入力ノ
ードＮＩ２と出力ノードＮＯ２との間に接続されゲート
に信号ＳＩＧ１を受けるＮチャネルＭＯＳトランジスタ
６９２と、入力ノードＮＩ１と出力ノードＮＯ２との間
に接続されゲートにインバータ６９０の出力を受けるＮ
チャネルＭＯＳトランジスタ６９４と、入力ノードＮＩ
２と出力ノードＮＯ１との間に接続されゲートにインバ
ータ６９０の出力を受けるＮチャネルＭＯＳトランジス
タ６９３とを含む。
【０２９８】切換回路６８５〜６８７は切換回路６８４
と同様の構成を有するため説明は繰返さない。
【０２９９】センスアンプ６８８は、入出力ノードＮＯ
Ａと入出力ノードＮＯＢとの間に直列に接続されるＮチ
ャネルＭＯＳトランジスタ６９６、６９７と、入出力ノ
ードＮＯＡと入出力ノードＮＯＢとの間に直列に接続さ
れるＰチャネルＭＯＳトランジスタ６９８、６９９と、
ＮチャネルＭＯＳトランジスタ６９６、６９７の接続ノ
ードと接地ノードとの間に接続されゲートに論理判定信
号ＬＪＳを受けるＮチャネルＭＯＳトランジスタ６９５
と、ＰチャネルＭＯＳトランジスタ６９８、６９９の接
続ノードと電源ノードとの間に接続され論理判定信号／
ＬＪＳをゲートに受けるＰチャネルＭＯＳトランジスタ
とを含む。
【０３００】ＮチャネルＭＯＳトランジスタ６９７、Ｐ
チャネルＭＯＳトランジスタ６９９のゲートはともに入
力ノードＮＯＡに接続される。ＮチャネルＭＯＳトラン
ジスタ６９６、ＰチャネルＭＯＳトランジスタ６９８の
ゲートはともに入力ノードＮＯＢに接続される。
【０３０１】このデータ圧縮回路の動作を簡単に説明す
ると、入力される信号ＳＩＧ１〜ＳＩＧｎのうち論理レ
ベルがＨレベルである信号の数が偶数であれば出力信号
ＯＵＴＡがＨレベルとなり出力信号ＯＵＴＢがＬレベル
となる。一方、入力信号ＳＩＧ１〜ＳＩＧｎのうち論理
レベルがＨである信号の数が奇数であれば出力信号ＯＵ
ＴＡはＬレベルに、出力信号ＯＵＴＢはＨレベルにな
る。
【０３０２】これは、第１番目の切換回路６８４の入力
ノードＮＩ１、ＮＩ２にはそれぞれＨレベル、Ｌレベル
のデータが与えられ、入力信号ＳＩＧ１がＨレベルの場
合はデータをそのまま対応する出力ノードＮＯ１、ＮＯ
２に伝達し、入力信号ＳＩＧ１がＬレベルの場合は、入
力ノードＮＩ１に与えられたデータは出力ノードＮＯ２
に出力されて入力ノードＮＩ２に与えられたデータは出
力ノードＮＯ１に出力される。
【０３０３】つまり切換回路６８４〜６８７は入力され
る信号ＳＩＧｎがＨレベルの場合は入力データをそのま
ま対応する出力ノードに出力し、入力信号ＳＩＧｎがＬ
レベルの場合は入力ノードＮＩ１、ＮＩ２に与えられた
データを入れ替えて出力ノードＮＯ１、ＮＯ２に出力す
るのである。このため、入力信号ＳＩＧ１〜ＳＩＧｎの
うちＨレベルとなっている信号の数の偶数／奇数が判別
できる。
【０３０４】信号ＳＩＧ１〜ＳＩＧｎにはコマンドを表
わす信号やアドレス信号等を入力することができる。
【０３０５】したがって、図３７ではデータ列Ｄ１１の
ように４サイクルで出力されていたデータを１サイクル
にして出力することが可能である。
【０３０６】図３９は、コマンドやアドレスデータを縮
退させて使用した場合の動作を説明するための動作波形
図である。
【０３０７】図３９を参照して、時刻ｔ１においてアク
ティブコマンドＡＣＴに対応する内部データ情報Ｄ１１
１が出力される。図３８で示した回路を用いることによ
り図３７のデータ列Ｄ１１をこのように圧縮して出力す
ることが可能となる。同様に時刻ｔ２、ｔ３において
も、コマンド等に対応したデータが圧縮して出力され
る。また時刻ｔ４以降は、データも同様に圧縮して出力
することにより、図３７の場合の半分のデータレートで
出力データをチェックできる。
【０３０８】データの判定結果は、各サイクルでの６４
のデータを４ＤＱに振分けて出力する。結果の出力はス
トローブ信号ＱＳがＬレベルである期間に出力させる。
このようにすることにより出力データのデータピン数を
少なくすることができ、また出力データのデータレート
も落とすことができるので、性能の低い安価なテスタで
も出力をモニタすることが可能となる。
【０３０９】［実施の形態４］同期型半導体記憶装置が
搭載するＤＬＬ（ディレードロックループ）回路等のク
ロック発生回路のテストのインターフェイスとしてもデ
ータ入出力端子部のラッチの構成を利用することができ
る。
【０３１０】半導体記憶装置には、種々の回路が搭載さ
れている。ＤＬＬ回路もその１つであるが、この回路
は、内部でクロックの合わせ込みを実施する閉ループを
含んでいるため、その動作チェックが困難である。
【０３１１】実施の形態４ではＤＬＬ回路等のクロック
発生回路を外部からチェックするための手法を提案す
る。
【０３１２】ＤＬＬ回路のテストすべき項目は６項目考
えられる。第１の項目は、ロックタイムであり、これは
一定クロックサイクル内で外部クロックと内部で発生す
るクロックがロックするか否かということで判定する。
【０３１３】第２の項目はノイズによるロックのずれで
あり、これは電源ノイズテストによる再ロック時間のチ
ェックやジッタのチェックを行なうことにより判定す
る。
【０３１４】第３の項目は遅延段のユニット遅延であ
り、これは遅延素子を全段チェックすることによって判
定する。
【０３１５】第４の項目は位相比較器の動作であり、こ
れは位相比較器の判定誤差をチェックすることにより判
定する。
【０３１６】第５の項目は、カウンタおよびシフトレジ
スタの特性であり、これはカウンタ、シフトレジスタの
アップダウンのカウント動作のチェックをすることによ
り判定する。
【０３１７】第６の項目としてはロック時のオフセット
（ダミー遅延のずれ）があり、これについてはダミー遅
延回路の遅延量をチューニングすることによるずれ合わ
せを行なうことにより対応する。
【０３１８】以上の６項目について、次に述べるテスト
Ａ〜テストＩの９個のテストを組合わせて実施すること
によりチェックを行なう。
【０３１９】テストＡは、位相比較器の出力するＵＰ／
ＤＯＷＮパルスをＨ／Ｌデータとして出力するテストで
ある。このテストはデータ端子２ピンを用いて信号ＵＰ
をデータ端子ＤＱ０から出力し、信号ＤＯＷＮをデータ
端子ＤＱ１から出力することによりこの出力信号がいず
れもＬレベルであればＤＬＬのクロックがロックしたと
する。
【０３２０】テストＢは、位相比較器からの制御を及ば
なくし、ＤＬＬ回路を単なる遅延回路とし外部クロック
に対する出力遅延を観測するテストである。
【０３２１】テストＣは、外部から与えられる相補のク
ロック信号を相補のクロック入力でなくし、位相差をつ
けたクロック信号として位相比較器の２つの入力に入力
するテストである。
【０３２２】テストＤは、ＤＬＬ回路に設けられるダミ
ー遅延回路をチューニングするテストである。
【０３２３】テストＥは、ＤＬＬにて発生された内部ク
ロックのクロックエッジを基準としてＨレベルとＬレベ
ルのデータを交互に出力させることにより内部クロック
のエッジを観測することができるテストである。
【０３２４】テストＦは、カウンタの出力値を強制的に
外部から設定することにより遅延段の遅延量を外部から
設定し、この遅延量を外部より観測するテストである。
【０３２５】テストＧは、位相比較器の出力である信号
ＵＰと信号ＤＯＷＮを外部から強制的に入力することに
よりカウンタの動作をさせるテストである。
【０３２６】テストＨは、カウンタの出力値を外部に対
して出力しそれを観測するテストである。
【０３２７】テストＩは、内部データを外部のクロック
エッジにより出力することにより内部クロックの状態が
不安定な場合でも内部回路のデータを観測できるテスト
である。
【０３２８】以上述べたテストＡ〜Ｉを組合せて用いる
ことにより項目１〜項目６のテスト項目を確認する。
【０３２９】すなわち、項目１（ロックタイム）はテス
ト（Ａ＋Ｉ）、テスト（Ｅ＋Ｉ）により確認する。
【０３３０】ここで、テスト（Ａ＋Ｉ）はテストＡとテ
ストＩとを組合せて実施することを示す。
【０３３１】項目２（ノイズによるロックのずれ）はノ
イズ印加をしながらテストＡを実施またはノイズ印加を
しながらテストＥを実施することにより行なう。
【０３３２】項目３（遅延段のユニット遅延）はテスト
（Ｆ＋Ｂ＋Ｅ）、テスト（Ｇ＋Ｂ＋Ｅ）により確認す
る。
【０３３３】項目４（位相比較器）はテスト（Ｃ＋
Ｅ）、テスト（Ｃ＋Ａ）により確認する。
【０３３４】項目５（カウンタ、シフトレジスタ特性）
は、テスト（Ｇ＋Ｅ）、テスト（Ｇ＋Ｈ）により確認す
る。
【０３３５】項目６（ロック時のオフセット）はテスト
（Ｄ＋Ｅ＋Ａ）を実施することにより確認する。
【０３３６】以下にテストＡ〜Ｉに必要な構成について
説明する。 ［テストＡ、テストＨ、テストＩに必要な構成］一般
に、ＤＬＬ回路にはチップに電源が投入されてから安定
に発振するまでの時間の規格があり、このような安定発
振に至るまでの時間を確認するためにＤＬＬ回路に含ま
れている位相比較器の出力を外部よりモニタすることが
できると便利である。
【０３３７】図４０は、実施の形態４のデータ入出力回
路の構成を示す図である。図４０を参照して、このデー
タ入出力回路部はテストモード時に位相比較器からの信
号ＵＰ２、ＤＯＷＮ２を受けるチェック回路３７０と、
テストモード時にリードデータバス上の信号に代えてチ
ェック回路３７０の出力を入出力回路に伝達するセレク
タ３１４と、テストモード時にリードデータバス上の信
号に代えてチェック回路３７０の出力信号を入出力回路
部に伝達するセレクタ３１８と、デジタル同期回路のカ
ウンタ値を受けるチェック回路３３５と、リードデータ
バス上の信号に代えてテストモード時にチェック回路３
３５の出力を入出力回路部に伝達するセレクタ３３６〜
３５０とを含む。
【０３３８】チェック回路３７０は、信号ＵＰ２を受け
てセレクタ３１４に出力するチェック回路３１２と、信
号ＤＯＷＮ２を受けてセレクタ３１８に出力するチェッ
ク回路３１６とを含む。
【０３３９】チェック回路３３５は、チェックモード時
にＤＬＬ回路に含まれるＮビットのカウンタの各ビット
をそれぞれ受けてセレクタ３３６〜３５０にそれぞれ出
力するチェック回路３２０〜３３４を含む。
【０３４０】以上の点が実施の形態１の場合と異なって
いる。他の構成は実施の形態１と同様であるので説明は
繰返さない。
【０３４１】図４１は、各ＤＱ端子に設けられた入出力
回路部の構成を示す回路図である。図４１を参照して、
入出力回路７００は、位相比較器からデータやカウンタ
の出力などを受けるラッチ７０２と、ラッチの出力を出
力バッファ１５０の入力に外部クロック信号ＣＬＫに同
期して与えるスイッチ回路７０４とを含む。以上の点が
実施の形態１の図１０で示した入出力回路６４と異な
る。他の構成は入出力回路６４と同様であるので説明は
繰返さない。
【０３４２】ラッチ７０２のデータは外部クロックに同
期してデータ端子ＤＱに出力される。このときスイッチ
回路１６８、１７０の出力クロックは非活性化状態とさ
れる。したがって、内部クロックが不安定な状態におい
ても外部と同期してラッチ７０２のデータを観測するこ
とができる。
【０３４３】図４２は、実施の形態４で用いられるチェ
ックモード付のＤＬＬ回路３６０の構成を説明するため
のブロック図である。
【０３４４】図４２を参照して、ＤＬＬ回路３６０は、
位相比較器２３２の出力信号ＵＰ、ＤＯＷＮを受けてラ
ッチするラッチ回路２３５、２３７と、ラッチ回路２３
７、２３５の出力をチェックモード時に信号ＵＰ２、Ｄ
ＯＷＮ２として出力するチェック回路３６４と、カウン
タ２３４のＮビットの出力を受けてチェックモード時に
データ端子部のチェック回路３３５に対して出力するチ
ェック回路３６２とを含む点が実施の形態１におけるＤ
ＬＬ回路３０と異なる。他の点は図１５で説明したＤＬ
Ｌ回路３０と同様の構成を有するので説明は繰返さな
い。
【０３４５】図４３は、位相比較器２３２の構成を示す
回路図である。図４３を参照して、位相比較器２３２
は、クロック信号ＥＣＬＫを受け反転するインバータ２
３２ａと、インバータ２３２ａの出力およびノードＮｌ
の電位を受け、その出力がノードＮｆに接続されるＮＡ
ＮＤ回路２３２ｆと、ノードＮｆ、Ｎｒ、およびＮｇが
入力に接続されその出力がノードＮｌに接続されるＮＡ
ＮＤ回路２３２ｌと、ノードＮｆおよびＮｈが入力に接
続されその出力がノードＮｇに接続されるＮＡＮＤ回路
２３２ｇと、ノードＮｇおよびＮｒが入力に接続されそ
の出力がノードＮｈに接続されるＮＡＮＤ回路２３２ｈ
と、入力がノードＮｌに接続され制御信号ＵＰを出力す
るインバータ２３２ｃとを含む。
【０３４６】位相比較器２３２は、さらに、クロック信
号ＣＣＬＫを受けるインバータ２３２ｂと、インバータ
２３２ｂの出力とノードＮｎの電位を受けてその出力が
ノードＮｋに接続されるＮＡＮＤ回路２３２ｋと、入力
にノードＮｊ、ＮｒおよびＮｋが接続されその出力がノ
ードＮｎに接続されるＮＡＮＤ回路２３２ｍと、ノード
ＮｉおよびＮｋが入力に接続されその出力がノードＮｊ
に接続されるＮＡＮＤ回路２３２ｊと、入力にノードＮ
ｒおよびＮｊが接続されその出力がノードＮｉに接続さ
れるＮＡＮＤ回路２３２ｉと、入力にノードＮｇ、Ｎ
ｆ、ＮｋおよびＮｊが接続されその出力がノードＮｒに
接続されるＮＡＮＤ回路２３２ｎと、入力がノードＮｎ
に接続され制御信号ＤＯＷＮを出力するインバータ２３
２ｅとを含む。
【０３４７】図４４は、図４２に示す電流発生回路２３
６と遅延段２３８の構成を示す回路図である。
【０３４８】図４４を参照して、電流発生回路２３６
は、ソースが電源電位Ｖｃｃに結合されゲートとドレイ
ンがノードＮＩＸに接続されるＰチャネルＭＯＳトラン
ジスタ７２４と、ノードＮＩＸと接地ノードとの間に直
列に接続されるＭＯＳトランジスタ７２５および定電流
源Ｉと、ノードＮＩＸと接地ノードとの間に直列に接続
されるＮチャネルＭＯＳトランジスタ７２６および定電
流源Ｉ２と、ノードＮＩＸと接地ノードとの間に直列に
接続されるＮチャネルＭＯＳトランジスタ７２７および
定電流源Ｉ４と、ノードＮＩＸと接地ノードとの間に直
列に接続されるＮチャネルＭＯＳトランジスタおよび定
電流源Ｉｎとを含む。ＮチャネルＭＯＳトランジスタ７
２５、７２６、７２７、７２８のゲートにはそれぞれカ
ウンタからの出力信号Ｃ０、Ｃ１、Ｃ２、Ｃｎが与えら
れる。電流発生回路２３６は、さらに、ソースが電源電
位Ｖｃｃと結合されゲートがノードＮＩＸに接続される
ＰチャネルＭＯＳトランジスタ７２２と、ＰチャネルＭ
ＯＳトランジスタ７２２のドレインと接地ノードとの間
に接続されゲートがドレインに接続されているＮチャネ
ルＭＯＳトランジスタ７２０とをさらに含む。
【０３４９】定電流源Ｉ４と定電流源Ｉｎの間には複数
の定電流源Ｉの２のｍ乗倍の電流量の電流源が設けられ
る（ｍ：自然数） 遅延段２３８は、クロック信号ＥＣＬＫを受け制御信号
Ｖｐ１および制御信号Ｖｎを受ける直列に接続されたイ
ンバータ２３８ａ〜２３８ｋを含む。２３８ｋの出力は
クロック信号ＥＣＬＫ２となる。
【０３５０】インバータ２３８ｋは、電源ノードと出力
ノードとの間に直列に接続されるＰチャネルＭＯＳトラ
ンジスタ７１２、７１４と、出力ノードと接地ノードと
の間に直列に接続されるＮチャネルＭＯＳトランジスタ
７１６、７１８とを含む。ＰチャネルＭＯＳトランジス
タ７１２のゲートは制御信号Ｖｐ１を受ける。Ｎチャネ
ルＭＯＳトランジスタ７１８のゲートは制御信号Ｖｎを
受ける。ＰチャネルＭＯＳトランジスタ７１４のゲート
とＮチャネルＭＯＳトランジスタ７１６のゲートは入力
ノードに接続される。
【０３５１】インバータ２３８ａ、２３８ｂもインバー
タ２３８ｋと同様の構成を有する。図４５は、図４２に
おけるラッチ回路２３５の構成を示す回路図である。
【０３５２】図４５を参照して、ラッチ回路２３５は、
ノードＮＬ１と接地ノードとの間に接続されゲートに入
力信号ＩＮを受けるＮチャネルＭＯＳトランジスタ７３
４と、ノードＮＬ１と接地ノードとの間に接続されゲー
トがノードＮＬ２に接続されるＮチャネルＭＯＳトラン
ジスタ７３６と、ノードＮＬ１と電源ノードとの間に接
続されゲートがノードＮＬ２に接続されるＰチャネルＭ
ＯＳトランジスタ７３２とを含む。入力信号ＩＮとして
は位相比較器２３２の出力信号ＵＰが入力される。
【０３５３】ラッチ回路２３５は、さらに、ノードＮＬ
２と接地ノードとの間に接続されゲートにクロック信号
ＣＬＫを受けるＮチャネルＭＯＳトランジスタ７４０
と、ノードＮＬ２と接地ノードとの間に接続されゲート
がノードＮＬ１に接続されるＮチャネルＭＯＳトランジ
スタ７４２と、ノードＮＬ２と電源ノードとの間に接続
されゲートがノードＮＬ１に接続されるＰチャネルＭＯ
Ｓトランジスタ７３８とを含む。
【０３５４】ノードＮＬ２からはラッチ回路の出力信号
ＯＵＴが出力される。図４２におけるラッチ２３７も同
様な回路構成を有するので説明は繰返さない。
【０３５５】このようなラッチで位相比較出力を一旦保
持することにより、位相比較器の出力信号のパルス幅が
細いような場合でもクロック幅のパルスとされるため、
外部に出力した時の観測が容易である。
【０３５６】図４６は、入出力回路部に位相比較出力を
チェックした結果を送付するチェック回路３７０の構成
を示す回路図である。
【０３５７】図４６を参照して、チェック回路３７０
は、位相比較器の出力信号ＵＰ２を受けるチェック回路
３１２と、位相比較器の出力信号ＤＯＷＮ２を受けるチ
ェック回路３１６とを含む。チェック回路３１２は、信
号ＵＰ２を受ける８つのラッチ３７２〜３８６と、ラッ
チ３７２〜３８６の出力を受けて一致をチェックするＥ
ＸＯＲ回路３９８とを含む。
【０３５８】各クロックサイクルでラッチ３７２〜３８
６のうちいずれか１つのラッチにデータが取込まれる。
データを取込むラッチは毎サイクルシフトする。したが
って、図４６では８個のラッチがあるため８サイクル分
の出力信号ＵＰ２の変動がＥＸＯＲ回路３９８にて判別
される。ラッチ３７２〜３８６には初期値として交互に
反転データが設定される。
【０３５９】チェック回路３１６は、位相比較器の出力
信号ＤＯＷＮ２をデータとして取込むラッチ４０２〜４
１６と、ラッチ４０２〜４１６の出力データを受けて一
致をチェックするＥＸＯＲ回路４１８とを含む。各クロ
ックサイクルでラッチ４０２〜４１６のうちいずれか１
つのラッチにデータがを取込まれる。データを取込むラ
ッチは毎サイクルシフトする。したがって、図４６では
８個のラッチがあるため８サイクル分の出力信号ＤＯＷ
Ｎ２の変動がＥＸＯＲ回路４１８にて判別される。
【０３６０】実施の形態４では図４０、図４１、図４
２、図４６にて示した構成にてテストＡ、テストＨ、テ
ストＩを実施することができる。
【０３６１】したがって、ＤＬＬ回路のロックイン（た
とえば、電源投入後１００クロック以内）を確認するこ
とが容易にできる。
【０３６２】図４６では、８個のラッチを使用したがさ
らにラッチの数を増やすことによりより長期間の安定を
判別することも可能であり、また入出力回路部にはさら
に８個のラッチが存在するためこれらに取込まれたデー
タを読み出すことにより、より長期間のＤＬＬ回路の安
定度の変化を観測することも可能である。
【０３６３】［テストＢを実施するための構成］図４７
は、位相比較器の出力を無効にする構成を説明するため
の図である。
【０３６４】図４７を参照して、このＤＬＬ回路は、位
相比較器２３２ａに非活性化信号ＦＣＥＮが入力される
点が図１５に示した通常のＤＬＬ回路と異なる。
【０３６５】位相比較器２３２ａはＦＣＥＮがＬレベル
に設定されると、出力される信号ＵＰ、ＤＯＷＮがいず
れもＬレベルに固定される。
【０３６６】位相比較器が動作しないことで、カウンタ
２３４の値は変化しない。したがって、外部クロックＣ
ＬＫが現在設定されているカウンタの出力値に応じた遅
延時間だけ遅延され、内部クロックとしてチップ内部に
分配される。この内部クロックを観測することで遅延段
２３８の機能が確認できる。
【０３６７】［テストＣを実施するための構成］テスト
Ｃは主として位相比較器の動作を確認するために実施す
る。
【０３６８】以下に示す構成では、ＤＬＬ回路の位相比
較器の感度を外部より観測することができる。
【０３６９】図４８は、ＤＬＬ回路４２０の構成を示す
回路図である。図４８を参照して、ＤＬＬ回路４２０
は、図４２で示したＤＬＬ回路３６０と比較してチェッ
ク回路３６４に代えて、入力バッファ２３１の出力を受
けて位相比較器に伝えるバッファ４２４と、ダミー回路
２３３の出力を受けて位相比較器に伝えるバッファ４２
６とを備え、位相比較器の２つの入力間に接続されゲー
トに信号Ｄｅｌを受けるＮチャネルＭＯＳトランジスタ
４３０と、位相比較器２３２の２つの入力の間に接続さ
れゲートに信号／Ｄｅｌを受けるＰチャネルＭＯＳトラ
ンジスタ４２８とを備える点がＤＬＬ回路３６０と異な
る。他の構成は図４２で示したＤＬＬ回路３６０と同様
であるので説明は繰返さない。
【０３７０】次にテスト時におけるＤＬＬ回路４２０の
動作を説明する。チェックモード時においては、バッフ
ァ４２６は非活性状態とされ、位相比較器の入力には外
部クロックＣＬＫを増幅するバッファ４２４の出力信号
と、バッファ４２４の出力信号がＭＯＳトランジスタ４
２８、４３０によって遅延された信号とが入力される。
【０３７１】図４９は、位相比較器のテストを説明する
ための波形図である。図４９を参照して、位相比較器の
一方の入力には外部クロックがバッファで増幅されたク
ロック信号ＣＬＫ１が入力され他方の入力にはクロック
信号ＣＬＫ１がＭＯＳトランジスタ４２８、４３０で遅
延された信号ＣＬＫ２が入力される。ここで、ＭＯＳト
ランジスタ４２６、４３０のゲートに入力されている制
御信号／Ｄｅｌ、Ｄｅｌの電位を変化させることにより
ＭＯＳトランジスタの抵抗値は変化し遅延量が変化す
る。したがって、電位が十分活性化電位にありＭＯＳト
ランジスタが十分な導通状態にあれば波形はＷ０に示す
ような波形となり位相比較器に入力される２つの信号の
位相差はほとんど０に等しくなる。
【０３７２】制御信号／Ｄｅｌ、Ｄｅｌを非活性化レベ
ルにするに従い波形はＷ１、Ｗ２の用に変化していき位
相比較器に入力される信号の位相差はＴｄ１、Ｔｄ２の
ように変化する。したがって、カウンタ２３４の出力を
外部よりモニタすることにより位相比較器の感度をチェ
ックすることができる。
【０３７３】さらに、直接的に位相比較器に入力信号を
与える構成も考えられる。図５０は、相補な外部クロッ
クを利用して位相比較器に入力を与える構成を示すブロ
ック図である。
【０３７４】図５０を参照して、相補クロック入力信号
／ＣＬＫを受ける入力バッファ２３１ａが位相比較器の
入力ノードに接続される。この入力バッファ２３１ａは
テストモード時に信号ＴＥＮがＨレベルにされると活性
化される。一方、ダミー回路２３３ａはテストモード時
に信号／ＴＥＮがＬレベルとなることにより非活性化さ
れる。
【０３７５】したがって、位相比較器２３２の２つの入
力ノードには、外部からクロック信号ＣＬＫ、／ＣＬＫ
をそれぞれ直接入力することができるようになる。クロ
ック信号ＣＬＫと相補クロック信号／ＣＬＫとの間に位
相差をつけて外部から入力することにより、位相比較器
の感度を調べることが可能になる。
【０３７６】［テストＧを実施するための構成］テスト
Ｇは主としてＤＬＬ回路が含むカウンタをテストするた
めのものである。
【０３７７】図５１は、テストＧを実施するためのＤＬ
Ｌ回路４４０の構成を示すブロック図である。
【０３７８】図５１を参照して、ＤＬＬ回路４４０は、
図４２に示したＤＬＬ回路３６０の構成において、チェ
ック回路３６４に代えてクロックＥＣＬＫを受けてワン
ショットパルスを発生するワンショットパルス発生回路
４４２、４４４と、カウントアップチェックモード時に
おいて位相比較器の出力信号ＵＰに代えてワンショット
パルス発生回路４４２の出力をカウンタ２３４に与える
セレクタ４４６と、カウントダウンチェックモード時に
位相比較器２３２の出力信号ＤＯＷＮに代えてワンショ
ットパルス発生回路４４４の出力信号をカウンタ２３４
に与えるセレクタ４４８とを含む。他の構成は図４２で
示したＤＬＬ回路３６０と同様であるので説明は繰返さ
ない。
【０３７９】ＤＬＬ回路４４０を用いれば、カウントア
ップチェックモード時には外部クロック信号により発生
されたワンショットパルスがカウンタ２３４にカウント
アップ信号として入力されるので、チェックモード時に
データ入出力端子ＤＱ部に出力されるカウント値がクロ
ック信号に応じてアップする。これを確認することによ
り容易にカウンタ２３４の確認が可能である。またカウ
ントダウンチェックモードにおいては、クロック信号Ｃ
ＬＫに応じて発生されるワンショットパルスがカウント
ダウンパルスとしてカウンタ２３４に入力されるので、
データ入出力端子ＤＱ部に出力されるカウンタの出力値
はクロック信号ＣＬＫに応じて変化する。これを確認す
ることによりカウンタ２３４の動作確認が容易にかつ確
実に可能である。
【０３８０】［テストＦを実施するための構成］図５２
は、テストＦを実施するために用いるカウンタ２３４ａ
の構成を示す回路図である。
【０３８１】図５２を参照して、カウンタ２３４ａは、
信号ＵＰが入力されるとカウントアップし、信号ＤＯＷ
Ｎが入力されるとカウントダウンするカウンタ７５２
と、チェックモード時には外部よりデータ入出力端子Ｄ
Ｑを介して与えられるデータを出力し、通常モードでは
カウンタ７５２の出力をそのまま出力するセレクト回路
７５４と、セレクト回路７５４の出力をうけるラッチ回
路７５６とを含む。
【０３８２】カウンタをこのような構成とすることによ
り遅延段の遅延量をテスト時に外部から直接的に与える
ことができる。したがって、遅延段の遅延量を詳しくチ
ェックすることが可能である。
【０３８３】［テストＤを実施するための構成］図５３
は、テストＤを実施するためのダミー回路２３３ｂの構
成をしめす回路図である。
【０３８４】ダミー回路は、内部クロックがクロックツ
リーから位相比較器の入力に入るまでの経路に設けられ
る。これは、外部クロック信号ＣＬＫが位相比較器に入
力されるまでに通過する入力バッファ等による遅延分に
相当する遅延量をキャンセルするために、内部クロック
を遅らせて位相比較器に入力するためのものである。
【０３８５】しかし、入力バッファの遅延量が予想に反
する場合や、遅延量にばらつきが生ずる場合を考慮する
と、ダミー回路は遅延量をチューニングできることが望
ましい。
【０３８６】図５３を参照して、ダミー回路２３３ｂ
は、遅延データを設定する設定回路７６２と、テスト時
にはデータ入出力端子ＤＱ１〜ＤＱｎから与えられるデ
ータを出力し、通常動作時には設定回路７６２の出力を
そのまま出力するセレクト回路７６６と、セレクト回路
７６６の出力をうける電流発生回路７６８と、電流発生
回路７６８から制御信号を受け、応じた遅延量だけ信号
ＣＬＫＩＮを遅延させて信号ＣＬＫＯＵＴとして出力す
る遅延段７７０とを含む。信号ＣＬＫＩＮとしては、内
部クロック信号ＣＬＫ（ｉｎ）がダミー回路に入力さ
れ、ダミー回路の出力信号ＣＬＫＯＵＴはクロック信号
ＣＣＬＫとして位相比較器に入力される。
【０３８７】設定回路７６２は、設定部７６２．１〜７
６２．ｎを含む。セレクト回路７６６は、セレクタ７６
６．１〜７６６．ｎを含む。
【０３８８】設定部７６２．１は、ノードＮＳ１と接地
ノードとの間に直列に接続されゲートがノードＮＳ２に
接続されるＮチャネルＭＯＳトランジスタ７７６および
ヒューズ素子Ｈ１と、ノードＮＳ１と電源ノードとの間
に接続されゲートがノードＮＳ２に接続されるＰチャネ
ルＭＯＳトランジスタ７７２とを含む。
【０３８９】設定部７６２．１は、さらに、ノードＮＳ
２と接地ノードとの間に直列に接続されゲートがノード
ＮＳ１に接続されるチャネルＭＯＳトランジスタ７７
８、ヒューズ素子Ｈ２と、ノードＮＳ２と電源ノードと
の間に接続されゲートがノードＮＳ１に接続されるＰチ
ャネルＭＯＳトランジスタ７７４とを含む。ノードＮＳ
２からはこの設定部からの出力信号が出力される。
【０３９０】設定部７６２．ｎは設定部７６２．１と同
様の構成を有するため、説明は繰り返さない。
【０３９１】また電流発生回路７６８と遅延段７７０と
は、それぞれ図４６に示した電流発生回路２３４、遅延
段２３８と同様な構成を有するので説明は繰り返さな
い。
【０３９２】図５４は、チューニング用のデータをデー
タ入出力端子から入力させるための入出力回路７８０の
回路構成を示す回路図である。
【０３９３】図５４を参照して、入出力回路７８０は、
入力バッファ１５２の出力がスイッチ７８２を介してラ
ッチ７８４に与えられる。スイッチ７８２はストローブ
信号ＱＳに応じて導通する。ラッチ７８４の出力はＤＬ
Ｌ回路へと送られ、ダミー回路２３３ｂに入力される。
他の構成は図１０に示した入出力回路６４と同様である
ので説明は繰り返さない。
【０３９４】チューニングの動作を簡単に説明すると、
まずテスト時には外部からデータ入出力端子を介し電流
発生回路に遅延量設定が行われる。このとき、遅延量を
変えながら最適の遅延量を求める。
【０３９５】求めた遅延量を遅延部７６２に設定すれ
ば、通常動作時にダミー回路は遅延量で動作する。
【０３９６】遅延部７６２への遅延データ設定は設定部
７６２．１〜７６２．ｎ中のヒューズ素子Ｈ１、Ｈ２の
いずれかを切断することにより行う。ヒューズ素子Ｈ１
を切断すれば電源立ち上げと共に設定部７６２．ｎの出
力はＬレベルとなり、ヒューズ素子Ｈ２を切断すれば電
源立ち上げと共に設定部７６２．ｎの出力はＨレベルと
なる。
【０３９７】このようなダミー回路を備えることにより
ロック時の位相のオフセットを補正することが可能にな
る。
【０３９８】［テストＥを実施するための構成］図５５
は、テストＥを実施するために用いられる入出力回路４
５０の構成を示す回路図である。
【０３９９】テストＥはＤＬＬ回路の出力クロックに同
期して、交互にＨデータとＬデータとをデータ入出力端
子から出力させることで、内部クロックの周期を外部に
て観測するテストである。
【０４００】図５５を参照して、入出力回路４５０は、
テスト信号／ＴＥＳＴが" Ｌ" （ロウ）レベルとなるテ
ストモード時にレシーバ１４３の出力ノードに" Ｈ"
（ハイ）レベルの信号を与えるＰチャンネルＭＯＳトラ
ンジスタ１４７と、テスト信号／ＴＥＳＴを受けて反転
するインバータ１５１と、インバータ１５１の出力を受
けてレシーバ１４２の出力ノードに" Ｌ" レベルの信号
を与えるＮチャンネルＭＯＳトランジスタ１４９とをさ
らに含み、レシーバ１４２、１４３がテスト信号／ＴＥ
ＳＴによってテストモード時に非活性化される点が実施
の形態１における入出力回路６４と異なる。
【０４０１】他の部分は図１０で説明した入出力回路６
４と同様であるので説明は繰返さない。
【０４０２】テストＥの実施時では、テストモード時に
テスト信号／ＴＥＳＴが" Ｌ" レベルとなり、メモリア
レイからデータバスを通じて読出される信号の代わりに
ラッチ１４８には" Ｈ" データが書込まれ、ラッチ１４
６には" Ｌ" データが書込まれる。ラッチ１４８、１４
６のデータはＤＬＬ回路によって発生されるクロックＤ
ＬＬｅ、ＤＬＬｏによって交互に読出されるためテスト
モード時には端子ＤＱ０からの外部への出力には" Ｈ"
データ、" Ｌ" データが交互に出力されることとなる。
【０４０３】したがって、出力データと外部から同期型
半導体記憶装置に与えられるクロックを観測し、出力デ
ータの変化点とクロックエッジとを比較すればＤＬＬ回
路の動作状況を容易に知ることができる。つまり、出力
データの変化点とクロックエッジとの時間のずれを観測
することにより、ＤＬＬ回路のロックの状況及びロック
からのずれの状況を間接的に外部からモニタすることが
できる。
【０４０４】図５６は、テストＥを実施するために用い
られる第２例の入出力回路７９１の構成を示す回路図で
ある。
【０４０５】図５６を参照して、出力バッファ１５０の
入力ノードにはそれぞれスイッチ７９２、７９８を介し
てＨデータを出力する素子７９４、Ｌデータを出力する
素子７９６が接続される。スイッチ７９２、７９８はク
ロック信号ＤＬＣＫ、相補クロック信号／ＤＬＣＫによ
って交互に導通状態となる。ここで、クロック信号ＤＬ
ＣＫはＤＬＬ回路が発生したクロックを分周して作られ
るクロックであり、相補クロック信号／ＤＬＣＫはその
反転信号である。
【０４０６】他の部分は図１０で示した入出力回路６４
と同様な構成を有するので説明は繰返さない。
【０４０７】テストモードにおいては、スイッチ１６
８、１７０は非導通状態とされる。したがって、クロッ
クが分周された信号を基準にＨデータ／Ｌデータを出力
するため、外部から内部クロックの波形を知ることがで
きる。
【０４０８】実施の形態４では以上説明したテストＡ〜
Ｉを組合わせて用いることによりＤＬＬ回路の各構成要
素の動作確認を詳しく実施することが可能である。
【０４０９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０４１０】
【発明の効果】請求項１〜４に記載の同期型半導体記憶
装置は、内部回路とデータ授受するクロックと外部回路
とデータ授受するクロックを独立に設定できるため、動
作マージンを拡大することができる。
【０４１１】請求項５および６に記載の同期型半導体記
憶装置は、請求項１に記載の同期型半導体記憶装置の奏
する効果に加えて、入出力回路部の複数のラッチを順番
に使用し、連続したアドレスに相当するデータは別々の
ラッチに保持されるため高速にデータ授受が可能とな
る。
【０４１２】請求項７〜９に記載の同期型半導体記憶装
置は、検査工程における動作確認時の入出力端子数が少
なくてもすむため検査コストを下げることができる。
【０４１３】請求項１０および１１に記載の同期型半導
体記憶装置は、請求項７に記載の同期型半導体記憶装置
の奏する効果に加えて、さらに使用する入出力端子が少
なくてもすむため検査コストを下げることができる。
【０４１４】請求項１２および１３に記載の同期型半導
体記憶装置は、ＢＩＳＴを内蔵した場合、内部の状態も
テスト装置でモニタできるため、動作確認の結果がより
一層確実にできるとともに、不具合が発生した場合の原
因解明等がやりやすくなる。
【０４１５】請求項１４に記載の同期型半導体記憶装置
は、請求項１２に記載の同期型半導体記憶装置の奏する
効果に加えて、出力データのデータレートも落とすこと
ができるので、性能の低い安価なテスタでも出力をモニ
タすることが可能となる。
【０４１６】請求項１５および１６に記載の同期型半導
体記憶装置は、ＤＬＬ回路の構成要素である位相比較出
力が観測できるのでＤＬＬ回路の動作確認を詳しく実施
することが可能である。
【０４１７】請求項１７に記載の同期型半導体記憶装置
は、ＤＬＬ回路の構成要素であるカウンタの出力が観測
できるのでＤＬＬ回路の動作確認を詳しく実施すること
が可能である。
【０４１８】請求項１８に記載の同期型半導体記憶装置
は、ＤＬＬ回路が発生するクロックエッジで周期的に出
力する信号が観測できるのでＤＬＬ回路の動作確認を詳
しく実施することが可能である。
【０４１９】請求項１９に記載の同期型半導体記憶装置
は、ＤＬＬ回路のダミー遅延回路のチューニングができ
るので、内部クロックの位相を調整することが可能であ
る。
【０４２０】請求項２０に記載の同期型半導体記憶装置
は、ＤＬＬ回路の構成要素である位相比較出力を非活性
とすることができるのでＤＬＬ回路の動作確認を詳しく
実施することが可能である。
【図面の簡単な説明】
【図１】 本発明の同期型半導体記憶装置１０００の全
体構成を示す概略ブロック図である。
【図２】 本発明の実施の形態１の同期型半導体記憶装
置１０００における各ブロックの配置例を示す概略図で
ある。
【図３】 非同期の概念を説明するための動作波形図で
ある。
【図４】 各バンクと各入出力回路の接続を説明するた
めの概略図である。
【図５】 メモリバンクからデータがデータ端子ＤＱ０
に出力される流れを説明するための図である。
【図６】 データ入出力端子ＤＱ０からバンクへデータ
が書込まれる流れを説明するための図である。
【図７】 データ入出力端子ＤＱ０〜ＤＱ１５の部分の
構成の概略を示す図である。
【図８】 図７に示したデータ入出力端子ＤＱ０〜ＤＱ
３に対応する部分を拡大して示した図である。
【図９】 同期型半導体記憶装置１０００が入出力回路
部を通してデータを授受する概略を説明するための図で
ある。
【図１０】 実施の形態１に用いられる入出力回路６４
の構成を示す回路図である。
【図１１】 図１０に示したリード時にデータを保持す
るラッチ１４８の構成を示す回路図である。
【図１２】 図１０に示したデータ書込時にデータを保
持するラッチ回路１５６の構成を示す回路図である。
【図１３】 図１０に示したシフトレジスタ１６２の構
成を示す回路図である。
【図１４】 図１３に示したフリップフロップ５１２の
構成を示す回路図である。
【図１５】 図１に示したＤＬＬ回路３０の構成を示す
ブロック図である。
【図１６】 図１５に示した遅延段２３８の構成を概略
的に示す回路図である。
【図１７】 入出力回路６４の詳細な動作タイミングを
説明するための動作波形図である。
【図１８】 実施の形態２の同期型半導体記憶装置２０
００の構成を説明するブロック図である。
【図１９】 データ入出力端子部の入出力回路の構成を
説明するための図である。
【図２０】 実施の形態２の同期型半導体記憶装置２０
００のテスト時における動作波形図である。
【図２１】 テスト時に使用するピン数をさらに削減し
た場合の動作を説明する動作波形図である。
【図２２】 図２１におけるデータ列Ｄ１、Ｄ２、Ｄ３
の内容を説明するための図である。
【図２３】 テスト時に使用されるデータ入出力端子部
の入出力回路の構成を説明するための図である。
【図２４】 図２３におけるマルチプレクサ３０２０の
構成を示す回路図である。
【図２５】 データ端子ＤＱ０のテストモード設定に関
する構成を示す回路図である。
【図２６】 テストモードへの突入動作と解除動作を説
明するための動作波形図である。
【図２７】 図２２に示したサイクル♯４に入力された
データからデータパターンを発生する様子を説明するた
めの概念図である。
【図２８】 テスト動作モード時においてメモリセルに
書込んだデータに対し、読出動作において、期待値との
比較結果が出力される場合の動作を説明するための概念
図である。
【図２９】 データ入出力端子ＤＱ０〜ＤＱ１５のデー
タ入出力回路の構成を説明するための概略ブロック図で
ある。
【図３０】 図２９に示したデコーダ回路１２００の構
成を説明するための概略ブロック図である。
【図３１】 図２１に示した動作波形のうちテストデー
タ書込み動作をより詳しく説明するためのタイミングチ
ャートである。
【図３２】 図２９に示したスクランブル回路１３００
の構成を示す概略ブロック図である。
【図３３】 テストモード動作におけるデータ読出し動
作を説明するためのタイミングチャートである。
【図３４】 実施の形態３の同期型半導体記憶装置２１
００の全体構成を示す概略ブロック図である。
【図３５】 実施の形態３においてデータ端子ＤＱ０に
設けられるテストモード設定に関連する回路の構成を示
す回路図である。
【図３６】 ＢＩＳＴへのテストモード設定を説明する
ための動作波形図である。
【図３７】 使用するデータ端子の数を増やして、外部
にテスト実行状況を出力する様子を説明するための動作
波形図である。
【図３８】 実施の形態３の変形例１において用いられ
るデータ縮退回路の構成を示す回路図である。
【図３９】 コマンドやアドレスデータを縮退させて使
用した場合の動作を説明するための動作波形図である。
【図４０】 実施の形態４のデータ入出力回路の構成を
示す図である。
【図４１】 各ＤＱ端子に設けられた入出力回路部の構
成を示す回路図である。
【図４２】 実施の形態４で用いられるチェックモード
付のＤＬＬ回路３６０の構成を説明するためのブロック
図である。
【図４３】 位相比較器２３２の構成を示す回路図であ
る。
【図４４】 図４２に示す電流発生回路２３６と遅延段
２３８の構成を示す回路図である。
【図４５】 図４２におけるラッチ回路２３５の構成を
示す回路図である。
【図４６】 入出力回路部に位相比較出力をチェックし
た結果を送付するチェック回路３７０の構成を示す回路
図である。
【図４７】 位相比較器の出力を無効にする構成を説明
するための図である。
【図４８】 ＤＬＬ回路４２０の構成を示す回路図であ
る。
【図４９】 位相比較器のテストを説明するための波形
図である。
【図５０】 相補な外部クロックを利用して位相比較器
に入力を与える構成を示すブロック図である。
【図５１】 テストＧを実施するためのＤＬＬ回路４４
０の構成を示すブロック図である。
【図５２】 テストＦを実施するために用いるカウンタ
２３４ａの構成を示す回路図である。
【図５３】 テストＤを実施するためのダミー回路２３
３ｂの構成をしめす回路図である。
【図５４】 チューニング用のデータをデータ入出力端
子から入力させるための入出力回路７８０の回路構成を
示す回路図である。
【図５５】 テストＥを実施するために用いられる入出
力回路４５０の構成を示す回路図である。
【図５６】 テストＥを実施するための入出力回路７９
１の構成を示す回路図である。
【符号の説明】
２２ データ変換部、３０ ＤＬＬ回路、６４，６４ａ
〜６４ｆ，４５０，６４１，７００，７８０，７９１
入出力回路、１０２，１０４ リードアンプ、１２２，
１２４ ライトアンプ、ＲＤＢ リードデータバス、Ｗ
ＤＢ ライトデータバス、１４６，１４８，１５４，１
５６，２３５，２３７，３７２〜３８６，４０２〜４１
６，７０２，１１４６，１１４８，１１５４，１１５６
ラッチ、１４２，１４３ レシーバ、１５８ バスド
ライバ、１６２，１６４，１７２，１７４，１８０，１
８２ シフトレジスタ、１５０ 出力バッファ、１５２
入力バッファ、２３２，２３２ａ 位相比較器、２３
３，２３３ａ，２３３ｂダミー回路、２３４，２３４ａ
カウンタ、２３６ 電流発生回路、２３８ 遅延段、
２４０バッファ、２４２ クロックツリー、３０２，３
０２０ マルチプレクサ、３０４ ポート、３７０，３
１２，３１６，３２０〜３３４ チェック回路、３１
４，３１８，３３６〜３５０ セレクタ、３６２，３６
４ チェック回路、３９８，４１８ ＥＸＯＲ回路、４
２８，４３０ ＭＯＳトランジスタ、４４２，４４４
ワンショットパルス発生回路、４４６，４４８ セレク
タ、１６８，１７０，１７６，１７８，７０４，７８
２，７９２，７９８ スイッチ、１２００ デコード回
路、１３００ スクランブル回路、７６２ 設定回路、
７９４，７９６ 素子、１０００，２０００，２１００
同期型半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 11/34 ３５４Ｃ ３６２Ｈ ３７１Ａ

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 データを入出力する入出力端子と、 前記データの記憶動作を行う内部回路と、 前記入出力端子を通じて外部とデータ授受を行ない、か
    つ、前記内部回路とデータバスを介してデータ授受を行
    う入出力回路とを備え、 前記入出力回路は、 第１のデータを保持する第１のデータ保持回路と、 第２のデータを保持する第２のデータ保持回路とを含
    む、同期型半導体記憶装置。
  2. 【請求項２】 外部クロックに同期して第１のクロック
    を出力する第１のクロック発生回路と、 前記第１のクロックと周期の異なる第２のクロックを出
    力する第２のクロック発生回路とをさらに備え、 前記第１のデータ保持回路は、 前記入出力端子を通じて外部から第１のクロックに応じ
    て前記第１のデータを取り込み、前記第１のクロックと
    周期の異なる第２のクロックに応じて前記第１のデータ
    を前記内部回路に向けて出力し、 前記第２のデータ保持回路は、 前記入出力端子を通じて外部から第１のクロックに応じ
    て前記第２のデータを取り込み、前記第２のクロックに
    応じて前記第２のデータを前記内部回路に向けて出力
    し、 前記第１のデータと前記第２のデータとは時間的に前後
    して前記入出力端子に外部から与えられる、請求項１に
    記載の同期型半導体記憶装置。
  3. 【請求項３】 前記第１のデータと前記第２のデータ
    は、それぞれバースト動作時に入力されるバーストデー
    タ列の第１番目、第２番目のデータであり、 前記入出力回路は、 前記入出力端子から前記第１および第２のデータを受
    け、前記第１のクロックに応じて前記第１のデータを前
    記第１の保持回路に与え、前記第２のデータを前記第２
    の保持回路に与える書込みデータ取込み回路と、 前記第１および第２のデータをそれぞれ前記第１および
    第２の保持回路から前記第２のクロックに応じて一括し
    て読出して、外部から与えられる書込みアドレスデータ
    に対応して前記第１のデータを前記第１および第２のい
    ずれか一方のデータバスに対して出力し、前記第２のデ
    ータを前記第１および第２のいずれか他方のデータバス
    に対して出力する書込みデータ出力回路とを含み、 前記内部回路は、 メモリブロックを含み、 前記メモリブロックは、 前記第１のデータバスからデータを受ける第１のアドレ
    ス領域と、 前記第２のデータバスからデータを受ける第２のアドレ
    ス領域とを有する、請求項２に記載の同期型半導体記憶
    装置。
  4. 【請求項４】 前記入出力回路は、 前記内部回路が出力する第３のデータを保持する第３の
    データ保持回路をさらに含み、 前記第３のデータ保持回路は、前記データバスを通じて
    前記内部回路から第３のクロックに応じて前記第３のデ
    ータを取り込み、前記第３のクロックと周期の異なる第
    ４のクロックに応じて前記第３のデータを前記入出力端
    子に向けて出力し、 前記内部回路が出力する第４のデータを保持する第４の
    データ保持回路をさらに含み、 前記第４のデータ保持回路は、前記データバスを通じて
    前記内部回路から第４のクロックに応じて前記第４のデ
    ータを取り込み、前記第４のクロックに応じて前記第３
    のデータを前記入出力端子に向けて出力し、 前記第３のデータと前記第４のデータとは時間的に前後
    して前記入出力端子にむけて出力される、請求項２に記
    載の同期型半導体記憶装置。
  5. 【請求項５】 前記内部回路は第１のアドレス領域と第
    ２のアドレス領域を有するメモリブロックを含み、 前記データバスは、 第１のデータバスと、 第２のデータバスとを含み、 前記第１の保持回路は、前記第１のアドレス領域と前記
    第１のデータバスを介してデータ授受を行い、 前記第２の保持回路は、前記第２のアドレス領域と前記
    第２のデータバスを介してデータ授受を行う、請求項１
    に記載の同期型半導体記憶装置。
  6. 【請求項６】 前記入出力回路は、 前記第１、第２の保持回路の出力を受けいずれかを選択
    的に前記入出力端子にむけて出力する選択回路をさらに
    備え、 前記選択回路は、クロック信号の第１のエッジに同期し
    て前記第１の保持回路を選択し、前記第１のデータを前
    記入出力端子にむけ出力し、前記第１のエッジより後に
    くる第２のエッジに同期して前記第２の保持回路を選択
    し、前記第２のデータを前記入出力端子にむけて出力す
    る、請求項１に記載の同期型半導体記憶装置。
  7. 【請求項７】 通常動作モードにおいて第１のデータ群
    が入力され、テストモードにおいて前記第１のデータ群
    と第２のデータ群とが外部クロックに応じて時分割的に
    入力される第１の端子群と、 通常動作モードにおいて第２のデータ群が入力される第
    ２の端子群と、 前記第１のデータ群に応じて動作する第１の内部回路
    と、 前記第２のデータ群に応じて動作する第２の内部回路
    と、 通常動作モードにおいて前記第１のデータ端子群から前
    記第１のデータ群を受け前記第１の内部回路に出力し、
    前記第２のデータ端子群から前記第２のデータ群を受け
    前記第２の内部回路に出力し、テストモードにおいて前
    記第１の入力端子群から前記第１のデータ群と前記第２
    のデータ群とを受けて前記第１の内部回路と前記第２の
    内部回路とにそれぞれ出力するテスト制御回路とを備え
    る、同期型半導体記憶装置。
  8. 【請求項８】 前記第１の内部回路は、 メモリブロックを含み、 前記第１のデータ群は前記メモリブロックに記憶される
    データ群である、請求項７に記載の同期型半導体記憶装
    置。
  9. 【請求項９】 第３のデータ群に応じて動作する第３の
    内部回路と、 通常動作モードにおいて前記第３のデータ群が入力され
    る第３の端子群をさらに備え、 前記テスト制御回路は、 通常動作モードにおいて前記第３のデータ端子群から前
    記第３のデータ群を受け前記第３の内部回路に出力し、
    テストモードにおいて前記第１の入力端子群から前記第
    ３のデータ群を受けて前記第３の内部回路に出力し、 前記第２、第３のデータ群は前記テストモードにおいて
    前記第１の端子群から前記外部クロックの複数サイクル
    を単位として時分割的に入力される、請求項７に記載の
    同期型半導体記憶装置。
  10. 【請求項１０】 前記第１の内部回路は、 メモリブロックを含み、 前記テスト制御回路は、 通常動作モードにおいて活性化され、前記第１のデータ
    群を前記第１の内部回路に記憶される記憶データ群とし
    て出力する駆動回路と、 前記テストモードにおいて活性化され、前記第１の端子
    群に含まれるテストデータ入力端子群から入力されるテ
    ストデータをデコードし前記記憶データ群に変換して出
    力するパターン発生回路とを含む、請求項７に記載の同
    期型半導体記憶装置。
  11. 【請求項１１】 前記パターン発生回路は、 １クロックサイクルで入力される前記テストデータをデ
    コードし２クロックサイクル分の前記記憶データ群を発
    生するデコード回路と、 前記記憶データ群を保持するテストデータ保持回路とを
    含み、 前記テストデータ保持回路群は、前記メモリブロックに
    一括して前記記憶データ群を出力する、請求項１０に記
    載の同期型半導体記憶装置。
  12. 【請求項１２】 内部回路と、 第１の端子群と、 前記内部回路と前記第１入出力端子群との間に設けら
    れ、テストモード時に活性化され前記内部回路の状態を
    示すデータ群を前記第１の入出力端子群に出力するデー
    タ伝達回路とを備える、同期型半導体記憶装置。
  13. 【請求項１３】 前記テストモード時にビルトインセル
    フテスト（ＢＩＳＴ）が実行される同期型半導体記憶装
    置であって、 前記内部回路は、 メモリブロックを含み、 前記データ群は、 前記メモリブロックの記憶動作のためのコマンドデー
    タ、アドレスデータ、記憶データに対応するテスト出力
    データを含む、請求項１２に記載の同期型半導体記憶装
    置。
  14. 【請求項１４】 前記コマンドデータ、前記アドレスデ
    ータ、前記記憶データのいずれかを縮退し、前記テスト
    出力データを出力する縮退回路をさらに備える、請求項
    １３に記載の同期型半導体記憶装置。
  15. 【請求項１５】 前記内部回路は、 外部クロックに応じて内部クロックの発生を行うＤＬＬ
    （Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、 前記ＤＬＬ回路は、 前記外部クロックに応じた第１の信号と前記ＤＬＬ回路
    が生成する内部クロックに応じた第２の信号を比較する
    位相比較器と、 前記位相比較器の出力に応じてカウントをするカウント
    回路と、 前記カウント回路のカウント値に応じた遅延時間分前記
    外部クロックを遅延させる遅延回路とを含み、 前記データ群は、 前記位相比較器の出力データを含む、請求項１２に記載
    の同期型半導体記憶装置。
  16. 【請求項１６】 前記外部クロックが与えられる第１の
    クロック入力端子と、 通常動作モードでは前記第１のクロックと相補な信号が
    与えられる第２のクロック入力端子とを備え、 前記ＤＬＬ回路は、 通常動作モードでは前記第２の信号を位相比較器に与
    え、テストモードでは前記第２のクロック入力端子に与
    えられる信号を前記位相比較器の入力ノードに与える切
    換え回路をさらに備える、請求項１５に記載の同期型半
    導体記憶装置。
  17. 【請求項１７】 前記内部回路は、 外部クロックに応じて内部クロックの発生を行うＤＬＬ
    （Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、 前記ＤＬＬ回路は、 前記外部クロックに応じた第１の信号と前記ＤＬＬ回路
    が生成する内部クロックに応じた第２の信号を比較する
    位相比較器と、 前記位相比較器の出力に応じてカウントをするカウント
    回路と、 前記カウント回路のカウント値に応じた遅延時間分前記
    外部クロックを遅延させる遅延回路とを含み、 前記データ群は、 前記カウント回路の出力データを含む、請求項１２に記
    載の同期型半導体記憶装置。
  18. 【請求項１８】 前記内部回路は、 外部クロックに応じて内部クロックの発生を行うＤＬＬ
    （Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、 前記内部クロックに同期して交互に第１および第２の論
    理値を出力するクロックデータ発生回路をさらに備え、 前記データ群は前記クロックデータ発生回路の出力信号
    を含む、請求項１２に記載の同期型半導体記憶装置。
  19. 【請求項１９】 前記内部回路は、 外部クロックに応じて内部クロックの発生を行うＤＬＬ
    （Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、 前記ＤＬＬ回路は、 前記外部クロックを受けるクロックバッファと、 前記内部クロックを受けて所定の遅延量だけ遅延させる
    ダミー遅延回路と、 前記クロックバッファの出力信号と前記ダミー遅延回路
    の出力信号との位相を比較する位相比較器と、 前記位相比較器の出力に応じてカウントをするカウント
    回路と、 前記カウント回路のカウント値に応じた遅延時間分前記
    外部クロックを遅延させ前記内部クロックを出力する遅
    延回路とを含み、 前記ダミー遅延回路は、 前記遅延時間を設定する設定回路を有する、請求項１２
    に記載の同期型半導体記憶装置。
  20. 【請求項２０】 前記内部回路は、 外部クロックに応じて内部クロックの発生を行うＤＬＬ
    （Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含み、 前記ＤＬＬ回路は、 通常モードでは前記外部クロックに応じた第１の信号と
    前記ＤＬＬ回路が生成する内部クロックに応じた第２の
    信号との比較結果を出力し、テストモードでは出力が非
    活性化される位相比較器と、 前記位相比較器の出力に応じてカウントをするカウント
    回路と、 前記カウント回路のカウント値に応じた遅延時間分前記
    外部クロックを遅延させる遅延回路とを含む、請求項１
    ２に記載の同期型半導体記憶装置。
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