KR20160075175A

KR20160075175A - 반도체 장치

Info

Publication number: KR20160075175A
Application number: KR1020140184828A
Authority: KR
Inventors: 박용순
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-12-19
Filing date: 2014-12-19
Publication date: 2016-06-29
Also published as: US20160180967A1

Abstract

반도체 장치는 메모리 셀들을 포함하는 제1 내지 제3 메모리 블록들, 및 상기 제1 내지 제3 메모리 블록들의 프로그램 동작 및 리드 동작을 수행하도록 구성되는 동작 회로를 포함하고, 동작 회로는 외부로부터 입력되는 제2 알고리즘을 제2 메모리 블록에 저장하고, 저장된 제2 알고리즘에 따라 제1 메모리 블록의 동작을 수행하도록 구성된다.

Description

반도체 장치{Semiconductor apparatus}

본 발명은 반도체 장치에 관한 것으로, 특히 메모리 블록을 포함하는 반도체 장치에 관한 것이다.

반도체 장치에 포함된 동작 회로는 정해진 알고리즘에 따라 메모리 블록에 데이터를 저장하거나 메모리 블록에 저장된 데이터를 독출한다. 하지만, 동작 횟수가 증가하거나 제조 공정 또는 설계가 변경됨에 따라 동작 특성이 저하되기 때문에 알고리즘이 변경될 필요가 있다. 하지만, 알고리즘을 변경하는 과정이 쉽지 않다.

본 발명의 실시예는 용이하게 동작 특성을 개선할 수 있는 반도체 장치를 제공한다.

본 발명의 실시예에 따른 반도체 장치는 메모리 셀들을 포함하는 제1 내지 제3 메모리 블록들, 및 상기 제1 내지 제3 메모리 블록들의 프로그램 동작 및 리드 동작을 수행하도록 구성되는 동작 회로를 포함하고, 동작 회로는 외부로부터 입력되는 제2 알고리즘을 제2 메모리 블록에 저장하고, 저장된 제2 알고리즘에 따라 제1 메모리 블록의 동작을 수행하도록 구성된다.

본 발명의 다른 실시예에 따른 반도체 장치는 메모리 셀들을 포함하는 제1 내지 제3 메모리 블록들, 및 제1 알고리즘을 저장하기 위한 롬과 외부로부터 입력되는 제2 알고리즘을 래치하기 위한 래치 회로를 포함하고, 제1 알고리즘 또는 제2 알고리즘에 따라 제1 내지 제3 메모리 블록들의 프로그램 동작 및 리드 동작을 수행하도록 구성되는 동작 회로를 포함한다.

본 발명의 실시예에 따른 반도체 장치는 용이하게 동작 특성을 개선할 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블록도이다.
도 7은 본 발명의 실시예에 따른 메모리를 포함하는 반도체 장치의 구성을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 반도체 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB, 110CB, 110EB)을 포함한다. 각각의 메모리 블록(110MB, 110CB, 110EB)은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다.

메모리 블록들 중 제1 메모리 블록들(또는 메인 메모리 블록)(110MB)은 외부에서 입력되는 데이터를 저장하기 위해 사용될 수 있다. 제2 메모리 블록(또는 예비 블록)(110EB)은 외부로부터 입력되는 알고리즘을 저장하기 위해 사용될 수 있다. 제3 메모리 블록(또는 캠 블록)(110CB)은 동작 회로(120~140)의 동작 조건(예, 프로그램 동작의 조건 또는 리드 동작의 조건)을 설정하기 위한 데이터를 저장하기 위하여 사용될 수 있다. 메인 메모리 블록(110MB), 예비 블록(110EB) 및 캠 블록(110CM)은 동일한 구조로 형성될 수 있다.

플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 메모리 셀은 폴리실리콘으로 형성되는 플로팅 게이트나 질화막으로 형성되는 전하 저장막을 포함할 수 있다.

특히, 메모리 스트링들은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결될 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 메모리 어레이를 설명하기 위한 도면들이다.

도 2를 참조하면, 각각의 메모리 블록(110MB, 110CB, 110EB)은 비트라인들(BL)과 공통 소스라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BL)과 각각 연결되고 공통 소스라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링과 공통 소스라인(SL)의 연결 또는 차단을 제어한다.

낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C00, C02, C04, C0k-1)이 이븐 페이지를 구성하고, 홀수 번째 메모리 셀들(C01, C03, C05, C0k)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.

도 3a 및 도 3b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.

제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WL15~WL8)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WL7)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WL15~WL8, SSL, WL0~WL7)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.

제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WL15~WL8)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WL7)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인(미도시)이 될 수 있다.

다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WL7)과 제2 도전막들(DSL, WL15~WL8)이 각각 적층된다. 제1 도전막들(SSL, WL0~WL7)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WL15~WL8)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.

드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WL15~WL8)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(C15~C8)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WL7)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~C7)이 각각 형성된다.

상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판(SUB)과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(C15 또는 C0) 사이에 더미 셀 트랜지스터(미도시)가 더 연결되고, 메인 셀 트랜지스터(C8 또는 C7)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.

공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)은 제2 수직 메모리 스트링을 구성할 수 있다.

도 3c를 참조하면, 메모리 블록(110MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. U자형 구조의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL0, SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1~DSL4)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.

U자형 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(110MB)이 선택되면 선택된 메모리 블록(110MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.

한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.

하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.

메모리 블록(110MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.

셀렉트 라인들(DSL1~DSL4, SSL0, SSL1)과 워드라인들(WL0~WL15)은 메모리 블록(110MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL0, SSL1)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL1~DSL4)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(110MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.

한편, 메모리 블록(110MB) 내에서 서로 다른 비트라인에 연결되고 드레인 셀렉트 라인(예, DSL4)을 공유하는 메모리 셀들이 하나의 페이지(PAGE)를 구성한다. 메모리 블록(110MB)은 소거 루프의 기본 단위가 되고, 페이지(PAGE)는 프로그램 동작과 리드 루프의 기본 단위가 될 수 있다.

도 2에서와 같이, 캠 블록(110CB)과 예비 블록(110EB)은 메모리 블록(110MB)과 동일한 구조로 형성될 수 있다.

다시 도 1 및 도 3b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 추가로 실시할 수 있다.

프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.

NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.

제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 원하는 레벨로 생성하고, 생성된 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)이 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WL15, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 전압 제어 신호(CMDv)와 로우 어드레스 신호(RADD)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 동작을 수행하기 위해 메모리 셀들에 저장될 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.

전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성한다. 여기서, 동작 전압은 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압(Vdsl, Vssl), 공통 소스 전압(Vsl), 파이프 게이트 전압(Vpg) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.

읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB)을 각각 포함할 수 있다. 특히, 페이지 버퍼들(PB)은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.

특히, 제어 회로(120)는 메모리 블록의 동작(예, 프로그램 동작, 소거 동작, 리드 동작 및 검증 동작)과 관련된 알고리즘을 저장하기 위한 롬(121)과, 메모리 블록의 동작 조건(예, 전압 조건, 전압 인가 타이밍 등등)을 설정하는데 필요한 데이터를 설정하기 위한 저장부(122)를 포함할 수 있다. 전원 전압의 공급이 시작되고 전원 전압이 안정된 레벨까지 상승하면, 동작 회로(120~140)는 동작 조건의 데이터를 캠 블록(110CB)으로부터 독출하고, 독출된 데이터를 저장부(122)에 저장한다. 이후, 동작 회로(120~140)는 노멀 모드에서 롬(121)에 저장된 알고리즘과 저장부(122)에 저장된 동작 조건에 따라 프로그램 루프, 소거 루프 및 리드 동작을 실시할 수 있다.

한편, 읽기/쓰기 회로(140)에 포함된 페이지 버퍼들(PB)은 적어도 하나 이상의 래치 회로들(LAT1, LAT2, LAT3)을 포함하며, 각각의 래치 회로(LAT1, LAT2, LAT3)는 서로 다른 용도로 사용될 수 있다. 예로써, 제1 래치 회로(LAT1)는 캐시 래치로 사용되고, 제2 및 제3 래치 회로들(LAT2, LAT3)은 입력된 데이터를 래치하거나 독출된 데이터를 래치하기 위해 사용될 수 있다. 또한, 테스트 모드에서 래치 회로(예, LAT1)는 외부로부터 입력된 알고리즘이나 예비 블록(110EB)으로부터 독출된 알고리즘을 래치하기 위해 사용되고, 제2 및 제3 래치 회로들(LAT2, LAT3)은 입력된 데이터를 래치하거나 독출된 데이터를 래치하기 위해 사용될 수 있다.

이하, 상기의 구성들을 포함하는 반도체 장치의 동작 방법을 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 도면이다.

도 1 및 도 4를 참조하면, 단계(S410)에서 전원 전압의 공급이 시작된다.

단계(S420)에서 전원 전압이 안정된 레벨까지 상승하면 동작 회로(120~140)는 캠 블록(110CB)으로부터 동작 조건을 설정하기 위해 필요한 데이터를 독출하고, 독출된 데이터를 저장부(122)에 저장한다. 이를 캠 리드 동작이라 한다. 캠 리드 동작은 노멀 모드나 테스트 모드와 상관없이 전원 전압의 공급이 시작되면 진행된다.

동작 조건의 데이터는 외부에서 입력될 수도 있지만 여러 동작이 진행되는 동안 동작 회로(120~140)에 의해 변경될 수 있으며 변경된 데이터는 동작 회로(120~140)에 의해 다시 캠 블록(100CB)에 저장될 수 있다. 즉, 캠 블록(110CB)에 저장되는 동작 조건의 데이터는 동작 회로(120~140)에 의해 지속적으로 업데이트될 수 있다.

한편, 롬(121)에 저장된 알고리즘은 전원 공급이 중단돼도 유지되며 변경되지 않는다. 이후, 노멀 모드에서 동작 회로(120~140)는 외부 명령 신호(CMD)가 입력되면 롬(121)에 저장된 알고리즘과 저장부(122)에 저장된 동작 조건의 설정을 위한 데이터에 따라 정해진 동작을 수행한다.

이어서, 동작 회로(120~140)가 정해진 알고리즘과 조건에 따라 동작을 수행함에 있어 문제가 발생하는 경우, 알고리즘을 변경해야할 필요가 있다. 이 경우, 최적의 알고리즘을 설정하기 위해서는 여러 알고리즘들을 적용하여 동작을 실행시켜 봐야 한다. 하지만, 롬(121)에 저장된 알고리즘은 변경이 불가하며, 외부에서 알고리즘을 입력해야할 필요가 있으며, 이를 위해 테스트 모드로 진입할 필요가 있다.

단계(S430)에서 동작 회로(120~140)는 명령 신호(CMD)에 응답하여 테스트 모드로 진입한다. 이어서, 단계(S440)에서 외부로부터 동작 알고리즘이 입력된다. 외부로부터 입력되는 알고리즘은 테스트용 알고리즘이 될 수 있다. 동작 회로(120~140)의 래치 회로(예, LAT1)가 외부로부터 입력된 알고리즘을 래치할 수 있다. 또한, 동작 회로(120~140)가 외부로부터 입력된 알고리즘을 예비 블록(110EB)에 저장하고, 예비 블록(110EB)으로부터 독출된 알고리즘이 래치 회로(예, LAT1)에 래치될 수도 있다. 테스트용 알고리즘은 예비 블록(110EB)에 저장하기 위하여 하나의 워드라인(예, 중간에 위치하는 워드라인)만 사용할 수 있으며, 선택된 워드라인의 메모리 셀들에 SLC(Single Level Cell) 방식으로 안전하게 저장될 수 있다.

한편, 도 5에서와 같이, 메모리 블록(110MB)이 다수의 뱅크들(BANK0, BANK1)(편의상 2개의 뱅크들만 도시됨)을 포함하고 테스트용 알고리즘(ALGODATA<24:0>)의 용량이 뱅크(예, BANK0)의 페이지 용량보다 큰 경우, 테스트용 알고리즘(ALGODATA<24:0>)은 데이터 라인들(GDL<15:0>, GDL<31:16>)을 통해 여러 뱅크들(BANK0, BANK1)에 나누어 저장될 수 있다.

단계(S450)에서, 동작 회로(120~140)는 래치 회로(LAT1)에 래치된 외부의 알고리즘과 저장부(122)에 저장된 데이터에 의해 설정된 동작 조건에 따라 메모리 블록(110MB)의 정해진 동작(예, 테스트 프로그램 동작, 테스트 리드 동작)을 실시한다. 테스트 프로그램 동작이 실시되는 경우, 단계(S440)에서 메모리 블록(110MB)에 저장하기 위한 테스트용 데이터가 외부로부터 추가로 입력될 수 있다.

단계(S460)에서 외부의 알고리즘에 따라 실시한 동작이 적절한지 확인한다. 동작 회로(120~140)가 동작의 적절성을 확인한 후 확인 결과를 외부로 출력할 수 있다. 또한 동작 회로(120~140)가 동작의 실시 결과만을 외부로 출력하면, 출력된 결과를 가지고 동작의 적절성을 판단할 수도 있다.

동작에 문제가 있는 것으로 판단되면, 단계(S440)에서 다른 알고리즘이 외부로부터 입력될 수 있다. 그리고, 새로운 외부 알고리즘에 따라 단계들(S450, S460)이 진행된다.

단계(S460)에서 동작의 문제가 해결된 것으로 확인되면, 단계(S470)에서 알고리즘 수정 절차에 들어간다. 예로써, 수정된 알고리즘이 저장된 새로운 롬(121)을 제어 회로(120)에 적용할 수 있다.

상기의 방식을 통해 알고리즘을 수정하면 동작 특성을 용이하게 개선할 수 있다.

도 6은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블록도이다.

전자장치는 컴퓨터-판독가능 명령들의 실행이 가능한 컴퓨팅 장치 또는 시스템을 의미할 수 있다. 전자장치의 예들에는 워크스테이션(Workstations), 랩탑(Laptops), 클라이언트-사이드 터미널들(Client-side terminals), 서버들(Servers), 분산 컴퓨팅 시스템들(Distributed computing systems), 핸드헬드 장치들(Handheld devices), 비디오 게임 콘솔들(Video game consoles)등이 있을 수 있다.

도 6을 참조하면, 전자장치는 호스트(510), 제1 반도체 장치(520) 및 제2 반도체 장치(530)를 포함할 수 있다. 호스트(510)는 프로세서(511), 시스템 메모리(512), 전원 컨트롤러(513), 통신모듈(514), 멀티미디어모듈(515), 입/출력모듈(516) 등의 다양한 기능을 수행할 수 있는 모듈들을 포함하며, 각 모듈간에 상호 접속을 위한 시스템 버스(517)를 포함할 수 있다.

프로세서(511)는 전자장치 내에서 운영체제(Operating system)를 실행하고, 다양한 연산 기능들을 수행하며, 호스트(510)에 포함된 시스템 메모리(512), 전원 컨트롤러(513), 통신모듈(514), 멀티미디어모듈(515), 입/출력모듈(516), 제1 반도체 장치(520), 제2 반도체 장치(530) 및 저장부(540)를 제어할 수 있다. 프로세서(511)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리케이션 프로세서(Application Processor, AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다.

시스템 메모리(512)는 운영체제에 대한 정보를 저장하고, 프로세서(511)가 처리한 데이터를 보관하며, 프로세서(511)의 연산 결과 생성된 데이터를 저장할 수 있다.

전원컨트롤러(513)는 프로세서(511) 및 전자 장치 내부의 각 구성요소들이 동작하고 기능하는데 적합한 전원이 공급되도록 전원 공급 양을 조절할 수 있다. 이러한 전원컨트롤러(513)는 PMIC(Power Management IC)등을 포함할 수 있다. 전원컨트롤러(513)는 전자장치 외부로부터 전원을 공급받을 수도 있으며, 전자장치 내부의 배터리(미도시)로부터 전원을 공급받을 수도 있다.

통신모듈(514)은 다양한 통신 프로토콜에 따라 프로세서(511)와 전자 장치 외부의 장치 사이에서 신호 송수신을 수행 할 수 있다. 통신 모듈(514)은 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC)등의 통신 방식으로 신호 송수신을 수행할 수 있으며, 무선 네트워크 모듈은 , 블루투스(Bluetooth), RFID(Radio Frequency Identification), 롱텀에볼루션(Long Term Evolution; LTE), 광대역 무선 인터넷(Wireless broadband Internet; Wibro), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA) 등의 통신 방식으로 신호 송수신을 수행할 수 있다.

멀티미디어 모듈(515)은 프로세서(511)의 제어에 따라 멀티미디어 데이터의 연산 또는 입출력을 수행할 수 있다. 멀티미디어 모듈(515)은 카메라 장치, 오디오 장치, 2D 또는 3D 그래픽 장치, 디스플레이 장치, A/V출력 장치 등에 연결되어 멀티미디어 데이터를 입출력 받을 수 있다.

입출력모듈(516)은 사용자 인터페이스(User interface)를 통하여 신호를 입력 받고 또한 사용자에게 특정 신호를 출력할 수 있다. 입출력모듈(516)은 키보드, 키패드, 마우스, 스타일러스, 마이크로폰, 정압식 터치 스크린 장치, 정전식 터치 스크린 장치 등에 연결되어 신호를 입력 받을 수 있고, 스피커, 이어폰, 프린터, 디스플레이 장치 등을 통해 신호를 출력할 수 있다.

제1 반도체 장치(520)는 호스트(510)에 포함된 프로세서(511)의 제어에 따라 호스트(510)로부터 수신된 데이터를 저장하거나, 저장되어 있는 데이터를 호스트(510)로 출력할 수 있다. 제1 반도체 장치(520)는 적어도 하나 이상의 제1 메모리 컨트롤러(521)와 제1 메모리(522)를 포함 할 수 있다.

제1 메모리 컨트롤러(521)는 호스트(510)에 포함된 프로세서(511)의 제어에 따라 제1 메모리(522)의 데이터 입출력 동작을 제어하기 위해 클럭, 커맨드/어드레스, 데이터스트로브신호, 데이터 등과 같은 정보 또는 신호들을 필요에 따라 제1 메모리(522)로 전송할 수 있다. 이러한 정보 또는 신호들은 동일한 채널을 통해 전송되거나 상이한 채널을 통해 전송될 수 있다.

제1 메모리(522)는 제1 메모리 컨트롤러(521)에서 인가된 클럭, 커맨드/어드레스, 데이터스트로브 신호 등에 응답하여 데이터를 입출력 할 수 있다. 이러한 제1 메모리(522)는 SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM) 등의 휘발성 메모리 장치로 구현될 수 있다.

제2 반도체 장치(530)는 호스트(510)로부터 수신한 제어 신호를 신속하게 인식하고, 수신된 제어 신호에 대응하는 동작을 시작할 수 있는 메모리 시스템으로서 동작 또는 기능할 수 있다. 제2 반도체 장치(530)는 적어도 하나 이상의 제2 메모리 컨트롤러(531)와 제2 메모리(532)를 포함할 수 있다.

제2 메모리 컨트롤러(531)는 적어도 하나 이상의 채널들을 통해 제2 메모리(532)와 연결될 수 있다. 제2 메모리 컨트롤러(531)는 프로세서(511)의 제어에 따라 제2 메모리(532)의 읽기, 프로그램 및 소거 동작을 제어할 수 있다.

제2 메모리(532)는 복수의 채널을 통해 제2 메모리 컨트롤러(531)와 연결될 수 있다. 제2 메모리(532)는 ROM(read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등의 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다. 하나의 채널에는 하나 이상의 비휘발성 메모리 장치들이 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 제어 신호 버스 및 데이터 버스에 연결될 수 있다. 제2 메모리(532)는 앞서 도 1 내지 도 4에 설명한 반도체 장치로 구현될 수 있다.

전자장치는 대용량의 데이터를 저장하기 위한 저장부(540)를 포함하거나, 전자장치 외부의 저장부를 이용할 수 있다. 저장부(540)는 전자장치의 다양한 구성 요소들을 위한 데이터 및 명령을 저장하기 위한 대용량 정보 저장 장치 일 수 있다. 저장부(540)는 하나 이상의 HDD, 플래시 기반의 SSD 등의 장치로 구현될 수 있다.

도 6에 도시된 각 구성 요소들은 기능적으로 분류된 것이며, 반드시 물리적으로 된 것은 아니다. 예를 들어 도 6의 구성 요소들 중 2이상의 구성 요소가 하나의 물리적인 반도체 칩에 형성되거나 또는 단일 패키지 내에 포함될 수도 있다.

도 7은 본 발명의 실시예에 따른 메모리를 포함하는 반도체 장치의 구성을 설명하기 위한 도면이다.

도 7을 참조하면, 반도체 장치는 메모리 컨트롤러(610) 및 메모리(620)를 포함할 수 있다.

메모리(620)는 도 1에서 설명한 메모리 어레이(621), 제어회로(622), 전압 공급회로(623), 읽기/쓰기 회로(624), 컬럼 선택회로(625) 및 입출력 회로(626)를 포함할 수 있다. 메모리 어레이(621)의 메모리 블록들과 읽기/쓰기 관계는 앞서 설명한 바와 같다.

메모리 컨트롤러(610)는 메모리(620)를 제어할 수 있다. 메모리 컨트롤러(610)는 호스트 인터페이스(Host interface)(614)를 통해 호스트(60)와 데이터 등을 주고 받고, 메모리 인터페이스(Memory interface)(616)를 통해 메모리(620)와 데이터 등을 주고 받을 수 있다. 메모리 컨트롤러(610)는 제어유닛(Control unit)(611), 주 메모리(Main memory)(612), 에러 정정 코드 유닛(ECC)(613), 호스트 인터페이스(614), 플래시 변환 계층(FTL)(615) 및 메모리 인터페이스(616)를 포함할 수 있으며 이러한 구성들은 버스(617)를 통해 서로 연결될 수 있다. 메모리 컨트롤러(610)는 호스트(60)로부터의 요청에 응답하여 메모리(620)를 액세스할 수 있다. 메모리 컨트롤러(610)는 메모리(620)의 동작들(예를 들면, 읽기, 쓰기, 소거 동작 등)을 제어하며 메모리(620)를 제어하기 위한 펌웨어를 구동할 수 있다.

제어유닛(611)은 메모리 컨트롤러(610)의 제반 동작을 제어하도록 구성될 수 있다. 제어유닛(611)은 펌웨어 또는 소프트웨어에 따라 메모리 컨트롤러(610) 내부의 기능 유닛들의 동작을 제어할 수 있다. 또한 제어 유닛(611)은 호스트(60)의 요청에 응답하여 메모리(620)의 동작을 제어할 수 있다.

주메모리(612)는 제어유닛(611)의 제어에 따라 구동되는 펌웨어 또는 소프트웨어를 저장하거나 펌웨어 또는 소프트웨어의 구동에 필요한 데이터를 저장하도록 구성할 수 있다. 즉 주메모리(612)는 제어유닛(611)의 동작메모리(working memory)로 사용될 수 있다. 또한 주메모리(612)는 호스트(60)로부터 쓰기 요청된 데이터를 저장하거나, 메모리(620)로부터 읽혀진 데이터를 저장할 수 있다. 주메모리(612)는 데이터 버퍼메모리(또는 데이터 캐시 메모리)로 사용될 수 있다. 주메모리(612)의 데이터 버퍼링 동작(또는 데이터 캐싱 동작)에 의해서, 메모리 컨트롤러(610)는 호스트(60)의 요청에 빠르게 응답할 수 있다. 또한 주메모리(612)는 메모리의 동작 조건과 관련하여 파라미터를 저장하도록 구성될 수 있다. 파라미터는 메모리(620)로부터 메모리 컨트롤러(610)로 제공될 수 있으며, 외부로부터 전원이 공급되기 시작할 때 메모리(620)로부터 파라미터가 제공되고 제공된 파라미터는 주메모리(612)에 저장될 수 있다. 메모리 컨트롤러(610)는 주메모리(612)에 저장된 파라미터에 따라 설정된 조건으로 메모리(620)의 동작(예, 프로그램 동작, 리드 동작 및 소거 동작)을 제어할 수 있다. 실시예에서, 주메모리(612)는 SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM)등과 같은 휘발성 메모리로 구현 될 수 있다. 일 실시예에서, 주메모리(612)는 FRMA(Ferroelectric RAM), MRAM(Magnetic RAM), PCRAM(Phase Change RAM), ReRAM(Resistive RAM) 등과 같은 불휘발성 랜덤 액세스 메모리로 구현될 수 있다. 도 7에서 주메모리(612)는 메모리 컨트롤러(610)에 포함되는 것으로 도시되었으나, 주메모리(612)는 메모리 컨트롤러(610) 외부에 구성될 수 있다.

호스트 인터페이스(614)는 호스트(60)와 메모리 컨트롤러(610)를 상호 접속하도록 구성될 수 있다. 예를 들면, 상기 호스트 인터페이스(614)는 MMC(Multi Media Card), UFS(Universal Flash Storage), PATA(Parallel Advanced Technology Attachment), STAT(Serial Advanced Technology Attachment), SCSI(Small Computer system Interface), SAS(Serial-attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI-Express), SD(Secure Digital), USB(Universal Series Bus) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.

플래시 변화 계층(615)은 메모리(620)의 특성에 기반을 둔 다양한 제어 수단들을 제공할 수 있다. 예를 들면, 플래시 변화 계층(615)은 호스트(60)로부터 수신되는 논리 어드레스를 메모리 장치(61)의 물리 어드레스로 변환하는 수단을 제공할 수 있다. 플래시 변화 계층(615)은 논리 어드레스 및 물리 어드레스 사이의 사상(mapping) 관계에 대한 정보를 테이블화하여 유지할 수 있다. 플래시 변화 계층(615)은 메모리 어레이(621)의 메모리 블록들의 프로그램 및 소거 횟수가 균일화되도록 제어하는 수단을 제공할 수 있다. 예를 들면, 플래시 변환 계층(615)은 마모도 관리(wear leveling) 수단을 제공할 수 있다. 플래시 변화 계층(615)은 메모리 블록의 소거 횟수를 최소화시키기 위한 수단을 제공할 수 있다. 예를 들면, 플래시 변환 계층(615)은 머지(merge) 및 가비지 컬렉션(garbage collection) 등과 같은 제어 수단을 제공할 수 있다.

메모리 인터페이스(616)는 메모리 컨트롤러(610)와 메모리(620)를 상호 접속하도록 구성될 수 있다. 메모리 인터페이스(616)는 제어신호들(예를 들면, 커맨드, 어드레스 등)을 메모리(620)에 제공하도록 구성할 수 있다. 그리고 메모리 인터페이스(616)는 메모리(620)와 데이터를 주고 받을 수 있다.

에러 정정 코드 유닛(613)은 메모리(620)에 쓰여질 데이터에 패리티 데이터를 부가하는 인코딩 동작을 수행하고, 패리티 데이터에 근거하여 메모리(620)로부터 읽혀진 데이터의 에러를 검출하고 정정하는 디코딩 동작을 수행할 수 있다. 에러 정정 코드 유닛(613)은 LDPC(Low Density Parity Check)코드, BCH(Bose-Chaudhuri Hocquenghem)코드, Turbo코드, 리드-솔로몬(Reed-Solomon)코드와 같은 에러 정정 코드 알고리즘을 사용하여 데이터의 에러를 정정할 수 있다. 도 7에서 에러 정정 코드 유닛(613)은 메모리 컨트롤러(610) 내부에 구성되는 것으로 도시되었으나, 메모리 컨트롤러(610) 외부에 포함 될 수 있다.

실시예에서 메모리 컨트롤러(610)와 메모리(620)는 각각 별도의 칩으로 구현될 수 있다. 일 실시예에서 메모리 컨트롤러(610)와 메모리(620)는 하나의 반도체 칩으로 구현될 수 있다. 예를 들면, 메모리 컨트롤러(610)와 메모리(620)는 멀티미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), UFS(Universal Flash Storage) 장치, SSD(Solid state driver), 시큐어 디지털 카드(SD, Mini-SD, Micro SD), CF(Compact Flash) 카드, 스마트 미디어 카드, USB 저장 장치, 메모리 스틱(Memory Stick), 등으로 구성될 수 있다.

또한, 메모리 유닛은 다양한 종류들의 패키지(package)형태들 중 어느 하나로 구현 될 수 있다. 예를 들면, 메모리 컨트롤러(610) 및 메모리(620)는 POP(Package on Package), COB(Chip on Board), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP (Wafer-level Processed Stack Package) 등과 같은 패키지 형태들 중 어느 하나로 구현될 수 있다.

110 : 메모리 어레이 110MB : 메모리 블록
110CB : 캠 블록 110EB : 예비 블록
120 : 제어 회로 121 : 롬
122 : 저장부 130 : 전압 공급 회로
140 : 읽기/쓰기 회로 PB : 페이지 버퍼
LAT1~LAT3 : 래치 회로

Claims

메모리 셀들을 포함하는 제1 내지 제3 메모리 블록들; 및
상기 제1 내지 제3 메모리 블록들의 프로그램 동작 및 리드 동작을 수행하도록 구성되는 동작 회로를 포함하고,
상기 동작 회로는 외부로부터 입력되는 제2 알고리즘을 상기 제2 메모리 블록에 저장하고, 저장된 상기 제2 알고리즘에 따라 상기 제1 메모리 블록의 동작을 수행하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 노멀 모드에서 내부에 저장된 제1 알고리즘에 따라 상기 제1 메모리 블록의 동작을 수행하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제1 알고리즘을 저장하기 위한 롬을 포함하는 반도체 장치.
제 1 항에 있어서,
상기 제2 알고리즘이 입력되기 전에 상기 동작 회로는 테스트 모드로 진입하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제2 메모리 블록에 저장된 상기 제2 알고리즘을 독출한 후 독출된 상기 제2 알고리즘에 따라 상기 제1 메모리 블록의 동작을 수행하도록 구성되는 반도체 장치.
제 5 항에 있어서,
상기 동작 회로는 상기 제2 메모리 블록으로부터 독출된 상기 제2 알고리즘을 래치하기 위한 래치 회로를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제2 알고리즘에 따라 상기 제1 메모리 블록의 상기 프로그램 동작 또는 상기 리드 동작을 수행하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 프로그램 동작 또는 상기 리드 동작의 조건을 설정하기 위한 데이터를 상기 제3 메모리 블록에 저장하도록 구성되는 반도체 장치.
제 8 항에 있어서,
상기 동작 회로는 상기 데이터를 저장하기 위한 저장부를 포함하는 반도체 장치.
제 9 항에 있어서,
상기 동작 회로는 전원이 공급되기 시작하면 상기 제3 메모리 블록으로부터 상기 데이터를 독출하고, 독출된 데이터를 상기 저장부에 저장하도록 구성되는 반도체 장치.
제 8 항에 있어서,
상기 동작 회로는 상기 데이터에 의해 설정된 상기 조건에 따라 상기 프로그램 동작 또는 상기 리드 동작을 실시하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제2 메모리 블록에서 선택된 하나의 워드라인의 메모리 셀들에만 SLC 방식으로 상기 제2 알고리즘을 저장하도록 구성되는 반도체 장치.
메모리 셀들을 포함하는 메모리 블록들; 및
제1 알고리즘을 저장하기 위한 롬과 외부로부터 입력되는 제2 알고리즘을 래치하기 위한 래치 회로를 포함하고, 상기 제1 알고리즘 또는 상기 제2 알고리즘에 따라 상기 메모리 블록들의 프로그램 동작 및 리드 동작을 수행하도록 구성되는 동작 회로를 포함하는 반도체 장치.
제 13 항에 있어서,
상기 동작 회로는 노멀 모드에서 상기 제1 알고리즘에 동작하고 테스트 모드에서 상기 제2 알고리즘에 따라 동작하도록 구성되는 반도체 장치.
제 13 항에 있어서,
상기 동작 회로는 상기 제2 알고리즘이 외부로부터 입력되기 전에 테스트 모드로 진입하도록 구성되는 반도체 장치.
제 13 항에 있어서,
상기 동작 회로는 상기 프로그램 동작 또는 상기 리드 동작의 조건을 설정하기 위한 데이터를 상기 메모리 블록들 중에서 선택된 캠 블록에 저장하도록 구성되는 반도체 장치.
제 16 항에 있어서,
상기 동작 회로는 상기 데이터를 저장하기 위한 저장부를 포함하는 반도체 장치.
제 17 항에 있어서,
상기 동작 회로는 전원이 공급되기 시작하면 상기 캠 블록으로부터 상기 데이터를 독출하고, 독출된 데이터를 상기 저장부에 저장하도록 구성되는 반도체 장치.
제 16 항에 있어서,
상기 동작 회로는 상기 데이터에 의해 설정된 상기 조건에 따라 상기 프로그램 동작 또는 상기 리드 동작을 실시하도록 구성되는 반도체 장치.
제 13 항에 있어서,
상기 메모리 블록은 다수의 뱅크들을 포함하고,
상기 제2 알고리즘의 용량이 상기 뱅크의 페이지 용량보다 큰 경우 상기 동작 회로는 상기 제2 알고리즘을 상기 뱅크들에 나누어 저장하도록 구성되는 반도체 장치.