JP2833574B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JP2833574B2 JP2833574B2 JP7408796A JP7408796A JP2833574B2 JP 2833574 B2 JP2833574 B2 JP 2833574B2 JP 7408796 A JP7408796 A JP 7408796A JP 7408796 A JP7408796 A JP 7408796A JP 2833574 B2 JP2833574 B2 JP 2833574B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- output
- signature
- cell block
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000001514 detection method Methods 0.000 claims description 46
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 21
- 241000036848 Porzana carolina Species 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 101000878595 Arabidopsis thaliana Squalene synthase 1 Proteins 0.000 description 1
- 102100029538 Structural maintenance of chromosomes protein 1A Human genes 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 108010004731 structural maintenance of chromosome protein 1 Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にシグネチアコードの読み出し回路に関
する。
装置に関し、特にシグネチアコードの読み出し回路に関
する。
【０００２】
【従来の技術】従来、かかる不揮発性半導体記憶装置、
例えば消去可能で且つプログラム可能な読み出し専用半
導体記憶装置（ＥＰＲＯＭ）においては、ユーザ側で書
き込み装置により書き込み操作ができるようになってい
る。しかし、その記憶装置のメーカによっては、書き込
みアルゴリズムや書き込み条件設定が異なる場合がある
ため、書き込み装置（ＰＲＯＭライター）としては、デ
バイスのメーカを認識するとともに、そのデバイスに合
った書き込みアルゴリズムや書き込み条件を設定する必
要がある。
例えば消去可能で且つプログラム可能な読み出し専用半
導体記憶装置（ＥＰＲＯＭ）においては、ユーザ側で書
き込み装置により書き込み操作ができるようになってい
る。しかし、その記憶装置のメーカによっては、書き込
みアルゴリズムや書き込み条件設定が異なる場合がある
ため、書き込み装置（ＰＲＯＭライター）としては、デ
バイスのメーカを認識するとともに、そのデバイスに合
った書き込みアルゴリズムや書き込み条件を設定する必
要がある。
【０００３】一般に、かかるデバイスのメーカや書き込
みアルゴリズムあるいは書き込み条件の設定等の情報を
認識する手段として、それらの情報をコード化したシグ
ネチアコードが用いられている。
みアルゴリズムあるいは書き込み条件の設定等の情報を
認識する手段として、それらの情報をコード化したシグ
ネチアコードが用いられている。
【０００４】すなわち、ＰＲＯＭライターはデバイスに
内蔵されたかかるシグネチアコードを読み出すことによ
り、デバイスの情報を認識することができ、通常チップ
の特定の端子に電源電圧より高い電圧を印加することに
よって、シグネチアコードの読み出しが行われる。
内蔵されたかかるシグネチアコードを読み出すことによ
り、デバイスの情報を認識することができ、通常チップ
の特定の端子に電源電圧より高い電圧を印加することに
よって、シグネチアコードの読み出しが行われる。
【０００５】図６は一般的な８ビット出力端子を備えた
デバイスのシグネチアコードを表わす図である。図６に
示すように、ここではアドレス入力ピンＡ０からＡ９の
うち、例えば入力ピンＡ９に高電圧を与えた状態で、入
力ピンＡ０にロウ（Ｌ）レベルの電圧を印加することに
より、各出力端子Ｄ０〜Ｄ７にメーカコードを出力し、
逆に入力ピンＡ０にハイ（Ｈ）レベルの電圧を印加する
ことにより、各出力端子Ｄ０〜Ｄ７にデバイスコードを
出力するものである。
デバイスのシグネチアコードを表わす図である。図６に
示すように、ここではアドレス入力ピンＡ０からＡ９の
うち、例えば入力ピンＡ９に高電圧を与えた状態で、入
力ピンＡ０にロウ（Ｌ）レベルの電圧を印加することに
より、各出力端子Ｄ０〜Ｄ７にメーカコードを出力し、
逆に入力ピンＡ０にハイ（Ｈ）レベルの電圧を印加する
ことにより、各出力端子Ｄ０〜Ｄ７にデバイスコードを
出力するものである。
【０００６】図７は従来の一例を示すＥＰＲＯＭのブロ
ック構成図である。図７に示すように、従来の不揮発性
半導体記憶装置としてのＥＰＲＯＭは、メインメモリセ
ル・ブロック２，冗長用メモリセル・ブロック３，テス
ト用メモリセル・ブロック４および冗長テスト用メモリ
セル・ブロック５からなるメモリセルアレイ１と、メイ
ンメモリセル・ブロック２，テスト用メモリセル・ブロ
ック４側の読み出し出力Ａを増幅するセンスアンプ群６
と、冗長用メモリセル・ブロック３，冗長テスト用メモ
リセル・ブロック５側の読み出し出力Ｄを増幅する冗長
用センスアンプ７と、トランスファ切換信号ＲＳによ
り、センスアンプ群６の出力Ｂあるいは冗長用センスア
ンプ７の出力Ｅを切換えるトランスファ群１１ａと、ア
ドレス入力端子Ａ９よりアドレス信号を入力し高電圧を
検出したとき高電圧検出信号ＳＳを出力する高電圧検出
回路９ａと、この検出信号ＳＳによりトランスファ群１
１ａの切換出力ＣＡを制御するシグネチア生成回路群８
ａと、このシグネチア生成回路群８ａの出力ＣＢを入力
し、出力端子Ｄ０〜Ｄ７に展開する出力バッフア群１２
とを備えている。
ック構成図である。図７に示すように、従来の不揮発性
半導体記憶装置としてのＥＰＲＯＭは、メインメモリセ
ル・ブロック２，冗長用メモリセル・ブロック３，テス
ト用メモリセル・ブロック４および冗長テスト用メモリ
セル・ブロック５からなるメモリセルアレイ１と、メイ
ンメモリセル・ブロック２，テスト用メモリセル・ブロ
ック４側の読み出し出力Ａを増幅するセンスアンプ群６
と、冗長用メモリセル・ブロック３，冗長テスト用メモ
リセル・ブロック５側の読み出し出力Ｄを増幅する冗長
用センスアンプ７と、トランスファ切換信号ＲＳによ
り、センスアンプ群６の出力Ｂあるいは冗長用センスア
ンプ７の出力Ｅを切換えるトランスファ群１１ａと、ア
ドレス入力端子Ａ９よりアドレス信号を入力し高電圧を
検出したとき高電圧検出信号ＳＳを出力する高電圧検出
回路９ａと、この検出信号ＳＳによりトランスファ群１
１ａの切換出力ＣＡを制御するシグネチア生成回路群８
ａと、このシグネチア生成回路群８ａの出力ＣＢを入力
し、出力端子Ｄ０〜Ｄ７に展開する出力バッフア群１２
とを備えている。
【０００７】このＰＲＯＭにおいて、アドレス入力Ａ９
より高電圧検出回路９ａに高電圧が供給されると、シグ
ネチア生成回路群８ａを制御する高電圧検出信号ＳＳを
アクティブ状態にし、シグネチア読み出しモードにな
る。この検出信号ＳＳがアクティブ状態になると、シグ
ネチア生成回路群８ａはトランスファ群１１ａから受信
する信号ＣＡを無効とし、シグネチア生成回路群８ａで
作成した論理信号（シグネチアコード）を出力ＣＢとし
て出力バッファ群１２へ伝達する。
より高電圧検出回路９ａに高電圧が供給されると、シグ
ネチア生成回路群８ａを制御する高電圧検出信号ＳＳを
アクティブ状態にし、シグネチア読み出しモードにな
る。この検出信号ＳＳがアクティブ状態になると、シグ
ネチア生成回路群８ａはトランスファ群１１ａから受信
する信号ＣＡを無効とし、シグネチア生成回路群８ａで
作成した論理信号（シグネチアコード）を出力ＣＢとし
て出力バッファ群１２へ伝達する。
【０００８】一方、高電圧検出回路９ａの検出信号ＳＳ
がアクティブ状態でないとき、すなわちアドレス入力端
子Ａ９が高電圧でないときは、シグネチア生成回路群８
ａはシグネチアの生成に関した動作を行わず、通常のト
ランスファ群１１ａから出力されるデータＣＡを出力バ
ッファ群１２へ伝達する。
がアクティブ状態でないとき、すなわちアドレス入力端
子Ａ９が高電圧でないときは、シグネチア生成回路群８
ａはシグネチアの生成に関した動作を行わず、通常のト
ランスファ群１１ａから出力されるデータＣＡを出力バ
ッファ群１２へ伝達する。
【０００９】図８は図７におけるトランスファ群および
シグネチア生成回路群の回路図である。図８に示すよう
に、トランスファ群１１ａを形成する各トランスファ３
２はトランスファ切換信号ＲＳ０のレベルを反転するイ
ンバータ３４，３５と、ＣＭＯＳ構成で、入力Ｂ（Ｓｏ
０）をＲＳ０で制御されるＮチャネルおよびＰチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳ，ＰＭＯＳと称
す）３６および３８と、同じくＣＭＯＳ構成で、入力Ｅ
（ＳｏＲ）をＲＳ０で制御されるＮＭＯＳ３７およびＰ
ＭＯＳ３９とで形成される。また、シグネチア生成回路
群８ａを形成する各シグネチア生成回路３３は高電圧検
出信号ＳＳに基いて論理制御信号ＢＳ，ＴＳを作成する
制御信号生成部４２と、これらの制御信号ＢＳ，ＴＳに
よりトランスファ３２の切換出力ＣＡを制御し、データ
ＣＢ（Ｄａ０）を出力するＮＡＮＤゲート４０，４１と
で形成している。
シグネチア生成回路群の回路図である。図８に示すよう
に、トランスファ群１１ａを形成する各トランスファ３
２はトランスファ切換信号ＲＳ０のレベルを反転するイ
ンバータ３４，３５と、ＣＭＯＳ構成で、入力Ｂ（Ｓｏ
０）をＲＳ０で制御されるＮチャネルおよびＰチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳ，ＰＭＯＳと称
す）３６および３８と、同じくＣＭＯＳ構成で、入力Ｅ
（ＳｏＲ）をＲＳ０で制御されるＮＭＯＳ３７およびＰ
ＭＯＳ３９とで形成される。また、シグネチア生成回路
群８ａを形成する各シグネチア生成回路３３は高電圧検
出信号ＳＳに基いて論理制御信号ＢＳ，ＴＳを作成する
制御信号生成部４２と、これらの制御信号ＢＳ，ＴＳに
よりトランスファ３２の切換出力ＣＡを制御し、データ
ＣＢ（Ｄａ０）を出力するＮＡＮＤゲート４０，４１と
で形成している。
【００１０】まず、トランスファ３２はトランスファ切
換信号ＲＳ０の論理レベルにより、メインメモリセル・
ブロック２のデータを出力するか、あるいは冗長用メモ
リセル・ブロック３のデータを出力するかを決定する。
通常の読み出し時には、シグネチア論理制御信号ＢＳ，
ＴＳが共にＨレベルとなり、メインメモリセル・ブロッ
ク２のデータ出力あるいは冗長用メモリセル・ブロック
３のデータ出力と同一論理レベルを出力端子ＣＢ（Ｄａ
０）に出力する。
換信号ＲＳ０の論理レベルにより、メインメモリセル・
ブロック２のデータを出力するか、あるいは冗長用メモ
リセル・ブロック３のデータを出力するかを決定する。
通常の読み出し時には、シグネチア論理制御信号ＢＳ，
ＴＳが共にＨレベルとなり、メインメモリセル・ブロッ
ク２のデータ出力あるいは冗長用メモリセル・ブロック
３のデータ出力と同一論理レベルを出力端子ＣＢ（Ｄａ
０）に出力する。
【００１１】つぎに、シグネチア読み出しモード時に
は、論理制御信号ＢＳ，ＴＳにより、出力Ｄａ０の論理
が制御される。このシグネチア読み出し時には、前述し
た図６において、出力端子Ｄ０はＬレベルを出力しなけ
ればならない。
は、論理制御信号ＢＳ，ＴＳにより、出力Ｄａ０の論理
が制御される。このシグネチア読み出し時には、前述し
た図６において、出力端子Ｄ０はＬレベルを出力しなけ
ればならない。
【００１２】図９は図８における制御信号生成部の回路
図である。図９に示すように、この制御信号生成部４２
は、出力端子Ｄ０の論理レベルを決定すべきシグネチア
論理制御信号の作成部であり、高電圧検出信号ＳＳを入
力し、電源電圧ＶＣＣおよびＧＮＤとの比較を行う機能
を備えている。シグネチア読み出しモード時には、前述
したとおり、高電圧検出信号ＳＳがＨレベルとなり、シ
グネチア論理制御信号ＢＳはＬレベル、またＴＳはＨレ
ベルとなる。その結果、図８におけるシグネチア生成回
路３３は出力端子Ｄａ０にＬレベルを出力する。このシ
グネチア生成回路３３はデバイスの出力ビット数分だけ
設けられ、各ビット毎に制御される。
図である。図９に示すように、この制御信号生成部４２
は、出力端子Ｄ０の論理レベルを決定すべきシグネチア
論理制御信号の作成部であり、高電圧検出信号ＳＳを入
力し、電源電圧ＶＣＣおよびＧＮＤとの比較を行う機能
を備えている。シグネチア読み出しモード時には、前述
したとおり、高電圧検出信号ＳＳがＨレベルとなり、シ
グネチア論理制御信号ＢＳはＬレベル、またＴＳはＨレ
ベルとなる。その結果、図８におけるシグネチア生成回
路３３は出力端子Ｄａ０にＬレベルを出力する。このシ
グネチア生成回路３３はデバイスの出力ビット数分だけ
設けられ、各ビット毎に制御される。
【００１３】上述した例では、チップ面積が大きくなる
が、チップ面積を縮小する観点だけから構成される別の
例を以下に説明する。
が、チップ面積を縮小する観点だけから構成される別の
例を以下に説明する。
【００１４】図１０は従来の他の例を示すＥＰＲＯＭの
シグネチア読み出し回路図である。図１０に示すよう
に、かかるシグネチア読み出し回路（特公昭６２−３７
４７９号公報）は、各Ｉ／Ｏに対応したメモリセル・ブ
ロック４５，４６と、冗長用メモリセル・ブロック４７
と、これら冗長用メモリセル出力およびメモリセル出力
を切換える切換回路４９〜５１と、切換回路４９，５０
の出力を出力端子Ｑ１〜Ｑ８へ伝達する出力バッファ５
２，５３とから構成したものであり、４８がシグネチア
データを表わしている。また、メモリセル・ブロック４
５は、カラム選択信号Ｃ０〜Ｃ７によって制御される複
数のＭＯＳおよびＩ／Ｏ０用シグネチアコードＳ１より
構成され、またメモリセル・ブロック４６も同様に複数
のＭＯＳおよびＩ／Ｏ８用シグネチアコードＳ８より構
成され、さらに冗長用メモリセル・ブロック４７は、複
数のＭＯＳおよびＩ／Ｏ０〜Ｉ／Ｏ８用シグネチアコー
ドＳ１，Ｓ２，Ｓ８より構成される。
シグネチア読み出し回路図である。図１０に示すよう
に、かかるシグネチア読み出し回路（特公昭６２−３７
４７９号公報）は、各Ｉ／Ｏに対応したメモリセル・ブ
ロック４５，４６と、冗長用メモリセル・ブロック４７
と、これら冗長用メモリセル出力およびメモリセル出力
を切換える切換回路４９〜５１と、切換回路４９，５０
の出力を出力端子Ｑ１〜Ｑ８へ伝達する出力バッファ５
２，５３とから構成したものであり、４８がシグネチア
データを表わしている。また、メモリセル・ブロック４
５は、カラム選択信号Ｃ０〜Ｃ７によって制御される複
数のＭＯＳおよびＩ／Ｏ０用シグネチアコードＳ１より
構成され、またメモリセル・ブロック４６も同様に複数
のＭＯＳおよびＩ／Ｏ８用シグネチアコードＳ８より構
成され、さらに冗長用メモリセル・ブロック４７は、複
数のＭＯＳおよびＩ／Ｏ０〜Ｉ／Ｏ８用シグネチアコー
ドＳ１，Ｓ２，Ｓ８より構成される。
【００１５】この読み出し回路において、シグネチア読
み出し時には、各メモリセル・ブロック４５，４６内に
割当てられたシグネチア用読み出し専用メモリセルＳ１
〜Ｓ８の情報を読み出すことにより、シグネチアコード
の読み出しが行われる。
み出し時には、各メモリセル・ブロック４５，４６内に
割当てられたシグネチア用読み出し専用メモリセルＳ１
〜Ｓ８の情報を読み出すことにより、シグネチアコード
の読み出しが行われる。
【００１６】また、冗長用メモリセル・ブロック４７が
使用されていないときのシグネチア読み出し動作は、メ
モリセル・ブロック４５，４６内に割当てられたシグネ
チア用読み出し専用メモリセルＳ１〜Ｓ８の情報が出力
端子Ｑ１〜Ｑ８に出力される。
使用されていないときのシグネチア読み出し動作は、メ
モリセル・ブロック４５，４６内に割当てられたシグネ
チア用読み出し専用メモリセルＳ１〜Ｓ８の情報が出力
端子Ｑ１〜Ｑ８に出力される。
【００１７】さらに、冗長用メモリセル・ブロック４７
が特定のビトに対応するメモリセル・ブロックと置き換
えた場合のシグネチア読み出し動作は、冗長用メモリセ
ル・ブロック４７を切換えたビットに対応したシグネチ
アデータが書き込まれたブロックを自動的に選択するこ
とにより、シグネチアの読み出しが正常に行われる。こ
のとき、冗長用メモリセル・ブロック４７内に割当てら
れたシグネチア用読み出し専用メモリセルは、出力ビッ
ト数分に分割され、それぞれ各ビットに対応するシグネ
チア用データが格納される。
が特定のビトに対応するメモリセル・ブロックと置き換
えた場合のシグネチア読み出し動作は、冗長用メモリセ
ル・ブロック４７を切換えたビットに対応したシグネチ
アデータが書き込まれたブロックを自動的に選択するこ
とにより、シグネチアの読み出しが正常に行われる。こ
のとき、冗長用メモリセル・ブロック４７内に割当てら
れたシグネチア用読み出し専用メモリセルは、出力ビッ
ト数分に分割され、それぞれ各ビットに対応するシグネ
チア用データが格納される。
【００１８】
【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置（ＥＰＲＯＭ）、特に第１の従来例に
おいては、各Ｉ／Ｏ毎にシグネチア生成回路を必要とし
ており、８ビット出力のデバイスならば、８ブロックの
シグネチア生成回路を必要とし、１６ビット出力のデバ
イスならば、１６ブロックのシグネチア生成回路を必要
とする。このため、Ｉ／Ｏピン（端子）の増加に伴な
い、Ｉ／Ｏ分だけのシグネチア生成回路を必要とするの
で、素子数が増え、チップ面積を増加させるという欠点
がある。
性半導体記憶装置（ＥＰＲＯＭ）、特に第１の従来例に
おいては、各Ｉ／Ｏ毎にシグネチア生成回路を必要とし
ており、８ビット出力のデバイスならば、８ブロックの
シグネチア生成回路を必要とし、１６ビット出力のデバ
イスならば、１６ブロックのシグネチア生成回路を必要
とする。このため、Ｉ／Ｏピン（端子）の増加に伴な
い、Ｉ／Ｏ分だけのシグネチア生成回路を必要とするの
で、素子数が増え、チップ面積を増加させるという欠点
がある。
【００１９】また、第２の従来例においては、上述した
チップ面積の増加を抑えることはできるものの、冗長用
メモリセル・ブロックを出力ビット数分に分割しなくて
はならず、冗長用メモリセルの大きさが出力ビット数で
決定されるとともに、回路上冗長用メモリセルを用いる
構成とした場合でも、冗長用メモリセルの大きさを小さ
くしたい場合においても、冗長用メモリセルの大きさが
シグネチアコードおよび出力ビット数で制限されてしま
うという欠点がある。
チップ面積の増加を抑えることはできるものの、冗長用
メモリセル・ブロックを出力ビット数分に分割しなくて
はならず、冗長用メモリセルの大きさが出力ビット数で
決定されるとともに、回路上冗長用メモリセルを用いる
構成とした場合でも、冗長用メモリセルの大きさを小さ
くしたい場合においても、冗長用メモリセルの大きさが
シグネチアコードおよび出力ビット数で制限されてしま
うという欠点がある。
【００２０】本発明の目的は、かかるシグネチアコード
の読み出しに要する回路素子を削減し、チップ面積を小
さくするとともに、冗長用メモリセル・ブロックの大き
さを任意に設定することのできる不揮発性半導体記憶装
置を提供することにある。
の読み出しに要する回路素子を削減し、チップ面積を小
さくするとともに、冗長用メモリセル・ブロックの大き
さを任意に設定することのできる不揮発性半導体記憶装
置を提供することにある。
【００２１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、それぞれにコントロールゲートおよびフロ
ーティングゲートを備えた複数の不揮発性半導体記憶素
子をマトリックス状に配置するとともに、前記複数の不
揮発性半導体記憶素子の前記フローティングゲートに電
荷を取り込むことにより情報を記憶するメインメモリセ
ル・ブロックと，前記メインメモリセル・ブロックの前
記複数の不揮発性半導体記憶素子と同一構成の不揮発性
半導体記憶素子を配列するとともに、シグネチアコード
を記憶するために割り当てられたテスト用メモリセル・
ブロックと，前記メインメモリセル・ブロックおよび前
記テスト用メモリセル・ブロックを形成する前記不揮発
性半導体記憶素子をそれぞれ置換可能にした冗長用メモ
リセル・ブロックおよび冗長テスト用メモリセル・ブロ
ックとからなるメモリセルアレイと、前記メモリセルア
レイの前記メインメモリセル・ブロックおよび前記テス
ト用メモリセル・ブロックに記憶された情報を読み出す
センスアンプ群と、前記冗長用メモリセル・ブロックお
よび前記冗長テスト用メモリセル・ブロックに記憶され
た情報を読み出す冗長用センスアンプと、アドレス入力
からの高電圧を検出する高電圧検出回路と、前記高電圧
検出回路の検出出力に基いてシグネチア論理制御信号を
作成し且つそのシグネチア論理制御信号により前記冗長
用センスアンプの出力を制御するシグネチア生成回路
と、切換入力により前記センスアンプ群の出力および前
記シグネチア生成回路の出力を切換えるトランスファ群
と、前記トランスファ群の出力をシグネチアコードとし
て出力端子へ伝達する出力バッファとを有し、前記メイ
ンメモリセル・ブロックの一部を前記前記冗長用メモリ
セル・ブロックのメモリセルで置き換えるとともに、前
記テスト用メモリセル・ブロックに記憶された前記シグ
ネチアコードを前記センスアンプ群を介して読み出す
際、前記冗長用センスアンプの出力を不活性にして、前
記冗長用メモリセルを選択すべき選択アドレスに対応す
るシグネチアコードを出力するように構成される。
記憶装置は、それぞれにコントロールゲートおよびフロ
ーティングゲートを備えた複数の不揮発性半導体記憶素
子をマトリックス状に配置するとともに、前記複数の不
揮発性半導体記憶素子の前記フローティングゲートに電
荷を取り込むことにより情報を記憶するメインメモリセ
ル・ブロックと，前記メインメモリセル・ブロックの前
記複数の不揮発性半導体記憶素子と同一構成の不揮発性
半導体記憶素子を配列するとともに、シグネチアコード
を記憶するために割り当てられたテスト用メモリセル・
ブロックと，前記メインメモリセル・ブロックおよび前
記テスト用メモリセル・ブロックを形成する前記不揮発
性半導体記憶素子をそれぞれ置換可能にした冗長用メモ
リセル・ブロックおよび冗長テスト用メモリセル・ブロ
ックとからなるメモリセルアレイと、前記メモリセルア
レイの前記メインメモリセル・ブロックおよび前記テス
ト用メモリセル・ブロックに記憶された情報を読み出す
センスアンプ群と、前記冗長用メモリセル・ブロックお
よび前記冗長テスト用メモリセル・ブロックに記憶され
た情報を読み出す冗長用センスアンプと、アドレス入力
からの高電圧を検出する高電圧検出回路と、前記高電圧
検出回路の検出出力に基いてシグネチア論理制御信号を
作成し且つそのシグネチア論理制御信号により前記冗長
用センスアンプの出力を制御するシグネチア生成回路
と、切換入力により前記センスアンプ群の出力および前
記シグネチア生成回路の出力を切換えるトランスファ群
と、前記トランスファ群の出力をシグネチアコードとし
て出力端子へ伝達する出力バッファとを有し、前記メイ
ンメモリセル・ブロックの一部を前記前記冗長用メモリ
セル・ブロックのメモリセルで置き換えるとともに、前
記テスト用メモリセル・ブロックに記憶された前記シグ
ネチアコードを前記センスアンプ群を介して読み出す
際、前記冗長用センスアンプの出力を不活性にして、前
記冗長用メモリセルを選択すべき選択アドレスに対応す
るシグネチアコードを出力するように構成される。
【００２２】また、本発明の不揮発性半導体記憶装置に
おける前記テスト用メモリセル・ブロックは、前記不揮
発性半導体記憶素子のドレインを解放状態として前記シ
グネチアコードを記憶するように形成される。
おける前記テスト用メモリセル・ブロックは、前記不揮
発性半導体記憶素子のドレインを解放状態として前記シ
グネチアコードを記憶するように形成される。
【００２３】また、本発明の不揮発性半導体記憶装置に
おける前記テスト用メモリセル・ブロックは、前記不揮
発性半導体記憶素子をロウ方向に一列に配列して形成す
るとともに、前記シグネチアコードの読み出し時には、
前記不揮発性半導体記憶素子上のワード線を前記テスト
用メモリセルＸデコーダにより選択するように形成され
る。
おける前記テスト用メモリセル・ブロックは、前記不揮
発性半導体記憶素子をロウ方向に一列に配列して形成す
るとともに、前記シグネチアコードの読み出し時には、
前記不揮発性半導体記憶素子上のワード線を前記テスト
用メモリセルＸデコーダにより選択するように形成され
る。
【００２４】また、本発明の不揮発性半導体記憶装置に
おける前記シグネチア生成回路は、前記高電圧検出回路
の出力によりシグネチア論理制御信号を作成する論理制
御信号生成部と、前記冗長用センスアンプの出力および
前記シグネチア論理制御信号のＮＡＮＤ論理をとる２つ
のＮＡＮＤゲートとで形成される。
おける前記シグネチア生成回路は、前記高電圧検出回路
の出力によりシグネチア論理制御信号を作成する論理制
御信号生成部と、前記冗長用センスアンプの出力および
前記シグネチア論理制御信号のＮＡＮＤ論理をとる２つ
のＮＡＮＤゲートとで形成される。
【００２５】また、本発明の不揮発性半導体記憶装置に
おける前記シグネチア生成回路は、前記高電圧検出回路
の出力を反転するインバータと、前記高電圧検出回路の
出力によりシグネチア論理制御信号を作成する論理制御
信号生成部と、前記冗長用センスアンプの出力と前記イ
ンバータの出力および前記シグネチア論理制御信号を用
いてＮＡＮＤ論理をとる２つのＮＡＮＤゲートとで形成
される。
おける前記シグネチア生成回路は、前記高電圧検出回路
の出力を反転するインバータと、前記高電圧検出回路の
出力によりシグネチア論理制御信号を作成する論理制御
信号生成部と、前記冗長用センスアンプの出力と前記イ
ンバータの出力および前記シグネチア論理制御信号を用
いてＮＡＮＤ論理をとる２つのＮＡＮＤゲートとで形成
される。
【００２６】さらに、本発明の不揮発性半導体記憶装置
の前記シグネチア生成回路を形成する前記論理制御信号
生成部は、内蔵するヒューズセル出力の組合わせ論理を
形成する複数のＮＯＲゲートを備え、前記複数のＮＯＲ
ゲートの出力と選択アドレス入力および前記高電圧検出
回路の出力により前記シグネチア論理制御信号を作成す
るように形成される。
の前記シグネチア生成回路を形成する前記論理制御信号
生成部は、内蔵するヒューズセル出力の組合わせ論理を
形成する複数のＮＯＲゲートを備え、前記複数のＮＯＲ
ゲートの出力と選択アドレス入力および前記高電圧検出
回路の出力により前記シグネチア論理制御信号を作成す
るように形成される。
【００２７】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００２８】図１は本発明の一実施の形態を説明するた
めのＥＰＲＯＭのブロック構成図である。図１に示すよ
うに、本実施の形態におけるＥＰＲＯＭは、複数のセル
ブロック、すなわちメインメモリセル・ブロック２，冗
長用メモリセル・ブロック３，テスト用メモリセル・ブ
ロック４，冗長テスト用メモリセル・ブロック５を備え
たメモリセルアレイ１と、このメモリセルアレイ１の読
み出しデータＡおよびＤをそれぞれ増幅するセンスアン
プ群６および冗長用センスアンプ７と、アドレス入力端
子Ａ９からの電圧を検出する高電圧検出回路９と、この
高電圧検出回路９の検出出力ＳＳによってテスト用メモ
リセル・ブロック４の一部を冗長テスト用メモリセル・
ブロック５で置き換えるためのアクセスを行うテスト用
メモリセルＸデコーダ１０と、高電圧検出回路９の検出
出力ＳＳによって冗長用センスアンプ７の出力Ｅを不活
性にするシグネチア生成回路８と、切換入力ＲＳにより
センスアンプ群６の出力Ｂあるいはシグネチア生成回路
８の出力Ｆを切換えるトランスファ群１１と、このトラ
ンスファ群１１の出力Ｃを出力端子Ｄ０〜Ｄ７に伝達す
る出力バッファ１２とを有している。
めのＥＰＲＯＭのブロック構成図である。図１に示すよ
うに、本実施の形態におけるＥＰＲＯＭは、複数のセル
ブロック、すなわちメインメモリセル・ブロック２，冗
長用メモリセル・ブロック３，テスト用メモリセル・ブ
ロック４，冗長テスト用メモリセル・ブロック５を備え
たメモリセルアレイ１と、このメモリセルアレイ１の読
み出しデータＡおよびＤをそれぞれ増幅するセンスアン
プ群６および冗長用センスアンプ７と、アドレス入力端
子Ａ９からの電圧を検出する高電圧検出回路９と、この
高電圧検出回路９の検出出力ＳＳによってテスト用メモ
リセル・ブロック４の一部を冗長テスト用メモリセル・
ブロック５で置き換えるためのアクセスを行うテスト用
メモリセルＸデコーダ１０と、高電圧検出回路９の検出
出力ＳＳによって冗長用センスアンプ７の出力Ｅを不活
性にするシグネチア生成回路８と、切換入力ＲＳにより
センスアンプ群６の出力Ｂあるいはシグネチア生成回路
８の出力Ｆを切換えるトランスファ群１１と、このトラ
ンスファ群１１の出力Ｃを出力端子Ｄ０〜Ｄ７に伝達す
る出力バッファ１２とを有している。
【００２９】このメモリセルアレイ１におけるメインメ
モリセル・ブロック２は、それぞれの不揮発性半導体記
憶素子（メモリセル）がコントロールゲートおよびフロ
ーティングゲートを備えたトランジスタからなるととも
に、それらのトラジスタをマトリックス状に配置してお
り、かかるフローティングゲートに電荷を取り込むこと
により情報（データ）を記憶する構成である。また、テ
スト用メモリセル・ブロック４は、メインメモリセル・
ブロック２と同一構成の不揮発性半導体記憶素子を配列
し、シグネチアコードを記憶するために割り当てられて
いる。さらに、冗長用メモリセル・ブロック３および冗
長テスト用メモリセル・ブロック５は、それぞれメイン
メモリセル・ブロック２およびテスト用メモリセル・ブ
ロック４を形成する不揮発性半導体記憶素子の一部を置
換可能にしたものである。
モリセル・ブロック２は、それぞれの不揮発性半導体記
憶素子（メモリセル）がコントロールゲートおよびフロ
ーティングゲートを備えたトランジスタからなるととも
に、それらのトラジスタをマトリックス状に配置してお
り、かかるフローティングゲートに電荷を取り込むこと
により情報（データ）を記憶する構成である。また、テ
スト用メモリセル・ブロック４は、メインメモリセル・
ブロック２と同一構成の不揮発性半導体記憶素子を配列
し、シグネチアコードを記憶するために割り当てられて
いる。さらに、冗長用メモリセル・ブロック３および冗
長テスト用メモリセル・ブロック５は、それぞれメイン
メモリセル・ブロック２およびテスト用メモリセル・ブ
ロック４を形成する不揮発性半導体記憶素子の一部を置
換可能にしたものである。
【００３０】また、本実施の形態においては、上述した
メモリセルアレイ１に対し、メインメモリセル・ブロッ
ク２およびテスト用メモリセル・ブロック４に記憶され
た情報Ａを読み出し、データＢとして出力するセンスア
ンプ群６と、冗長用メモリセル・ブロック３および冗長
テスト用メモリセル・ブロック５に記憶された情報Ｄを
読み出し、データＥとして出力する冗長用センスアンプ
７と、アドレス入力Ａ９からの高電圧を検出し、高電圧
が印加されているときには検出信号ＳＳをアクティブ
（ハイレベル）にして出力（逆の場合はノンアクティブ
出力）する高電圧検出回路９と、この高電圧検出回路９
の検出出力ＳＳに基いてシグネチア論理制御信号を作成
し且つそのシグネチア論理制御信号により冗長用センス
アンプ７の出力Ｅを制御することにより、データＦを出
力するシグネチア生成回路８と、切換入力ＲＳによりセ
ンスアンプ群６の出力Ｂおよびシグネチア生成回路８の
出力Ｆを切換え、切換出力Ｃを出力するトランスファ群
１１と、このトランスファ群１１の出力Ｃをシグネチア
コードとして出力端子ＤＯ〜Ｄ７へ伝達する出力バッフ
ァ１２と、テスト用メモリセル・ブロック４および冗長
テスト用メモリセル・ブロック５の行線を選択するテス
ト用メモリセルＸデコーダ１０とを有する。また、テス
ト用メモリセルＸデコーダ１０は、アクティブの高電圧
検出出力ＳＳを受けて、テスト用メモリセル・ブロック
４に組み込まれたシグネチアコードを記憶したメモリセ
ルのワード線を選択するものである。
メモリセルアレイ１に対し、メインメモリセル・ブロッ
ク２およびテスト用メモリセル・ブロック４に記憶され
た情報Ａを読み出し、データＢとして出力するセンスア
ンプ群６と、冗長用メモリセル・ブロック３および冗長
テスト用メモリセル・ブロック５に記憶された情報Ｄを
読み出し、データＥとして出力する冗長用センスアンプ
７と、アドレス入力Ａ９からの高電圧を検出し、高電圧
が印加されているときには検出信号ＳＳをアクティブ
（ハイレベル）にして出力（逆の場合はノンアクティブ
出力）する高電圧検出回路９と、この高電圧検出回路９
の検出出力ＳＳに基いてシグネチア論理制御信号を作成
し且つそのシグネチア論理制御信号により冗長用センス
アンプ７の出力Ｅを制御することにより、データＦを出
力するシグネチア生成回路８と、切換入力ＲＳによりセ
ンスアンプ群６の出力Ｂおよびシグネチア生成回路８の
出力Ｆを切換え、切換出力Ｃを出力するトランスファ群
１１と、このトランスファ群１１の出力Ｃをシグネチア
コードとして出力端子ＤＯ〜Ｄ７へ伝達する出力バッフ
ァ１２と、テスト用メモリセル・ブロック４および冗長
テスト用メモリセル・ブロック５の行線を選択するテス
ト用メモリセルＸデコーダ１０とを有する。また、テス
ト用メモリセルＸデコーダ１０は、アクティブの高電圧
検出出力ＳＳを受けて、テスト用メモリセル・ブロック
４に組み込まれたシグネチアコードを記憶したメモリセ
ルのワード線を選択するものである。
【００３１】特に、本実施の形態では、このメモリセル
アレイ１を形成するメインメモリセル・ブロック２の一
部を冗長用メモリセル・ブロック３のメモリセルで置き
換えるとともに、テスト用メモリセル・ブロック４に記
憶されたシグネチアコードをセンスアンプ群６を介して
読み出す際、冗長用センスアンプ７の出力を不活性に
し、前記冗長用メモリセルを選択すべき選択アドレスに
対応するシグネチアコードを出力するものである。
アレイ１を形成するメインメモリセル・ブロック２の一
部を冗長用メモリセル・ブロック３のメモリセルで置き
換えるとともに、テスト用メモリセル・ブロック４に記
憶されたシグネチアコードをセンスアンプ群６を介して
読み出す際、冗長用センスアンプ７の出力を不活性に
し、前記冗長用メモリセルを選択すべき選択アドレスに
対応するシグネチアコードを出力するものである。
【００３２】上述した構成のＥＰＲＯＭにおいて、まず
通常動作時は、メインメモリセル・ブロック２の情報を
データＡとしてセンスアンプ群６に読み込み、その出力
Ｂをトランスファ群１１を介し、さらにその切り換え出
力Ｃを出力バッファ１２を介して出力端子Ｄ０〜Ｄ７よ
り出力する。
通常動作時は、メインメモリセル・ブロック２の情報を
データＡとしてセンスアンプ群６に読み込み、その出力
Ｂをトランスファ群１１を介し、さらにその切り換え出
力Ｃを出力バッファ１２を介して出力端子Ｄ０〜Ｄ７よ
り出力する。
【００３３】つぎに、メインメモリセル・ブロック２の
一部を冗長用メモリセル・ブロック３のメモリセルで置
き換えたときのシグネチア読み出し動作時は、テスト用
メモリセル・ブロック４に組み込まれたシグネチアコー
ドを記憶したメモリセルをセンスアンプ群６を介して読
み出すことにより行われる。このセンスアンプ群６は、
選択されたテスト用メモリセル・ブロック４からシグネ
チア用メモリセルの状態を読み出し、その出力をトラン
スファ群１１へ出力する。一方、冗長部分においては、
冗長テストメモリセル・ブロック５内のワード線（後述
するＴＷ０）に接続されるメモリセルの状態を冗長用セ
ンスアンプ７によって読み出し、その出力をシグネチア
生成回路８へ供給する。
一部を冗長用メモリセル・ブロック３のメモリセルで置
き換えたときのシグネチア読み出し動作時は、テスト用
メモリセル・ブロック４に組み込まれたシグネチアコー
ドを記憶したメモリセルをセンスアンプ群６を介して読
み出すことにより行われる。このセンスアンプ群６は、
選択されたテスト用メモリセル・ブロック４からシグネ
チア用メモリセルの状態を読み出し、その出力をトラン
スファ群１１へ出力する。一方、冗長部分においては、
冗長テストメモリセル・ブロック５内のワード線（後述
するＴＷ０）に接続されるメモリセルの状態を冗長用セ
ンスアンプ７によって読み出し、その出力をシグネチア
生成回路８へ供給する。
【００３４】要するに、シグネチアコードが割り当てら
れたテスト用メモリセル・ブロック４のデータをセンス
アンプ群６で読み出し、そのシグネチアコードを出力端
子Ｄ０〜Ｄ７に出力する。また、冗長用メモリセル・ブ
ロック３とメインメモリセル・ブロック２が切り換わっ
ている時には、冗長センスアンプ７の出力Ｅをシグネチ
ア生成回路８で不活性にし、その生成回路８からは冗長
用メモリセル３と切り換わったビットのコードを出力す
る。この結果、トランスファ群１１は冗長用メモリセル
３と置き換わっていないビットについては、センスアン
プ群６の出力Ｂをそのまま出力し、切り換わっているビ
ットについては、シグネチア生成回路８の出力Ｆを切り
換えて出力することになる。
れたテスト用メモリセル・ブロック４のデータをセンス
アンプ群６で読み出し、そのシグネチアコードを出力端
子Ｄ０〜Ｄ７に出力する。また、冗長用メモリセル・ブ
ロック３とメインメモリセル・ブロック２が切り換わっ
ている時には、冗長センスアンプ７の出力Ｅをシグネチ
ア生成回路８で不活性にし、その生成回路８からは冗長
用メモリセル３と切り換わったビットのコードを出力す
る。この結果、トランスファ群１１は冗長用メモリセル
３と置き換わっていないビットについては、センスアン
プ群６の出力Ｂをそのまま出力し、切り換わっているビ
ットについては、シグネチア生成回路８の出力Ｆを切り
換えて出力することになる。
【００３５】図２は図１におけるテスト用メモリセル・
ブロックの回路図である。図２に示すように、このテス
ト用メモリセル・ブロック４は、コントロールゲートお
よびフローティングゲートを備え且つシグネチアデータ
を記憶するためのメモリセルＳＭＣ０〜ＳＭＣｎと、テ
スト用メモリセルＭＣ０〜ＭＣｎとを有し、それぞれワ
ード線ＴＷ０，ＴＷ１とビット線ＢＬ０〜ＢＬｎとにマ
トリックス状に配置される。ここでは、メモリセルＳＭ
Ｃ１のドレインを解放状態とするための解放部１３を形
成し、シグネチアコードを記憶している。前述したシグ
ネチア読み出し動作時には、ワード線ＴＷ０のみをハイ
レベルとすることにより、シグネチアデータを記憶した
メモリセルＳＭＣ１のみを選択する。
ブロックの回路図である。図２に示すように、このテス
ト用メモリセル・ブロック４は、コントロールゲートお
よびフローティングゲートを備え且つシグネチアデータ
を記憶するためのメモリセルＳＭＣ０〜ＳＭＣｎと、テ
スト用メモリセルＭＣ０〜ＭＣｎとを有し、それぞれワ
ード線ＴＷ０，ＴＷ１とビット線ＢＬ０〜ＢＬｎとにマ
トリックス状に配置される。ここでは、メモリセルＳＭ
Ｃ１のドレインを解放状態とするための解放部１３を形
成し、シグネチアコードを記憶している。前述したシグ
ネチア読み出し動作時には、ワード線ＴＷ０のみをハイ
レベルとすることにより、シグネチアデータを記憶した
メモリセルＳＭＣ１のみを選択する。
【００３６】すなわち、このテスト用メモリセル・ブロ
ック４は、メモリセルＳＭＣ０〜ＳＭＣｎをロウ方向に
一列に配列して形成するとともに、シグネチアコードの
読み出し時には、テスト用メモリセルＸデコーダ１０の
アクセスでワード線ＴＷ０のみを選択し、メモリセルＳ
ＭＣ１のみを選択する。
ック４は、メモリセルＳＭＣ０〜ＳＭＣｎをロウ方向に
一列に配列して形成するとともに、シグネチアコードの
読み出し時には、テスト用メモリセルＸデコーダ１０の
アクセスでワード線ＴＷ０のみを選択し、メモリセルＳ
ＭＣ１のみを選択する。
【００３７】図３は図１におけるシグネチア生成回路図
である。図３に示すように、このシグネチア生成回路８
は、前述した高電圧検出回路９の出力ＳＳにより２つの
シグネチア論理制御信号ＢＳ，ＴＳを作成する論理制御
信号生成部１６と、冗長用センスアンプ７の出力Ｅ（Ｓ
ｏＲ）およびシグネチア論理制御信号ＢＳ，ＴＳのＮＡ
ＮＤ論理をとり、トランスファ群１１への出力Ｆ（Ｓｏ
ＲＡ）とする２つのＮＡＮＤゲート１４，１５とで形成
される。
である。図３に示すように、このシグネチア生成回路８
は、前述した高電圧検出回路９の出力ＳＳにより２つの
シグネチア論理制御信号ＢＳ，ＴＳを作成する論理制御
信号生成部１６と、冗長用センスアンプ７の出力Ｅ（Ｓ
ｏＲ）およびシグネチア論理制御信号ＢＳ，ＴＳのＮＡ
ＮＤ論理をとり、トランスファ群１１への出力Ｆ（Ｓｏ
ＲＡ）とする２つのＮＡＮＤゲート１４，１５とで形成
される。
【００３８】まず、シグネチア読み出し動作以外の時、
すなわち高電圧検出回路９の出力信号ＳＳがロウレベル
の時は、論理制御信号生成部１６によってシグネチア論
理制御信号ＢＳ，ＴＳが両方ともハイレベルになり、シ
グネチア生成回路８は冗長用センスアンプ７の出力Ｅ
（ＳｏＲ）と同一の論理レベルＦ（ＳｏＲＡ）を出力す
る。
すなわち高電圧検出回路９の出力信号ＳＳがロウレベル
の時は、論理制御信号生成部１６によってシグネチア論
理制御信号ＢＳ，ＴＳが両方ともハイレベルになり、シ
グネチア生成回路８は冗長用センスアンプ７の出力Ｅ
（ＳｏＲ）と同一の論理レベルＦ（ＳｏＲＡ）を出力す
る。
【００３９】また、シグネチア読み出し動作時、すなわ
ち高電圧検出回路９の出力信号ＳＳがハイレベルの時
は、シグネチア生成回路８によって冗長用センスアンプ
７の出力は不活性とされ、メインメモリセルが冗長メモ
リセルに置き換わっている部分のビットおよび選択アド
レスに対応するシグネチアコードを出力Ｆ（ＳｏＲＡ）
として出力する。この場合、シグネチア生成回路８の出
力Ｆ（ＳｏＲＡ）は、シグネチア論理制御信号ＢＳ，Ｔ
Ｓにより決定される。すなわち、シグネチア論理制御信
号ＴＳがロウレベルのとき、シグネチア生成回路８の出
力Ｆ（ＳｏＲＡ）は冗長用センスアンプ７の出力Ｅ（Ｓ
ｏＲ）に関係なくハイレベルを出力し、またシグネチア
論理制御信号ＢＳがロウレベルで且つＴＳがハイレベル
のとき、シグネチア生成回路８の出力Ｆ（ＳｏＲＡ）は
ロウレベルを出力する。
ち高電圧検出回路９の出力信号ＳＳがハイレベルの時
は、シグネチア生成回路８によって冗長用センスアンプ
７の出力は不活性とされ、メインメモリセルが冗長メモ
リセルに置き換わっている部分のビットおよび選択アド
レスに対応するシグネチアコードを出力Ｆ（ＳｏＲＡ）
として出力する。この場合、シグネチア生成回路８の出
力Ｆ（ＳｏＲＡ）は、シグネチア論理制御信号ＢＳ，Ｔ
Ｓにより決定される。すなわち、シグネチア論理制御信
号ＴＳがロウレベルのとき、シグネチア生成回路８の出
力Ｆ（ＳｏＲＡ）は冗長用センスアンプ７の出力Ｅ（Ｓ
ｏＲ）に関係なくハイレベルを出力し、またシグネチア
論理制御信号ＢＳがロウレベルで且つＴＳがハイレベル
のとき、シグネチア生成回路８の出力Ｆ（ＳｏＲＡ）は
ロウレベルを出力する。
【００４０】図４は図３における論理制御信号生成部の
回路図である。図４に示すように、シグネチア生成回路
８を形成する論理制御信号生成部１６は、前述した図１
におけるメインメモリセル・ブロック２の一部が冗長用
メモリセル・ブロック３の冗長メモリセルに切り換わっ
ているビットおよび選択アドレスに対応するシグネチア
コード（前述した図６のコード）を出力するための論理
制御信号ＢＳ，ＴＳを作成する回路であり、ＲＤ０〜Ｒ
Ｄ７は冗長メモリセル切り換えビット認識信号、Ｔａ０
はアドレス信号、Ｂａ０はアドレス信号Ｔａ０の逆の論
理信号である。これらの冗長メモリセル切り換えビット
認識信号ＲＤ０〜ＲＤ７は論理制御信号生成部１６に内
蔵されるか、もしくはシグネチア生成回路８に内蔵され
る信号である。
回路図である。図４に示すように、シグネチア生成回路
８を形成する論理制御信号生成部１６は、前述した図１
におけるメインメモリセル・ブロック２の一部が冗長用
メモリセル・ブロック３の冗長メモリセルに切り換わっ
ているビットおよび選択アドレスに対応するシグネチア
コード（前述した図６のコード）を出力するための論理
制御信号ＢＳ，ＴＳを作成する回路であり、ＲＤ０〜Ｒ
Ｄ７は冗長メモリセル切り換えビット認識信号、Ｔａ０
はアドレス信号、Ｂａ０はアドレス信号Ｔａ０の逆の論
理信号である。これらの冗長メモリセル切り換えビット
認識信号ＲＤ０〜ＲＤ７は論理制御信号生成部１６に内
蔵されるか、もしくはシグネチア生成回路８に内蔵され
る信号である。
【００４１】この論理制御信号生成部１６の構成は、切
り換えビット認識信号ＲＤ０，ＲＤ１，ＲＤ２，ＲＤ５
を入力する４入力ＮＯＲゲート１７と、切り換えビット
認識信号ＲＤ３，ＲＤ６，ＲＤ７を入力する３入力ＮＯ
Ｒゲート１８と、このＮＯＲゲート１８の出力をインバ
ータ２０を介して一方の入力にするとともに、アドレス
信号Ｔａ０を他方の入力にするＮＡＮＤゲート２１と、
インバータ２０の出力およびＢａ０信号を２入力とする
ＮＡＮＤゲート２２と、ＮＯＲゲート１７およびＮＡＮ
Ｄゲート２１の出力を２入力とするＮＡＮＤゲート１９
と、このＮＡＮＤゲート１９の出力をインバータ２４を
介して一方の入力にするとともに、切り換えビット認識
信号ＲＤ４を他方の入力にするＮＯＲゲート２５と、同
じく切り換えビット認識信号ＲＤ４をインバータ２６を
介して一方の入力にするとともに、ＮＡＮＤゲート２２
の出力を他方の入力にするＮＡＮＤゲート２３と、これ
らＮＯＲゲート２５およびＮＡＮＤゲート２３の出力を
それぞれ一方の入力にし且つ高電圧検出信号ＳＳを共に
他方の入力とするＮＡＮＤゲート２７および２８とから
なっている。これらＮＡＮＤゲート２７および２８の出
力がシグネチア論理制御信号ＢＳ，ＴＳとなる。
り換えビット認識信号ＲＤ０，ＲＤ１，ＲＤ２，ＲＤ５
を入力する４入力ＮＯＲゲート１７と、切り換えビット
認識信号ＲＤ３，ＲＤ６，ＲＤ７を入力する３入力ＮＯ
Ｒゲート１８と、このＮＯＲゲート１８の出力をインバ
ータ２０を介して一方の入力にするとともに、アドレス
信号Ｔａ０を他方の入力にするＮＡＮＤゲート２１と、
インバータ２０の出力およびＢａ０信号を２入力とする
ＮＡＮＤゲート２２と、ＮＯＲゲート１７およびＮＡＮ
Ｄゲート２１の出力を２入力とするＮＡＮＤゲート１９
と、このＮＡＮＤゲート１９の出力をインバータ２４を
介して一方の入力にするとともに、切り換えビット認識
信号ＲＤ４を他方の入力にするＮＯＲゲート２５と、同
じく切り換えビット認識信号ＲＤ４をインバータ２６を
介して一方の入力にするとともに、ＮＡＮＤゲート２２
の出力を他方の入力にするＮＡＮＤゲート２３と、これ
らＮＯＲゲート２５およびＮＡＮＤゲート２３の出力を
それぞれ一方の入力にし且つ高電圧検出信号ＳＳを共に
他方の入力とするＮＡＮＤゲート２７および２８とから
なっている。これらＮＡＮＤゲート２７および２８の出
力がシグネチア論理制御信号ＢＳ，ＴＳとなる。
【００４２】ここでは、冗長用メモリセル・ブロック３
の冗長用メモリセルがビット０と切り換わっている場合
を例にとって説明する。
の冗長用メモリセルがビット０と切り換わっている場合
を例にとって説明する。
【００４３】まず、ビット０のシグネチアコードは、前
述した図６において、Ａ０端子がロウレベルのとき、メ
ーカコードとして出力端子Ｄ０にロウレベルを出力しな
ければならず、またＡ０端子がハイレベルのときには、
デバイスコードとして出力端子Ｄ０にロウレベルを出力
しなければならない。
述した図６において、Ａ０端子がロウレベルのとき、メ
ーカコードとして出力端子Ｄ０にロウレベルを出力しな
ければならず、またＡ０端子がハイレベルのときには、
デバイスコードとして出力端子Ｄ０にロウレベルを出力
しなければならない。
【００４４】しかも、冗長用メモリセル切り換えビット
認識信号ＲＤ０〜ＲＤ７は各ビットに対応し、切り換わ
っているビットのみがハイレベルとなるため、ＲＤ０は
ハイレベルが入力され、他のＲＤ１〜ＲＤ７はロウレベ
ルが入力される。
認識信号ＲＤ０〜ＲＤ７は各ビットに対応し、切り換わ
っているビットのみがハイレベルとなるため、ＲＤ０は
ハイレベルが入力され、他のＲＤ１〜ＲＤ７はロウレベ
ルが入力される。
【００４５】しかるに、Ａ０端子にロウレベルが入力さ
れた場合、Ｔａ０はロウレベル、Ｂａ０はハイレベルが
入力される。また、高電圧検出出力ＳＳはハイレベルが
入力され、その結果シグネチア論理制御信号ＢＳはロウ
レベル、ＴＳはハイレベルとなる。
れた場合、Ｔａ０はロウレベル、Ｂａ０はハイレベルが
入力される。また、高電圧検出出力ＳＳはハイレベルが
入力され、その結果シグネチア論理制御信号ＢＳはロウ
レベル、ＴＳはハイレベルとなる。
【００４６】これにより、シグネチア生成回路８におい
ては、上述したＢＳはロウレベル、ＴＳはハイレベルの
シグネチア論理制御信号を受信するので、そのシグネチ
ア生成回路８の出力Ｆ（ＳｏＲＡ）には、ロウレベルを
出力することになる。
ては、上述したＢＳはロウレベル、ＴＳはハイレベルの
シグネチア論理制御信号を受信するので、そのシグネチ
ア生成回路８の出力Ｆ（ＳｏＲＡ）には、ロウレベルを
出力することになる。
【００４７】このようにして、前述した図１のトランス
ファ群１１は、テスト用メモリセル・ブロック４内に割
り当てられたシグネチアデータが記憶されたメモリセル
をセンスアンプ群６を介して読み出す（出力Ｂ）ととも
に、シグネチア生成回路８の出力Ｆを入力される。した
がって、トランスファ群１１は、冗長メモリセル・ブロ
ック３に切り換わっているビットのセンスアンプ出力シ
グネチア生成回路８の出力Ｆと置き換える。
ファ群１１は、テスト用メモリセル・ブロック４内に割
り当てられたシグネチアデータが記憶されたメモリセル
をセンスアンプ群６を介して読み出す（出力Ｂ）ととも
に、シグネチア生成回路８の出力Ｆを入力される。した
がって、トランスファ群１１は、冗長メモリセル・ブロ
ック３に切り換わっているビットのセンスアンプ出力シ
グネチア生成回路８の出力Ｆと置き換える。
【００４８】以上のことから、出力バッファ１２より出
力されるデータは、冗長メモリセル・ブロック３のメモ
リセルと切り換わっていないビットの場合、テスト用メ
モリセル・ブロック４に組み込まれたシグネチア用メモ
リセルのデータが出力され、冗長用メモリセル・ブロッ
ク３の冗長メモリセルと切り換わっているビットからは
シグネチア生成回路８の出力Ｆが出力される。
力されるデータは、冗長メモリセル・ブロック３のメモ
リセルと切り換わっていないビットの場合、テスト用メ
モリセル・ブロック４に組み込まれたシグネチア用メモ
リセルのデータが出力され、冗長用メモリセル・ブロッ
ク３の冗長メモリセルと切り換わっているビットからは
シグネチア生成回路８の出力Ｆが出力される。
【００４９】上述したように、本実施の形態によれば、
前述した従来の図８の回路におけるシグネチア生成回路
３３を各ビット毎に設ける必要がなく、冗長用部分にの
み設けることにより、冗長用メモリセルに置き換わった
状態でのシグネチア読み出しのための素子数を削減する
ことができる。
前述した従来の図８の回路におけるシグネチア生成回路
３３を各ビット毎に設ける必要がなく、冗長用部分にの
み設けることにより、冗長用メモリセルに置き換わった
状態でのシグネチア読み出しのための素子数を削減する
ことができる。
【００５０】図５は本発明の他の実施の形態を説明する
ためのＥＰＲＯＭにおけるシグネチア生成回路図であ
る。図５に示すように、本実施の形態においては、前述
した実施の形態と比較し、図１の基本構成は同一であ
り、シグネチア生成回路８、特にその論理制御信号生成
部１６を簡略化したことにある。すなわち、このシグネ
チア生成回路８を形成するにあたり、高電圧検出回路９
の出力ＳＳを反転するインバータ３０と、高電圧検出回
路９の出力ＳＳにより１つのシグネチア論理制御信号Ｔ
Ｓを作成する論理制御信号生成部１６と、冗長用センス
アンプ７の出力Ｅ（ＳｏＲ）とインバータ３０の出力お
よびシグネチア論理制御信号ＴＳを用いてＮＡＮＤ論理
をとることにより、出力Ｆ（ＳｏＲＡ）を作成する２つ
のＮＡＮＤゲート２９，３１とで形成したことにある。
本実施の形態では、高電圧検出出力ＳＳの反転信号をシ
グネチア論理制御信号ＢＳの代りに用いるため、論理制
御信号生成部１６の構成が簡略化される。
ためのＥＰＲＯＭにおけるシグネチア生成回路図であ
る。図５に示すように、本実施の形態においては、前述
した実施の形態と比較し、図１の基本構成は同一であ
り、シグネチア生成回路８、特にその論理制御信号生成
部１６を簡略化したことにある。すなわち、このシグネ
チア生成回路８を形成するにあたり、高電圧検出回路９
の出力ＳＳを反転するインバータ３０と、高電圧検出回
路９の出力ＳＳにより１つのシグネチア論理制御信号Ｔ
Ｓを作成する論理制御信号生成部１６と、冗長用センス
アンプ７の出力Ｅ（ＳｏＲ）とインバータ３０の出力お
よびシグネチア論理制御信号ＴＳを用いてＮＡＮＤ論理
をとることにより、出力Ｆ（ＳｏＲＡ）を作成する２つ
のＮＡＮＤゲート２９，３１とで形成したことにある。
本実施の形態では、高電圧検出出力ＳＳの反転信号をシ
グネチア論理制御信号ＢＳの代りに用いるため、論理制
御信号生成部１６の構成が簡略化される。
【００５１】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置（ＥＰＲＯＭ）は、メモリセルアレイの
テスト用メモリセル・ブロック内に割り当てられたシグ
ネチアデータを記憶したメモリセルを既存のセンスアン
プ群により読み出す一方、冗長用メモリセル・ブロック
の冗長メモリセルが切り換わっている場合においても、
冗長用センスアンプの出力のみをシグネチア生成回路を
用いて制御することにより、正常なシグネチア読み出し
動作を実現するとともに、ビット毎にシグネチア生成回
路を必要としないので、回路素子数を削減しチップ面積
を小さくできるという効果がある。
半導体記憶装置（ＥＰＲＯＭ）は、メモリセルアレイの
テスト用メモリセル・ブロック内に割り当てられたシグ
ネチアデータを記憶したメモリセルを既存のセンスアン
プ群により読み出す一方、冗長用メモリセル・ブロック
の冗長メモリセルが切り換わっている場合においても、
冗長用センスアンプの出力のみをシグネチア生成回路を
用いて制御することにより、正常なシグネチア読み出し
動作を実現するとともに、ビット毎にシグネチア生成回
路を必要としないので、回路素子数を削減しチップ面積
を小さくできるという効果がある。
【００５２】また、本発明の不揮発性半導体記憶装置
は、冗長テスト用メモリセル内に出力ビット数分に分割
された各ビットに対応するシグネチア用データを格納す
る必要がないため、冗長用メモリセル・ブロックの大き
さを任意に設定することのできるという効果がある。
は、冗長テスト用メモリセル内に出力ビット数分に分割
された各ビットに対応するシグネチア用データを格納す
る必要がないため、冗長用メモリセル・ブロックの大き
さを任意に設定することのできるという効果がある。
【図１】本発明の一実施の形態を説明するためのＥＰＲ
ＯＭのブロック構成図である。
ＯＭのブロック構成図である。
【図２】図１におけるテスト用メモリセル・ブロックの
回路図である。
回路図である。
【図３】図１におけるシグネチア生成回路図である。
【図４】図３における論理制御信号生成部の回路図であ
る。
る。
【図５】本発明の他の実施の形態を説明するためのＥＰ
ＲＯＭにおけるシグネチア生成回路図である。
ＲＯＭにおけるシグネチア生成回路図である。
【図６】一般的な８ビット出力端子を備えたデバイスの
シグネチアコードを表わす図である。
シグネチアコードを表わす図である。
【図７】従来の一例を示すＥＰＲＯＭのブロック構成図
である。
である。
【図８】図７におけるトランスファ群およびシグネチア
生成回路群の回路図である。
生成回路群の回路図である。
【図９】図８における制御信号生成部の回路図である。
【図１０】従来の他の例を示すＥＰＲＯＭのシグネチア
読み出し回路図である。
読み出し回路図である。
１ メモリセルアレイ ２ メインメモリセル・ブロック ３ 冗長用メモリセル・ブロック ４ テスト用メモリセル・ブロック ５ 冗長テスト用メモリセル・ブロック ６ センスアンプ群 ７ 冗長用センスアンプ ８ シグネチア生成回路 ９ 高電圧検出回路 １０ テスト用メモリセルＸデコーダ １１ トランスファ群 １２ 出力バッファ群 １６ 論理制御信号生成部 １４，１５，１９，２１〜２３，２７〜２９，３１
ＮＡＮＤゲート １７，１８，２５ ＮＯＲゲート ２０，２４，２６，３０ インバータ ＳＳ 高電圧検出信号 ＢＳ，ＴＳ 論理制御信号 Ｄ０〜Ｄ７ シグネチア出力
ＮＡＮＤゲート １７，１８，２５ ＮＯＲゲート ２０，２４，２６，３０ インバータ ＳＳ 高電圧検出信号 ＢＳ，ＴＳ 論理制御信号 Ｄ０〜Ｄ７ シグネチア出力
Claims (6)
- 【請求項１】 それぞれにコントロールゲートおよびフ
ローティングゲートを備えた複数の不揮発性半導体記憶
素子をマトリックス状に配置するとともに、前記複数の
不揮発性半導体記憶素子の前記フローティングゲートに
電荷を取り込むことにより情報を記憶するメインメモリ
セル・ブロックと，前記メインメモリセル・ブロックの
前記複数の不揮発性半導体記憶素子と同一構成の不揮発
性半導体記憶素子を配列するとともに、シグネチアコー
ドを記憶するために割り当てられたテスト用メモリセル
・ブロックと，前記メインメモリセル・ブロックおよび
前記テスト用メモリセル・ブロックを形成する前記不揮
発性半導体記憶素子をそれぞれ置換可能にした冗長用メ
モリセル・ブロックおよび冗長テスト用メモリセル・ブ
ロックとからなるメモリセルアレイと、前記メモリセル
アレイの前記メインメモリセル・ブロックおよび前記テ
スト用メモリセル・ブロックに記憶された情報を読み出
すセンスアンプ群と、前記冗長用メモリセル・ブロック
および前記冗長テスト用メモリセル・ブロックに記憶さ
れた情報を読み出す冗長用センスアンプと、アドレス入
力からの高電圧を検出する高電圧検出回路と、前記高電
圧検出回路の検出出力に基いてシグネチア論理制御信号
を作成し且つそのシグネチア論理制御信号により前記冗
長用センスアンプの出力を制御するシグネチア生成回路
と、切換入力により前記センスアンプ群の出力および前
記シグネチア生成回路の出力を切換えるトランスファ群
と、前記トランスファ群の出力をシグネチアコードとし
て出力端子へ伝達する出力バッファとを有し、前記メイ
ンメモリセル・ブロックの一部を前記前記冗長用メモリ
セル・ブロックのメモリセルで置き換えるとともに、前
記テスト用メモリセル・ブロックに記憶された前記シグ
ネチアコードを前記センスアンプ群を介して読み出す
際、前記冗長用センスアンプの出力を不活性にして、前
記冗長用メモリセルを選択すべき選択アドレスに対応す
るシグネチアコードを出力することを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 前記テスト用メモリセル・ブロックは、
前記不揮発性半導体記憶素子のドレインを解放状態とし
て前記シグネチアコードを記憶する請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】 前記テスト用メモリセル・ブロックは、
前記不揮発性半導体記憶素子をロウ方向に一列に配列し
て形成するとともに、前記シグネチアコードの読み出し
時には、前記不揮発性半導体記憶素子上のワード線を前
記テスト用メモリセルＸデコーダにより選択する請求項
１記載の不揮発性半導体記憶装置。 - 【請求項４】 前記シグネチア生成回路は、前記高電圧
検出回路の出力によりシグネチア論理制御信号を作成す
る論理制御信号生成部と、前記冗長用センスアンプの出
力および前記シグネチア論理制御信号のＮＡＮＤ論理を
とる２つのＮＡＮＤゲートで形成した請求項１記載の不
揮発性半導体記憶装置。 - 【請求項５】 前記シグネチア生成回路は、前記高電圧
検出回路の出力を反転するインバータと、前記高電圧検
出回路の出力によりシグネチア論理制御信号を作成する
論理制御信号生成部と、前記冗長用センスアンプの出力
と前記インバータの出力および前記シグネチア論理制御
信号を用いてＮＡＮＤ論理をとる２つのＮＡＮＤゲート
で形成した請求項１記載の不揮発性半導体記憶装置。 - 【請求項６】 前記シグネチア生成回路を形成する前記
論理制御信号生成部は、内蔵するヒューズセル出力の組
合わせ論理を形成する複数のＮＯＲゲートを備え、前記
複数のＮＯＲゲートの出力と選択アドレス入力および前
記高電圧検出回路の出力により前記シグネチア論理制御
信号を作成する請求項４記載の不揮発性半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7408796A JP2833574B2 (ja) | 1996-03-28 | 1996-03-28 | 不揮発性半導体記憶装置 |
| US08/827,056 US5761128A (en) | 1996-03-28 | 1997-03-26 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7408796A JP2833574B2 (ja) | 1996-03-28 | 1996-03-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265799A JPH09265799A (ja) | 1997-10-07 |
| JP2833574B2 true JP2833574B2 (ja) | 1998-12-09 |
Family
ID=13537052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7408796A Expired - Fee Related JP2833574B2 (ja) | 1996-03-28 | 1996-03-28 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5761128A (ja) |
| JP (1) | JP2833574B2 (ja) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923598A (en) * | 1998-04-21 | 1999-07-13 | Enable Semiconductor, Inc. | Row fuse detect circuit |
| EP1089293B1 (en) * | 1999-09-30 | 2008-12-10 | STMicroelectronics S.r.l. | Memory test method and nonvolatile memory with low error masking probability |
| US6462985B2 (en) | 1999-12-10 | 2002-10-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory for storing initially-setting data |
| KR100374636B1 (ko) * | 2000-10-18 | 2003-03-04 | 삼성전자주식회사 | 결함 테스트 및 분석 회로를 구비하는 반도체 장치 및 결함 분석 방법 |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US7162668B2 (en) * | 2001-04-19 | 2007-01-09 | Micron Technology, Inc. | Memory with element redundancy |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| JP3944380B2 (ja) * | 2001-11-08 | 2007-07-11 | 日本テキサス・インスツルメンツ株式会社 | 誤り訂正回路を備えた半導体記憶装置 |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| US20040193984A1 (en) * | 2003-03-28 | 2004-09-30 | Stmicroelectronics Inc. | Signature Cell |
| US7295049B1 (en) * | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| JP4387250B2 (ja) * | 2004-06-23 | 2009-12-16 | パナソニック株式会社 | 半導体記憶装置 |
| TWI260641B (en) * | 2005-01-06 | 2006-08-21 | Prolific Technology Inc | Method for storing compare data in a read-only memory built-in self-test circuit |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| JP4413840B2 (ja) * | 2005-09-20 | 2010-02-10 | 株式会社東芝 | 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム |
| JP4660353B2 (ja) * | 2005-11-01 | 2011-03-30 | 株式会社東芝 | 記憶媒体再生装置 |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US20080259703A1 (en) * | 2007-04-17 | 2008-10-23 | Cypress Semiconductor Corp. | Self-timed synchronous memory |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8111577B2 (en) | 2007-04-17 | 2012-02-07 | Cypress Semiconductor Corporation | System comprising a state-monitoring memory element |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8060798B2 (en) * | 2007-07-19 | 2011-11-15 | Micron Technology, Inc. | Refresh of non-volatile memory cells based on fatigue conditions |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| US20100174845A1 (en) * | 2009-01-05 | 2010-07-08 | Sergey Anatolievich Gorobets | Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques |
| US8040744B2 (en) * | 2009-01-05 | 2011-10-18 | Sandisk Technologies Inc. | Spare block management of non-volatile memories |
| US8244960B2 (en) * | 2009-01-05 | 2012-08-14 | Sandisk Technologies Inc. | Non-volatile memory and method with write cache partition management methods |
| US8700840B2 (en) * | 2009-01-05 | 2014-04-15 | SanDisk Technologies, Inc. | Nonvolatile memory with write cache having flush/eviction methods |
| US8094500B2 (en) * | 2009-01-05 | 2012-01-10 | Sandisk Technologies Inc. | Non-volatile memory and method with write cache partitioning |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| US20110099423A1 (en) * | 2009-10-27 | 2011-04-28 | Chih-Ang Chen | Unified Boot Code with Signature |
| KR20160075175A (ko) * | 2014-12-19 | 2016-06-29 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59144098A (ja) * | 1983-02-08 | 1984-08-17 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6237479A (ja) * | 1985-08-12 | 1987-02-18 | 日産自動車株式会社 | 無線式施解錠制御装置 |
| US5212442A (en) * | 1992-03-20 | 1993-05-18 | Micron Technology, Inc. | Forced substrate test mode for packaged integrated circuits |
-
1996
- 1996-03-28 JP JP7408796A patent/JP2833574B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-26 US US08/827,056 patent/US5761128A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5761128A (en) | 1998-06-02 |
| JPH09265799A (ja) | 1997-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2833574B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100456380B1 (ko) | 반도체기억장치 | |
| KR100264224B1 (ko) | 비휘발성 집적회로용 리던던시 방법 및 장치 | |
| JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
| US7466592B2 (en) | Semiconductor memory device | |
| JP2730375B2 (ja) | 半導体メモリ | |
| US5329488A (en) | Nonvolatile semiconductor memory device with redundancy circuit | |
| JP3570879B2 (ja) | 不揮発性半導体記憶装置 | |
| EP0745995A1 (en) | Nonvolatile, in particular flash-EEPROM, memory device | |
| JP2001176290A (ja) | 不揮発性半導体記憶装置 | |
| JP4346526B2 (ja) | 半導体集積回路装置 | |
| JP2002150789A (ja) | 不揮発性半導体記憶装置 | |
| JP4944763B2 (ja) | 半導体装置、アドレス割り付け方法及びベリファイ方法 | |
| JPH035995A (ja) | 不揮発性半導体記憶装置 | |
| JP2000163988A (ja) | 半導体記憶装置 | |
| JP2008047209A (ja) | 半導体不揮発性メモリ | |
| US7120050B2 (en) | Method and apparatus for setting operational information of a non-volatile memory | |
| KR20030009310A (ko) | 동시 작동 플래시 메모리를 위한 리던던트 듀얼 뱅크 구조 | |
| KR100397410B1 (ko) | 백그라운드 오퍼레이션 기능을 갖는 비휘발성 메모리 | |
| JP3974680B2 (ja) | セクター化された電気的に消去及びプログラム可能な冗長性を有する不揮発性メモリ装置 | |
| US6577534B2 (en) | Non-volatile semiconductor memory device having a low defective rate | |
| JP3940513B2 (ja) | 半導体記憶装置 | |
| JP4619367B2 (ja) | 不揮発性記憶装置 | |
| JP4229712B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3450621B2 (ja) | 記憶装置及び読み出し方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980901 |
|
| LAPS | Cancellation because of no payment of annual fees |