KR100374636B1

KR100374636B1 - 결함 테스트 및 분석 회로를 구비하는 반도체 장치 및 결함 분석 방법

Info

Publication number: KR100374636B1
Application number: KR10-2000-0061409A
Authority: KR
Inventors: 유영두; 전홍신
Original assignee: 삼성전자주식회사
Priority date: 2000-10-18
Filing date: 2000-10-18
Publication date: 2003-03-04
Also published as: US6603691B2; US20020159305A1; KR20020030537A

Abstract

복수개의 메모리의 결함을 동시에 테스트하고 분석하는 비라(Built-In Redundancy Analysis)회로를 구비하는 반도체 장치 및 결함분석 방법이 개시된다.

본 발명에 따른 반도체 장치는 복수개의 메모리 블락들, 공통 구동신호들 및 각각의 개별 선택신호에 응답하여 복수개의 메모리 블락들 중 대응되는 메모리 블락을 테스트하고 분석하여 결함복구 정보신호 그룹을 출력하는 복수개의 내장 리던던시 분석부들(Built-In Redundancy Analysis Units) 및 외부에서 인가되는 복수개의 제어신호들에 응답하여 공통 구동신호들 및 각각의 개별 선택신호들을 발생하고, 각각의 내장 리던던시 분석부로부터 발생되는 결함복구 정보신호 그룹들을 하나씩 순차적으로 수신하여 순차적으로 출력하는 제어부를 구비한다. 본 발명의 반도체 장치와 결함분석 방법에 의하여, 크기가 서로 다른 복수개의 메모리에 대해 테스트 및 분석이 동시에 수행될 수 있어 테스트 시간 및 비용이 절감될 수 있다.

Description

결함 테스트 및 분석 회로를 구비하는 반도체 장치 및 결함 분석 방법{Semiconductor device comprising built-in redundancy analysis circuit for testing and analyzing a plurality of memories simultaneously and analyzing method thereof}

본 발명은 반도체 장치에 관한 것으로서, 특히 메모리의 결함을 테스트하고 분석하는 비라(BIRA: Built-In Redundancy Analysis)회로 즉, 내장 리던던시 분석부를 구비하는 반도체 장치 및 결함 분석 방법에 관한 것이다.

오늘날 칩은 DSM(Deep Sub-Micron)으로 설계 및 제조되고 있으며, 많은 메모리를 내장함에 따라 메모리 수율(yield)이 전체 칩의 수율에 심각한 영향을 주게 되었으며 칩의 수율 향상을 위해 결함구제 가능한 메모리(repairable memory)가 필요하게 되었다.

또한 반도체 장치의 집적도가 증가하고 기능이 복잡해짐에 따라 반도체 장치를 효율적으로 테스트하기 위한 여러 가지 방법들이 연구되고 있다. 특히 반도체 장치에 내장되어 있는 메모리를 효율적으로 테스트하기 위해 메모리 비스트(BIST: Built-In Self Test 이하 '비스트'라고 한다.)라는 방법이 개발 되었으며 이는 메모리 테스트 알고리즘(Algorithm)을 구현한 회로를 이용하여 내장된 메모리를 테스트하는 방법이다.

근래에는 메모리를 테스트하는 비스트와는 달리 비스트 테스트 방법을 이용하여 내장된 결함구제 가능한 메모리를 테스트하고 결함현상을 분석하여 복구를 수행하기 위한 정보를 추출할 수 있는 비라(BIRA: Built-In Redundancy Analysis)기술이 등장하게 되었다. 즉, 비스트를 사용하여 메모리를 테스트하고 결함에 대한 정보를 저장한 후 BISR(Built-In Self Repair)을 통해 복구를 진행하고 그 결과를 스캔 체인(scan chain)을 이용하여 출력한다. 또한 여러 가지 테스트 환경을 적용하여 각각의 환경에서 발생한 결함현상을 저장하고 비교하는 방법이 이용된다. 메모리의 블락을 여러 개로 분리하여 동시에 테스트하고 결함을 분석하는 방법도 있으며, 이러한 방법은 메모리 사이즈가 클 경우 테스트 및 결함분석 시간이 단축될 수 있다는 장점이 있다.

그런데 위에서 설명한 기존의 방법들을 이용하여 메모리를 테스트하고 분석할 경우 크기가 다른 여러 개의 메모리에 대해서는 테스트 및 분석이 각각 진행되어야 하는 단점이 있다. 또한 각각의 테스트 환경에서 발생된 결함현상을 저장하여 비교하는 방법은, 최악의 환경과 최상의 환경에서 발견된 결함정보가 다를 경우 모두를 포함하여 한꺼번에 분석이 진행되지 못하기 때문에 환경에 따라 추가로 발생한 결함에 대해 따로 분석하는 과정이 필요하다. 메모리 블락을 여러 개로 분리하여 동시에 테스트하고 결함을 분석하는 방법도 여러 개의 메모리들이 테스트될 경우 세분화된 블락이 동시에 처리되기 위해서 소요되는 면적이 커지는 단점을 가진다. 즉, 위에서 설명한 기존의 방법들은 하나의 메모리에 대해서는 효과적인 테스트 및 분석이 진행될 수 있으나, 크기가 다른 여러 개의 메모리가 내장된 칩에 대해서는 테스트 시간, 핀의 개수의 한계라는 측면에서 많은 단점이 있다.

본 발명이 이루고자하는 기술적 과제는, 복수개의 메모리의 결함을 동시에 테스트하고 분석하여 테스트 시간 및 핀의 개수를 절약할 수 있는 비라(Built-In Redundancy Analysis)회로 즉, 내장 리던던시 분석부를 구비하는 반도체 장치를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 복수개의 메모리를 구비하는 반도체 장치의 결함을 동시에 테스트하고 분석하여 테스트 시간 및 핀의 개수를 절약할 수 있는 결함분석 방법을 제공하는데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 실시예에 따른 복수개의 메모리의 결함을 동시에 테스트하고 분석하는 비라(BIRA: Built-In Redundancy Analysis)회로를 구비하는 반도체 장치의 연결구조를 나타내는 블락도이다.

도 2는 도 1의 내장 리던던시 분석부를 구체적으로 나타내는 블락도이다.

도 3은 도2의 결함 분석부를 구체적으로 나타내는 블락도이다.

도 4는 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 1개의 메모리에 대한 결함복구 데이터의 출력을 나타내는 도면이다.

도 5는 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 2개 이상의 메모리에 대한 결함복구 데이터의 출력을 나타내는 도면이다.

도 6은 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 4개 이상의 메모리에 대한 결함복구 데이터가 순차적으로 출력되는 모습을 나타내는 타이밍 도이다.

도 7은 도 1에 도시된 본 발명의 실시예에 따른 반도체 장치의 서로 다른 크기의 메모리에 대한 리텐션 테스트를 나타내는 타이밍 도이다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 복수개의 메모리 블락들, 복수개의 내장 리던던시 분석부들(Built-In Redundancy Analysis Units), 제어부및 선택수단들을 구비한다.복수개의 메모리 블락들은 개별 선택 신호들 중 대응되는 하나의 신호에 응답하여 파워 다운 모드로 전환된다.상기 복수개의 내장 리던던시 분석부들(Built-In Redundancy Analysis Units)은 공통 구동신호중 대응되는 하나의 신호에 응답하여 상기 복수개의 메모리 블록들을 테스트하기 위하여 동시에 동작되는 복수개의 내장 리던던시 분석부들로서, 상기 개별 선택 신호들 중 대응되는 하나의 신호에 응답하여 상기 메모리 블록들을 선택적으로 테스트하고 분석하여 결함복구 정보신호 그룹을 출력한다.제어부는 외부에서 인가되는 복수개의 제어신호들에 응답하여 상기 공통 구동신호들 및 각각의 개별 선택신호들을 발생하고, 상기 각각의 내장 리던던시 분석부로부터 발생되는 상기 결함복구 정보신호 그룹들을 하나씩 순차적으로 수신하여 순차적으로 출력한다.

선택 수단들은 테스트 선택 신호에 응답하여 상기 메모리 블록들을 테스트하기 위하여 상기 내장 리던던시 분석부들로부터 출력되는 신호 또는 정상 입력 신호 중 하나를 선택하여 대응되는 메모리 블록으로 인가한다.

상기 내장 리던던시 분석부들 각각은, 제어신호 발생부, 비교기 및 결함 분석부를 구비한다.

상기 제어신호 발생부는 상기 공통 구동신호들중 일부 및 상기 개별 선택신호들중 일부에 응답하여 테스트하고 분석하는 동작을 제어하기 위한 제어신호 및 결함복구 정보신호 그룹중 일부를 발생한다.

상기 비교기는 상기 제어신호 발생부에 의해 제어되고 상기 메모리 블락들중 대응되는 메모리 블락을 테스트하기 위한 데이터 입력 신호들을 발생하며, 상기 메모리에서 독출되는 독출 데이터와 비교하기 위한 비교 데이터를 발생하는 데이터 발생기와 상기 제어신호 발생부에 의해 제어되고 상기 메모리 블락으로부터 독출되는 독출 데이터와 상기 비교 데이터를 비교한다.

상기 결함 분석부는 상기 제어신호 발생부에 의해 제어되고 상기 개별 선택신호들 중 다른 일부 및 상기 공통 구동신호들 중 다른 일부에 응답하여 상기 비교기로부터 발생되는 데이터 결함신호를 수신하여 결함복구 정보신호 그룹 중 다른 일부를 발생한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 복수개의 메모리 블락들을 구비하는 반도체 장치에 대한 결함분석 방법에 있어서, 상기 반도체 장치 외부에서 복수개의 제어신호들을 인가하는 단계, 상기 제어신호들에 응답하여 공통 구동신호들 및 각각의 개별 선택신호를 발생하는 단계, 상기 공통 구동신호들 및 상기 각각의 개별 선택신호에 응답하여 상기 각각의 메모리 블락을 테스트하고 분석하여 상기 메모리 블락들에 대한 결함복구 정보신호 그룹들을 발생하여 저장하는 단계 및 상기 결함복구 정보신호 그룹들을 순차적으로 수신하여 순차적으로 상기 반도체 장치 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 결함분석 방법이 제공된다. 상기 결함분석 방법은, 상기 공통 구동신호들에 응답하여 상기 복수개의 메모리 블락들을 동시에 리텐션 테스트하는 단계를 더 구비할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 나타내는 도면이다.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 장치는, 복수개의 메모리 블락들(150, 160)과 멀티플렉스들(155, 165), 복수개의 내장 리던던시 분석부들 (120, 125) 및 제어부(100)를 구비한다.

내장 리던던시 분석부(120)는 공통 구동신호들(BIRAON, START) 및 각각의 개별 선택신호(SILENT1, SEL-SHIFT1)에 응답하여 복수개의 메모리 블락들(150, 160) 중 대응되는 메모리 블락(150)을 테스트하고 분석하여 결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1)을 출력한다.

제어부(100)는 외부에서 인가되는 복수개의 제어신호들(BIRAON_1, CLRFER)에 응답하여 공통 구동신호들(BIRAON, START) 및 각각의 개별 선택신호(SILENT1, SEL-SHIFT1)를 발생하고, 각각의 내장 리던던시 분석부(120)로부터 발생되는 결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1)들을 수신하여 출력한다.

내장 리던던시 분석부(125)는 공통 구동신호들(BIRAON, START) 및 각각의 개별 선택신호(SILENT2, SEL-SHIFT2)에 응답하여 복수개의 메모리 블락들(150, 160) 중 대응되는 메모리 블락(160)을 테스트하고 분석하여 결함복구 정보신호 그룹(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRDATA_2, EMPTY_2)을 출력한다.

제어부(100)는 외부에서 인가되는 복수개의 제어신호들(BIRAON_2, CLRFER)에 응답하여 공통 구동신호들(BIRAON, START) 및 각각의 개별 선택신호(SILENT2, SEL-SHIFT2)를 발생하고, 각각의 내장 리던던시 분석부(125)로부터 발생되는 결함복구 정보신호 그룹(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRDATA_2, EMPTY_2)들을 수신하여 출력한다.

이하 도 1을 참조하여 본 발명의 실시예에 따른 반도체 장치의 동작이 상세히 설명된다.

테스트 모드로 동작되기 위해 테스트 선택신호(BIRAMODE)가 "하이"값으로 선택되면, 멀티플렉스들(155, 165)에 의해 테스트 동작을 위한 신호들만 선택된다. 각각의 내장 리던던시 분석부(120, 125) 로직은 공통 구동신호(BIRAON)가 "로우"값일 때 초기화되며, 공통 구동신호(BIRAON)와 테스트 선택신호(BIRAMODE)가 모두 "하이"값이 될 때 동작되고 공통 구동신호(BIRAON)와 테스트 선택신호(BIRAMODE)는 테스트가 진행되는 동안 계속 "하이"값이 유지된다. 내장 리던던시 분석부들(120, 125)의 동작이 다시 수행되려면, 공통 구동신호(BIRAON)가 수 클럭(약 10클럭 사이클)동안 "로우" 값으로 유지된 후 다시 "하이"값으로 반전되면 리셋과정을 거친 후 다시 동작된다.

테스트 모드에서 제어신호들(BIRAON_1, BIRAON_2)중 하나가 선택적으로 활성화되면 제어부(100)는 공통 구동신호(BIRAON)를 발생하고 모든 내장 리던던시 분석부들(120, 125)은 공통 구동신호(BIRAON)를 수신하여 동시에 구동된다. 제어부(100)로 부터 발생된 공통 구동신호(BIRAON)를 수신하여 모든 내장 리던던시 분석부들(120, 125)이 구동되지만 제어신호들(BIRAON_1, BIRAON_2)에 의해 선택되지 않은 내장 리던던시 분석부들은 개별 선택신호(SILENT1, SILENT2) 에 의해 메모리들이 파워다운 모드로 전환되고 테스트 동작이 진행되지 않는다. 따라서 개별 선택신호(SILENT1, SILENT2)에 의해 선택된 내장 리던던시 분석부들(120, 125)은 메모리를 제어하지 않으므로 모든 메모리의 테스트를 선택적으로 진행할 경우 메모리에 의해 소비되는 전압소비를 최소화 할 수 있다.

결함구제 가능한 메모리의 경우 일정한 패턴을 기입한 후 50ms후에 그 값을 독출하는 방식의 리텐션 테스트(Retention test)가 진행된다. 제어신호들(BIRAON_1, BIRAON_2)에 의해 선택되지 않은 내장 리던던시 분석부들(120, 125)은 개별 선택신호(SILENT1, SILENT2)에 의해 메모리들이 파워다운 모드로 전환되고 테스트 동작이 진행되지 않는 것과 상관없이 제어부(100)로부터 발생된 공통 구동신호(BIRAON)를 수신하여 모든 내장 리던던시 분석부들(120, 125)이 구동되므로 항상 일정한 리텐션 테스트 포인트(Retention test point)를 출력하게 된다. 즉, 선택된 메모리에 상관없이 각각의 메모리에 대해 동시에 리텐션 테스트가 진행됨으로써 테스트 시간이 최소화 될 수 있다.

모든 내장 리던던시 분석부들(120, 125)은 리텐션 테스트를 위해 홀드(HOLD) 상태를 가지며 제어부(100)에서 홀드(HOLD)상태에 있는 모든 내장 리던던시 분석부들(120, 125)을 다시 동작시키기 위해 공통 구동신호(START)가 발생된다. 공통 구동신호(START)는 2 클럭 동안만 "하이"로 활성화되어, 내장 리던던시 분석부들(120, 125)이 동작된다. 리텐션 테스트에 대해서는 후술하는 도 7에서 상세히 기술된다.

제어부(100)는 테스트가 종료된 후 내장 리던던시 분석부(120)로부터 발생되는 결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1)을 수신하여 출력한다. 여러개의 메모리를 동시에 테스트하고 분석하므로 정해진 순서에 따라 내장 리던던시 분석부(120)로부터 결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1) 중 결함복구에 관한 정보데이터를 의미하는 결함복구 데이터(ERRDATA_1)가 존재하는지는 결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1)중 엠프티(EMPTY_1)신호에 의해 확인된다. 이어서 결함복구 데이터 (ERRDATA_1)가 존재하는 내장 리던던시 분석부(120)가 제어부(100)에서 발생된 개별 선택신호(SEL-SHIFT1)에 의해 제어되어 결함복구 데이터(ERRDATA_1)가 발생되고, 다음 내장 리던던시 분석부(125)가 선택된다.

제어부(100)는 내장 리던던시 분석부(120)의 테스트가 종료된 후, 내장 리던던시 분석부(125)로부터 발생되는 결함복구 정보신호 그룹(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRDATA_2, EMPTY_2)을 수신하여 출력한다. 여러개의 메모리를 동시에 테스트하고 분석하므로 정해진 순서에 따라 내장 리던던시 분석부(125)로부터 결함복구 정보신호 그룹(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRDATA_2, EMPTY_2) 중 결함복구에 관한 정보데이터를 의미하는 결함복구 데이터(ERRDATA_2)가 존재하는지는 결함복구 정보신호 그룹(DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRDATA_2, EMPTY_2)중 엠프티(EMPTY_2)신호에 의해 확인된다. 이어서 결함복구 데이터 (ERRDATA_2)가 존재하는 내장 리던던시 분석부(125)가 제어부(100)에서 발생된 개별 선택신호(SEL-SHIFT2)에 의해 제어되어 결함복구 데이터(ERRDATA_2)가 발생되고, 다음 내장 리던던시 분석부(미도시)가 선택되어 위와 같은 동작이 반복된다.

결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1, DONE_2, ERRORB_2, REPAIR_2, DIAG_2, HOLD_2, ERRDATA_2, EMPTY_2)의 각 신호들이 좀더 상세히 설명된다.

테스트되는 메모리의 크기가 서로 다를 경우 각각의 내장 리던던시 분석부(120, 125)가 종료되는 시점은 서로 다르다. 이때 던 신호(DONE_1, DONE_2) 는 "로우"에서 "하이"로 반전되어 각각의 내장 리던던시 분석부(120, 125)의 동작이 종료되는 것을 나타낸다.

에라바 신호(ERRORB_1, ERRORB_2)는 메모리의 결함여부를 판단하는 신호로서 결함이 발견되면 "로우"값을 1 클럭 동안 나타내고 다시 "하이"값을 유지하다가 내장 리던던시 분석부(120, 125)의 동작이 종료되면 "로우"값으로 계속 유지된다. 에라바 신호(ERRORB_1, ERRORB_2)의 값이 반전되는 클럭 카운트를 이용하여 메모리의 결함부분의 어드레스가 계산될 수 있다. 내장 리던던시 분석부(120, 125)의 동작이 종료된 후 "하이"값이 계속 유지되면 테스트된 모든 메모리에 결함이 없음을 나타낸다.

리페어 신호(REPAIR_1, REPAIR_2)는 테스트된 메모리의 결함 복구여부를 판단하는 신호로서 "로우" 값을 가질 경우 메모리의 결함을 복구할 수 없음을 나타낸다. 테스트되는 메모리중 단 한 개라도 복구할 수 없을 경우 리페어 신호(REPAIR_1, REPAIR_2)는 "로우"값을 나타낸다.

다이어그노우시스 신호(DIAG_1, DIAG_2)는 내장 리던던시 분석부(120, 125)의 내부 신호를 자체적으로 점검하기 위한 신호이며 내장 리던던시 분석부(120, 125)가 동작되는 시점과 종료되는 시점의 14 사이클동안 신호를 체크하여 내장 리던던시 분석부(120, 125)의 간이 테스트로 사용된다.

결함복구 데이터(ERRDATA)는 테스트가 진행중인 동안에는 리텐션 테스트 포인트(Retention test point)가 출력되고 테스트가 종료된 후에는 결함복구에 필요한 정보데이터가 출력되는 신호이다. 리텐션 테스트는 던 신호(DONE_1, DONE_2)가 "로우" 상태에서 2번 수행된다. 리페어 신호(REPAIR_1, REPAIR_2)가 "로우" 값일경우, 결함복구 데이터(ERRDATA)는 결함복구에 필요한 정보데이터가 출력되지 않으며 던 신호(DONE_1, DONE_2)가 "하이"값일 경우 결함복구 데이터(ERRDATA)가 "로우"로 유지된다.

엠프티 신호(EMPTY_1, EMPTY_2)는 도 3에 도시되는 결함입력 레지스터(320)에 결함복구를 위한 정보데이터가 있음을 나타낸다. 결함입력 레지스터(320)는 후술하는 도 3에서 상세히 설명된다. 테스트 도중 결함이 발견되지 않거나 결함복구를 진행할 수 없는 경우 "하이"값을 가진다. 출력할 결함복구를 위한 정보데이터가 있을 경우 엠프티 신호(EMPTY_1, EMPTY_2)는 "로우"값으로 반전되고 던 신호(DONE_1, DONE_2)가 "하이"로 된 후 개별 선택신호(SEL-SHIFT1, SEL-SHIFT2)에 의해 결함복구 데이터(ERRDATA)가 출력되고 다시 "하이"값으로 반전된다.

홀드 신호(HOLD_1, HOLD_2)는 리텐션 테스트(Retention test)를 위해 테스트 동작이 정지되어 있음을 나타내며 모든 메모리가 리텐션 테스트 포인트(Retention test point)에 도달할 때까지 "하이"값이 유지된다. 홀드 신호(HOLD_1, HOLD_2)는 리텐션 테스트(Retention test)가 종료된 후 제어부(100)의 공통 구동신호(START)에 의해 테스트 동작이 다시 수행되면 "로우"값으로 반전된다. 홀드 신호(HOLD_1, HOLD_2)는 테스트 동안 2번의 "하이" 값을 가지게 된다.

각각의 던 신호(DONE_1, DONE_2), 에라바 신호(ERRORB_1, ERRORB_2), 리페어 신호(REPAIR_1, REPAIR_2)는 제어부(100)로 수신되고 앤드 게이팅(and gating)되어 출력된다. 각각의 메모리를 위한 결함복구를 위한 정보데이터는 결함복구 데이터(ERRDATA)를 통해 순차적으로 출력되며 메모리 개수에 상관없이 항상 하나의핀을 통하여 직렬적(serial)으로 출력된다. 즉, 제어부(100)의 개별 선택신호(SEL-SHIFT_1, SEL-SHIFT_2)에 의해 선택되지 않은 내장 리던던시 분석부(120, 125)의 결함복구 데이터(ERRDATA)는 항상 "로우" 값으로 유지되며, 여러 개의 내장 리던던시 분석부(120, 125)중 선택된 하나의 내장 리던던시 분석부(120, 125)만 결함복구 데이터(ERRDATA)가 출력되고 각각의 결함복구 데이터(ERRDATA)는 오아 게이팅(or gating)되어 제어부(100)를 통해 출력된다.

위와 같은 반도체 장치의 구조는, 복수개의 메모리가 동시에 테스트되고 분석될 수 있도록 복수개의 내장 리던던시 분석부(120, 125)들이 하나의 제어부(100)에 의해 제어되며 결함복구에 관한 정보데이터를 포함하는 결함복구 데이터(ERRDATA)가 하나의 핀을 통해 순차적으로 출력됨으로써 최소한의 핀이 이용되고 테스트 시간이 최소화된다. 또한 결함구제 가능한 메모리에 대한 테스트와 분석이 수행될 수 있는 회로가 내장됨으로써, 외부 클럭 신호만으로 테스트에 필요한 신호가 발생될 수 있고 저가(low cost) 테스트 장비에 의해 모든 과정이 진행될 수 있어 테스트 비용이 최소화 될 수 있다.

각각의 내장 리던던시 분석부(120, 125)는 모두 동일한 구조이므로, 설명의 편의를 위하여 하나의 내장 리던던시 분석부(120)에 대해서만 설명된다. 입력 또는 출력되는 신호들도 각각의 내장 리던던시 분석부에 대해 동일하게 동작된다.

도 2를 참조하면, 도 1에 도시된 본 발명에 따른 내장 리던던시 분석부(120)는 제어신호 발생부(200), 데이터 발생기(210), 비교기(220) 및 결함 분석부(230)를 구비한다.

제어신호 발생부(200)는 공통 구동신호들중 일부(BIRAON) 및 개별 선택신호들중 일부(SILENT1)에 응답하여 테스트하고 분석하는 동작을 제어하기 위한 제어신호 및 결함복구 정보신호 그룹중 일부(DONE_1, DIAG_1)를 발생한다.

데이터 발생기(210)는 제어신호 발생부(200)에 의해 제어되고 메모리 블락들(150.160)중 대응되는 메모리 블락(150)을 테스트하기 위한 데이터 입력 신호들(tA, tCSN, tOEN, tWEN, tBWEN, tDI)을 발생하며, 메모리에서 독출되는 독출 데이터(DOUT)와 비교하기 위한 비교 데이터(COMDATA)를 발생한다.

비교기(220)는 제어신호 발생부(200)에 의해 제어되고 메모리 블락(150)으로부터 독출되는 독출 데이터(DOUT)와 비교 데이터(COMDATA)를 비교한다.

결함 분석부(230)는 제어신호 발생부(200)에 의해 제어되고 개별 선택신호들중 다른 일부(SEL-SHIFT1) 및 공통 구동신호들중 다른 일부(START)에 응답하여 비교기(220)로부터 발생되는 데이터 결함신호(ERROR)를 수신하여 결함복구 정보신호 그룹 중 다른일부(REPAIR_1, ERRDATA_1, EMPTY_1)를 발생한다.

이하 도 2를 참조하여 도 1에 도시된 내장 리던던시 분석부의 동작이 상세히 설명된다.

내장 리던던시 분석부(120)는 결함구제 가능한 메모리를 테스트하기 위한 신호들이 발생되는 부분과 발생된 결함이 분석되는 부분으로 크게 구분된다. 테스트 모드로 동작되는 상태에서 공통 구동신호중 일부(BIRAON)와 개별 선택신호들중 일부(SILENT 1)가 제어신호 발생부(200)로 인가되면, 제어신호 발생부(200)에서 테스트하고 분석하는 동작을 제어하기 위한 제어신호 및 결함복구 정보신호 그룹중 일부(DONE_1, DIAG_1)가 발생된다. 내장 리던던시 분석부(120)의 내부 신호를 자체적으로 점검하기 위한 신호인 다이어그노우시스 신호(DIAG_1)는 제어부(100)로 인가되며, 내장 리던던시 분석부(120)의 동작이 종료되는 것을 나타내는 던 신호(DONE_1)는 제어부(100)와 결함 분석부(230)로 인가된다.

데이터 발생기(210)는 제어신호 발생부(200)에 의해 제어되고 메모리 블락들(150.160)중 대응되는 메모리 블락(150)을 테스트하기 위한 데이터 입력 신호들(tA, tCSN, tOEN, tWEN, tBWEN, tDI)과 메모리에서 독출되는 독출 데이터(DOUT)와 비교하기 위한 비교 데이터(COMDATA)를 발생한다. 데이터 입력신호들(tA, tCSN, tOEN, tWEN, tBWEN, tDI)에 대해 살펴보면, tA는 테스트 어드레스(test address)를 나타내고 tCSN는 칩 셀렉트 네가티브(chip select enable negative)를 나타낸다. 즉 칩 셀렉트 네가티브가 "하이"값이 되면 메모리의 전원이 꺼진다. tOEN은 아웃풋 인에이블 네가티브(output enable negative) 신호이고, tWEN은 라이트 인에이블 네가티브(write enable negative)를 나타낸다. tBWEN은 비트 라이트 인에이블 네가티브(bit write enable negative) 신호이고, tDI는 데이터 인풋(data input)신호이다. tBWEN신호에 대해서는 후술하는 도 3에서 상세히 설명된다.

비교기(220)는 제어신호 발생부(200)에 의해 제어되고 메모리 블락(150) 으로부터 독출되는 독출 데이터(DOUT)와 비교 데이터(COMDATA)를 비교하여 메모리의 결함여부를 판단하고 데이터 결함신호(ERROR)를 발생한다. 또한 비교기(220)에서비트 기입 기능 테스트(Bit write function test)의 결함신호(BITW_FAIL)가 발생되어 도 3에서 후술되는 노말비트 어드레스 발생기(360)로 인가된다.

결함 분석부(230)는 제어신호 발생부(200)에 의해 제어되고 개별 선택신호들중 다른 일부(SEL-SHIFT1) 및 공통 구동신호들중 다른 일부(START)와 던 신호(DONE_1)에 응답하여 비교기(220)로부터 발생되는 데이터 결함신호(ERROR)를 수신한다. 데이터 결함신호(ERROR)는 결함 분석부(230)에서 분석된 후, 결함복구 정보신호 그룹 중 다른 일부(REPAIR_1, ERRDATA_1, EMPTY_1)로서 발생되어 에라바 신호(ERRORB_1)및 홀드 신호(HOLD_1)와 함께 제어부(100)로 인가된다. 엠프티 신호(EMPTY_1)는 결함 분석부(230) 내부에 결함복구를 위한 정보데이터가 있음을 나타낸다. 테스트 도중 결함이 발견되지 않거나 결함복구를 진행할 수 없는 경우 "하이"값을 가진다. 출력할 결함복구를 위한 정보데이터가 있을 경우 엠프티 신호(EMPTY_1)는 "로우"값으로 반전되고 테스트가 종료된 후 제어부(100)에서 발생된 개별 선택신호(SEL-SHIFT1)에 의해 결함복구 데이터(ERRDATA_1)가 출력되고 다시 "하이"값으로 반전된다. 엠프티 신호(EMPTY_1)는 동시에 테스트된 복수개의 메모리중 결함복구 데이터(ERRDATA_1)가 있는 내장 리던던시 분석부(120)의 결함복구 데이터(ERRDATA_1)만이 선택되어 제어부(100)를 통해 순차적으로 출력되는데 필요한 신호이다. 내장 리던던시 분석부(120)에서 발생된 홀드 신호(HOLD_1)는 리텐션 테스트를 위해 테스트 동작이 정지되어 있음을 나타낸다. 도 2에 도시된 기타 신호에 대해서는 도 1의 상세한 설명에서 이미 기술되었으므로 자세한 설명은 생략된다.

도 3을 참조하면, 도 2에 도시된 결함 분석부(230)는 레지스터 제어부(300) 및 결함입력 레지스터(320)를 구비한다.

레지스터 제어부(300)는 데이터 결함신호(ERROR)를 수신하여 결함복구 정보신호 그룹(DONE_1, ERRORB_1, REPAIR_1, DIAG_1, HOLD_1, ERRDATA_1, EMPTY_1)중 하나인 결함복구 데이터(ERRDATA_1)로서 발생하고 제어부(100)에서 발생된 개별 선택신호들중 일부(SEL-SHIFT1)에 응답하여 쉬프트 신호(SHIFT)를 발생한다.

결함입력 레지스터(320)는 결함복구 데이터 (ERRDATA_1)를 수신하여 저장한 후, 쉬프트 신호(SHIFT)에 응답하여 결함복구 데이터(ERRDATA_1)를 출력한다.

결함 분석부(230)는 결함복구 데이터(ERRDATA_1)의 어드레스를 인식하고 결함이 없는 메모리 셀의 어드레스인 노말 비트 어드레스 신호(BITW_ADDR)를 발생하여 상기 제어신호 발생부(200)로 인가하는 노말 비트 어드레스 발생기(360)를 더 구비할 수 있다.

이하 도 3을 참조하여 도 2에 도시된 결함 분석부의 동작이 상세히 설명된다.

결함 분석부(230)는 결함이 발견된 경우 결함복구를 위한 정보데이터를 결함입력 레지스터(320)에 저장하였다가 출력하는 기능과 비트 기입 기능 테스트(Bit write function test)를 위해 어드레스를 발생하는 기능을 하는 부분으로 구분될 수 있다.

레지스터 제어부(300)는 비교기(220)에서 발생된 데이터 결함신호(ERROR)를수신하여 분석하고 분석된 결함복구를 위한 정보데이터를 결함복구 데이터(ERRDATA_1)로서 캐쉬(Cache)메모리 형태의 결함입력 레지스터(320)에 저장한다. 결함입력 레지스터(320)에는 1내지 n개의 레지스터들(321, 322, 323)이 존재한다.

테스트가 종료된 후, 저장된 결함복구 데이터(ERRDATA_1)는 개별 선택신호(SEL-SHIFT1)에 의해 발생된 쉬프트 신호(SHIFT)에 의해 출력된다. 즉, 우선적으로 메모리 아이디(ID: IDENTIFICATION, 이하 '아이디'라 한다.)가 빠른 내장 리던던시 분석부(120)부터 결함복구 데이터(ERRDATA_1)가 존재하는 지를 엠프티 신호(EMPTY_1)를 통해 확인한 후 해당되는 개별 선택신호(SEL-SHIFT1)를 "하이"값으로 유지한다. 결함복구 데이터(ERRDATA_1)가 모두 출력된 후 해당 내장 리던던시 분석부(120)의 개별 선택신호(SEL-SHIFT1)는 다시 "로우" 값으로 반전된다. 해당되는 내장 리던던시 분석부(120)의 결함복구 데이터(ERRDATA_1)의 출력이 모두 종료되었거나 출력될 결함복구 데이터(ERRDATA_1)를 가지고 있지 않은 경우, 다음 메모리 아이디에 해당되는 내장 리던던시 분석부(125)를 찾아 동일한 과정이 반복된다. 모든 내장 리던던시 분석부(120, 125)의 결함복구 데이터(ERRDATA_1)의 출력이 종료되거나 리페어 신호(REPAIR_1)가 "로우"값일 경우 개별 선택신호 (SEL-SHIFT1)는 항상 "로우"값이 유지된다.

테스트 환경을 변화시키면서 반복적인 테스트가 이루어지는 기존의 방법이 설명된다. 우선 최악의 환경(worst condition)에서 테스트 및 분석이 진행되어 결과가 저장된 후 다시 최상의 환경(best condition)에서 동일한 테스트 및 분석이진행되고 두 결과가 동일한지 여부가 검토된다. 기존의 방법은 최상의 환경(best condition)과 최악의 환경(worst condition)에서 동일한 결과가 출력되는지 여부만 검토될 수 있으며, 최상의 환경(best condition)과 최악의 환경(worst condition)에서 각각 나타나는 결함에 대해서는 분석 및 결함복구가 어렵다는 단점이 있다.

따라서 본 발명은 결함입력 레지스터(320)의 결함복구 데이터(ERRDATA_1)가 테스트가 종료된 후 개별 선택신호(SEL-SHIFT1)가 "하이"인 구간에서 쉬프트 아웃(shift-out)되어 출력됨과 동시에 피드백 루프(feedback loop)를 통하여 다시 결함입력 레지스터(320)로 입력된다. 결함입력 레지스터(320)는 결함복구 데이터(ERRDATA_1)가 모두 출력된 후에도 출력전의 결함복구 데이터(ERRDATA_1)가 유지되어야 한다. 클리어 신호(CLRFER)를 통해 리셋되지 않을 경우 저장된 결함복구 데이터(ERRDATA_1)가 계속 유지되어 테스트 환경을 변화시키면서 반복적인 테스트가 수행될 수 있다. 즉, 소정의 환경에서 발견된 결함에 대한 결함복구 데이터(ERRDATA_1)가 저장되어 테스트 및 분석이 모두 종료된 후 출력됨과 동시에 결함복구 데이터(ERRDATA_1)의 개수에 따라 특정 피드백 루프(feedback loop)가 형성되고 결함입력 레지스터(320)는 이전의 결과를 항상 저장하게 된다. 이후 테스트 환경을 변화시킨 후 다시 테스트를 진행할 경우 추가로 발생한 결함에 대한 결함복구 데이터(ERRDATA_1)가 추가로 저장되어 출력됨으로써 여러 조건에서 테스트한 결과가 모두 반영된 결함분석이 가능해진다.

비트 기입 기능 테스트(Bit write function test)가 설명된다. 결함구제 가능한 메모리의 경우 비트(bit) 별로 기입이 가능하도록 비트 라이트 인에이블 네가티브(tBWEN: bit write enable negative) 신호를 가진다. 즉, 비트 라이트 인에이블 네가티브(tBWEN: bit write enable negative)신호와 라이트 인에이블 네가티브(tWEN : write enable negative)신호가 모두 "로우"값인 비트에 대해서만 기입이 수행되며 그렇지 않은 비트는 이전의 값을 유지하게 되고 내장 리던던시 분석부(120)는 결함구제 가능한 메모리의 이러한 특성을 테스트하기 위해 결함이 발생하지 않은 어드레스를 찾을 필요가 있다.

즉, 비트 라이트 인에이블 네가티브(tBWEN: bit write enable negative)신호에 결함이 발생할 경우에는 결함이 있는 비트를 복구할 수 없으므로 이전 테스트 결과와 상관없이 "결함복구 불가능(un-repairable)"으로 처리되며, 그렇지 않을 경우 내장 리던던시 분석부(120)는 테스트를 수행 후 결함입력 레지스터(320)를 분석하여 결함이 존재하지 않는 어드레스를 지정하게 된다. 만일 결함이 발생한 어드레스에 대해 비트 기입 기능 테스트(Bit write function test)를 진행할 경우 결함복구가 될 수 있는 메모리에 대해서도 "결함복구 불가능(un-repairable)"으로 처리되므로 수율의 저하를 가져올 수 있다. 내장 리던던시 분석부(120)에 의해 결함이 발생되지 않은 어드레스에 대해 비트 라이트 인에이블 네가티브(tBWEN: bit write enable negative)신호와 라이트 인에이블 네가티브(tWEN : write enable negative)신호가 모두 "로우"값인 상태에서 특정 값이 기입된 후 다시 비트 라이트 인에이블 네가티브(tBWEN: bit write enable negative)신호는 모두 "하이"값이고 라이트 인에이블 네가티브(tWEN : write enable negative)신호는 모두 "로우"값인 상태에서 이전에 기입된 값의 상보값(complement value)이 기입된다. 비트 라이트 인에이블네가티브(tBWEN: bit write enable negative)신호가 모두 "하이"값인 상태에서 메모리 셀은 이전 값이 계속 유지되고 있어야 하므로 메모리 출력을 예상된 값과 비교하여 비트 라이트 인에이블 네가티브(tBWEN: bit write enable negative)신호의 기능이 테스트될 수 있다.

노말비트 어드레스 발생기(360)는 결함구제 가능한 메모리의 비트 기입 기능 테스트(Bit write function test)를 하기 위해 결함복구 데이터(ERRDATA_1)의 어드레스를 인식하고 결함이 없는 메모리 셀의 어드레스인 노말 비트 어드레스 신호(BITW_ADDR)를 발생하여 제어신호 발생부(200)로 인가한다. 노말비트 어드레스 발생기(360)에서 발생된 어드레스에 대해 비트 기입 기능 테스트(Bit write function test)가 진행된 결과에 결함이 발생될 경우 무조건 리페어 신호(REPAIR_1)는 "로우"값을 가지게 되며 결함복구가 될 수 없음을 나타낸다.

쉬프트 계수기(330)는 결함의 개수를 레지스터 제어부(300)에 인가하여 몇 비트를 쉬프트 아웃(shift-out)하여 결함복구 데이터(ERRDATA_1)가 출력될 것인지가 판단되게 한다.

결함 계수기(340)는 결함입력 레지스터(320)의 내부 레지스터들(321, 322, 323)중 몇 개의 레지스터에 결함복구 데이터(ERRDATA_1)가 존재하는지를 인식하는 기능을 한다.

결함 메모리 아이디(350)는 결함복구 데이터(ERRDATA_1)의 결함이 발생한 메모리의 아이디를 인식하는 기능을 한다.

결함복구를 위한 정보데이터는 테스트가 종료된 후 리페어 신호(REPAIR_1)가 "하이"값이 유지되고 에러바 신호(ERRORB_1)가 "로우"값인 경우 결함복구 데이터(ERRDATA_1)를 통해 출력된다. 저가 테스트 장비의 경우 데이터가 저장될수 있는 능력이 제한적이므로 결함복구 데이터 (ERRDATA_1)는 메모리의 수에 상관없이 1개의 핀을 통해 직렬적(serial)으로 출력된다.

도 4는 발견된 4개의 결함에 대한 결함복구를 위한 정보데이터가 결함복구 데이터(ERRDATA_1)를 통해 출력되는 것을 나타낸다. 최초 1비트를 항상 "하이"값으로 하여 결함복구 데이터(ERRDATA_1)의 출력이 시작됨을 알려주며, 다음 3비트(400)를 통해 앞으로 출력될 결함정보 패킷(fail information packet)(410)의 수를 알려준다. 만일 발견된 결함이 없을 경우 결함복구를 위한 정보데이터는 출력되지 않으며 결함복구 데이터(ERRDATA_1)는 "로우"값이 계속 유지된다. 기존의 방법과 달리 여러개의 다양한 크기의 메모리가 동시에 테스트되고 분석되어 순차적으로 출력되므로 결함메모리 아이디 코드가 정기적으로 출력되어 각각의 메모리가 식별될 수 있다. 따라서 테스트가 종료된 후 출력된 직렬(serial)신호를 분석하여 테스트된 모든 메모리에 대한 테스트 결과 및 결함복구에 관한 정보를 얻을 수 있다.

각각의 메모리는 고유의 메모리 아이디를 가지고 있으며 여러개의 메모리에대한 결함복구 데이터(ERRDATA)는 결함이 발견된 메모리에 대해서 정해진 메모리 아이디 순서로 출력된다. 도 5는 테스트된 메모리중 2개의 메모리에 대해 결함복구 데이터(ERRDATA_1, ERRDATA_2)를 출력하고 있음을 나타낸다. 즉 내장 리던던시 분석부(120)의 결함복구 데이터(ERRDATA_1)는 결함복구를 위한 정보데이터가 2개(510, 520) 있음을 나타내며, 내장 리던던시 분석부(125)의 결함복구 데이터 (ERRDATA_2)는 결함복구를 위한 정보데이터가 1개(560) 있음을 나타낸다. 만일 테스트가 진행된 메모리가 모두 4개라면 나머지 2개는 결함이 없음을 나타낸다. 이와 같은 방법은 테스트된 여러개의 메모리중 결함복구 데이터(ERRDATA)의 출력이 필요한 메모리가 제어부(100)에 의해 선택되어 제어됨으로써 최소한의 데이터가 출력되게 된다. 이는 저가의 테스트 장비가 이용될 경우 하나의 핀에 대한 데이터의 저장능력이 한정되어 있다는 제한이 최소화 될 수 있다는 장점이 있다.

모든 메모리에 대해 테스트와 분석이 모두 종료된 후 던 신호(DONE)는 "하이"값을 유지하게되고, 제어부(100)에 의해 각각의 내장 리던던시 분석부(120, 125)로부터 엠프티 신호(EMPTY)가 수신되고 개별 선택신호 (SEL-SHIFT)가 각각의 내장 리던던시 분석부(120,125)로 인가되어 결함복구 데이터(ERRDATA)가 출력된다. 도 6에 의하면, 최초의 던 신호(DONE)가 "하이"인 상태에서 각각의 메모리에 대한 엠프티 신호들(EMPTY_1, EMPTY_2, EMPTY_4)이 "로우"값을 가지므로 메모리들(RAM1,RAM2, RAM4)에 대해 출력될 결함복구 데이터(ERRDATA)가 있음을 나타낸다.

제어부(100)에 의해, 던 신호(DONE)가 "하이"값인 상태에서 최초의 제1 메모리(RAM1)에 대한 결함복구 데이터(ERRDATA_1)가 출력될 수 있는 클럭의 수만큼 개별 선택신호(SEL-SHIFT1)만 "하이"값이 되도록 제어된다. 따라서 직렬신호인 결함복구 데이터(ERRDATA_1)에 의해, 지정된 제1 메모리(RAM1)에 대한 결함에 관한 정보만이 출력된다. 제1 메모리(RAM1)에 대한 결함복구 데이터(ERRDATA_1)의 출력이 모두 종료되면 엠프티 신호(EMPTY_1)는 "하이"값으로 반전되고 개별 선택신호(SEL-SHIFT1) 역시 "로우"값으로 반전된다. 제어부(100)에 의해 제1 메모리(RAM1)에 대한 결함복구 데이터(ERRDATA_1)가 모두 출력된 후 제2 메모리(RAM2)에 대한 결함복구 데이터(ERRDATA_2)가 이어서 출력된다. 즉, 제2 메모리(RAM2)에 대한 개별 선택신호(SEL-SHIFT2)가 "하이"값으로 반전되고 제2 메모리(RAM2)에 대한 결함복구 데이터(ERRDATA_2)가 모두 출력되면 엠프티 신호(EMPTY_2)가 다시 "하이"값으로 반전되고 개별 선택신호(SEL-SHIFT2)도 다시 "로우"값으로 반전된다. 이후 제3 메모리(미도시)에 대해서는 엠프티 신호(EMPTY_3)가 "하이"값을 가지므로 출력할 결함복구 데이터(ERRDATA_3) (미도시)가 없음을 의미하며 제어부(100)에 의한 결함복구 데이터(ERRDATA_3) (미도시)의 출력은 생략되고, 엠프티 신호(EMPTY_4)가 "로우"값을 가지는 제4 메모리(RAM4)에 대해 결함복구 데이터(ERRDATA_4)의 출력이 같은 방법으로 진행된다.

모든 메모리에 대해 결함복구를 위한 정보데이터의 출력이 종료된 후 결함복구 데이터(ERRDATA)는 계속 "로우"값이 유지된다. 다만, 리페어 신호(REPAIR)가 "로우"값을 가지고 있어서 결함복구가 될 수 없는 상태 (un-repairable)일 경우, 테스트 장비에 불필요한 데이터가 저장되는 것을 막기 위해 결함복구 데이터(ERRDATA)는 항상 "로우"값을 유지하게 되고 결함복구를 위한 정보데이터는 출력되지 않는다. 도 6에서 8개의 메모리들이 테스트되었다면 나머지 5개의 메모리들은 결함이 발견되지 않음을 의미한다. 여러 개의 결함복구 데이터(ERRDATA)가 직렬적(serial)으로 출력되므로 메모리의 개수에 상관없이 항상 1개의 핀이 유지될 수 있어 핀의 수가 최소화 될 수 있으며 각각의 메모리중 필요한 정보만 연속적으로 출력하여 모든 메모리의 결함복구 데이터(ERRDATA)가 출력되는데 필요한 시간이 최소화되고 저가 장비에서 저장해야 할 데이터 양이 최소화 될 수 있다.

일반적으로 리텐션 테스트에 필요한 시간은 메모리가 테스트 및 분석되는 시간에 비해 대단히 커서 각각의 메모리에 대해 따로 리텐션 테스트가 실시될 경우 테스트 비용이 커지는 단점이 있다. 따라서 복수의 메모리들이 사용된 경우 리텐션 테스트 시간이 최소화되기 위해 모든 메모리에 대해 동시에 리텐션 테스트가 실행되어야 하며 조건도 동일한 상태로 유지되어야 한다. 리텐션 테스트는 모든 셀에 대해 "로우" 또는 "하이"값이 기입된 후 50ms의 시간이 경과된 후 독출하는 방법으로 진행된다. 결함복구 데이터(ERRDATA)와 던 신호(DONE)는 리텐션 테스트가 수행될 포인트를 알려준다. 크기가 가장 큰 메모리가 리텐션 테스트 조건에 도착될 때까지 다른 메모리는 리텐션 테스트 조건에서 홀드(HOLD)상태가 유지된다. 모든 메모리가 리텐션 테스트 조건에 도착되면 리텐션 테스트는 모든 메모리에 대해 동시에 진행되고 리텐션 테스트가 종료된 후 각각의 내장 리던던시 분석부(120, 125)에 의해 나머지 테스트가 진행된다. 도 7에는 리텐션 테스트 구간(710)이 나타나 있으며, "DISTURB"와 "MARCH"는 각각 메모리의 테스트 패턴을 의미한다.

제어부(100)가 각각의 내장 리던던시 분석부(120, 125)에 대해 리텐션 테스트 포인트를 동일하게 조정하여 테스트 시간이 가장 크게 소요되는 리텐션 테스트가 모든 메모리에 대해 동시에 실시될 수 있도록 함으로써 각각의 메모리에 대해 리텐션 테스트를 실시하던 기존의 방법에 비해 테스트 시간이 최소화 될 수 있다. 또한 리텐션 테스트가 전체 테스트의 후반부에 위치되어 리페어 신호(REPAIR)를 통해 결함복구 될 수 없는 메모리에 대해서는 불필요한 리텐션 테스트가 이루어지지 않는다. 임의의 메모리에 대해 선택적으로 테스트 및 분석이 진행되어도 리텐션 테스트의 작업표준(specification)은 변화되지 않으며 선택된 메모리의 크기에 따라 리텐션 테스트 포인트가 변경될 필요가 없어서 테스트 작업표준 (specification)이 단순화 될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 반도체 장치는, 크기가 서로 다른 복수개의 메모리가 제어부와 각각의 내장 리던던시 분석부에 의해 동시에 테스트 및 분석될 수 있으며, 테스트 장비와 연결되는 제어부의 신호가 메모리의 개수에 상관없이 항상 5개의 출력신호로만 유지되어 핀의 개수가 최소화되어 저가의 테스트 장비가 이용될 수 있다.

또한 모든 메모리가 동시에 테스트되고 그 결과가 순차적으로 출력되므로 각각의 메모리가 따로 테스트되는 방법보다 테스트 시간이 최소화 될 수 있다.

내장된 회로를 통해 모든 메모리에 대해 동일한 조건에서 리텐션 테스트가 동시에 수행될 수 있어 테스트 시간 및 테스트 비용이 감소될 수 있고, 다양한 테스트 환경에서 반복적인 테스트가 수행될 경우 이전의 테스트 결과가 내부적으로 저장되어 새로운 테스트 결과에 반영됨으로써 특정 환경에서 발견된 결함에 대해서도 분석이 진행될 수 있는 장점이 있다.

Claims

개별 선택 신호들 중 대응되는 하나의 신호에 응답하여 파워 다운 모드로 전환되는 복수개의 메모리 블락들 ;

공통 구동신호중 대응되는 하나의 신호에 응답하여 상기 복수개의 메모리 블록들을 테스트하기 위하여 동시에 동작되는 복수개의 내장 리던던시 분석부들로서, 상기 개별 선택 신호들 중 대응되는 하나의 신호에 응답하여 상기 메모리 블록들을 선택적으로 테스트하고 분석하여 결함복구 정보신호 그룹을 출력하는 상기 복수개의 내장 리던던시 분석부들(Built-In Redundancy Analysis Units);

외부에서 인가되는 복수개의 제어신호들에 응답하여 상기 공통 구동신호들 및 각각의 개별 선택신호들을 발생하고, 상기 각각의 내장 리던던시 분석부로부터 발생되는 상기 결함복구 정보신호 그룹들을 하나씩 순차적으로 수신하여 순차적으로 출력하는 제어부 ; 및

테스트 선택 신호에 응답하여 상기 메모리 블록들을 테스트하기 위하여 상기 내장 리던던시 분석부들로부터 출력되는 신호 또는 정상 입력 신호 중 하나를 선택하여 대응되는 메모리 블록으로 인가하는 복수개의 선택 수단들을 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 내장 리던던시 분석부들 각각은,

상기 공통 구동신호들중 일부 및 상기 개별 선택신호들중 일부에 응답하여 테스트하고 분석하는 동작을 제어하기 위한 제어신호 및 결함복구 정보신호 그룹중 일부를 발생하는 제어신호 발생부;

상기 제어신호 발생부에 의해 제어되고 상기 메모리 블락들중 대응되는 메모리 블락을 테스트하기 위한 데이터 입력 신호들을 발생하며, 상기 메모리에서 독출되는 독출 데이터와 비교하기 위한 비교 데이터를 발생하는 데이터 발생기 ;

상기 제어신호 발생부에 의해 제어되고 상기 메모리 블락으로부터 독출되는 독출 데이터와 상기 비교 데이터를 비교하는 비교기 ; 및

상기 제어신호 발생부에 의해 제어되고 상기 개별 선택신호들중 다른 일부 및 상기 공통 구동신호들중 다른 일부에 응답하여 상기 비교기로부터 발생되는 데이터 결함신호를 수신하여 결함복구 정보신호 그룹 중 다른 일부를 발생하는 결함 분석부를 구비하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 결함 분석부는

상기 데이터 결함신호를 수신하여 결함복구 정보신호 그룹중 하나인 결함복구 데이터로서 발생하고 상기 제어부에서 발생된 개별 선택신호들중 일부에 응답하여 쉬프트 신호를 발생하는 레지스터 제어부 ; 및

상기 결함복구 데이터를 수신하여 저장한 후, 상기 쉬프트 신호에 응답하여 상기 결함복구 데이터를 출력하는 결함입력 레지스터를 구비하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서 상기 결함 분석부는,

상기 결함복구 데이터의 어드레스를 인식하고 결함이 없는 메모리 셀의 어드레스인 노말 비트 어드레스 신호를 발생하여 상기 제어신호 발생부로 인가하는 노말 비트 어드레스 발생기를 더 구비하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 결함입력 레지스터는

제 1 내지 제 n개의 레지스터를 구비하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서, 상기 결함입력 레지스터는

출력된 상기 결함 복구데이터를 피드백하여 그 개수만큼 상기 제1 내지 제 n개의 레지스터에 순차적으로 저장하는 것을 특징으로 하는 반도체 장치.
복수개의 메모리 블락들을 구비하는 반도체 장치에 대한 결함분석 방법에 있어서,

(a) 상기 반도체 장치 외부에서 복수개의 제어신호들을 인가하는 단계 ;

(b) 상기 제어신호들에 응답하여 공통 구동신호들 및 각각의 개별 선택신호를 발생하는 단계 ;

(c) 상기 공통 구동신호들 및 상기 각각의 개별 선택신호에 응답하여 상기 각각의 메모리 블락을 테스트하고 분석하여 상기 메모리 블락들에 대한 결함복구 정보신호 그룹들을 발생하여 저장하는 단계 ; 및

(d) 상기 결함복구 정보신호 그룹들을 순차적으로 수신하여 순차적으로 상기 반도체 장치 외부로 출력하는 단계를 구비하는 것을 특징으로 하는 결함분석 방법.
제7항에 있어서, 상기 결함분석 방법은,

(e) 상기 공통 구동신호들에 응답하여 상기 복수개의 메모리 블락들을 동시에 리텐션 테스트하는 단계를 더 구비하는 것을 특징으로 하는 결함분석 방법.
제7항에 있어서, 상기 (c)단계는,

(c1) 상기 공통 구동신호들중 일부 및 상기 개별 선택신호들중 일부에 응답하여 테스트 제어신호들 및 상기 결함복구 정보신호 그룹중 일부를 발생하는 단계;

(c2)상기 테스트 제어신호들중 일부에 응답하여 상기 메모리 블락을 제어하기 위한 메모리 제어신호들, 상기 메모리 블락에 기입하기 위한 기입 데이터, 및상기 메모리 블락으로부터 독출되는 독출 데이터와 비교하기 위한 비교 데이터를 발생하는 단계 ;

(c3) 상기 테스트 제어신호들 중 다른 일부에 응답하여 상기 메모리 블락으로부터 독출되는 상기 독출 데이터와 상기 비교 데이터를 비교하는 단계 ; 및

(c4) 상기 테스트 제어신호들 중 또 다른 일부 및 상기 개별 선택신호들중 일부 및 공통 구동신호들중 일부에 응답하여 상기 비교결과를 데이터 결함신호로서 수신하여 상기 결함복구 정보신호 그룹의 다른 일부를 발생하여 출력하는 단계를 구비하는 것을 특징으로 하는 결함분석 방법.
제9항에 있어서, 상기 (c4)단계는,

(c41) 상기 테스트 제어신호들중 또 다른 일부 및 상기 개별 선택신호들중 일부에 응답하여 쉬프트 신호를 발생하고, 상기 데이터 결함신호를 수신하여 상기 결함복구 정보신호 그룹의 하나인 결함복구 데이터를 발생하는 단계 ; 및

(c42) 상기 결함복구 정보신호 그룹의 하나인 결함복구 데이터를 수신하여 저장하고, 상기 쉬프트 신호에 응답하여 상기 결함복구 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 결함분석 방법.
제10항에 있어서, 상기 (c4)단계는,

(c43) 상기 결함복구 데이터의 어드레스를 인식하고 결함이 없는 메모리 셀의 어드레스인 노말 비트 어드레스신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 결함분석 방법.