KR102637850B1 - 반도체 디바이스 테스트 장치 및 그것의 리던던시 분석 방법 - Google Patents

Abstract

반도체 디바이스 테스트 장치 및 그것의 리던던시 분석 방법이 제공된다. 본 발명에 따른 반도체 디바이스 테스트 장치의 리던던시 분석 방법은 컴퓨팅 장치에 의해 수행되고, 복수의 반도체 디바이스의 결함 스코어를 획득하는 단계, 및 상기 결함 스코어에 기초하여 상기 복수의 반도체 디바이스의 리던던시 분석 작업을 복수의 분석 유닛에 나누어 할당하는 단계를 포함하되, 상기 복수의 반도체 디바이스는 제1 반도체 디바이스 그룹 및 제2 반도체 디바이스 그룹을 포함하고, 상기 복수의 분석 유닛 중 제1 분석 유닛에는 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 상기 복수의 분석 유닛 중 제2 분석 유닛에는 상기 제2 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 상기 복수의 분석 유닛에 나누어 할당하는 단계는 상기 제1 반도체 디바이스 그룹의 결함 스코어의 합과 상기 제2 반도체 디바이스 그룹의 결함 스코어의 합의 차가 소정의 값 이하가 되도록 상기 복수의 반도체 디바이스를 상기 복수의 분석 유닛에 나누어 할당한다.

Description

반도체 디바이스 테스트 장치 및 그것의 리던던시 분석 방법{APPARATUS FOR TESTING SEMICONDUCTOR DEVICE, AND REDANDUNCY ANALYSIS METHOD THEREOF}

본 발명은 반도체 디바이스 테스트 장치 및 그것의 리던던시 분석 방법에 관한 것이다.

반도체 디바이스 테스트 장치는 Automatic Test Equipment(ATE)로 지칭되며, 반도체 디바이스에 전기적 패턴 신호를 인가하고 그에 대한 응답을 분석하여 반도체 디바이스의 양품 여부를 검증하는 장치이다.

반도체 디바이스 테스트 장치는 반도체 디바이스에 대해 테스트를 실시한 후 반도체 디바이스의 셀 중 어느 부분에서 결함이 발생했는지 분석하고, 그 결과를 바탕으로 결함 셀을 리던던시 셀로 대체함으로써 반도체 디바이스의 결함을 복구하게 된다. 이 때, 결함 셀을 리던던시 셀로 대체하기 위한 효율적인 로직을 도출하는 작업이 리던던시 분석 작업(Redundancy Analysis, RA)이다.

일반적으로, 리던던시 분석 작업에 소요되는 리던던시 분석 시간은 테스트 장치의 결함 복구 성능을 나타내는 주요한 지표이다. 따라서, 리던던시 분석 시간을 단축할 수 있다면 반도체 디바이스 테스트 장치의 결함 복구 성능을 향상시키게 될 것이다.

대한민국 등록특허공보 제10-2312957호 (2021.10.15 공고)

본 발명의 몇몇 실시예를 통해 해결하고자 하는 기술적 과제는 결함 복구를 위한 리던던시 분석 시간을 최소화할 수 있는 반도체 디바이스 테스트 장치 및 그것의 리던던시 분석 방법을 제공하는 것이다.

본 발명의 몇몇 실시예를 통해 해결하고자 하는 다른 기술적 과제는 리던던시 분석 작업을 복수의 분석 유닛으로 분산 처리함에 있어, 각 분석 유닛에 고르게 작업량이 할당되도록 하는 반도체 디바이스 테스트 장치 및 그것의 리던던시 분석 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명의 기술분야에서의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 해결하기 위한, 본 발명의 실시예들에 따른 반도체 디바이스 테스트 장치의 리던던시 분석 방법은 컴퓨팅 장치에 의해 수행되고, 복수의 반도체 디바이스의 결함 스코어를 획득하는 단계, 및 상기 결함 스코어에 기초하여 상기 복수의 반도체 디바이스의 리던던시 분석 작업을 복수의 분석 유닛에 나누어 할당하는 단계를 포함하되, 상기 복수의 반도체 디바이스는 제1 반도체 디바이스 그룹 및 제2 반도체 디바이스 그룹을 포함하고, 상기 복수의 분석 유닛 중 제1 분석 유닛에는 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 상기 복수의 분석 유닛 중 제2 분석 유닛에는 상기 제2 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 상기 복수의 분석 유닛에 나누어 할당하는 단계는 상기 제1 반도체 디바이스 그룹의 결함 스코어의 합과 상기 제2 반도체 디바이스 그룹의 결함 스코어의 합의 차가 소정의 값 이하가 되도록 상기 복수의 반도체 디바이스를 상기 복수의 분석 유닛에 나누어 할당할 수 있다.

일 실시예로서, 상기 결함 스코어는 결함 수일 수 있다.

일 실시예로서, 상기 결함 스코어는 반도체 디바이스의 웨이퍼 상의 위치에 기초하여 결정된 리던던시 분석 시간의 예상 값 또는 결함 수의 예상 값일 수 있다.

일 실시예로서, 상기 복수의 분석 유닛에 나누어 할당하는 단계는 상기 복수의 반도체 디바이스를 결함 스코어의 크기 순서대로 상기 복수의 분석 유닛에 순차 할당하는 단계, 및 상기 복수의 분석 유닛 각각에게 자신에게 할당된 반도체 디바이스의 리던던시 분석 작업을 할당하는 단계를 포함할 수 있다.

일 실시예로서, 상기 소정의 값은 상기 복수의 반도체 디바이스의 결함 스코어 중 가장 큰 값일 수 있다.

일 실시예로서, 상기 제1 분석 유닛에게 할당된 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 완료되면, 상기 복수의 반도체 디바이스의 리던던시 분석 작업 중 미완료 리던던시 분석 작업을 상기 제1 분석 유닛에게 할당하는 단계를 더 포함할 수 있다.

일 실시예로서, 상기 미완료 리던던시 분석 작업은 상기 복수의 분석 유닛 중 어느 것에도 할당되지 않은 리던던시 분석 작업일 수 있다.

일 실시예로서, 상기 미완료 리던던시 분석 작업은 상기 복수의 분석 유닛 중 상기 제1 분석 유닛이 아닌 다른 분석 유닛에 기 할당된 리던던시 분석 작업이고, 상기 제1 분석 유닛에게 할당하는 단계는 상기 다른 분석 유닛에게 기 할당된 상기 미완료 리던던시 분석 작업을 상기 제1 분석 유닛에게 재할당할 수 있다.

상기 기술적 과제를 해결하기 위한, 본 발명의 실시예들에 따른 반도체 디바이스 테스트 장치의 리던던시 분석 방법은 컴퓨팅 장치에 의해 수행되고, 복수의 반도체 디바이스의 결함 스코어를 획득하는 단계, 상기 결함 스코어가 큰 순서대로 상기 복수의 반도체 디바이스의 리던던시 분석 작업 중 적어도 일부를 복수의 분석 유닛에 할당하는 단계, 상기 할당된 리던던시 분석 작업을 완료한 제1 분석 유닛으로부터 신규 작업 할당 요청을 수신하는 단계, 및 상기 신규 작업 할당 요청에 응답하여 상기 복수의 반도체 디바이스의 미할당된 리던던시 분석 작업 중 결함 스코어가 가장 큰 리던던시 분석 작업을 상기 제1 분석 유닛에 할당하는 단계를 포함할 수 있다.

상기 기술적 과제를 해결하기 위한, 본 발명의 실시예들에 따른 반도체 디바이스 테스트 장치는, 복수의 반도체 디바이스의 결함 스코어를 저장하는 페일 메모리, 상기 복수의 반도체 디바이스의 리던던시 분석 작업을 수행하는 복수의 분석 유닛, 및 상기 결함 스코어에 기초하여 상기 복수의 반도체 디바이스의 리던던시 분석 작업을 상기 복수의 분석 유닛에 나누어 할당하는 스케줄러를 포함하고, 상기 복수의 반도체 디바이스는 제1 반도체 디바이스 그룹 및 제2 반도체 디바이스 그룹을 포함하고, 상기 복수의 분석 유닛 중 제1 분석 유닛에는 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 상기 복수의 분석 유닛 중 제2 분석 유닛에는 상기 제2 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 상기 스케줄러는 상기 제1 반도체 디바이스 그룹의 결함 스코어의 합과 상기 제2 반도체 디바이스 그룹의 결함 스코어의 합의 차가 소정의 값 이하가 되도록 상기 복수의 반도체 디바이스를 상기 복수의 분석 유닛에 나누어 할당할 수 있다.

도 1은 본 발명의 일 실시예에 따른 리던던시 분석 모듈을 나타내는 블록도이다.
도 2는 도 1의 리던던시 분석 모듈을 구체화한 일 실시예를 나타내는 도면이다.
도 3 및 도 4는 도 2의 스케줄러가 결함 수를 기초로 복수의 분석 유닛에 리던던시 분석 작업을 할당하는 구체적인 방법을 설명하기 위한 도면이다.
도 5는 도 2의 스케줄러가 통계적 예상 값을 기초로 복수의 분석 유닛에 리던던시 분석 작업을 할당하는 구체적인 방법을 설명하기 위한 도면이다.
도 6은 리던던시 분석 중 동적으로 리던던시 분석 작업을 재할당하는 실시예를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 리던던시 분석 방법을 나타내는 순서도이다.
도 8은 도 7의 S300 단계를 구체화한 일 실시예를 나타내는 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 리던던시 분석 방법을 나타내는 순서도이다.
도 10은 본 발명의 또 다른 실시예에 따른 리던던시 분석 방법을 나타내는 순서도이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명의 기술적 사상은 이하의 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 이하의 실시예들은 본 발명의 기술적 사상을 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.

각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결함" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결함" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

이하, 본 발명의 몇몇 실시예들에 대하여 첨부된 도면에 따라 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 리던던시 분석 모듈을 나타내는 블록도이다. 도 1에서 리던던시 분석 모듈(100)은 반도체 디바이스 테스트 장치(10)에 내장된 모듈로서 표현되어 있지만, 본 발명의 범위에 이에 한정되는 것은 아니다. 예를 들어, 리던던시 분석 모듈(100)은 반도체 디바이스 테스트 장치(10)와 분리된 외부 모듈일 수도 있다.

반도체 디바이스 테스트 장치(10)는 피시험 디바이스(20, Device Under Test, DUT)에 테스트 신호를 인가하고 그에 대한 응답을 분석함으로써 피시험 디바이스(20)의 양품 여부를 테스트한다. 일 실시예로서, 피시험 디바이스(20)는 웨이퍼 상에 형성된 복수의 반도체 디바이스일 수 있다.

반도체 디바이스 테스트 장치(10)는 피시험 디바이스(20)의 테스트 결과를 분석하여 페일 데이터(Fail Data)를 생성한다. 페일 데이터는 결함이 있는 것으로 판정된 피시험 디바이스(이하,'결함 디바이스'라 함)의 정보를 나타내는 데이터로서, 결함 디바이스 번호, 결함 디바이스의 웨이퍼 상 위치, 결함 수, 또는 결함 위치 등을 포함할 수 있다.

페일 데이터는 리던던시 분석 모듈(100)에 제공되어 페일 메모리(110)에 저장되고, 리던던시 분석 모듈은 이를 읽어들인 후 복수의 분석 유닛(121, 122, 123)을 이용하여 피시험 디바이스(20)의 리던던시 분석(Redundancy Analysis, RA) 작업을 처리한다. 처리된 결과는 RA 결과로서 출력된다. 반도체 디바이스 테스트 장치(10)는 RA 결과를 기초로 피시험 디바이스(20)에 대한 페일 복구(또는, 리페어)를 수행한다.

최근 웨이퍼의 집적도가 증가함에 따라 매우 많은 수의 반도체 디바이스가 동시에 테스트되고, 리던던시 분석 모듈(100)이 처리할 리던던시 분석 작업의 수도 크게 증가하게 되었다. 그에 따라, 다수의 리던던시 분석 작업을 빠르게 처리하기 위해, 도 1과 같이 복수의 분석 유닛(121, 122, 123)을 구비하고 전체 리던던시 분석 작업을 각 분석 유닛에 나누어 처리하는 방식이 널리 사용되고 있다.

리던던시 분석 작업을 복수의 분석 유닛에 나누어 처리할 때, 전체 리던던시 분석 시간은 모든 리던던시 분석 작업이 완료되는 시점에 의존한다. 즉, n개의 분석 유닛이 리던던시 분석 작업을 나누어 처리하는 경우, n-1개의 분석 유닛이 자신에게 할당된 리던던시 분석 작업을 일찍이 완료하였더라도 모든 분석 유닛이 리던던시 분석 작업을 완료하지 않았다면 전체 리던던시 분석은 완료되지 않은 것이며, 모든 분석 유닛이 리던던시 분석 작업을 끝마친 후에야 비로소 전체 리던던시 분석이 종료된다.

따라서, 특정 분석 유닛에 너무 많은 작업 로드가 몰리는 등의 이유로 어느 한 분석 유닛의 작업 시간이 길어진다면 전체 리던던시 분석 시간이 증가하게 된다.

본 발명에서는, 스케줄러(130)를 통해 각 분석 유닛(121, 122, 123)에게 리던던시 분석 작업을 최적 할당함으로써, 리던던시 분석 작업이 특정 분석 유닛에 몰리지 않고 각 분석 유닛에 고르게 분산되도록 한다. 이에 의하면, 분석 유닛 간 리던던시 분석 작업의 편차 및 리던던시 분석 시간의 편차가 최소화되어, 전체 리던던시 분석 시간을 감소시키는 데 기여하게 된다. 이하, 도면을 참조하여 관련 설명을 이어간다.

도 2는 도 1의 리던던시 분석 모듈을 구체화한 일 실시예를 나타내는 도면이다. 도 2를 참조하면, 리던던시 분석 모듈(100)은 페일 메모리(110), 복수의 분석 유닛(121, 122, 123), 및 스케줄러(130)를 포함한다.

페일 메모리(110)는 반도체 디바이스 테스트 장치를 통해 수신되는 페일 데이터를 저장하는 메모리이다. 페일 메모리(110)의 예시는 RAM이 될 수 있으나, 이에 한정되는 것은 아니다.

복수의 분석 유닛(121, 122, 123)은 페일 메모리(110)에 저장된 페일 데이터를 기초로 각 반도체 디바이스에 대한 리던던시 분석을 수행하는 프로세서이다. 복수의 분석 유닛(121, 122, 123)은 서로 독립적으로 동작 가능하며, 일반적으로 리던던시 분석 CPU(Redundancy Analysis CPU, RACPU)로 지칭될 수 있으나, 이에 한정되는 것은 아니다.

스케줄러(130)는 복수의 반도체 디바이스의 리던던시 분석 작업을 복수의 분석 유닛(121, 122, 123)에 나누어 할당한다. 스케줄러(130)는 독립적으로 구동 가능한 프로세서로서, CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphic Processing Unit) 또는 본 발명의 기술 분야에 잘 알려진 임의의 형태의 프로세서 중 적어도 하나를 포함하여 구성될 수 있다.

스케줄러(130)는 각 분석 유닛(121, 122, 123)에 할당되는 리던던시 분석의 작업량 편차가 최소화되도록, 복수의 반도체 디바이스를 복수의 분석 유닛(121, 122, 123)에 나누어 할당한다. 이때, 특정 분석 유닛에 할당된 반도체 디바이스들을 하나의 그룹으로 지칭할 수 있다. 예를 들어, 복수의 반도체 디바이스 중 제1 분석 유닛(121)에 할당된 반도체 디바이스들은 제1 반도체 디바이스 그룹으로, 복수의 반도체 디바이스 중 제2 분석 유닛(121)에 할당된 반도체 디바이스들은 제2 반도체 디바이스 그룹으로, 복수의 반도체 디바이스 중 제n 분석 유닛(123)에 할당된 반도체 디바이스들은 제n 반도체 디바이스 그룹으로 각각 지칭될 수 있다.

복수의 분석 유닛(121, 122, 123)은 자신에게 할당된 반도체 디바이스 그룹의 페일 데이터를 페일 메모리(110)로부터 읽어내어 각 반도체 디바이스 그룹의 리던던시 분석 작업을 수행한다. 예를 들어, 제1 분석 유닛(121)은 제1 반도체 디바이스 그룹의 페일 데이터(111, 이하,'제1 그룹 페일 데이터'라 함)를 읽어내어 제1 반도체 디바이스 그룹의 리던던시 분석 작업을 수행하고, 제2 분석 유닛(122)은 제2 반도체 디바이스 그룹의 페일 데이터(112, 이하,'제2 그룹 페일 데이터'라 함)를 읽어내어 제2 반도체 디바이스 그룹의 리던던시 분석 작업을 수행하고, 제n 분석 유닛(123)은 제n 반도체 디바이스 그룹의 페일 데이터(113, 이하,'제n 그룹 페일 데이터'라 함)를 읽어내어 제n 반도체 디바이스 그룹의 리던던시 분석 작업을 수행한다.

일반적으로, 반도체 디바이스의 리던던시 분석에 있어, 리던던시 분석 작업량 및 리던던시 분석 시간은 해당 반도체 디바이스의 결함 수가 많을수록 증가한다. 따라서, 전체 리던던시 분석 시간을 줄이기 위해서는 각 분석 유닛(121, 122, 123)이 처리하는 결함 수가 서로 비슷하게 되도록 각 분석 유닛(121, 122, 123)에 반도체 디바이스들을 적절히 할당하는 것이 바람직하다.

이를 위해, 스케줄러(130)는 페일 데이터로부터 획득된 각 반도체 디바이스의 결함 수(30)를 참조하여, 각 분석 유닛(121, 122, 123)에 할당된 반도체 디바이스 그룹들의 결함 수가 서로 비슷하게 되도록 반도체 디바이스 그룹을 할당한다.

또는, 스케줄러(130)는 과거의 테스트 결과를 기초로 산출된 통계적 예상 값(40)을 참조하여, 각 분석 유닛(121, 122, 123)에 할당된 반도체 디바이스 그룹들의 결함 수 예상 값이 서로 비슷하게 되도록 반도체 디바이스 그룹을 할당할 수 있다. 이때, 결함 수 예상 값은 반도체 디바이스의 웨이퍼 상의 위치에 기초하여 결정되는 값일 수 있다.

또는, 스케줄러(130)는 과거의 테스트 결과를 기초로 산출된 통계적 예상 값(40)을 참조하여, 각 분석 유닛(121, 122, 123)의 리던던시 분석 시간 예상 값이 서로 비슷하게 되도록 반도체 디바이스 그룹을 할당할 수 있다. 이때, 리던던시 분석 시간 예상 값은 반도체 디바이스의 웨이퍼 상의 위치에 기초하여 결정되는 값일 수 있다.

본 명세서에서는 상기 결함 수(30) 또는 통계적 예상 값(40)을 통칭하여 결함 스코어로 지칭하기로 한다.

이상에서 설명한 방법에 따르면, 스케줄러(130)는 각 분석 유닛(121, 122, 123)이 처리하는 결함 수가 서로 비슷하게 되도록, 복수의 반도체 디바이스의 결함 스코어를 참조하여 각 분석 유닛(121, 122, 123)에 리던던시 분석 작업을 할당한다. 이에 의해, 각 분석 유닛(121, 122, 123)은 리던던시 분석 작업을 고르게 분담하게 되고, 그에 따라 각 분석 유닛(121, 122, 123)의 리던던시 분석 시간 편차도 최소화되어, 전체 리던던시 분석 시간이 감소될 수 있다. 도 3 이하를 참조하여, 이에 대한 구체적인 실시예를 부연 설명하기로 한다.

도 3 및 도 4는 실제 결함 수를 기초로 복수의 분석 유닛에 리던던시 분석 작업을 할당하는 구체적인 방법을 설명하기 위한 도면이다. 도 3 및 도 4에서는 테스트를 통해 생성된 페일 데이터로부터 실제 결함 수를 확인하고, 이를 기초로 각 분석 유닛이 처리할 결함 수 간 편차를 최소화하는 실시예가 설명된다.

도 3의 좌측 상단에는 복수의 반도체 디바이스의 결함 수를 나타내는 제1 테이블(30)의 예시적인 형태가 도시된다. 제1 테이블(30)은 복수의 반도체 디바이스의 페일 데이터로부터 생성된 결함 수 정보이다. 제1 테이블(30)에서 각 반도체 디바이스는 번호로서 특정되며, 단일 웨이퍼 상에 위치한 반도체 디바이스들인 것으로 가정된다.

페일 데이터로부터 제1 테이블(30)이 생성되면, 제1 테이블(30)을 결함 수 순서대로 정렬하여 제2 테이블(31)이 생성된다. 도 3의 좌측 하단에는 제2 테이블(31)의 예시적인 형태가 도시된다. 본 실시예에서, 제2 테이블(31)은 결함 수가 큰 순서대로 정렬된 것으로 예시되었지만, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 제2 테이블(31)은 결함 수가 작은 순서대로 정렬될 수도 있다.

제2 테이블(31)이 생성되면, 제2 테이블(31)의 정렬된 결과를 기초로 각 분석 유닛(121, 122, 123)에 복수의 반도체 디바이스가 순차 할당된다. 도 3의 우측에는 이에 대한 구체적인 예가 도시된다.

먼저, 제2 테이블(31)을 참조하여, 결함 수가 가장 큰 반도체 디바이스부터 하나씩 각 분석 유닛(121, 122, 123)에 순차 할당된다(F1). 예를 들어, 결함 수가 15로 가장 큰 반도체 디바이스 #P는 제1 분석 유닛(121)에 할당되고, 결함 수가 13으로 다음으로 큰 반도체 디바이스 #3는 제2 분석 유닛(122)에 할당된다. 이와 같은 방식으로 각 분석 유닛(121, 122, 123)에 반도체 디바이스가 하나씩 할당된다. 각 분석 유닛(121, 122, 123)에 반도체 디바이스를 하나씩 할당한 후에도 아직 할당되지 않은 반도체 디바이스가 있으면, 할당되지 않은 반도체 디바이스를 결함 수가 큰 순서대로 각 분석 유닛(121, 122, 123)에 2차 할당한다(F2). 다만 이때는 앞서의 역순으로, 제n 분석 유닛(123)부터 반도체 디바이스를 하나씩 할당한다. 반도체 디바이스의 2차 할당 이후에도 아직 할당되지 않은 반도체 디바이스가 있으면, 할당되지 않은 반도체 디바이스를 결함 수가 큰 순서대로 각 분석 유닛(121, 122, 123)에 3차 할당한다(F3). 3차 할당 시에는 2차 할당의 역순으로, 다시 제1 분석 유닛(121)부터 반도체 디바이스를 하나씩 할당한다.

이러한 방식으로 복수의 반도체 디바이스를 각 분석 유닛(121, 122, 123)에 할당한 결과가 도 4에 도시된다. 도 4를 참조하면, 제1 분석 유닛(121)에는 반도체 디바이스 #P, 반도체 디바이스 #2, 반도체 디바이스 #16이 할당된다. 제1 분석 유닛(121)에 할당된 반도체 디바이스들은 제1 반도체 디바이스 그룹(51)이 된다. 유사하게, 제2 분석 유닛(122)에는 반도체 디바이스 #3, 반도체 디바이스 #1, 반도체 디바이스 #13이 할당된다. 제2 분석 유닛(122)에 할당된 반도체 디바이스들은 제2 반도체 디바이스 그룹(52)이 된다. 마찬가지로, 제n 분석 유닛(123)에는 반도체 디바이스 #11, 반도체 디바이스 #18이 할당된다. 제n 분석 유닛(123)에 할당된 반도체 디바이스들은 제n 반도체 디바이스 그룹(53)이 된다.

그리고, 스케줄러는 각 분석 유닛(121, 122, 123)에 자신에게 할당된 반도체 디바이스의 분석 작업을 할당한다. 즉, 제1 분석 유닛(121)에는 제1 반도체 디바이스 그룹(51)의 리던던시 분석 작업이 할당되고, 제2 분석 유닛(122)에는 제2 반도체 디바이스 그룹(52)의 리던던시 분석 작업이 할당되고, 제n 분석 유닛(123)에는 제n 반도체 디바이스 그룹(53)의 리던던시 분석 작업이 할당된다.

이러한, 리던던시 분석 작업 할당 방법에 따르면, 즉, 각 분석 유닛(121, 122, 123)이 처리하는 결함 수의 편차가 매우 작아지게 된다. 가령, 도 4의 예를 참조하면, 제1 반도체 디바이스 그룹(51)의 총 결함 수는 21이고, 제2 반도체 디바이스 그룹(52)의 총 결함 수는 18이고, 제3 반도체 디바이스 그룹(53)의 총 결함 수는 20이 되어, 각 분석 유닛(121, 122, 123)에 할당된 결함 수의 편차가 매우 작게 됨을 알 수 있다.

물론, 각 분석 유닛(121, 122, 123) 간 결함 수의 편차는 분석 유닛의 개수, 반도체 디바이스의 개수, 또는 각 반도체 디바이스의 결함 수 값 등 구체적인 조건에 따라 다소 달라질 수 있으나, 어떠한 경우에도 결함 수의 편차는 반도체 디바이스의 결함 수 중 가장 큰 값을 초과하지 않는다. 즉, 각 반도체 디바이스 그룹 간 결함 수 합의 차이는 전체 결함 수 중 가장 큰 값(여기서는, 반도체 디바이스 #P의 결함 수인 15) 이하로 제한된다.

도 5는 통계적 예상 값을 기초로 복수의 분석 유닛에 리던던시 분석 작업을 할당하는 방법을 설명하기 위한 도면이다. 앞서 도 3에서 테스트 결과를 통해 측정된 실제 결함 수를 기초로 리던던시 분석 작업을 할당하였다면, 도 5에서는 과거 테스트 결과를 기초로 미리 생성된 통계적 예상 값을 기초로, 리던던시 분석 작업을 할당하는 예가 설명된다.

도 5의 상단에는 과거 웨이퍼 테스트 결과(60)가 도시된다. 통상, 반도체 디바이스의 결함 수 및 리던던시 분석 시간은 해당 반도체 디바이스가 형성된 웨이퍼 상의 위치와 상관관계를 갖는다. 예를 들어, 웨이퍼의 가장 자리에 위치한 반도체 디바이스는 웨이퍼의 중앙에 위치한 반도체 디바이스보다 통계적으로 유의미하게 더 많은 결함 수를 갖는 것으로 알려져 있다. 또한, 반도체 디바이스 또는 웨이퍼의 유형에 따라, 웨이퍼 상의 특정 위치에 형성된 반도체 디바이스가 다른 위치에 형성된 반도체 디바이스보다 더 많은 결함 수를 갖는 경우도 있다.

도 5의 실시예에서는, 이러한 점에 착안하여 과거 웨이퍼 테스트 결과(60)를 기초로 반도체 디바이스의 웨이퍼 상의 위치에 따른 결함 수의 예상 값을 산출하고, 이를 기초로 리던던시 분석 작업을 복수의 분석 유닛에 나누어 할당하는 방법을 제안한다.

일 실시예로서, 상기 결함 수의 예상 값 대신 리던던시 분석 시간의 예상 값이 이용될 수도 있다. 가령, 과거 웨이퍼 테스트 결과(60)를 기초로 반도체 디바이스의 웨이퍼 상의 위치에 따른 리던던시 분석 시간의 예상 값을 산출하고, 이를 기초로 리던던시 분석 작업이 할당될 수도 있다. 리던던시 분석 시간과 결함 수 간에는 어느 한쪽이 클수록 다른 한쪽도 큰 비례적 관계가 있어 상호 대체가 가능하고, 본 발명의 주요한 목적은 각 분석 유닛의 리던던시 분석 시간 편차를 최소화하는 것인 바, 반도체 디바이스의 리던던시 분석 시간을 기초로 리던던시 분석 작업을 할당하는 것이 본 발명의 취지에 더 직접적으로 부합할 수 있기 때문이다.

도 5의 하단에는 과거 웨이퍼 테스트 결과(60)를 기초로 산출된 통계적 예상 값을 나타내는 제3 테이블(40)이 도시된다. 제3 테이블(40)에서 각 반도체 디바이스는 번호로서 특정되며, 단일 웨이퍼 상에 위치한 반도체 디바이스들인 것으로 가정된다.

제3 테이블(40)의 제1 열에 표시된, 반도체 디바이스의 번호는 해당 반도체 디바이스의 웨이퍼 상의 위치를 나타낼 수 있다.

예를 들어, 반도체 디바이스 #1은 웨이퍼의 첫 번째 행의 처음에 위치한 반도체 디바이스를 의미하고, 반도체 디바이스 #2는 웨이퍼의 첫 번째 행의 두 번째 위치한 반도체 디바이스를 의미하고, 반도체 디바이스 #P는 웨이퍼의 마지막 행의 마지막에 위치한 반도체 디바이스를 나타낼 수 있다. 이러한 방식으로, 반도체 디바이스 번호로써 해당 반도체 디바이스의 웨이퍼 상 위치가 특정될 수 있다.

제3 테이블(40)의 제2 열에 표시된, 리던던시 분석 시간 예상 값은 과거 웨이퍼 테스트 결과(60)를 기초로 도출된, 반도체 디바이스의 웨이퍼 상 위치에 따른 리던던시 분석 시간의 통계적 예상 값으로, 과거 리던던시 분석 시간의 평균 값 또는 중간 값일 수 있다.

예를 들어, 제3 테이블(40)의 제1 행을 참조하면, 반도체 디바이스 #3은 웨이퍼의 첫 번째 행의 세 번째에 위치한 반도체 디바이스임을 의미하고, 리던던시 분석 시간 예상 값 390s는 과거 다수의 웨이퍼를 테스트했을 때 각 웨이퍼의 첫 번째 행의 세 번째에 위치한 반도체 디바이스의 리던던시 분석 시간들을 통계적으로 대표하는 값(가령, 상기 리던던시 분석 시간들의 평균 값 또는 중간 값)이 390초 였던 것을 의미한다.

제3 테이블(40)의 제3 열에 표시된, 결함 수 예상 값은 과거 웨이퍼 테스트 결과(60)를 기초로 도출된, 반도체 디바이스의 웨이퍼 상 위치에 따른 결함 수의 통계적 예상 값으로, 과거 결함 수의 평균 값 또는 중간 값일 수 있다.

예를 들어, 제3 테이블(40)의 제1 행을 참조하면, 반도체 디바이스 #3은 웨이퍼의 첫 번째 행의 세 번째에 위치한 반도체 디바이스임을 의미하고, 결함 수 예상 값 13은 과거 다수의 웨이퍼를 테스트했을 때 각 웨이퍼의 첫 번째 행의 세 번째에 위치한 반도체 디바이스의 결함 수들을 통계적으로 대표하는 값(가령, 상기 결함 수들의 평균 값 또는 중간 값)이 13이었던 것을 의미한다.

이러한 방식으로, 과거 웨이퍼 테스트 결과(60)를 기초로, 각 반도체 디바이스의 웨이퍼 상 위치에 대응하는 리던던시 분석 시간 예상 값 및 결함 수 예상 값이 제3 테이블(40)로서 도출될 수 있다.

일 실시예로서, 제3 테이블(40)은 도 5에 도시된 바와 같이, 리던던시 분석 시간 예상 값의 크기 순서대로 또는 결함 수 예상 값의 크기 순서대로 정렬될 수 있다.

제3 테이블(40)의 값들(즉, 리던던시 분석 시간 예상 값 또는 결함 수 예상 값)은 리던던시 분석이 필요한 반도체 디바이스의 리던던시 분석 시간 또는 결함 수로 추정될 수 있다. 따라서, 스케줄러는 제3 테이블(40)에 기초하여 각 분석 유닛에 할당된 반도체 디바이스 그룹 간 리던던시 분석 시간의 편차 또는 결함 수 편차가 최소가 되도록 각 반도체 디바이스를 복수의 분석 유닛에 할당할 수 있다.

이때의 구체적인 반도체 디바이스 할당 방법은 도 3에서 설명된 것과 유사하다. 다만, 반도체 디바이스를 할당하기 위한 기준이 실제 결함 수에서 결함 수 예상 값 또는 리던던시 분석 시간 예상 값으로 바뀌는 점이 도 3과 달라진 점이다.

가령, 반도체 디바이스 할당 기준이 결함 수 예상 값일 때, 스케줄러는 각 반도체 디바이스를 복수의 분석 유닛에 나누어 할당할 때, 먼저 결함 수 예상 값이 큰 순서부터 반도체 디바이스를 하나씩 각 분석 유닛에 순차 할당하고, 모든 분석 유닛에 반도체 디바이스를 하나씩 할당한 후에도 아직 할당되지 않은 반도체 디바이스가 남아 있으면, 할당되지 않은 반도체 디바이스를 결함 수 예상 값이 큰 순서대로 각 분석 유닛에 2차 할당하되, 이때는 앞서의 역순으로 제n 분석 유닛부터 반도체 디바이스를 하나씩 할당한다.

이러한 방법을 반복하여 전체 반도체 디바이스가 복수의 분석 유닛에 나누어 할당되면, 스케줄러는 각 분석 유닛에 자신에게 할당된 반도체 디바이스의 리던던시 분석 작업을 할당한다. 이 경우 각 분석 유닛에 할당된 각 반도체 디바이스 그룹 간 결함 수 예상 값의 편차는 전체 결함 수 예상 값 중 가장 큰 값(여기서는, 반도체 디바이스 #3의 결함 수 예상 값인 15) 이하로 제한되게 될 것이다.

또는, 반도체 디바이스 할당 기준이 리던던시 분석 시간 예상 값일 때, 스케줄러는 각 반도체 디바이스를 복수의 분석 유닛에 나누어 할당할 때, 먼저 리던던시 분석 시간 예상 값이 큰 순서부터 반도체 디바이스를 하나씩 각 분석 유닛에 순차 할당하고, 모든 분석 유닛에 반도체 디바이스를 하나씩 할당한 후에도 아직 할당되지 않은 반도체 디바이스가 남아 있으면, 할당되지 않은 반도체 디바이스를 리던던시 분석 시간 예상 값이 큰 순서대로 각 분석 유닛에 2차 할당하되, 이때는 앞서의 역순으로 제n 분석 유닛부터 반도체 디바이스를 하나씩 할당한다.

이러한 방법을 반복하여 전체 반도체 디바이스가 복수의 분석 유닛에 나누어 할당되면, 스케줄러는 각 분석 유닛에 자신에게 할당된 반도체 디바이스의 리던던시 분석 작업을 할당한다. 이 경우 각 분석 유닛에 할당된 각 반도체 디바이스 그룹 간 리던던시 분석 시간 예상 값의 편차는 전체 리던던시 분석 시간 예상 값 중 가장 큰 값(여기서는, 반도체 디바이스 #3의 리던던시 분석 시간 예상 값인 390s) 이하로 제한되게 될 것이다.

이상에서 설명한 실시예들에 따르면, 각 분석 유닛에 리던던시 분석 작업이 고르게 할당될 수 있고, 그에 따라 특정 분석 유닛에 작업량이 집중되는 것을 방지하여 전체 리던던시 분석 시간이 최소화될 수 있다.

특히 도 5에서 설명한 방법에 따르면 테스트 웨이퍼가 달라질 때마다 데이터를 정렬할 필요가 없다는 점에서 도 3에서 설명한 방법보다 유리할 수 있다. 즉, 도 3에서 설명한 방법은 페일 데이터를 기준으로 실제 결함 수를 추출하여 이를 크기 순으로 정렬하는 데, 테스트 웨이퍼가 달라지면 그때마다 페일 데이터도 달라지므로 매번 실제 결함 수를 추출하고 이를 정렬하는 작업을 반복해야 한다. 반면, 도 5에서 설명한 방법에 따르면, 웨이퍼 상 위치에 따른 통계적 예상 값(즉, 결함 수 예상 값 또는 리던던시 분석 시간 예상 값)이 한번 결정되면, 테스트 웨이퍼가 달라지더라도 앞서 결정된 값을 계속해서 반복 참조하면 되므로, 그때마다 실제 결함 수를 추출하고 이를 정렬하는 작업을 반복할 필요가 없다. 따라서, 리던던시 분석 작업을 위한 전처리 과정에서 리던던시 모듈의 연산량이 감소하는 효과가 있다.

반면, 도 5의 방법에서는 실제 측정된 값이 아닌 통계적 예상 값을 사용하므로, 실제 측정된 결함 수를 기준으로 하는 도 3의 방법보다 정확도 측면에서는 다소 떨어질 수 있다. 이와 같이, 도 3의 방법은 정확도 측면에서, 도 5의 방법은 연산량 감소 측면에서 상대적인 유리함을 갖는다.

도 6에서는, 리던던시 분석 작업을 더욱 최적화하기 위한 추가 실시예로서, 리던던시 분석 중 동적으로 리던던시 분석 작업이 재할당 또는 추가 할당되는 실시예가 설명된다.

도 6(a)는 리던던시 분석 작업 개시 전 각 분석 유닛에 리던던시 분석 작업이 할당된 예를 도시한다. 도 6(a)의 리던던시 분석 작업 큐(Queue)를 참조하면, 제1 분석 유닛(121)에는 반도체 디바이스 #2, #16, #24, #P의 리던던시 분석 작업(w1, w2, w3, w4)이 할당되고, 제2 분석 유닛(122)에는 반도체 디바이스 #1, #3, #13, #21의 리던던시 분석 작업(w5, w6, w7, w8)이 할당된다. 도 6(a)에 도시된 리던던시 분석 작업 큐는 앞서 도 3 내지 도 5에서 설명한 반도체 디바이스 할당 방법 및 리던던시 분석 작업 할당 방법에 의해 각 분석 유닛에 리던던시 분석 작업이 할당된 결과일 수 있다.

도 6(b)는 각 분석 유닛이 자신에게 할당된 리던던시 분석 작업을 처리하는 도중의 리던던시 분석 작업 큐를 나타낸다. 이때, 어느 한 분석 유닛이 다른 분석 유닛보다 빠르게 자신에게 할당된 작업을 끝마치는 경우가 있을 수 있다.

가령, 도 6(b)를 참조하면, 제1 분석 유닛(121)은 자신에게 할당된 리던던시 분석 작업(w1, w2, w3, w4)을 모두 완료한 반면, 제2 분석 유닛(122)은 일부 리던던시 분석 작업(w5, w6)만 완료하였고, 반도체 디바이스 #13의 리던던시 분석 작업(w7)은 진행 중에 있으며, 반도체 디바이스 #21의 리던던시 분석 작업(w8)은 미완료(또는, 미개시) 상태인 것이 도시된다. 이 경우, 제1 분석 유닛(121)이 유휴 상태에 있으므로, 미완료된 리던던시 분석 작업(w8)을 제1 분석 유닛(121)에 재할당하여 제1 분석 유닛(121)이 이를 처리하도록 할 수 있다.

이에 따르면, 유휴 상태인 제1 분석 유닛(121)을 통해 미완료 작업량이 많은 제2 분석 유닛(122)의 작업을 분담하므로, 원래라면 가장 길어졌을 제2 분석 유닛(122)의 리던던시 분석 시간이 줄어들게 되고, 전체 리던던시 분석 시간도 감소될 수 있다.

한편, 도 6에서는, 할당된 작업을 일찍 끝마친 유휴 분석 유닛(121)에 다른 분석 유닛(122)의 작업을 재할당하는 경우를 예시하였으나, 본 발명의 범위는 이에 한정되지 않는다. 가령, 스케줄러가 어느 분석 유닛에도 할당되지 않은 미할당 리던던시 분석 작업을 아직 가지고 있는 경우, 제1 분석 유닛(121)이 자신에게 할당된 작업을 모두 끝마쳐 유휴 상태가 되면, 스케줄러는 제2 분석 유닛(122)에게 기 할당된 작업(w8)을 재할당하는 대신 자신이 가지고 있는 미할당 리던던시 분석 작업을 제1 분석 유닛(121)에 새롭게 할당할 수도 있다.

도 7은 본 발명의 일 실시예에 따른 리던던시 분석 방법을 나타내는 순서도이다. 도 7의 리던던시 분석 방법은 도 1의 리던던시 분석 모듈(100)에 의해 수행되는 방법일 수 있다. 따라서, 이하의 단계들에서 수행 주체가 명시되지 않은 경우 그 수행 주체는 상기 리던던시 분석 모듈(100)인 것으로 가정된다.

S100 단계에서, 복수의 반도체 디바이스가 테스트된다. 이때, 테스트는 웨이퍼 상에 형성된 복수의 반도체 디바이스에 전기적 패턴 신호를 인가한 후, 그에 따른 반도체 디바이스의 리스폰스를 측정하는 방식으로 수행될 수 있다. 테스트 결과 중 일부는 페일 데이터로서 리던던시 분석 모듈에 제공될 수 있다.

S200 단계에서, 복수의 반도체 디바이스의 결함 스코어가 획득된다. 이때, 결함 스코어는 반도체 디바이스의 페일 데이터로부터 생성된 실제 결함 수 일 수 있다. 또는, 결함 스코어는 반도체 디바이스의 웨이퍼 상의 위치에 기초하여 결정된 리던던시 분석 시간의 예상 값 또는 결함 수의 예상 값일 수도 있다.

S200 단계에서, 결함 스코어에 기초하여 복수의 반도체 디바이스의 리던던시 분석 작업이 복수의 분석 유닛에 나누어 할당된다. 이에 대한 부연설명을 위해 도 8을 참조한다.

도 8은 도 7의 S300 단계를 구체화 한 일 실시예를 나타내는 순서도이다.

먼저, S210 단계에서, 결함 스코어의 크기 순서대로 복수의 분석 유닛에 복수의 반도체 디바이스가 순차 할당된다. 복수의 분석 유닛에 복수의 반도체 디바이스를 순차 할당하는 구체적인 방법은 도 3 내지 도 5에서 설명된 방법에 따른다.

도 3 내지 도 5의 방법을 참조하면, 복수의 반도체 디바이스는 제1 반도체 디바이스 그룹 및 제2 반도체 디바이스 그룹을 포함할 수 있고, 복수의 분석 유닛 중 제1 분석 유닛에는 제1 반도체 디바이스 그룹이 할당되고, 복수의 분석 유닛 중 제2 분석 유닛에는 제2 반도체 디바이스 그룹이 할당될 수 있다. 그리고, 이 때, 제1 반도체 디바이스 그룹의 결함 스코어의 합과 제2 반도체 디바이스 그룹의 결함 스코어의 합의 차는 소정의 값 이하가 되어 특정 분석 유닛에 작업량이 집중되지 않게 된다. 이때, 상기 소정의 값은 복수의 반도체 디바이스의 결함 스코어 중 가장 큰 값일 수 있다.

S220 단계에서, 복수의 분석 유닛 각각에 자신에게 할당된 반도체 디바이스의 리던던시 분석 작업을 할당한다. 앞서 S210 단계에서의 결과에 따라, 복수의 분석 유닛 중 제1 분석 유닛에는 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고, 복수의 분석 유닛 중 제2 분석 유닛에는 상기 제2 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되게 된다.

다시 도 7로 돌아가면, S400 단계에서, 복수의 분석 유닛 각각에 할당된 리던던시 분석 작업이 처리된다.

도 9는 본 발명의 다른 실시예에 따른 리던던시 분석 방법을 나타내는 순서도이다. 도 9의 단계들 중 S100 단계 내지 S400 단계는 도 7의 S100 단계 내지 S400 단계와 실질적으로 동일하다. 따라서, 본 실시예에서는 설명의 중복을 피하기 위해 S100 단계 내지 S400 단계의 설명을 생략한다.

S500 단계에서, 복수의 분석 유닛 중 제1 분석 유닛에게 할당된 리던던시 분석 작업이 모두 완료되면, 복수의 반도체 디바이스의 리던던시 분석 작업 중 미완료 리던던시 분석 작업이 제1 분석 유닛에게 할당된다.

이때, 미완료 리던던시 분석 작업은 제1 분석 유닛이 아닌 다른 분석 유닛에 기 할당된 리던던시 분석 작업일 수 있고, 상기 미완료 리던던시 분석 작업의 할당은 다른 분석 유닛에게 기 할당된 리던던시 분석 작업을 제1 분석 유닛에게 재할당하는 것일 수 있다.

또는, 미완료 리던던시 분석 작업은 복수의 분석 유닛 중 어느 것에도 할당되지 않은 리던던시 분석 작업일 수 있고, 상기 미완료 리던던시 분석 작업의 할당은 스케줄러가 가지고 있는 미할당 리던던시 분석 작업을 제1 분석 유닛에 할당하는 것일 수 있다.

도 10은 본 발명의 또 다른 실시예에 따른 리던던시 분석 방법을 나타내는 순서도이다. 도 9의 단계들 중 S1100 단계 내지 S1200 단계는 도 7의 S100 단계 내지 S200 단계와 실질적으로 동일하다. 따라서, 본 실시예에서는 설명의 중복을 피하기 위해 S1100 단계 내지 S1200 단계의 설명을 생략한다.

S1300 단계에서, 결함 스코어가 큰 순서대로 복수의 반도체 디바이스의 리던던시 분석 작업을 복수의 분석 유닛에 할당한다. 이때, 전체 리던던시 분석 작업 중 제1 리던던시 분석 작업만이 복수의 분석 유닛에 할당될 수 있다. 전체 리던던시 분석 작업 중 제2 리던던시 분석 작업은 미할당 리던던시 분석 작업으로서 유보된다. 할당된 제1 리던던시 분석 작업은 복수의 분석 유닛에 의해 나누어 처리된다.

S1400 단계에서, 복수의 분석 유닛 중 어느 한 분석 유닛이 자신에게 할당된 리던던시 분석 작업을 완료하면, 상기 어느 한 분석 유닛에 대한 작업 할당 요청이 수신된다.

S1500 단계에서, 상기 작업 할당 요청에 응답하여, 제2 리던던시 분석 작업, 즉 미할당 리던던시 분석 작업 중 결함 스코어가 가장 큰 작업이 상기 어느 한 분석 유닛에 할당된다.

S1600 단계에서, 전체 리던던시 분석 작업이 완료되었는지 확인한다. 전체 리던던시 분석 작업이 완료되었으면, 본 실시예는 그대로 종료한다. 전체 리던던시 분석 작업이 완료되지 않았으면, 본 실시예는 S1400 단계 이전으로 되돌아가, S1400 단계 및 S1500 단계를 반복 수행한다.

본 실시예에 따르면, 리던던시 분석 작업의 일부를 미할당 상태로 유보한 후, 기 할당된 작업을 마치고 유휴 상태가 된 분석 유닛에 미할당 리던던시 분석 작업을 동적으로 할당하므로, 각 분석 유닛의 작업 처리 속도에 맞춰 적응적으로 미할당 리던던시 분석 작업을 처리할 수 있는 장점이 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로도 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명에 의해 정의되는 기술적 사상의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

1. 컴퓨팅 장치에 의해 수행되는 반도체 디바이스 테스트 장치의 리던던시 분석 방법에 있어서,
   복수의 반도체 디바이스의 결함 스코어를 획득하는 단계; 및
   상기 결함 스코어에 기초하여 상기 복수의 반도체 디바이스의 리던던시 분석 작업을 복수의 분석 유닛에 나누어 할당하는 단계를 포함하되,
   상기 복수의 반도체 디바이스는 제1 반도체 디바이스 그룹 및 제2 반도체 디바이스 그룹을 포함하고,
   상기 복수의 분석 유닛 중 제1 분석 유닛에는 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고,
   상기 복수의 분석 유닛 중 제2 분석 유닛에는 상기 제2 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고,
   상기 복수의 분석 유닛에 나누어 할당하는 단계는,
   상기 제1 반도체 디바이스 그룹의 결함 스코어의 합과 상기 제2 반도체 디바이스 그룹의 결함 스코어의 합의 차가 소정의 값 이하가 되도록 상기 복수의 반도체 디바이스를 상기 복수의 분석 유닛에 나누어 할당하는,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
2. 제1 항에 있어서,
   상기 결함 스코어는,
   결함 수인,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법
3. 제1 항에 있어서,
   상기 결함 스코어는,
   반도체 디바이스의 웨이퍼 상의 위치에 기초하여 결정된 리던던시 분석 시간의 예상 값 또는 결함 수의 예상 값인,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
4. 제1 항에 있어서,
   상기 복수의 분석 유닛에 나누어 할당하는 단계는,
   상기 복수의 반도체 디바이스를 결함 스코어의 크기 순서대로 상기 복수의 분석 유닛에 순차 할당하는 단계; 및
   상기 복수의 분석 유닛 각각에게 자신에게 할당된 반도체 디바이스의 리던던시 분석 작업을 할당하는 단계를 포함하는,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
5. 제1 항에 있어서,
   상기 소정의 값은,
   상기 복수의 반도체 디바이스의 결함 스코어 중 가장 큰 값인,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
6. 제1 항에 있어서,
   상기 제1 분석 유닛에게 할당된 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 완료되면, 상기 복수의 반도체 디바이스의 리던던시 분석 작업 중 미완료 리던던시 분석 작업을 상기 제1 분석 유닛에게 할당하는 단계를 더 포함하는,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
7. 제6 항에 있어서,
   상기 미완료 리던던시 분석 작업은,
   상기 복수의 분석 유닛 중 어느 것에도 할당되지 않은 리던던시 분석 작업인,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
8. 제6 항에 있어서,
   상기 미완료 리던던시 분석 작업은,
   상기 복수의 분석 유닛 중 상기 제1 분석 유닛이 아닌 다른 분석 유닛에 기 할당된 리던던시 분석 작업이고,
   상기 제1 분석 유닛에게 할당하는 단계는,
   상기 다른 분석 유닛에게 기 할당된 상기 미완료 리던던시 분석 작업을 상기 제1 분석 유닛에게 재할당하는,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
9. 컴퓨팅 장치에 의해 수행되는 반도체 디바이스 테스트 장치의 리던던시 분석 방법에 있어서,
   복수의 반도체 디바이스의 결함 스코어를 획득하는 단계;
   상기 결함 스코어가 큰 순서대로 상기 복수의 반도체 디바이스의 리던던시 분석 작업 중 적어도 일부를 복수의 분석 유닛에 할당하는 단계;
   상기 할당된 리던던시 분석 작업을 완료한 제1 분석 유닛으로부터 신규 작업 할당 요청을 수신하는 단계; 및
   상기 신규 작업 할당 요청에 응답하여 상기 복수의 반도체 디바이스의 미할당된 리던던시 분석 작업 중 결함 스코어가 가장 큰 리던던시 분석 작업을 상기 제1 분석 유닛에 할당하는 단계를 포함하는,
   반도체 디바이스 테스트 장치의 리던던시 분석 방법.
10. 복수의 반도체 디바이스의 결함 스코어를 저장하는 페일 메모리;
    상기 복수의 반도체 디바이스의 리던던시 분석 작업을 수행하는 복수의 분석 유닛; 및
    상기 결함 스코어에 기초하여 상기 복수의 반도체 디바이스의 리던던시 분석 작업을 상기 복수의 분석 유닛에 나누어 할당하는 스케줄러를 포함하고,
    상기 복수의 반도체 디바이스는 제1 반도체 디바이스 그룹 및 제2 반도체 디바이스 그룹을 포함하고,
    상기 복수의 분석 유닛 중 제1 분석 유닛에는 상기 제1 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고,
    상기 복수의 분석 유닛 중 제2 분석 유닛에는 상기 제2 반도체 디바이스 그룹의 리던던시 분석 작업이 할당되고,
    상기 스케줄러는,
    상기 제1 반도체 디바이스 그룹의 결함 스코어의 합과 상기 제2 반도체 디바이스 그룹의 결함 스코어의 합의 차가 소정의 값 이하가 되도록 상기 복수의 반도체 디바이스를 상기 복수의 분석 유닛에 나누어 할당하는,
    반도체 디바이스 테스트 장치.
    
    

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