KR102388044B1 - 테스트 장치 및 이를 포함하는 테스트 시스템 - Google Patents

테스트 장치 및 이를 포함하는 테스트 시스템 Download PDF

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Abstract

각각이 복수의 기능 블록들 및 복수의 기능 블록들에 연결되는 복수의 테스트 패드들을 포함하는 복수의 반도체 장치들을 테스트하는 테스트 장치는, 테스트 헤더, 복수의 테스트 사이트들, 및 테스트 제어 장치를 포함한다. 테스트 헤더는 복수의 테스트 채널들을 포함한다. 복수의 테스트 사이트들에는 복수의 반도체 장치들이 장착된다. 테스트 제어 장치는 복수의 테스트 채널들을 복수의 테스트 사이트들에 장착된 복수의 반도체 장치들에 포함되는 복수의 테스트 패드들 중의 적어도 일부에 할당한다. 복수의 테스트 사이트들의 개수는 복수의 테스트 채널들의 개수를 복수의 반도체 장치들 각각에 포함되는 복수의 테스트 패드들의 개수로 나눈 값보다 크다.

Description

테스트 장치 및 이를 포함하는 테스트 시스템 {TEST DEVICE AND TEST SYSTEM HAVING THE SAME}
본 발명은 반도체 장치의 테스트에 관한 것으로, 보다 상세하게는 반도체 테스트 장치 및 이를 포함하는 테스트 시스템에 관한 것이다.
반도체 테스트 장치란 반도체 장치를 전기적으로 검사하는 기능을 수행하는 하드웨어와 소프트웨어가 결합된 자동화 장치를 말한다.
최근 DRAM(Dynamic Random Access Memory)과 같은 반도체 장치의 용량은 빠른 속도로 증가하고 있다. 반도체 장치의 용량이 증가함에 따라, 상기 반도체 장치에 대해 전기적 검사를 수행하는 테스트 동작에 소요되는 시간 역시 증가하고 있다.
따라서 최근에는 복수의 반도체 장치에 대해 병렬적으로 테스트를 수행하는 병렬 테스트 시스템이 널리 사용되고 있다. 병렬 테스트 시스템에서, 한번에 병렬적으로 테스트를 수행할 수 있는 반도체 장치의 개수가 증가할수록 복수의 반도체 장치들에 대한 테스트에 소요되는 시간은 감소될 수 있다.
이에 따라, 본 발명의 일 목적은 한번에 병렬적으로 테스트를 수행할 수 있는 반도체 장치의 개수를 증가시킬 수 있는 테스트 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 테스트 장치를 포함하는 테스트 시스템을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른, 각각이 복수의 기능 블록들 및 상기 복수의 기능 블록들에 연결되는 복수의 테스트 패드들을 포함하는 복수의 반도체 장치들을 테스트하는 테스트 장치는 테스트 헤더, 복수의 테스트 사이트들, 및 테스트 제어 장치를 포함한다. 상기 테스트 헤더는 복수의 테스트 채널들을 포함한다. 상기 복수의 테스트 사이트들에는 상기 복수의 반도체 장치들이 장착된다. 상기 테스트 제어 장치는 상기 복수의 테스트 채널들을 상기 복수의 테스트 사이트들에 장착된 상기 복수의 반도체 장치들에 포함되는 상기 복수의 테스트 패드들 중의 적어도 일부에 할당한다. 상기 복수의 테스트 사이트들의 개수는 상기 복수의 테스트 채널들의 개수를 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들의 개수로 나눈 값보다 크다.
일 실시예에 있어서, 상기 테스트 제어 장치는, 제1 테스트 모드에서 상기 복수의 테스트 채널들 중의 제1 테스트 채널을 상기 복수의 테스트 사이트들 중의 제1 테스트 사이트에 장착되는 상기 반도체 장치에 포함되는 상기 복수의 테스트 패드들 중의 하나에 연결하고, 제2 테스트 모드에서 상기 제1 테스트 채널을 상기 복수의 테스트 사이트들 중에서 상기 제1 테스트 사이트와는 다른 제2 테스트 사이트에 장착되는 상기 반도체 장치에 포함되는 상기 복수의 테스트 패드들 중의 하나에 연결할 수 있다.
상기 제1 테스트 모드는 상기 복수의 기능 블록들을 동시에 테스트하는 원타임 테스트 모드에 상응하고, 상기 제2 테스트 모드는 상기 복수의 기능 블록들 중의 일부만을 테스트하는 분할 테스트 모드에 상응할 수 있다.
상기 제2 테스트 사이트는 상기 제1 테스트 사이트와 인접할 수 있다.
일 실시예에 있어서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 테스트될 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들 중에서 테스트 동작이 동시에 수행될 적어도 하나의 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응할 수 있다.
일 실시예에 있어서, 상기 복수의 기능 블록들을 동시에 테스트하는 원타임 테스트 모드에서, 상기 테스트 제어 장치는 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중의 일부 반도체 장치들에만 상기 복수의 테스트 채널들을 연결할 수 있다.
상기 원타임 테스트 모드에서, 상기 복수의 테스트 채널들이 연결되지 않는 반도체 장치들이 장착된 테스트 사이트들은 상기 복수의 테스트 채널들이 연결되는 반도체 장치들이 장착된 테스트 사이트들 사이에 고르게 분산되어 배치될 수 있다.
상기 원타임 테스트 모드에서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 동시에 테스트되는 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들에 연결되는 상기 복수의 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응할 수 있다.
상기 원타임 테스트 모드에서, 상기 테스트 제어 장치는 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중의 일부 반도체 장치들에 포함되는 상기 복수의 테스트 패드들 각각에 상기 복수의 테스트 채널들을 연결하고, 상기 일부 반도체 장치들에 포함되는 상기 복수의 기능 블록들 각각에 대해 테스트 동작을 동시에 수행할 수 있다.
일 실시예에 있어서, 상기 복수의 기능 블록들 중의 일부에 상응하는 적어도 하나의 테스트 기능 블록만 테스트하는 분할 테스트 모드에서, 상기 테스트 제어 장치는 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중의 적어도 하나에 포함되는 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들에 상기 복수의 테스트 채널들을 연결할 수 있다.
상기 분할 테스트 모드에서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 동시에 테스트되는 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응할 수 있다.
일 실시예에 있어서, 상기 테스트 헤더는, 상기 테스트 제어 장치로부터 수신되는 테스트 시퀀스를 상기 복수의 테스트 채널들에 제공하고, 상기 복수의 테스트 채널들로부터 수신되는 테스트 결과 신호를 상기 테스트 제어 장치에 제공하는 컨트롤러, 상기 테스트 제어 장치로부터 수신되는 제어 신호에 기초하여 상기 복수의 테스트 채널들과 복수의 출력 단자들 사이의 연결 관계를 제어하는 경로 제어 회로, 및 상기 복수의 출력 단자들과 연결되는 커넥터 및 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들과 접촉하는 프로브 니들(probe needle)을 구비하는 프로브 카드를 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 테스트 채널들은, 상기 복수의 반도체 장치들 각각의 드라이브 패드를 테스트하기 위한 복수의 드라이브 채널들, 및 상기 복수의 반도체 장치들 각각의 입출력 패드를 테스트하기 위한 복수의 입출력 채널들을 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 테스트 시스템은 복수의 반도체 장치들 및 테스트 장치를 포함한다. 상기 복수의 반도체 장치들 각각은 복수의 기능 블록들 및 상기 복수의 기능 블록들에 연결되는 복수의 테스트 패드들을 포함한다. 상기 테스트 장치는 복수의 테스트 채널들 및 상기 복수의 반도체 장치들이 장착되는 복수의 테스트 사이트들을 포함하고, 상기 복수의 테스트 채널들을 상기 복수의 테스트 사이트들에 장착된 상기 복수의 반도체 장치들에 포함되는 상기 복수의 테스트 패드들 중의 적어도 일부에 할당하여 상기 복수의 반도체 장치들 중의 적어도 일부를 병렬적으로 테스트한다. 상기 복수의 테스트 사이트들의 개수는 상기 복수의 테스트 채널들의 개수를 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들의 개수로 나눈 값보다 크다.
일 실시예에 있어서, 상기 테스트 장치는, 제1 테스트 모드에서 상기 복수의 테스트 채널들 중의 제1 테스트 채널을 상기 복수의 테스트 사이트들 중의 제1 테스트 사이트에 장착되는 상기 반도체 장치에 포함되는 상기 복수의 테스트 패드들 중의 하나에 연결하고, 제2 테스트 모드에서 상기 제1 테스트 채널을 상기 복수의 테스트 사이트들 중에서 상기 제1 테스트 사이트와는 다른 제2 테스트 사이트에 장착되는 상기 반도체 장치에 포함되는 상기 복수의 테스트 패드들 중의 하나에 연결할 수 있다.
일 실시예에 있어서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 테스트될 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들 중에서 테스트 동작이 동시에 수행될 적어도 하나의 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응할 수 있다.
일 실시예에 있어서, 상기 복수의 기능 블록들을 동시에 테스트하는 원타임 테스트 모드에서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 동시에 테스트되는 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들에 연결되는 상기 복수의 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응하고, 상기 복수의 기능 블록들 중의 일부에 상응하는 적어도 하나의 테스트 기능 블록만 테스트하는 분할 테스트 모드에서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 동시에 테스트되는 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른, 각각이 복수의 기능 블록들 및 상기 복수의 기능 블록들에 연결되는 복수의 테스트 패드들을 포함하는 복수의 반도체 장치들을 병렬적으로 테스트하는 방법에 있어서, 상기 복수의 반도체 장치들을 복수의 테스트 사이트들에 장착하고, 복수의 테스트 채널들을 상기 복수의 테스트 사이트들에 장착된 상기 복수의 반도체 장치들에 포함되는 상기 복수의 테스트 패드들 중의 적어도 일부에 연결하고, 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 기능 블록들 중에서 상기 테스트 패드들을 통해 상기 복수의 테스트 채널들에 연결되는 적어도 하나의 기능 블록에 대해 테스트 동작을 동시에 수행한다. 이 때, 상기 복수의 테스트 사이트들의 개수는 상기 복수의 테스트 채널들의 개수를 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들의 개수로 나눈 값보다 크다.
일 실시예에 있어서, 상기 복수의 기능 블록들을 동시에 테스트하는 원타임 테스트 모드에서, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들에 연결되는 상기 복수의 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응하는 개수의 상기 반도체 장치들에 대해 상기 테스트 동작을 병렬적으로 동시에 수행할 수 있다.
일 실시예에 있어서, 상기 복수의 기능 블록들 중의 일부에 상응하는 적어도 하나의 테스트 기능 블록만 테스트하는 분할 테스트 모드에서, 상기 복수의 테스트 채널들의 개수를 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응하는 개수의 상기 반도체 장치들에 대해 상기 테스트 동작을 병렬적으로 동시에 수행할 수 있다.
본 발명의 실시예들에 따른 테스트 장치는 원타임 테스트 모드 및 분할 테스트 모드 각각에서 최대 파라 수에 상응하는 개수의 반도체 장치들에 대해 병렬적으로 테스트 동작을 수행함으로써, 복수의 반도체 장치들을 테스트하는 데에 소요되는 시간을 효과적으로 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 2는 도 1의 테스트 시스템에 포함되는 테스트 헤더의 일 예를 나타내는 블록도이다.
도 3은 도 1의 테스트 시스템에 포함되는 반도체 장치의 일 예를 나타내는 블록도이다.
도 4는 반도체 장치의 개발 단계에서 수행되는 도 1에 도시된 테스트 시스템의 동작을 설명하기 위한 도면이다.
도 5 및 6은 반도체 장치의 양산 단계에서 수행되는 도 1에 도시된 테스트 시스템의 동작을 설명하기 위한 도면들이다.
도 7은 동작 모드에 따라 도 1의 테스트 시스템이 병렬적으로 동시에 테스트할 수 있는 반도체 장치들의 개수를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 9는 원타임 테스트 모드에서 도 8에 도시된 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 10은 분할 테스트 모드에서 도 8에 도시된 반도체 장치의 테스트 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 1을 참조하면, 테스트 시스템(10)은 테스트 제어 장치(100), 테스트 헤더(200), 복수의 테스트 사이트들(300), 및 기판 지지대(400)를 포함하는 테스트 장치와 상기 테스트 장치에 의해 테스트가 수행되는 복수의 반도체 장치들(500)을 포함한다.
복수의 반도체 장치들(500) 각각은 복수의 테스트 사이트들(300) 각각에 장착되어 상기 테스트 장치에 의해 테스트가 수행된다.
복수의 반도체 장치들(500) 각각은 복수의 테스트 패드들(510)을 포함할 수 있다. 복수의 반도체 장치들(500)은 복수의 테스트 사이트들(300)에 장착된 상태에서 복수의 테스트 패드들(510)을 통해 테스트 헤더(200)와 연결될 수 있다.
복수의 반도체 장치들(500) 각각은 복수의 테스트 패드들(510)을 통해 테스트 헤더(200)로부터 테스트 신호를 수신하고, 복수의 테스트 패드들(510)을 통해 테스트 결과 신호를 테스트 헤더(200)에 제공할 수 있다.
상기 테스트 장치는 복수의 반도체 장치들(500) 각각으로부터 수신되는 상기 테스트 결과 신호에 기초하여 복수의 반도체 장치들(500) 각각이 정상적으로 동작하는지 여부를 판단할 수 있다.
일 실시예에 있어서, 복수의 반도체 장치들(500) 각각은 다른 반도체 장치들에 전력 공급을 제어하는 전력 관리 집적 회로(power management integrated circuit; PMIC)일 수 있다.
다른 실시예에 있어서, 복수의 반도체 장치들(500) 각각은 DRAM(Dynamic Random Access Memory), 플래시 메모리 장치 등과 같은 반도체 메모리 장치일 수 있다.
그러나 본 발명은 이에 한정되지 않으며, 복수의 반도체 장치들(500) 각각은 임의의 반도체 장치일 수 있다.
테스트 제어 장치(100)는 테스트 프로그램을 실행할 수 있는 워크스테이션 또는 퍼스널 컴퓨터와 같은 전자 장치일 수 있다. 테스트 제어 장치(100)는 상기 테스트 프로그램을 통해 테스트 시퀀스(T_SEQ)를 테스트 헤더(200)에 제공할 수 있다. 예를 들어, 테스트 시퀀스(T_SEQ)는 복수의 반도체 장치들(500)을 테스트하기 위한 일련의 테스트 값들을 포함할 수 있다.
또한, 테스트 제어 장치(100)는 제어 신호들(CONs)을 통해 테스트 헤더(200)의 동작을 제어할 수 있다.
테스트 헤더(200)는 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 각각에 포함되는 복수의 테스트 패드들(510)과 연결될 수 있다.
일 실시예에 있어서, 테스트 헤더(200)는 복수의 프로브 니들(probe needle)들(242)을 사용하여 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 각각에 포함되는 복수의 테스트 패드들(510)과 접촉될 수 있다.
테스트 헤더(200)는 복수의 테스트 채널들(210)을 포함할 수 있다. 테스트 헤더(200)는 테스트 제어 장치(100)로부터 제공되는 제어 신호들(CONs)에 기초하여 복수의 테스트 채널들(210) 각각을 복수의 반도체 장치들(500)에 포함되는 복수의 테스트 패드들(510) 중의 하나에 연결할 수 있다. 복수의 테스트 채널들(210) 각각은 연결되는 테스트 패드(510)를 통해 반도체 장치(500)에 상기 테스트 신호를 제공함으로써 반도체 장치(500)에 대해 테스트를 수행할 수 있다.
일 실시예에 있어서, 테스트 헤더(200)에 포함되는 복수의 테스트 채널들(210)의 개수는 복수의 반도체 장치들(500) 각각에 포함되는 복수의 테스트 패드들(510)의 개수와 복수의 테스트 사이트들(300)의 개수의 곱보다 작을 수 있다. 따라서 테스트 헤더(200)는 테스트 제어 장치(100)로부터 제공되는 제어 신호들(CONs)에 기초하여 복수의 테스트 채널들(210)을 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500)에 포함되는 복수의 테스트 패드들(510) 중의 일부에 연결할 수 있다.
테스트 헤더(200)는 테스트 제어 장치(100)로부터 제공되는 테스트 시퀀스(T_SEQ)에 기초하여 복수의 반도체 장치들(500) 중에서 복수의 테스트 채널들(210)에 연결되는 반도체 장치들(500)에 복수의 테스트 채널들(210)을 통해 상기 테스트 신호를 제공할 수 있다.
또한, 테스트 헤더(200)는 복수의 테스트 채널들(210)을 통해 복수의 반도체 장치들(500) 중에서 복수의 테스트 채널들(210)에 연결되는 반도체 장치들(500)로부터 상기 테스트 결과 신호를 수신하여 테스트 결과 데이터(T_RESULT)로서 테스트 제어 장치(100)에 제공할 수 있다.
일 실시예에 있어서, 도 1에 도시된 바와 같이, 복수의 테스트 채널들(210)은 복수의 반도체 장치들(500) 각각의 드라이브 패드를 테스트하기 위한 복수의 드라이브 채널들(211) 및 복수의 반도체 장치들(500) 각각의 입출력 패드를 테스트하기 위한 복수의 입출력 채널들(212)을 포함할 수 있다. 드라이브 채널(211)은 출력 드라이버를 포함하고, 입출력 채널(212)은 출력 드라이버 및 입력 드라이버를 포함할 수 있다.
도 2는 도 1의 테스트 시스템에 포함되는 테스트 헤더의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 테스트 헤더(200)는 복수의 테스트 채널들(210), 컨트롤러(220), 경로 제어 회로(230), 및 프로브 카드(probe card)(240)를 포함할 수 있다.
컨트롤러(220)는 테스트 제어 장치(100)로부터 제1 제어 신호(CON1) 및 테스트 시퀀스(T_SEQ)를 수신할 수 있다. 컨트롤러(220)는 제1 제어 신호(CON1)에 기초하여 테스트 시퀀스(T_SEQ)에 포함되는 상기 테스트 값들을 복수의 테스트 채널들(210)에 제공할 수 있다.
또한, 컨트롤러(220)는 복수의 테스트 채널들(210)로부터 수신되는 상기 테스트 결과 신호를 테스트 결과 데이터(T_RESULT)로서 테스트 제어 장치(100)에 제공할 수 있다.
경로 제어 회로(230)는 복수의 출력 단자들(231)을 포함할 수 있다. 경로 제어 회로(230)에 포함되는 복수의 출력 단자들(231)의 개수는 복수의 반도체 장치들(500) 각각에 포함되는 복수의 테스트 패드들(510)의 개수와 복수의 테스트 사이트들(300)의 개수의 곱과 동일할 수 있다. 따라서 복수의 출력 단자들(231)은 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500)의 모든 복수의 테스트 패드들(510)과 연결될 수 있다.
경로 제어 회로(230)는 테스트 제어 장치(100)로부터 제2 제어 신호(CON2)를 수신할 수 있다. 경로 제어 회로(230)는 제2 제어 신호(CON2)에 기초하여 복수의 테스트 채널들(210)과 복수의 출력 단자들(231) 사이의 연결 관계를 제어할 수 있다. 예를 들어, 복수의 테스트 채널들(210)의 개수는 경로 제어 회로(230)에 포함되는 복수의 출력 단자들(231)의 개수보다 작으므로, 경로 제어 회로(230)는 제2 제어 신호(CON2)에 기초하여 복수의 테스트 채널들(210)을 복수의 출력 단자들(231) 중의 일부에 연결할 수 있다.
프로브 카드(240)는 경로 제어 회로(230)에 포함되는 복수의 출력 단자들(231)과 연결되는 커넥터들(241) 및 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500)에 포함되는 복수의 테스트 패드들(510)과 접촉하는 프로브 니들들(242)을 포함할 수 있다. 일 실시예에 있어서, 커넥터들(241) 및 프로브 니들들(242)은 탐침을 통해 서로 연결될 수 있다.
프로브 카드(240)는 테스트 헤더(220)와 복수의 반도체 장치들(500)을 연결하는 인터페이스 회로로서 동작할 수 있다. 예를 들어, 프로브 카드(240)는 커넥터들(241)을 통해 수신되는 상기 테스트 신호를 프로브 니들들(242)로 전달하고, 프로브 니들들(242)을 통해 수신되는 상기 테스트 결과 신호를 커넥터들(241)로 전달할 수 있다.
따라서 경로 제어 회로(230)에 포함되는 복수의 출력 단자들(231)은 프로브 카드(240)를 통해 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500)에 포함되는 복수의 테스트 패드들(510)과 연결될 수 있다.
다시 도 1을 참조하면, 복수의 테스트 사이트들(300)은 기판 지지대(400) 상에 배치되고, 복수의 반도체 장치들(500) 각각은 복수의 테스트 사이트들(300)에 장착될 수 있다. 따라서 복수의 테스트 사이트들(300)의 개수는 테스트 시스템(10)을 통해 한번에 병렬적으로 테스트될 수 있는 복수의 반도체 장치들(500)의 최대 개수에 상응할 수 있다.
일 실시예에 있어서, 테스트 헤더(200)는 기판 지지대(400) 상의 복수의 테스트 사이트들(300)에 복수의 반도체 장치들(500)이 장착되는 것을 용이하게 하도록 상하로 이동할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 실시예에 따라서, 테스트 헤더(200)는 고정되고, 기판 지지대(400)가 상하로 이동하거나, 테스트 헤더(200) 및 기판 지지대(400)가 모두 상하로 이동할 수도 있다.
도 3은 도 1의 테스트 시스템에 포함되는 반도체 장치의 일 예를 나타내는 블록도이다.
도 1의 복수의 테스트 사이트들(300)에 장착되는 복수의 반도체 장치들(500) 각각은 도 3에 도시된 반도체 장치(500)로 구현될 수 있다.
도 3을 참조하면, 반도체 장치(500)는 복수의 기능 블록들(FB1, FB2)을 포함할 수 있다. 예를 들어, 반도체 장치(500)는 이미지 프로세싱 블록, 사운드 출력 블록, 메모리 블록, 등과 같은 다양한 기능 블록들을 포함할 수 있다.
도 3에는 예시적으로 반도체 장치(500)는 제1 기능 블록(FB1)(501) 및 제2 기능 블록(FB2)(502)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 반도체 장치(500)는 세 개 이상의 기능 블록들을 포함할 수도 있다.
반도체 장치(500)는 제1 기능 블록(FB1)에 연결되는 복수의 제1 테스트 패드들(511-1~511-x) 및 제2 기능 블록(FB2)에 연결되는 복수의 제2 테스트 패드들(512-1~512-y)을 포함할 수 있다. 여기서, x 및 y는 양의 정수를 나타낸다.
따라서 테스트 헤더(200)에 포함되는 복수의 테스트 채널들(210)이 복수의 제1 테스트 패드들(511-1~511-x) 및 복수의 제2 테스트 패드들(512-1~512-y)에 모두 연결되는 경우, 상기 테스트 장치는 반도체 장치(500)에 포함되는 제1 기능 블록(FB1) 및 제2 기능 블록(FB2)에 대해 동시에 테스트 동작을 수행할 수 있다.
반면에, 테스트 헤더(200)에 포함되는 복수의 테스트 채널들(210)이 복수의 제1 테스트 패드들(511-1~511-x)에만 연결되는 경우, 상기 테스트 장치는 반도체 장치(500)에 포함되는 제1 기능 블록(FB1)에 대해서만 테스트 동작을 수행할 수 있다. 또한, 테스트 헤더(200)에 포함되는 복수의 테스트 채널들(210)이 복수의 제2 테스트 패드들(512-1~512-y)에만 연결되는 경우, 상기 테스트 장치는 반도체 장치(500)에 포함되는 제2 기능 블록(FB2)에 대해서만 테스트 동작을 수행할 수 있다.
다시 도 1을 참조하면, 복수의 테스트 사이트들(300)의 개수는 복수의 테스트 채널들(210)의 개수를 복수의 반도체 장치들(500) 각각에 포함되는 복수의 테스트 패드들(510)의 개수로 나눈 값보다 클 수 있다. 따라서 테스트 시스템(10)은 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중의 일부에 대해서만 병렬적으로 테스트 동작을 수행하거나, 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500)에 포함되는 복수의 기능 블록들(FB1, FB2) 중의 일부에 대해서만 테스트 동작을 수행할 수 있다.
일반적으로 테스트 시스템이 병렬적으로 동시에 테스트할 수 있는 반도체 장치들의 개수를 파라(para)라고 부른다. 테스트 시스템에서 병렬적으로 동시에 테스트할 수 있는 반도체 장치들의 개수(즉, 파라 수)가 증가할수록 다량의 반도체 장치들을 테스트하는 데에 소요되는 시간은 감소될 수 있다.
후술하는 바와 같이, 본 발명에 따른 테스트 시스템(10)은 동작 모드에 따라 테스트 시스템(10)의 테스트 리소스에 상응하는 복수의 테스트 채널들(210)을 최대한 사용하여 복수의 반도체 장치들(500)에 대해 테스트 동작을 수행할 수 있다. 따라서 테스트 시스템(10)은 동작 모드에 따라 최대의 파라 수로 복수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행함으로써 테스트 속도를 증가시킬 수 있다.
일 실시예에 있어서, 테스트 시스템(10)은 원타임 테스트 모드 및 분할 테스트 모드 중의 하나로 동작할 수 있다.
상기 원타임 테스트 모드에서, 테스트 시스템(10)은 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중의 일부 반도체 장치에 포함되는 복수의 기능 블록들(FB1, FB2)에 대해 동시에 테스트 동작을 수행할 수 있다.
반면에, 상기 분할 테스트 모드에서, 테스트 시스템(10)은 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중의 적어도 하나의 반도체 장치에 포함되는 복수의 기능 블록들(FB1, FB2) 중의 일부 기능 블록에 대해서만 테스트 동작을 수행할 수 있다.
일반적으로 반도체 장치의 개발 단계에서는, 상기 원타임 테스트 모드로 상기 반도체 장치에 대해 테스트 동작을 수행하여 상기 반도체 장치에 포함되는 모든 기능 블록들의 오류 여부를 한번에 검증한다.
이에 반해, 반도체 장치의 개발이 완료 된 후 양산 단계에서는, 다량의 상기 반도체 장치들에 대해 테스트 동작을 수행해야 하므로 테스트 시간을 줄이기 위해, 상기 분할 테스트 모드로 상기 반도체 장치에 대해 테스트 동작을 수행하여 상기 반도체 장치에 포함되는 복수의 기능 블록들을 개별적으로 테스트한다.
도 4는 반도체 장치의 개발 단계에서 수행되는 도 1에 도시된 테스트 시스템의 동작을 설명하기 위한 도면이다.
상술한 바와 같이, 반도체 장치의 개발 단계에서는, 상기 원타임 테스트 모드로 상기 반도체 장치에 포함되는 모든 기능 블록들의 오류 여부를 한번에 검증하므로, 도 4에는 도 1에 도시된 테스트 시스템(10)의 상기 원타임 테스트 모드에서의 동작이 도시된다.
도 4에는 예시적으로 테스트 시스템(10)은 12개의 테스트 채널들(210) 및 6개의 테스트 사이트들(300-1~300-6)을 포함하는 것으로 도시된다. 또한, 반도체 장치(500)에 포함되는 제1 기능 블록(FB1)에는 두 개의 제1 테스트 패드들(511-1, 511-2)이 연결되고, 반도체 장치(500)에 포함되는 제2 기능 블록(FB2)에는 네 개의 제2 테스트 패드들(512-1, 512-2, 512-3, 512-4)이 연결되는 것으로 도시된다. 그러나 본 발명은 이에 한정되지 않으며, 테스트 시스템(10)에 포함되는 복수의 테스트 채널들(210), 복수의 테스트 사이트들(300), 제1 기능 블록(FB1)에 연결되는 복수의 제1 테스트 패드들(511-1~511-x), 및 제2 기능 블록(FB2)에 연결되는 복수의 제2 테스트 패드들(512-1~512-y)은 임의의 개수를 가질 수 있다.
일 실시예에 있어서, 상기 원타임 테스트 모드에서, 테스트 제어 장치(100)로부터 제공되는 제2 제어 신호(CON2)에 기초하여, 테스트 헤더(200)는 경로 제어 회로(230) 및 프로브 카드(240)를 통해 복수의 테스트 사이트들(300)에 장착되는 복수의 반도체 장치들(500) 중의 일부 반도체 장치들에 포함되는 복수의 기능 블록들(FB1, FB2)에 연결되는 복수의 테스트 패드들(510)에 복수의 테스트 채널들(210)을 연결할 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 6개의 테스트 채널들(210)은 제1 내지 제6 테스트 사이트들(300-1~300-6) 중에서 제2 테스트 사이트(300-2)에 장착되는 반도체 장치(500)에 포함되는 복수의 제1 테스트 패드들(511-1, 511-2) 및 복수의 제2 테스트 패드들(512-1, 512-2, 512-3, 512-4)에 연결되고, 나머지 6개의 테스트 채널들(210)은 제1 내지 제6 테스트 사이트들(300-1~300-6) 중에서 제5 테스트 사이트(300-5)에 장착되는 반도체 장치(500)에 포함되는 복수의 제1 테스트 패드들(511-1, 511-2) 및 복수의 제2 테스트 패드들(512-1, 512-2, 512-3, 512-4)에 연결될 수 있다.
이후, 테스트 제어 장치(100)는 복수의 테스트 채널들(210)이 연결되는 상기 일부 반도체 장치들에 포함되는 모든 기능 블록들(FB1, FB2)에 대해 테스트 동작을 병렬적으로 수행할 수 있다.
예를 들어, 도 4의 예시에서, 테스트 시스템(10)은 제2 테스트 사이트(300-2)에 장착되는 반도체 장치(500) 및 제5 테스트 사이트(300-5)에 장착되는 반도체 장치(500)에 포함되는 제1 기능 블록(FB1) 및 제2 기능 블록(FB2)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
도 4를 참조하여 상술한 바와 같이, 상기 원타임 테스트 모드에서, 복수의 테스트 사이트들(300)에 장착되는 복수의 반도체 장치들(500) 중에서 병렬적으로 동시에 테스트될 반도체 장치들의 개수는, 복수의 테스트 채널들(210)의 개수를 복수의 기능 블록들(FB1, FB2)에 연결되는 복수의 테스트 패드들(510)의 개수로 나눈 값의 정수 부분에 상응할 수 있다. 따라서, 상기 원타임 테스트 모드에서, 테스트 시스템(10)은 복수의 테스트 채널들(210)을 사용하여 한번에 테스트 가능한 최대 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다. 즉, 상기 원타임 테스트 모드에서, 테스트 시스템(10)은 최대의 파라 수, 즉, 두 개의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
이 때, 테스트 헤더(200)에 포함되는 프로브 니들들(242)과 반도체 장치(500)에 포함되는 복수의 테스트 패드들(510) 사이의 연결을 용이하게 하기 위해, 도 4에 도시된 바와 같이, 복수의 테스트 채널들(210)이 연결되지 않는 반도체 장치들(500)이 장착된 테스트 사이트들(300-1, 300-3, 300-4, 300-6)은 복수의 테스트 채널들(210)이 연결되는 반도체 장치들(500)이 장착된 테스트 사이트들(300-2, 300-5) 사이에 고르게 분산되어 배치될 수 있다.
도 4에 도시된 바와 같이, 상기 원타임 테스트 모드에서 복수의 테스트 채널들(210)이 연결되지 않음으로써 테스트 동작이 수행되지 않는 반도체 장치들(500)이 장착된 테스트 사이트들(300-1, 300-3, 300-4, 300-6)은 가상 테스트 사이트(virtual test site)들로 칭할 수 있다.
테스트 시스템(10)은 상기 가상 테스트 사이트들을 포함하지 않더라도, 상기 원타임 테스트 모드에서 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
그러나, 테스트 시스템(10)이 상기 가상 테스트 사이트들을 포함하지 않고 상기 원타임 테스트 모드에서의 최대 파라 수에 상응하는 개수(도 4의 경우 두 개)의 테스트 사이트들(300)만을 포함하는 경우, 도 5 및 6을 참조하여 후술하는 바와 같이, 반도체 장치(500)의 양산 단계에서 테스트 시스템(10)이 상기 분할 테스트 모드로 동작할 때, 테스트 사이트(300)의 개수가 부족하여 테스트 시스템(10)의 테스트 리소스에 상응하는 복수의 테스트 채널들(210)을 최대한 사용하지 못함으로써, 상기 분할 테스트 모드에서의 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행하지 못하고 최대 파라 수보다 작은 개수의 반도체 장치들(500)에 대해서만 병렬적으로 테스트 동작을 수행할 수 밖에 없는 문제점이 있다.
도 5 및 6은 반도체 장치의 양산 단계에서 수행되는 도 1에 도시된 테스트 시스템의 동작을 설명하기 위한 도면들이다.
상술한 바와 같이, 반도체 장치의 양산 단계에서는, 상기 분할 테스트 모드로 상기 반도체 장치에 포함되는 복수의 기능 블록들을 개별적으로 테스트하므로, 도 5 및 6에는 도 1에 도시된 테스트 시스템(10)의 상기 분할 테스트 모드에서의 동작이 도시된다.
도 5 및 6에는 예시적으로 테스트 시스템(10)은 12개의 테스트 채널들(210) 및 6개의 테스트 사이트들(300-1~300-6)을 포함하는 것으로 도시된다. 또한, 반도체 장치(500)에 포함되는 제1 기능 블록(FB1)에는 두 개의 제1 테스트 패드들(511-1, 511-2)이 연결되고, 반도체 장치(500)에 포함되는 제2 기능 블록(FB2)에는 네 개의 제2 테스트 패드들(512-1, 512-2, 512-3, 512-4)이 연결되는 것으로 도시된다. 그러나 본 발명은 이에 한정되지 않으며, 테스트 시스템(10)에 포함되는 복수의 테스트 채널들(210), 복수의 테스트 사이트들(300), 제1 기능 블록(FB1)에 연결되는 복수의 제1 테스트 패드들(511-1~511-x), 및 제2 기능 블록(FB2)에 연결되는 복수의 제2 테스트 패드들(512-1~512-y)은 임의의 개수를 가질 수 있다.
상기 분할 테스트 모드에서, 테스트 시스템(10)은 반도체 장치(500)에 포함되는 복수의 기능 블록들(FB1, FB2) 중의 일부 기능 블록을 적어도 하나의 테스트 기능 블록으로 결정하고, 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중의 적어도 하나의 반도체 장치에 포함되는 상기 테스트 기능 블록에 대해서만 테스트 동작을 수행할 수 있다. 예를 들어, 상기 분할 테스트 모드에서, 테스트 시스템(10)은 반도체 장치(500)에 포함되는 복수의 기능 블록들(FB1, FB2) 각각을 순차적으로 상기 테스트 기능 블록으로서 선택하고, 상기 선택된 테스트 기능 블록에 대해 테스트 동작을 순차적으로 수행함으로써 반도체 장치(500)에 포함되는 복수의 기능 블록들(FB1, FB2)을 테스트할 수 있다.
실시예에 따라서, 반도체 장치(500)가 세 개 이상의 기능 블록들을 포함하는 경우, 두 개 이상의 기능 블록들이 상기 적어도 하나의 테스트 기능 블록으로서 선택될 수 있다.
일 실시예에 있어서, 상기 분할 테스트 모드에서, 테스트 제어 장치(100)로부터 제공되는 제2 제어 신호(CON2)에 기초하여, 테스트 헤더(200)는 경로 제어 회로(230) 및 프로브 카드(240)를 통해 복수의 테스트 사이트들(300)에 장착되는 복수의 반도체 장치들(500) 중의 적어도 하나의 반도체 장치에 포함되는 상기 테스트 기능 블록에 연결되는 테스트 패드들(510)에 복수의 테스트 채널들(210)을 연결할 수 있다.
예를 들어, 반도체 장치(500)에 포함되는 복수의 기능 블록들(FB1, FB2) 중에서 제1 기능 블록(FB1)이 상기 테스트 기능 블록으로서 선택된 경우, 도 5에 도시된 바와 같이, 2개의 테스트 채널들(210)이 제1 내지 제6 테스트 사이트들(300-1~300-6)에 장착되는 6개의 반도체 장치들(500)에 포함되는 두 개의 제1 테스트 패드들(511-1, 511-2)에 각각 연결될 수 있다. 또한, 반도체 장치(500)에 포함되는 복수의 기능 블록들(FB1, FB2) 중에서 제2 기능 블록(FB2)이 상기 테스트 기능 블록으로서 선택된 경우, 도 6에 도시된 바와 같이, 4개의 테스트 채널들(210)이 제1 내지 제6 테스트 사이트들(300-1~300-6) 중에서 제1 테스트 사이트(300-1), 제3 테스트 사이트(300-3) 및 제5 테스트 사이트(300-5)에 장착되는 3개의 반도체 장치들(500)에 포함되는 네 개의 제2 테스트 패드들(512-1, 512-2, 512-3, 512-4)에 각각 연결될 수 있다.
이후, 테스트 제어 장치(100)는 복수의 테스트 채널들(210)이 연결되는 상기 적어도 하나의 반도체 장치에 포함되는 복수의 기능 블록들(FB1, FB2) 중에서 상기 테스트 기능 블록에 대해서만 테스트 동작을 병렬적으로 수행할 수 있다.
예를 들어, 도 5의 예시에서, 테스트 시스템(10)은 제1 내지 제6 테스트 사이트들(300-1~300-6)에 장착되는 6개의 반도체 장치들(500)에 포함되는 제1 기능 블록(FB1)에 대해 병렬적으로 테스트 동작을 수행할 수 있다. 또한, 도 6의 예시에서, 테스트 시스템(10)은 제1 내지 제6 테스트 사이트들(300-1~300-6)에 장착되는 6개의 반도체 장치들(500)에 포함되는 제2 기능 블록(FB2)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
도 5 및 6을 참조하여 상술한 바와 같이, 상기 분할 테스트 모드에서, 복수의 테스트 사이트들(300)에 장착되는 복수의 반도체 장치들(500) 중에서 병렬적으로 동시에 테스트될 반도체 장치들의 개수는, 복수의 테스트 채널들(210)의 개수를 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들(510)의 개수로 나눈 값의 정수 부분에 상응할 수 있다. 따라서, 상기 분할 테스트 모드에서, 테스트 시스템(10)은 복수의 테스트 채널들(210)을 사용하여 한번에 테스트 가능한 최대 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
예를 들어, 도 5의 예시에서, 테스트 시스템(10)은 최대의 파라 수, 즉, 여섯 개의 반도체 장치들(500)에 포함되는 제1 기능 블록(FB1)에 대해 병렬적으로 테스트 동작을 수행할 수 있다. 마찬가지로, 도 6의 예시에서, 테스트 시스템(10)은 최대의 파라 수, 즉, 세 개의 반도체 장치들(500)에 포함되는 제2 기능 블록(FB2)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
이 때, 테스트 헤더(200)에 포함되는 프로브 니들들(242)과 반도체 장치(500)에 포함되는 복수의 테스트 패드들(510) 사이의 연결을 용이하게 하기 위해, 도 6에 도시된 바와 같이, 복수의 테스트 채널들(210)이 연결되지 않는 반도체 장치들(500)이 장착된 테스트 사이트들(300-2, 300-4, 300-6)은 복수의 테스트 채널들(210)이 연결되는 반도체 장치들(500)이 장착된 테스트 사이트들(300-1, 300-3, 300-5) 사이에 고르게 분산되어 배치될 수 있다.
도 4를 참조하여 상술한 바와 같이, 테스트 시스템(10)은 상기 원타임 테스트 모드에서 실질적으로 테스트 동작이 수행되는 반도체 장치들(500)이 장착되는 최대 파라 수에 상응하는 개수의 테스트 사이트들(300-2, 300-5) 이외에, 가상 테스트 사이트들(300-1, 300-3, 300-4, 300-6)을 더 포함할 수 있다.
따라서, 도 5 및 6에 도시된 바와 같이, 테스트 시스템(10)은 상기 원타임 테스트 모드에서 제2 테스트 사이트(300-2) 및 제5 테스트 사이트(300-5)에 장착된 반도체 장치들(500)에 집중적으로 할당되었던 복수의 테스트 채널들(210)을 인접하는 가상 테스트 사이트들(300-1, 300-3, 300-4, 300-6)에 장착된 반도체 장치들(500)로 분할하여 할당할 수 있다.
따라서 테스트 시스템(10)은 상기 분할 테스트 모드에서, 복수의 기능 블록들(FB1, FB2) 중에서 테스트가 수행되는 테스트 기능 블록 별로 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
도 4 내지 6을 참조하여 상술한 바와 같이, 반도체 장치(500)의 개발 단계에서 수행되는 상기 원타임 테스트 모드에서, 테스트 시스템(10)은 복수의 테스트 채널들(210)을 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중의 일부 반도체 장치들에 대해 집중적으로 할당함으로써 상기 일부 반도체 장치들에 포함되는 모든 기능 블록들에 대해 동시에 테스트 동작을 수행할 수 있다. 따라서 테스트 시스템(10)은 상기 원타임 테스트 모드에서 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다. 한편, 반도체 장치(500)의 양산 단계에서 수행되는 상기 분할 테스트 모드에서, 테스트 시스템(10)은 상기 일부 반도체 장치들에 대해 집중적으로 할당되었던 복수의 테스트 채널들(210) 중의 일부를 인접하는 상기 가상 테스트 사이트에 장착된 반도체 장치(500)의 테스트 패드(510)에 분산 할당함으로써 상기 선택된 테스트 기능 블록에 대해서만 테스트 동작을 수행할 수 있다. 따라서 테스트 시스템(10)은 상기 분할 테스트 모드에서 상기 테스트 기능 블록 별로 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다
도 7은 동작 모드에 따라 도 1의 테스트 시스템이 병렬적으로 동시에 테스트할 수 있는 반도체 장치들의 개수를 나타내는 도면이다.
도 7에는, 테스트 시스템(10)은 12개의 테스트 채널들(210) 및 6개의 테스트 사이트들(300-1~300-6)을 포함하고, 반도체 장치(500)에 포함되는 제1 기능 블록(FB1)에는 두 개의 제1 테스트 패드들(511-1, 511-2)이 연결되고, 반도체 장치(500)에 포함되는 제2 기능 블록(FB2)에는 네 개의 제2 테스트 패드들(512-1, 512-2, 512-3, 512-4)이 연결되는 경우에, 동작 모드에 따라 테스트 시스템(10)이 병렬적으로 동시에 테스트할 수 있는 반도체 장치들(500)의 개수(즉, 파라 수)가 도시된다.
도 7을 참조하면, 도 4 내지 6을 참조하여 상술한 바와 같이, 상기 원타임 테스트 모드에서, 테스트 시스템(10)은 복수의 기능 블록들(FB1, FB2)에 대해 동시에 테스트 동작을 수행하므로, 12개의 테스트 채널들(210)을 사용하여 병렬적으로 테스트할 수 있는 반도체 장치들(500)의 최대 개수인 두 개의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다. 한편, 상기 분할 테스트 모드에서, 테스트 시스템(10)은 복수의 기능 블록들(FB1, FB2) 중에서 제1 기능 블록(FB1)에 대해 테스트 동작을 수행하는 경우, 12개의 테스트 채널들(210)을 사용하여 병렬적으로 테스트할 수 있는 반도체 장치들(500)의 최대 개수인 여섯 개의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행하고, 복수의 기능 블록들(FB1, FB2) 중에서 제2 기능 블록(FB2)에 대해 테스트 동작을 수행하는 경우, 12개의 테스트 채널들(210)을 사용하여 병렬적으로 테스트할 수 있는 반도체 장치들(500)의 최대 개수인 세 개의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
도 1 내지 7을 참조하여 상술한 바와 같이, 본 발명에 따른 테스트 시스템(10)은 상기 원타임 테스트 모드에서의 최대 파라 수에 상응하는 개수의 테스트 사이트들(300-2, 300-5) 이외에, 가상 테스트 사이트들(300-1, 300-3, 300-4, 300-6)을 더 포함함으로써, 반도체 장치(500)의 개발 단계에서는 상기 원타임 테스트 모드로 복수의 테스트 채널들(210)을 사용하여 한번에 테스트 가능한 최대 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행하고, 반도체 장치(500)의 양산 단계에서는 상기 분할 테스트 모드로 복수의 테스트 채널들(210)을 사용하여 한번에 테스트 가능한 최대 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있다.
따라서 테스트 시스템(10)은 상기 원타임 테스트 모드 및 상기 분할 테스트 모드 각각에서 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행함으로써, 복수의 반도체 장치들(500)을 테스트하는 데에 소요되는 시간을 효과적으로 감소시킬 수 있다.
또한, 동일한 테스트 시스템(10)을 사용하여 개발 단계 및 양산 단계 각각에서 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행할 수 있으므로, 테스트 시스템(10)의 제조 비용을 감소시킬 수 있다.
일 실시예에 있어서, 테스트 시스템(10)은 웨이퍼(wafer) 상태에 있는 복수의 반도체 장치들(500)에 대해 도 1 내지 7을 참조하여 상술한 바와 같은 테스트 동작을 수행할 수 있다.
다른 실시예에 있어서, 테스트 시스템(10)은 패키지(package) 상태에 있는 복수의 반도체 장치들(500)에 대해 도 1 내지 7을 참조하여 상술한 바와 같은 테스트 동작을 수행할 수 있다. 이 경우, 동작 모드에 따라 테스트 동작이 수행되는 반도체 장치(500)만 테스트 사이트(300)에 장착되고, 테스트 동작이 수행되지 않는 반도체 장치(500)는 테스트 사이트(300)로부터 제거된 상태에서 상기 테스트 동작이 수행될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 8에 도시된 반도체 장치의 테스트 방법은 도 1의 테스트 시스템(10)을 통해 수행될 수 있다.
이하, 도 1 내지 8을 참조하여 반도체 장치(500)의 테스트 방법에 대해 설명한다.
도 8을 참조하면, 복수의 반도체 장치들(500)을 복수의 테스트 사이트들(300)에 장착한 후(단계 S100), 테스트 제어 장치(100)의 제어 하에 테스트 헤더(200)는 복수의 테스트 채널들(210)을 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500)에 포함되는 복수의 테스트 패드들(510) 중의 적어도 일부에 연결한다(단계 S200).
이후, 복수의 반도체 장치들(500) 각각에 포함되는 복수의 기능 블록들(FB1, FB2) 중에서 테스트 패드들(510)을 통해 복수의 테스트 채널들(210)에 연결되는 적어도 하나의 기능 블록에 대해 테스트 동작을 동시에 수행한다(단계 S300).
이 때, 복수의 테스트 사이트들(300)의 개수는 복수의 테스트 채널들(210)의 개수를 복수의 반도체 장치들(500) 각각에 포함되는 복수의 테스트 패드들(510)의 개수로 나눈 값보다 클 수 있다.
도 9는 원타임 테스트 모드에서 도 8에 도시된 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 9를 참조하면, 복수의 반도체 장치들(500)을 복수의 테스트 사이트들(300)에 장착한 후(단계 S100), 테스트 제어 장치(100)의 제어 하에 테스트 헤더(200)는 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중에서 복수의 테스트 채널들(210)의 개수를 복수의 반도체 장치들(500) 각각에 포함되는 복수의 기능 블록들(FB1, FB2)에 연결되는 복수의 테스트 패드들(510)의 개수로 나눈 값의 정수 부분에 상응하는 개수의 반도체 장치들(500)을 테스트 대상 반도체 장치들로 선택할 수 있다(단계 S210).
이후, 테스트 제어 장치(100)의 제어 하에 테스트 헤더(200)는 복수의 테스트 채널들(210)을 상기 테스트 대상 반도체 장치들 각각에 포함되는 복수의 기능 블록들(FB1, FB2)에 연결되는 복수의 테스트 패드들(510)에 연결하고(단계 S220), 상기 테스트 대상 반도체 장치들에 포함되는 복수의 기능 블록들(FB1, FB2)에 대해 테스트 동작을 병렬적으로 동시에 수행할 수 있다(단계 S310).
도 10은 분할 테스트 모드에서 도 8에 도시된 반도체 장치의 테스트 방법을 나타내는 순서도이다.
도 10을 참조하면, 복수의 반도체 장치들(500)을 복수의 테스트 사이트들(300)에 장착한 후(단계 S100), 테스트 제어 장치(100)의 제어 하에 테스트 헤더(200)는 복수의 테스트 사이트들(300)에 장착된 복수의 반도체 장치들(500) 중에서 복수의 테스트 채널들(210)의 개수를 복수의 반도체 장치들(500) 각각에 포함되는 복수의 기능 블록들(FB1, FB2) 중의 일부에 상응하는 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들(510)의 개수로 나눈 값의 정수 부분에 상응하는 개수의 반도체 장치들(500)을 테스트 대상 반도체 장치들로 선택할 수 있다(단계 S230).
이후, 테스트 제어 장치(100)의 제어 하에 테스트 헤더(200)는 복수의 테스트 채널들(210)을 상기 테스트 대상 반도체 장치들 각각에 포함되는 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들(510)에 연결하고(단계 S240), 상기 테스트 대상 반도체 장치들에 포함되는 상기 적어도 하나의 테스트 기능 블록에 대해 테스트 동작을 병렬적으로 동시에 수행할 수 있다(단계 S320).
도 1에 도시된 테스트 시스템(10)의 구성 및 동작에 대해서는 도 1 내지 7을 참조하여 상세히 설명하였으므로, 여기서는 도 8 내지 10에 도시된 동작의 각 단계들에 대한 상세한 설명은 생략한다.
도 1 내지 10을 참조하여 상술한 바와 같이, 본 발명에 따른 반도체 장치(500)의 테스트 방법에 따르면, 상기 원타임 테스트 모드 및 상기 분할 테스트 모드 각각에서 최대 파라 수에 상응하는 개수의 반도체 장치들(500)에 대해 병렬적으로 테스트 동작을 수행함으로써, 복수의 반도체 장치들(500)을 테스트하는 데에 소요되는 시간을 효과적으로 감소시킬 수 있다.
본 발명은 반도체 장치에 대해 테스트를 수행하는 테스트 시스템에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 테스트 시스템 100: 테스트 제어 장치
200: 테스트 헤더 210: 테스트 채널
220: 컨트롤러 230: 경로 제어 회로
240: 프로브 카드 300: 테스트 사이트
400: 기판 지지대 500: 반도체 장치

Claims (10)

  1. 각각이 복수의 기능 블록들 및 상기 복수의 기능 블록들에 연결되는 복수의 테스트 패드들을 포함하는 복수의 반도체 장치들을 테스트하는 테스트 장치에 있어서,
    복수의 테스트 채널들을 포함하는 테스트 헤더;
    상기 복수의 반도체 장치들이 장착되는 복수의 테스트 사이트들; 및
    상기 복수의 테스트 채널들을 상기 복수의 테스트 사이트들에 장착된 상기 복수의 반도체 장치들에 포함되는 상기 복수의 테스트 패드들 중의 적어도 일부에 할당하는 테스트 제어 장치를 포함하고,
    상기 복수의 테스트 사이트들의 개수는 상기 복수의 테스트 채널들의 개수를 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들의 개수로 나눈 값보다 크며,
    상기 복수의 테스트 채널들 중 2개 이상의 테스트 채널들은 상기 복수의 테스트 사이트들 중 하나에 할당되고,
    제1 테스트 모드에서, 상기 복수의 테스트 채널들 중 제1 테스트 채널은 상기 복수의 테스트 사이트들 중 제1 테스트 사이트에 연결되고, 상기 복수의 테스트 채널들 중 상기 제1 테스트 채널과 다른 제2 테스트 채널은 상기 제1 테스트 사이트에 연결되며,
    제2 테스트 모드에서, 상기 제1 테스트 채널은 상기 제1 테스트 사이트에 연결되고, 상기 제2 테스트 채널은 상기 복수의 테스트 사이트들 중 상기 제1 테스트 사이트와 다른 제2 테스트 사이트에 연결되는 테스트 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 제1 테스트 모드는 상기 복수의 기능 블록들을 동시에 테스트하는 원타임 테스트 모드에 상응하고, 상기 제2 테스트 모드는 상기 복수의 기능 블록들 중의 일부만을 테스트하는 분할 테스트 모드에 상응하는 테스트 장치.
  4. 제1 항에 있어서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 테스트될 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들 중에서 테스트 동작이 동시에 수행될 적어도 하나의 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응하는 테스트 장치.
  5. 제1 항에 있어서, 상기 복수의 기능 블록들을 동시에 테스트하는 원타임 테스트 모드에서, 상기 테스트 제어 장치는 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중의 일부 반도체 장치들에만 상기 복수의 테스트 채널들을 연결하는 테스트 장치.
  6. 제5 항에 있어서, 상기 원타임 테스트 모드에서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 동시에 테스트되는 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 복수의 기능 블록들에 연결되는 상기 복수의 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응하는 테스트 장치.
  7. 제1 항에 있어서, 상기 복수의 기능 블록들 중의 일부에 상응하는 적어도 하나의 테스트 기능 블록만 테스트하는 분할 테스트 모드에서, 상기 테스트 제어 장치는 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중의 적어도 하나에 포함되는 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들에 상기 복수의 테스트 채널들을 연결하는 테스트 장치.
  8. 제7 항에 있어서, 상기 분할 테스트 모드에서, 상기 복수의 테스트 사이트들에 장착되는 상기 복수의 반도체 장치들 중에서 병렬적으로 동시에 테스트되는 반도체 장치들의 개수는, 상기 복수의 테스트 채널들의 개수를 상기 적어도 하나의 테스트 기능 블록에 연결되는 테스트 패드들의 개수로 나눈 값의 정수 부분에 상응하는 테스트 장치.
  9. 제1 항에 있어서, 상기 테스트 헤더는,
    상기 테스트 제어 장치로부터 수신되는 테스트 시퀀스를 상기 복수의 테스트 채널들에 제공하고, 상기 복수의 테스트 채널들로부터 수신되는 테스트 결과 신호를 상기 테스트 제어 장치에 제공하는 컨트롤러;
    상기 테스트 제어 장치로부터 수신되는 제어 신호에 기초하여 상기 복수의 테스트 채널들과 복수의 출력 단자들 사이의 연결 관계를 제어하는 경로 제어 회로; 및
    상기 복수의 출력 단자들과 연결되는 커넥터 및 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들과 접촉하는 프로브 니들(probe needle)을 구비하는 프로브 카드를 더 포함하는 테스트 장치.
  10. 각각이 복수의 기능 블록들 및 상기 복수의 기능 블록들에 연결되는 복수의 테스트 패드들을 포함하는 복수의 반도체 장치들; 및
    복수의 테스트 채널들 및 상기 복수의 반도체 장치들이 장착되는 복수의 테스트 사이트들을 포함하고, 상기 복수의 테스트 채널들을 상기 복수의 테스트 사이트들에 장착된 상기 복수의 반도체 장치들에 포함되는 상기 복수의 테스트 패드들 중의 적어도 일부에 할당하여 상기 복수의 반도체 장치들 중의 적어도 일부를 병렬적으로 테스트하는 테스트 장치를 포함하고,
    상기 복수의 테스트 사이트들의 개수는 상기 복수의 테스트 채널들의 개수를 상기 복수의 반도체 장치들 각각에 포함되는 상기 복수의 테스트 패드들의 개수로 나눈 값보다 크며,
    상기 복수의 테스트 채널들 중 2개 이상의 테스트 채널들은 상기 복수의 테스트 사이트들 중 하나에 할당되고,
    제1 테스트 모드에서, 상기 복수의 테스트 채널들 중 제1 테스트 채널은 상기 복수의 테스트 사이트들 중 제1 테스트 사이트에 연결되고, 상기 복수의 테스트 채널들 중 상기 제1 테스트 채널과 다른 제2 테스트 채널은 상기 제1 테스트 사이트에 연결되며,
    제2 테스트 모드에서, 상기 제1 테스트 채널은 상기 제1 테스트 사이트에 연결되고, 상기 제2 테스트 채널은 상기 복수의 테스트 사이트들 중 상기 제1 테스트 사이트와 다른 제2 테스트 사이트에 연결되는 테스트 시스템.
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