JP3135825B2 - プローブカードおよびそのプローブカードを使用した半導体集積回路のプロービング試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
のプロービング試験に使用されるプローブカードと、そ
のプローブカードを使用したプロービング試験方法とに
関する。

【０００２】

【従来の技術】半導体集積回路のプロービング試験は、
ウェーハプロセス終了後、ダイシングする以前、即ち、
半導体集積回路が半導体ウェーハに行列状に形成された
状態で行われる、半導体集積回路の電気的特性試験であ
る。この試験によって、半導体集積回路の良否がウェー
ハ状態で判別され、不良な半導体集積回路チップが選別
される。不良なチップがウェーハ状態で判別されること
で、後のアセンブリ工程に不良なチップを回さずに済
み、生産コストの無用な増加を防止できる効果を得てい
る。

【０００３】ところで、近年、半導体集積回路の集積度
が増し、試験時間は長くなるばかりである。この対応と
して、従来、チップを一つ一つ試験していたところを、
複数のチップを同時に試験し、チップ一つ当たりの試験
時間を短縮するようにしている。

【０００４】図１２は、従来のプローブカードと、その
プローブカードによって試験される半導体ウェーハとを
示した斜視図である。

【０００５】図１２に示すように、半導体ウェーハ１に
は、半導体集積回路チップ３が行列状に形成されてい
る。同図では、チップ３は、合計８４個形成されてい
る。

【０００６】また、チップ３のプロービング試験に使用
されるプローブカード５には、一つの探針孔７が設けら
れており、この探針孔７からは、１列４行、合計４個の
チップ３ａ〜３ｄに対応した探針群９ａ〜９ｄが導出さ
れている。

【０００７】従来では、このようなプローブカード５を
使用して、４個のチップ３ａ〜３ｄの電気的特性を同時
に測定している。

【０００８】しかし、半導体集積回路の集積度は、特に
半導体メモリを中心に、益々高まってきており、たとえ
図１２に示すプローブカード５を使用したとしても、チ
ップ一つ当たりの試験時間は、再び増加に転じてきてい
る。

【０００９】この試験時間の増加を、再度、短縮させる
ために、１列当たりの対応チップの個数を増やし、同時
に測定できるチップ３の個数を増加させることを試み
た。

【００１０】図１３は、従来の他のプローブカードと、
そのプローブカードによって試験される半導体ウェーハ
とを示した斜視図である。

【００１１】図１３に示すように、プローブカード５´
では、一つの探針孔７からは、１列８行、合計８個のチ
ップ３ａ〜３ｈに対応した探針群９ａ〜９ｈが導出され
ていて、図１２に示すプローブカード５に比較し、同時
に測定できるチップ３の個数が４個増加している。この
ようなプローブカード５´を使用することで、半導体ウ
ェーハ一枚当たりに要する試験時間は、再び短縮され
た。

【００１２】しかし、プローブカード５´を使用してプ
ロービング試験を行うと、不良品の数が、若干ながらも
増加する傾向があることが発覚した。この傾向を裏付け
るために、チップを一つ一つ試験し直してみたところ、
プローブカード５´が使用された試験では不良品とされ
ていたチップの中にも、良品があることが判明した。

【００１３】このような不良品の増加の原因は、現在、
考えられるものを挙げるとするならば、次の通りであ
る。

【００１４】同時測定では、同時測定される全てのチッ
プからの応答信号を、プローブカードを介して同時にテ
スタに伝える。テスタは、応答されてきた信号のレベ
ル、および応答されてきた信号の立ち上がり立ち下がり
時間をそれぞれ、ある許容範囲、もしくはある許容値と
比較して、チップが良品であるか不良品であるかを判断
する。

【００１５】探針群９は、カードの縁に設けられた、プ
ローブカードをテスタに接触させるため接触子群１１
に、カードの内部に設けられた図示せぬ配線を介して接
続されている。チップから応答されてきた信号のレベル
は、テスタに伝えられる以前にカード内の配線の抵抗に
よって当然に降下する。また、チップから応答されてき
た信号の立ち上がり立ち下がり時間も、カード内の配線
の容量によって当然に変化する。

【００１６】１列当たりの対応チップの個数が増やされ
たプローブカードは、カード径Ｄが大きい。カード径Ｄ
が大きくなると、カードの中央付近の探針群９（図１３
では探針群９ｄおよび９ｅ）と接触子群１１とを接続す
るための配線の長さと、カードの端部付近にある探針群
９（図１３では探針群９ａおよび９ｈ）と接触子群１１
とを接続するための配線の長さとの差が大きくなってく
る。最長の配線と最短の配線との差が大きくなると、配
線群の抵抗および容量のばらつきが大きくなる。また、
配線長が長いと、微小な配線間クロストークが発生して
いる確率も高い。

【００１７】さらには、カード径Ｄが大きくなると、カ
ード自体が反り易くなる。カード自体が反ると、プロー
ブとチップパッドとの接触点、並びにプローブとテスタ
との接触点における接触抵抗値がそれぞればらつく。ま
た、カード自体の反りは、カード内に設けられている配
線群に応力を加えることにもなる。配線中、過剰な応力
が加わった部分では、配線の電気的特性が局部的に変化
することもある。

【００１８】これらの問題のいずれか、あるいはこれら
の問題が相乗効果を起こし、プロービング試験の精度を
劣化させる。

【００１９】特に一つの許容範囲、もしくは一つの許容
値と、多数の信号とを同時に比較する同時測定では、上
記の問題のいずれもが、無用な不良品を発生させる原因
になり得る。カード内に設けられている配線群の抵抗お
よび容量のばらつき、接触抵抗値のばらつき、配線群の
局部的な電気的特性の変化、微小な配線間クロストーク
のいずれもが、各チップ自身の、真の特性、あるいは真
の能力を隠すからである。

【００２０】なお、このようなプロービング試験の精度
の劣化は、大規模容量化された半導体メモリ装置で顕著
である。この原因は、装置の動作が非常に高速であるた
めに、信号の立ち上がり立ち下がり時間の許容値、もし
くは許容範囲を厳しく設定していることである。大規模
容量化された半導体メモリ装置は、現在ある半導体装置
の中で最も繊細で敏感な装置の一つである。このため、
僅かな誤差が、予期せぬ誤動作に発展する可能性を持
つ。予期せぬ誤動作を防ぐためにも、プロービング試験
には、厳しい条件を与える。厳しい条件で試験するため
に、上記カード内に設けられている配線群で起こる問
題、たとえ僅かな問題であっても、良品、不良品の選別
に、より大きく反映されていくのである。

【００２１】

【発明が解決しようとする課題】以上のように、半導体
集積回路の生産性を高めるためにも、プロービング試験
時間は短縮させたい、という要求がある。この要求は、
同時に測定できるチップの個数を増加させることで満た
すことができた。

【００２２】しかしながら、同時に測定できるチップの
個数を増加させると、不良品が不必要に増加し、半導体
集積回路の生産コストが上昇する、という問題が新たに
発生した。

【００２３】この発明は上記の点に鑑みて為されたもの
で、その目的は、半導体集積回路の生産性を向上できる
と同時に、半導体集積回路の生産コストを抑制すること
ができるプローブカードと、そのプローブカードを使用
した半導体集積回路のプロービング試験方法とを提供す
ることにある。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係るプローブカードでは、探針孔を有す
るカード基板と、前記カード基板の前記探針孔の一辺に
沿って設けられた、第１列めの前記半導体集積回路の接
続端子に対応する第１の探針群、および前記探針孔の一
辺に相対した他辺に沿って設けられた、第２列めの前記
半導体集積回路の接続端子に対応する第２の探針群を含
む、２列、かつ少なくとも２行以上の前記半導体集積回
路の接続端子に接触される複数の探針と、前記カード基
板のうち、前記探針孔を中心として２分割される一方側
の、前記一辺を含む区域に配置され、前記カード基板の
前記一辺を含む区域は、前記第１列め、かつ少なくとも
２行以上の前記半導体集積回路の各行に対応した配線区
域に分割され、前記第１列め、かつ少なくとも２行以上
の前記半導体集積回路の各行に対応した前記配線区域内
に配置された、前記第１列めの前記半導体集積回路の接
続端子に対応する第１の接触子群、および前記カード基
板のうち、前記探針孔を中心として２分割される他方側
の、前記他辺を含む区域に配置され、前記カード基板の
前記他辺を含む区域は、前記第２列め、かつ少なくとも
２行以上の前記半導体集積回路の各行に対応した配線区
域に分割され、前記第２列め、かつ少なくとも２行以上
の前記半導体集積回路の各行に対応した前記配線区域内
に配置された、前記第２列めの前記半導体集積回路の接
続端子に対応する第２の接触子群を含む、テスタに接触
される複数の接触子と、前記第１列め、かつ少なくとも
２行以上の前記半導体集積回路の各行に対応した前記配
線区域内に配置された、前記第１の探針群各々と前記第
１の接触子群各々とを互いに接続する第１の配線群、お
よび前記第２列め、かつ少なくとも２行以上の前記半導
体集積回路の各行に対応した前記配線区域内に配置され
た、前記第２の探針群各々と前記第２の接触子群各々と
を互いに接続する第２の配線群を含む、信号の種類ご
と、および電源の種類ごとに前記カード基板の内部で階
層分けされている複数の配線とを具備し、前記複数の配
線は、前記テスタからの試験信号を前記複数の接触子を
介して受け、前記試験信号を前記複数の探針を介して前
記２列、かつ少なくとも２行以上の前記半導体集積回路
へ同時に供給するとともに、前記試験信号に対する前記
２列、かつ少なくとも２行以上の前記半導体集積回路か
らの応答信号を前記複数の探針を介して受け、前記応答
信号を前記複数の接触子を介して前記テスタに供給する
ことを特徴としている。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。この説明に際し、全ての図面において、
同一の部分には同一の参照符号を付し、重複する説明は
避けることにする。

【００２６】この発明の実施の形態に係るプローブカー
ドの説明に先立ち、この発明の前提となるプローブカー
ドについて説明する。 （第１参考例） 図１は、この発明の前提となるプローブカード（以下第
１参考例と称す）と、そのプローブカードによって試験
される半導体ウェーハとの関係を示した斜視図、図２
は、図１に示すプローブカードの探針孔付近を拡大した
拡大図である。

【００２７】図１に示すように、半導体ウェーハ１に
は、半導体集積回路チップ３が行列状に形成されてい
る。本例では、従来と同じように、チップ３が、合計８
４個形成されている。

【００２８】チップ３のプロービング試験に使用される
プローブカード１５には、２列４行、合計８個のチップ
３ａ〜３ｈに対応した探針群１９ａ〜１９ｈが設けられ
ている。カード基板２０には、一つの探針孔１７が設け
られていて、この探針孔１７の内部には、探針群１９ａ
〜１９ｈが導出されている。探針孔１７は、この例では
２つの短辺と２つの長辺とを有する長方形に形成された
穿孔である。第１列めの半導体集積回路チップ３ａ〜３
ｄの外部パッド群３１（図２参照）に対応した探針群１
９ａ〜１９ｄは、２つの長辺のうちの一辺に沿って形成
され、第２列めの半導体集積回路チップ３ｅ〜３ｈの外
部パッド群３１に対応した探針群１９ｅ〜１９ｈは、上
記一辺に相対した他辺に沿って形成されている。カード
基板２０の表面に導出された、図示せぬテスタに接触さ
れる接触子群２１はそれぞれ、カード基板２０の縁に沿
って配置されている。探針群１９は、接触子群２１に、
カード基板２０の内部、あるいはカード基板２０の表面
に形成された図示せぬ配線を介して接続されている。図
示せぬテスタからの試験信号は、接触子群２１に供給さ
れ、探針群１９に伝えられる。そして、図示せぬテスタ
からの試験信号は、探針群１９より、２列４行、合計８
個のチップ３ａ〜３ｈへ同時に供給される。試験信号を
受けたチップ３ａ〜３ｈはそれぞれ、応答信号を出力す
る。応答信号は、探針群１９に供給され、接触子群２１
に伝えられる。接触子群２１に伝えられた応答信号は、
前記テスタへ供給される。テスタは、応答信号のレベ
ル、および応答信号の立ち上がり立ち下がり時間など
を、試験項目ごとにそれぞれ、ある許容範囲、もしくは
ある許容値と比較し、２列４行合計８個のチップ３ａ〜
３ｈがそれぞれ、良品であるか不良品であるかを、同時
に判断する。

【００２９】このような第１参考例に係るプローブカー
ド１５であると、従来の１列８行のプローブカード５´
と同様に、８個のチップ３ａ〜３ｈを同時に測定できる
ために、チップ一つ当たり試験時間が短縮され、結果と
して半導体ウェーハ一枚当たりの試験時間を短縮でき
る。

【００３０】しかも、カード径Ｄは、従来の１列４行の
プローブカード５と、ほぼ同じカード径にできるため
に、カード基板２０の内部、あるいは表面に形成された
図示せぬ配線群のうち、最長のものと最短のものとの差
が小さくなり、配線群の抵抗および容量のばらつきを小
さくできる。よって、各チップ自身の、真の特性、ある
いは真の能力を隠してしまう原因となる、カード基板２
０に設けられた配線間でのスキュー差が小さくなり、プ
ロービング試験の精度の劣化を抑制できる。また、カー
ド径Ｄは、小さいままであるので、カード基板２０の反
りの問題も少ない。しかも、配線の長さが全体的に短い
ままであるので、微小な配線間クロストークも軽減され
る。

【００３１】これらの点より、第１参考例に係るプロー
ブカード１５によれば、生産性を向上できると同時に、
生産コストを抑制できる、という効果を得ることができ
る。

【００３２】図３は、第１参考例の効果を従来と比較し
て説明するための図で、（ａ）図は従来のプロービング
試験の結果を示す図、（ｂ）図は第１参考例のプロービ
ング試験の結果を示す図である。

【００３３】まず、図３（ａ）に示すように、図１３に
示されたプローブカード５´を使用して１列８行のチッ
プ３ａ〜３ｈを同時測定したときには、８個のチップ当
たり、良品を３個採ることができた。

【００３４】同図には、チップの真の特性、あるいは真
の能力を、破線により示されている。このようなチップ
の真の特性、あるいは真の能力からみれば、良品は、８
個のチップ当たり７個存在するはずである。図１３に示
されたプローブカード５´を使用して同時測定すると、
４個が無用に不良と判断されてしまう。

【００３５】しかし、図３（ｂ）に示すように、第１参
考例に係るプローブカード１５を使用して２列４行のチ
ップ３ａ〜３ｈを同時測定したときには、８個のチップ
当たり、良品を６個採ることができ、良品を３個増加さ
せることができた。

【００３６】なお、図３（ａ）に示すチップ３ａ〜３ｈ
と、図３（ｂ）に示すチップ３ａ〜３ｈとは、厳密には
同じチップではないが、図３（ａ）、（ｂ）では、発明
の効果を説明するために、チップの真の特性、あるいは
真の能力を、あえて揃えてある。

【００３７】重要なところは、図１３に示されたプロー
ブカード５´を使用した同時測定では不良として認識さ
れていた、チップの真の特性、あるいは真の能力が合格
ライン付近にあるものを、第１参考例に係るプローブカ
ード１５を使用した同時測定では良品として認識できる
ようになったことである。これによって、半導体集積回
路の歩留りが向上し、その生産コストを抑制することが
可能となる。

【００３８】（第２参考例） 次に、この発明の前提となる他のプローブカード（以下
第２参考例と称す）について説明する。

【００３９】図４は、第２参考例に係るプローブカード
の平面図である。

【００４０】この第２参考例は、第１参考例に説明した
ようなプローブカード１５において、カード基板２０に
設けられた配線群の長さがそれぞれ最短とされるよう
に、配線群のレイアウトを工夫したものである。

【００４１】図４に示すように、プローブカード１５
の、探針孔１７の長軸方向に沿った中心線３０がある。
この中心線３０を境にして、カード基板２０の紙面右側
の領域３３Ｒには、４つの配線区域３５ａ〜３５ｄが設
定され、一方、カード基板２０の紙面左側の領域３３Ｌ
には、他の４つの配線区域３５ｅ〜３５ｈが設定されて
いる。配線区域３５ａには、チップ３ａのパッドに対応
した探針群１９ａ（図１、図２に図示、図４には図面が
繁雑化するのを避けるために図示せず）と、チップ３ａ
のパッドに対応した接触子群２１ａとを互いに接続する
配線群３７ａが形成されている。以下同様に、配線区域
３５ｂには、図示せぬ探針群１９ｂと接触子群２１ｂと
を互いに接続する配線群３７ｂが形成され、…、配線区
域３５ｈには、図示せぬ探針群１９ｈと接触子群２１ｈ
とを互いに接続する配線群３７ｈが形成されている。

【００４２】このようなチップ３ａ〜３ｄの列に対応す
る探針群１９ａ〜１９ｄ、接触子群２１ａ〜２１ｄ、お
よび探針群１９ａ〜１９ｄと接触子群２１ａ〜２１ｄと
を互いに接続する配線群３７ａ〜３７ｄをそれぞれ探針
孔１７の長軸方向に沿った中心線３０を境として２分割
された一方の領域３３Ｒに設け、チップ３ｅ〜３ｈの列
に対応する探針群１９ｅ〜１９ｈ、接触子群２１ｅ〜２
１ｈ、および探針群１９ｅ〜１９ｈと接触子群２１ｅ〜
２１ｈとを互いに接続する配線群３７ｅ〜３７ｈを２分
割された他方の領域３３Ｌに設けたプローブカードであ
ると、配線群３７ａ〜３７ｈそれぞれの長さを最短に設
定することができる。配線群３７ａ〜３７ｈそれぞれの
長さが最短に設定されることにより、特に配線群３７の
抵抗および容量のばらつき、および配線間クロストーク
などをそれぞれ小さくすることができる。よって、より
精度の高いプロービングテストが可能となる、多数個の
チップ３ａ〜３ｈを同時に測定に使用されるプローブカ
ードを得ることができる。

【００４３】（第１の実施の形態） 次に、この発明の第１の実施の形態に係るプローブカー
ドについて説明する。

【００４４】図５は、この発明の第１の実施の形態に係
るプローブカードの平面図である。

【００４５】この第１の実施の形態は、第２参考例に説
明したようなプローブカード１５において、配線間クロ
ストークが、より減少されるように、カード基板２０の
構造を工夫したものである。

【００４６】図５に示すように、カード基板２０は、第
１層２０-1、第２層２０-2、第３層２０-3、第４層２０
-4、第５層２０-5、第６層２０-6、および第７層２０-7
の７層に分けられている。第１層カード基板２０-1には
接触子群２１が設けられている。配線群３７は、第１層
カード基板２０-1より下層のカード基板２０-2〜２０-7
それぞれに、信号の種類ごとおよび電源の種類ごとに分
けられて設けられている。この形態に係るプローブカー
ド１５は、半導体メモリ装置をテストするときに使用さ
れる。このため、配線群３７は、アドレス信号用配線
群、データ信号用配線群、接地線（ＶＳＳ）群、ロウア
ドレスストローブ信号、カラムアドレスストローブ信号
などのコントロール信号用配線群、電源線（ＶＣＣ）
群、モニター用などのその他の配線群の７種類に分けら
れている。そして、アドレス信号用配線群は第２層カー
ド基板２０-2に、データ信号用配線群は第３層カード基
板２０-3に、接地線群は第４層カード基板２０-4に、コ
ントロール信号用配線群は第５層カード基板２０-5に、
電源線群は第６層カード基板２０-6に、その他の配線群
は第７層カード基板２０-7にそれぞれ設けられている。
カード基板２０-2〜２０-7各層に形成された配線群３７
と、カード基板２０-1に形成された接触子２１とは、カ
ード基板２０-1〜２０-7に形成されたスルーホール３９
を介して互いに接続される。

【００４７】このような配線群３７を、カード基板２０
の内部で信号の種類および電源の種類ごとに階層分けし
たプローブカードであると、配線間クロストークを、よ
り効果的に減ずることができる。よって、さらに精度の
高いプロービングテストが可能となる、多数個のチップ
３ａ〜３ｈを同時に測定に使用されるプローブカードを
得ることができる。 次に、この発明に係るプローブカー
ドを使用したプロービング試験方法の例を、この発明の
第２、第３、第４の実施の形態として説明する。

【００４８】（第２の実施の形態） 図６は、この発明の第２の実施の形態に係るプロービン
グ試験方法の構成図である。

【００４９】この発明の第２の実施の形態は、第１参考
例で説明した同時測定より、同時に測定できるチップの
個数を、さらに増加できる例である。

【００５０】図６に示すように、一つのテスト装置４１
に、複数のテストステーション４３（４３-1〜４３-4）
を設け、各テストステーション４３に一つずつ、プロー
ブカード１５（１５-1〜１５-4）を取り付ける。そし
て、複数のウェーハ１（１-1〜１-4）を、テスト装置４
１により、テストステーション４３およびプローブカー
ド１５を介して同時に測定する。

【００５１】このようなプロービング試験方法である
と、１枚のプローブカード１５で同時に測定できるチッ
プの数をＬ、テストステーション４３の数をＭとしたと
き、Ｌ×Ｍ個のチップを同時に測定できる。よって、測
定の精度の高いプロービングテストを、より多くのチッ
プで同時に行うことができる。

【００５２】図６に示される例では、上記チップの数Ｌ
が８、上記テストステーション４３の数Ｍが４であるの
で、３２個のチップを、同時に測定することができる。
しかも、第１の実施の形態に係るプローブカードを使用
して測定されるので、３２個という大量のチップを同時
に測定したとしても、その測定の精度が低下することは
ない。

【００５３】（第３の実施の形態） 図７は、この発明の第３の実施の形態に係るプロービン
グ試験方法の構成図である。

【００５４】この発明の第３の実施の形態は、第２の実
施の形態で説明した同時測定より、チップ一個当たりの
設備投資を抑制でき、コストパフォーマンスの良い試験
方法の例である。

【００５５】図７に示すように、一つのテスト装置４１
に、一つのテストステーション４３を設け、一つのテス
トステーション４３に複数のプローブカード１５（１５
-1、１５-2）を取り付ける。そして、一枚のウェーハ１
を、テスト装置４１により、一つのテストステーション
４３および複数のプローブカード１５（１５-1、１５-
2）を介して同時に測定する。

【００５６】このようなプロービング試験方法である
と、１枚のプローブカード１５で同時に測定できるチッ
プの数をＬ、プローブカードの取り付け枚数をＮとした
とき、Ｌ×Ｎ個のチップを同時に測定できる。よって、
第２の実施の形態と同様に、測定の精度の高いプロービ
ングテストを、より多くのチップで同時に行うことがで
きる。

【００５７】図７に示される例では、上記チップの数Ｌ
が８、上記取り付け枚数Ｎが２であるので、一台のテス
トステーション４３で、１６個のチップを同時に測定す
ることができる。しかも、その測定精度は、上述の測定
精度の良いプローブカードが二枚使用されるために、低
下することはない。

【００５８】さらに複数のプローブカード１５が、一つ
のテストステーションに取り付けられるので、一つのテ
ストステーション当たりのチップ同時測定数を増加させ
ることができるので、チップ一個当たりの設備投資を抑
制することができる。また、多数個のチップを同時に測
定できるプローバーでありながらも、テストステーショ
ンの数を少なくできるので、上記プローバーを配置する
ためのフロアを小さくできる。フロアを小さくできる
と、このフロアの空調コストを抑制できるとともに、空
調精度、特にフロア内の清浄度を上げることができる。
このため、プロービング試験のときに、フロア内に微量
ながらも存在する可能性のある半導体にとって有害な物
質、例えばナトリウムなどによるチップ汚染、および導
電性微粒子、例えばシリコンクズなどによる配線間の短
絡、これらのような事故の発生についても抑制すること
ができる。

【００５９】なお、図７に示されるように、第３の実施
の形態に係る試験方法は、ウェーハ１の口径φが大きく
なり、一枚のウェーハ１に形成されるチップ数が増加し
てきたときに、より有効となってくる。

【００６０】（第４の実施の形態） 図８は、この発明の第４の実施の形態に係るプロービン
グ試験方法の構成図である。

【００６１】この発明の第４の実施の形態は、第２の実
施の形態と第３の実施の形態とを組み合わせた例であ
る。

【００６２】図８に示すように、一つのテスト装置４１
に、複数のテストステーション４３（４３-1、４３-2）
を設け、各テストステーション４３（４３-1、４３-2）
それぞれに、複数のプローブカード１５（１５-1〜１５
-4）を取り付けている。そして、複数のウェーハ１（１
-1、１-2）を、テスト装置４１により、複数のテストス
テーション４３（４３-1、４３-2）および複数のプロー
ブカード１５（１５-1〜１５-4）を介して同時に測定す
る。

【００６３】このようなプロービング試験方法である
と、１枚のプローブカード１５で同時に測定できるチッ
プの数をＬ、テストステーションの数をＭ、プローブカ
ードの取り付け枚数をＮ、としたとき、Ｌ×Ｍ×Ｎ個の
チップを同時に測定できる。

【００６４】よって、第２の実施の形態と同様に、測定
の精度の高いプロービングテストを、より多くのチップ
で同時に行うことができ、しかも、第３の実施の形態と
同様に、コストパフォーマンスも良い。

【００６５】（第５の実施の形態） 次に、この発明に係るプローブカードによって試験され
るのに、好適な半導体集積回路チップを、この発明の第
５の実施の形態として説明する。

【００６６】この発明に係るプローブカードでは、２
列、かつ少なくとも２行以上の半導体集積回路チップが
良品であるか不良であるかを同時に測定する。このよう
なカードでは、カード基板に設けられた探針孔の一辺に
沿って、第１列めのチップに対応したチップのパッドに
対応した探針群を設け、上記の一辺に対向した他辺に沿
って、第２列めのチップに対応したチップのパッドに対
応した探針群を設けることが好ましいとされる。なぜな
らば、第２参考例で説明したような、カード基板に形成
される配線群の長さを最小にできる配線群のレイアウト
を実現させるために、有効であるためである。

【００６７】そのような探針群により測定される半導体
集積回路チップでは、パッドが一列に配置されているこ
とが望ましい。

【００６８】図９は、探針群と半導体集積回路チップの
パッドとの対応関係を示す図である。

【００６９】図９に示すように、長方形の平面形をした
半導体集積回路チップ３があり、このチップ３の長軸方
向の中心線に沿って、一列に並んでパッド３１が配置さ
れている。一般に、センターパッド型と呼ばれているチ
ップである。

【００７０】このようなセンターパッド型のチップであ
ると、パッド３１が一列であるために、これらのパッド
に、探針群１９を接触させやすい。特に図２にも示され
ていたように、チップ３ａ〜３ｈが２列であっても、パ
ッド３１の列は２列としかならないので、上記のような
探針孔１７の相対向した２つの辺に沿って設けられた探
針群１９ａ〜１９ｈを実現するのに好適である。

【００７１】なお、センターパッド型のチップは、例え
ば大規模容量の半導体メモリ装置に、使われることが多
い。

【００７２】また、図１０に示すように、パッド３１
は、厳密に一列に配置されている必要はなく、千鳥型に
配置されていても良い。

【００７３】（第６の実施の形態） 次に、この発明に係るプローブカードの変形した形を、
この発明の第６の実施の形態として説明する。

【００７４】図１１は、この発明の第６の実施の形態に
係るプローブカードの平面図である。

【００７５】第１の実施の形態で説明したプローブカー
ド１５では、２列４行、合計８個のチップを同時に測定
可能なものであった。この第６の実施の形態に係るプロ
ーブカード１５は、図１１に示すように、２列８行、合
計１６個のチップを同時に測定可能とするものである。

【００７６】８行を同時に測定するプローブカードで
は、カード径Ｄが増加し、図１３に示されたプローブカ
ード５´を使用した同時測定と同様な問題が生ずる。

【００７７】しかし、８行を同時に測定するプローブカ
ードの精度が、今後のプローブカード技術の進展によ
り、現在の４行を同時に測定するプローブカードと同程
度の精度まで向上された場合には、図１１に示すよう
に、第６の実施の形態に係るプローブカードは、２列８
行、合計１６個のチップを同時に測定可能とするように
改良されても良い。この場合の効果は、第１の実施の形
態と同様に、１６個のチップを同時に測定可能とするた
めに、１列１６行とされたプローブカードよりも、カー
ド径Ｄを小さくでき、半導体集積回路の生産性の向上
と、半導体集積回路の生産コストの抑制を同時に達成で
きることである。

【００７８】このように、この発明に係るプローブカー
ドは、２列４行に限られるものではなく、プローブカー
ド技術の進展に応じて、行数を順次増加させることが可
能である。

【００７９】また、この発明の実施の形態に係るプロー
ブカード１５は、接触子２１が外周一列とされている
が、接触子２１の数が増加し、外周一列では配置しきれ
なくなってきたときには、接触子２１を、例えば同心円
状に複数列設けるようにしても良い。

【００８０】

【発明の効果】以上説明したように、この発明によれ
ば、半導体集積回路の生産性を向上できると同時に、半
導体集積回路の生産コストを抑制することができるプロ
ーブカードと、そのプローブカードを使用した半導体集
積回路のプロービング試験方法とを提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の前提となる第１参考例に係る
プローブカードを示した斜視図。

【図２】図２は図１に示したプローブカードの探針孔付
近の拡大図。

【図３】図３（ａ）は従来のプロービング試験の結果を
示す図、図３（ｂ）は第１参考 例に係るプロービング試
験の結果を示す図。

【図４】図４はこの発明の前提となる第２参考例に係る
プローブカードの平面図。

【図５】図５はこの発明の第１の実施の形態に係るプロ
ーブカードの斜視図。

【図６】図６はこの発明の第２の実施の形態に係るプロ
ービング試験方法の構成図。

【図７】図７はこの発明の第３の実施の形態に係るプロ
ービング試験方法の構成図。

【図８】図８はこの発明の第４の実施の形態に係るプロ
ービング試験方法の構成図。

【図９】図９はこの発明の第５の実施の形態に係る探針
群とチップのパッドとの対応関係を示す図。

【図１０】図１０はこの発明の第５の実施の形態に係る
探針群とチップのパッドとの対応関係の他の例を示す
図。

【図１１】図１１はこの発明の第６の実施の形態に係る
プローブカードの斜視図。

【図１２】図１２は従来のプローブカードを示した斜視
図。

【図１３】図１３は従来の他のプローブカードを示した
斜視図。

【符号の説明】

１、１-1〜１-4…半導体ウェーハ、３、３ａ〜３ｈ…半
導体集積回路チップ、１５、１５-1〜１５-4…プローブ
カード、１７…探針孔、１９、１９ａ〜１９ｈ…探針
群、２０、２０-1〜２０-7…カード基板、２１、２１ａ
〜２１ｈ…接触子群、３１…外部パッド群、３５ａ〜３
５ｈ…配線区域、３７ａ〜３７ｈ…配線群。４１…テス
ト装置、４３、４３-1〜４３-4…テストステーション。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体集積回路が半導体ウェーハに行列
   状に形成された状態で行う半導体集積回路のプロービン
   グ試験方法に使用されるプローブカードであって、 探針孔を有するカード基板と、 前記カード基板の前記探針孔の一辺に沿って設けられ
   た、第１列めの前記半導体集積回路の接続端子に対応す
   る第１の探針群、および前記探針孔の一辺に相対した他
   辺に沿って設けられた、第２列めの前記半導体集積回路
   の接続端子に対応する第２の探針群を含む、２列、かつ
   少なくとも２行以上の前記半導体集積回路の接続端子に
   接触される複数の探針と、 前記カード基板のうち、前記探針孔を中心として２分割
   される一方側の、前記一辺を含む区域に配置され、前記
   カード基板の前記一辺を含む区域は、前記第１列め、か
   つ少なくとも２行以上の前記半導体集積回路の各行に対
   応した配線区域に分割され、前記第１列め、かつ少なく
   とも２行以上の前記半導体集積回路の各行に対応した前
   記配線区域内に配置された、前記第１列めの前記半導体
   集積回路の接続端子に対応する第１の接触子群、および
   前記カード基板のうち、前記探針孔を中心として２分割
   される他方側の、前記他辺を含む区域に配置され、前記
   カード基板の前記他辺を含む区域は、前記第２列め、か
   つ少なくとも２行以上の前記半導体集積回路の各行に対
   応した配線区域に分割され、前記第２列め、かつ少なく
   とも２行以上の前記半導体集積回路の各行に対応した前
   記配線区域内に配置された、前記第２列めの前記半導体
   集積回路の接続端子に対応する第２の接触子群を含む、
   テスタに接触される複数の接触子と、 前記第１列め、かつ少なくとも２行以上の前記半導体集
   積回路の各行に対応した前記配線区域内に配置された、
   前記第１の探針群各々と前記第１の接触子群各々とを互
   いに接続する第１の配線群、および前記第２列め、かつ
   少なくとも２行以上の前記半導体集積回路の各行に対応
   した前記配線区域内に配置された、前記第２の探針群各
   々と前記第２の接触子群各々とを互いに接続する第２の
   配線群を含む、信号の種類ごと、および電源の種類ごと
   に前記カード基板の内部で階層分けされている複数の配
   線とを具備し、 前記複数の配線は、前記テスタからの試験信号を前記複
   数の接触子を介して受け、前記試験信号を前記複数の探
   針を介して前記２列、かつ少なくとも２行以上の前記半
   導体集積回路へ同時に供給するとともに、前記試験信号
   に対する前記２列、かつ少なくとも２行以上の前記半導
   体集積回路からの応答信号を前記複数の探針を介して受
   け、前記応答信号を前記複数の接触子を介して前記テス
   タに供給することを特徴とするプローブカード。
2. 【請求項２】 前記探針孔は矩形であり、前記探針孔の
   一辺および他辺はそれぞれ、前記探針孔の長軸方向に沿
   っていることを特徴とする請求項１に記載のプローブカ
   ード。
3. 【請求項３】 半導体集積回路が半導体ウェーハに行列
   状に形成された状態で行う半導体集積回路のプロービン
   グ試験方法であって、 探針孔を有するカード基板と、 前記カード基板の前記探針孔の一辺に沿って設けられ
   た、第１列めの前記半導体集積回路の接続端子に対応す
   る第１の探針群、および前記探針孔の一辺に相対した他
   辺に沿って設けられた、第２列めの前記半導体集積回路
   の接続端子に対応する第２の探針群を含む、２列、かつ
   少なくとも２行以上の前記半導体集積回路の接続端子に
   接触される複数の探針と、 前記カード基板のうち、前記探針孔を中心として２分割
   される一方側の、前記一辺を含む区域に配置され、前記
   カード基板の前記一辺を含む区域は、前記第１列め、か
   つ少なくとも２行以上の前記半導体集積回路の各行に対
   応した配線区域に分割され、前記第１列め、かつ少なく
   とも２行以上の前記半導体集積回路の各行に対応した前
   記配線区域内に配置された、前記第１列めの前記半導体
   集積回路の接続端子に対応する第１の接触子群、および
   前記カード基板のうち、前記探針孔を中心として２分割
   される他方側の、前記他辺を含む区域に配置され、前記
   カード基板の前記他辺を含む区域は、前記第２列め、か
   つ少なくとも２行以上の前記半導体集積回路の各行に対
   応した配線区域に分割され、前記第２列め、かつ少なく
   とも２行以上の前記半導体集積回路の各行に対応した前
   記配線区域内に配置された、前記第２列めの前記半導体
   集積回路の接続端子に対応する第２の接触子群を含む、
   テスタに接触される複数の接触子と、 前記第１列め、かつ少なくとも２行以上の前記半導体集
   積回路の各行に対応した前記配線区域内に配置された、
   前記第１の探針群各々と前記第１の接触子群各々とを互
   いに接続する第１の配線群、および前記第２列め、かつ
   少なくとも２行以上の前記半導体集積回路の各行に対応
   した前記配線区域内に配置された、前記第２の探針群各
   々と前記第２の接触子群各々とを互いに接続する第２の
   配線群を含む、信号の種類ごと、および電源の種類ごと
   に前記カード基板の内部で階層分けされている複数の配
   線とを具備するプローブカードを用い、 前記複数の探針を、２列、かつ少なくとも２行以上の半
   導体集積回路の接続端子に接触させ、 テスタからの試験信号を、前記複数の接触子、前記複数
   の配線、および前記複数の探針を介して前記２列、かつ
   少なくとも２行以上の前記半導体集積回路へ同時に供給
   し、 前記試験信号に対する前記２列、かつ少なくとも２行以
   上の前記半導体集積回路からの応答信号を、前記複数の
   探針、前記複数の配線、および前記複数の接触子を介し
   てテスタに供給し、 前記２列、かつ少なくとも２行以上の前記半導体集積回
   路の電気的特性を同時に測定することを特徴とする半導
   体集積回路のプロービング試験方法。