JPS58161336A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58161336A JPS58161336A JP57042687A JP4268782A JPS58161336A JP S58161336 A JPS58161336 A JP S58161336A JP 57042687 A JP57042687 A JP 57042687A JP 4268782 A JP4268782 A JP 4268782A JP S58161336 A JPS58161336 A JP S58161336A
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- Japan
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- pad
- pads
- probing
- chip
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/05554—Shape in top view being square
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- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に超大規模集積回路装
置（ＶＬＳＩ）のパッドパターンに関するものである。
置（ＶＬＳＩ）のパッドパターンに関するものである。
通常のＶＬＳＩにおいては、共通の半導体チップの周辺
線に入出力用パッドと内部回路の特性検査又は診断（ブ
ロービング）用バッドとが設けられているが、これらの
両パッドはすべて同じ大きさで同一形状（例えば１００
μｍＸ１００μｍ）に設けられている。ところが、こう
したパッドは多ビン化に伴なって多数設ける必要がある
から、ブロービング用パッドについてはブロービング時
に用いるグローブビン治具がコスト高となる上に、多ピ
ン故にブロービング時に各パッドに対するプローブピン
の接触が不均一となって接触不良が生じ易く、更に多ビ
ン化によってＬＳＩのチップ面積が太き（なってしｆう
。
線に入出力用パッドと内部回路の特性検査又は診断（ブ
ロービング）用バッドとが設けられているが、これらの
両パッドはすべて同じ大きさで同一形状（例えば１００
μｍＸ１００μｍ）に設けられている。ところが、こう
したパッドは多ビン化に伴なって多数設ける必要がある
から、ブロービング用パッドについてはブロービング時
に用いるグローブビン治具がコスト高となる上に、多ピ
ン故にブロービング時に各パッドに対するプローブピン
の接触が不均一となって接触不良が生じ易く、更に多ビ
ン化によってＬＳＩのチップ面積が太き（なってしｆう
。
本発明は、こうした状況を考慮してなされたものであっ
て、多ビン化によっても特性検査を正確かつ低コストに
行なえ、チップ面積自体も縮小できるパッド構造を提供
することを目的とするものである。
て、多ビン化によっても特性検査を正確かつ低コストに
行なえ、チップ面積自体も縮小できるパッド構造を提供
することを目的とするものである。
このために、本発明者は、特性検査用のパッドは他の通
常の信号用パッドとは異なって個数が少な（てよい（例
えば数１０本でよい）の圧対し、信号用パッド自体はワ
イヤボンディングが可能となる程度の大きさでよいこと
に着目し、本発明に到達したのである。また、別の観点
から、特性検査用パッドの位置を工夫し、従来にはない
配置で設けることによって、上述した問題点を解消した
。
常の信号用パッドとは異なって個数が少な（てよい（例
えば数１０本でよい）の圧対し、信号用パッド自体はワ
イヤボンディングが可能となる程度の大きさでよいこと
に着目し、本発明に到達したのである。また、別の観点
から、特性検査用パッドの位置を工夫し、従来にはない
配置で設けることによって、上述した問題点を解消した
。
以下、本発明を実施例について詳細に説明する。
第１図に示した例によれば、例えば論理ＶＬＳ Ｉの半
導体チップ１には、論理回路用の基本セル２の列が多数
配され、この周辺には入出力回路部（簡略化のため図示
せず）が設けられている。更にその外側位置には、通常
に使用される信号用パッド３と、このパッドより充分に
大きくて区別可能なブロービング用パッド４とが設けら
れている。信号用パッド３は従来のものより小さめに、
例えば５０μｍ×５０μｍのサイズに形成される一方、
プロービング用パッド４は従来のものよりずっと太き（
、例ｔば２００μｍＸ２００μｍのサイズで例えば数１
０本（図面では簡略化のために全部は図示していない）
設けられている。信号用パッド３を上記のように小さめ
にしてもボンディングには支障がないが、七のように小
さくした結果、信号用パッド数をより多（設は得ると共
に、ブロービング用パッド４のサイズを上記の如くに太
き（することができるのである。
導体チップ１には、論理回路用の基本セル２の列が多数
配され、この周辺には入出力回路部（簡略化のため図示
せず）が設けられている。更にその外側位置には、通常
に使用される信号用パッド３と、このパッドより充分に
大きくて区別可能なブロービング用パッド４とが設けら
れている。信号用パッド３は従来のものより小さめに、
例えば５０μｍ×５０μｍのサイズに形成される一方、
プロービング用パッド４は従来のものよりずっと太き（
、例ｔば２００μｍＸ２００μｍのサイズで例えば数１
０本（図面では簡略化のために全部は図示していない）
設けられている。信号用パッド３を上記のように小さめ
にしてもボンディングには支障がないが、七のように小
さくした結果、信号用パッド数をより多（設は得ると共
に、ブロービング用パッド４のサイズを上記の如くに太
き（することができるのである。
このように、プロービング検査時にチップの良否を診断
するための入出力のブロービング用パッド４を通常の信
号用パッド３と区別して光分太きく設けたので、既述し
た如きプローブビンの接触不良の問題は全く生じな（な
り、筐たプローブ治具も低価格なものとすることができ
る。また、信号用パッド３自体は組立て（ボンディング
）に必要なパッド面積さえ有していればよいので、その
サイズをより小さくでき、チップ面積の縮小を期待でき
る。
するための入出力のブロービング用パッド４を通常の信
号用パッド３と区別して光分太きく設けたので、既述し
た如きプローブビンの接触不良の問題は全く生じな（な
り、筐たプローブ治具も低価格なものとすることができ
る。また、信号用パッド３自体は組立て（ボンディング
）に必要なパッド面積さえ有していればよいので、その
サイズをより小さくでき、チップ面積の縮小を期待でき
る。
第２図及び第３図は別の例を示すものである。
この例では、ブロービング用パッド４が通常のパッド３
より上層に引出した構造にしているので、チップ内のア
クティブエリア上にパッド３とは区別して配置すること
が可能となっている。これを詳述すれば、半導体基板５
の表面の絶縁膜６上に信号用パッド３（実際には２層目
のアルミニウム）を設け、その上の眉間絶縁膜７のスル
ーホールを介しパッド３をアルミニウム配線（３層目）
８によってアクティブエリア上のブロービング用パッド
４に接続している。なお、図面では配線８を一箇所のみ
示しているが、他のパッド４も同様である。この引出し
構造によって、ブロービング用パッド４は光分な面積で
余裕を以ってアクティブエリア上に設けられるから、既
述した如き問題点を一層効果的に解消でき、周辺の信号
用パッド３の数も増やせる等のメリットがある。
より上層に引出した構造にしているので、チップ内のア
クティブエリア上にパッド３とは区別して配置すること
が可能となっている。これを詳述すれば、半導体基板５
の表面の絶縁膜６上に信号用パッド３（実際には２層目
のアルミニウム）を設け、その上の眉間絶縁膜７のスル
ーホールを介しパッド３をアルミニウム配線（３層目）
８によってアクティブエリア上のブロービング用パッド
４に接続している。なお、図面では配線８を一箇所のみ
示しているが、他のパッド４も同様である。この引出し
構造によって、ブロービング用パッド４は光分な面積で
余裕を以ってアクティブエリア上に設けられるから、既
述した如き問題点を一層効果的に解消でき、周辺の信号
用パッド３の数も増やせる等のメリットがある。
第４図に示す更に別の例によれば、ブず第４Ａ図のよう
に、第３図の眉間絶縁膜７上に更に別の層間絶縁膜９を
被せ、この層間絶縁膜を通してアルミニウム配線８によ
りパッド４を取出す。そして次に、第４Ｂ図のように、
アルミニウム４及び８をマスクとして下地をエツチング
し、信号用パッド３が現われるように層間絶縁膜を除去
する。
に、第３図の眉間絶縁膜７上に更に別の層間絶縁膜９を
被せ、この層間絶縁膜を通してアルミニウム配線８によ
りパッド４を取出す。そして次に、第４Ｂ図のように、
アルミニウム４及び８をマスクとして下地をエツチング
し、信号用パッド３が現われるように層間絶縁膜を除去
する。
この構造でも、第２図及び第３図と同様の効果が得られ
ると共に、パッド４がより上方に位置せしめられている
のでプロービングを行ない易くなるものと考えられる。
ると共に、パッド４がより上方に位置せしめられている
のでプロービングを行ない易くなるものと考えられる。
なお、この例ではアルミニウム配線８を省略し、パッド
４をその直下で内部回路と直接接続させるよう層間絶縁
膜にスルーホールを形成し、このスルーホールに接続用
のアルミニウムな被着してもよい。これは第３図の例で
も同様に行なってよい。
４をその直下で内部回路と直接接続させるよう層間絶縁
膜にスルーホールを形成し、このスルーホールに接続用
のアルミニウムな被着してもよい。これは第３図の例で
も同様に行なってよい。
第１図は本発明の実施例による半導体チップの概略レイ
アウト図、第２図は別の例による同様のレイアウト図、
第３図は第２図のＸ−Ｘ線断面図、第４Ａ図及び第４Ｂ
図は更に別の例によるチップ製造工程の各断面図である
。 ３・・・信号用パッド、４・・・ブロービング用パッド
、６、 ７． ９・・・絶縁膜、８・・・配線。 第 ３ 図
アウト図、第２図は別の例による同様のレイアウト図、
第３図は第２図のＸ−Ｘ線断面図、第４Ａ図及び第４Ｂ
図は更に別の例によるチップ製造工程の各断面図である
。 ３・・・信号用パッド、４・・・ブロービング用パッド
、６、 ７． ９・・・絶縁膜、８・・・配線。 第 ３ 図
Claims (1)
- １、通常に使用される信号用パッドと、この信号用パッ
ドとは区別可能で充分に大きなパターンに形成された特
性検査用パッドとが共通の半導体チップに設けられてい
ることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042687A JPS58161336A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042687A JPS58161336A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161336A true JPS58161336A (ja) | 1983-09-24 |
Family
ID=12642941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042687A Pending JPS58161336A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161336A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359534A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置 |
| EP1150355A1 (en) * | 1998-11-20 | 2001-10-31 | Sony Computer Entertainment Inc. | Integrated circuit chip, integrated circuit, printed-circuit board and electronic device |
| KR100665843B1 (ko) | 2005-02-21 | 2007-01-09 | 삼성전자주식회사 | 반도체 장치에서의 패드 배치 구조 및 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120372A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Electrode structure of semiconductor integrated circuit |
| JPS5429580A (en) * | 1977-08-09 | 1979-03-05 | Nec Corp | Semiconductor device |
-
1982
- 1982-03-19 JP JP57042687A patent/JPS58161336A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120372A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Electrode structure of semiconductor integrated circuit |
| JPS5429580A (en) * | 1977-08-09 | 1979-03-05 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04359534A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置 |
| EP1150355A1 (en) * | 1998-11-20 | 2001-10-31 | Sony Computer Entertainment Inc. | Integrated circuit chip, integrated circuit, printed-circuit board and electronic device |
| EP1150355A4 (en) * | 1998-11-20 | 2003-09-10 | Sony Computer Entertainment Inc | INTEGRATED CIRCUIT CHIP, INTEGRATED CIRCUIT, PCB AND ELECTRONIC ELEMENT |
| KR100665843B1 (ko) | 2005-02-21 | 2007-01-09 | 삼성전자주식회사 | 반도체 장치에서의 패드 배치 구조 및 방법 |
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