JPS62163336A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62163336A JPS62163336A JP61005298A JP529886A JPS62163336A JP S62163336 A JPS62163336 A JP S62163336A JP 61005298 A JP61005298 A JP 61005298A JP 529886 A JP529886 A JP 529886A JP S62163336 A JPS62163336 A JP S62163336A
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- JP
- Japan
- Prior art keywords
- semiconductor
- signal line
- chip
- semiconductor chip
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野ン
本発明は半導体装置に関し、特には複数個の半導体チッ
プを作り込んだ半導体基板に対して、各チップに分割す
る前の半導体基板状態で各半導体チップの良否を判定し
得る半導体装置に関する。
プを作り込んだ半導体基板に対して、各チップに分割す
る前の半導体基板状態で各半導体チップの良否を判定し
得る半導体装置に関する。
〈従来の技術〉
半導体集積回路は、一般的には大口径の半導体基板が用
いられ、この半導体基板に繰返しパターンで多数の半導
体チップが作製され、半導体基板から各チップを分割し
て樹脂或いはセラミック等を用いて封止することにより
、半導体集積回路装置として実用に供される。
いられ、この半導体基板に繰返しパターンで多数の半導
体チップが作製され、半導体基板から各チップを分割し
て樹脂或いはセラミック等を用いて封止することにより
、半導体集積回路装置として実用に供される。
ここで製造工程の効率化を図る上へから、順次製造工程
を実行していく場合、半導体基板に作り込まれた複数半
導体チップの内良品についてのみ以降の各工程を実行す
ることが望ましい。特に半導体チップをリードフレーム
に塔載して樹脂封止する工程では、不良品にこのような
作業を施こすことは時間的及び資源的に無駄が多い。そ
のため従来から作製された半導体チップを樹脂封止する
前に良品判別のテストを実施し、テスト結果として良品
になったものに対して以降の作業を実施している。
を実行していく場合、半導体基板に作り込まれた複数半
導体チップの内良品についてのみ以降の各工程を実行す
ることが望ましい。特に半導体チップをリードフレーム
に塔載して樹脂封止する工程では、不良品にこのような
作業を施こすことは時間的及び資源的に無駄が多い。そ
のため従来から作製された半導体チップを樹脂封止する
前に良品判別のテストを実施し、テスト結果として良品
になったものに対して以降の作業を実施している。
このような良品判別のテストは通常半導体チップに分割
する前の半導体基板の状態で行われている。即ち大口径
半導体基板に作り込まれた複数の半導体チップに対して
、各チップ毎に、ＬＳＩテストシステムに接続されたプ
ローブ針をコンタクトさせてテスト信号を入力し、その
出力をＬＳＩテストシステムに与えて該当チップの良否
を判別している。
する前の半導体基板の状態で行われている。即ち大口径
半導体基板に作り込まれた複数の半導体チップに対して
、各チップ毎に、ＬＳＩテストシステムに接続されたプ
ローブ針をコンタクトさせてテスト信号を入力し、その
出力をＬＳＩテストシステムに与えて該当チップの良否
を判別している。
〈発明が解決しようとする問題点〉
上記従来の半導体チップのテスト方式では、各チップの
テスト毎にテストシステムにセットされた半導体基板又
はプローブ針の少なくともいずれか一方を移動させて相
対的な位置を変えることにより、複数個作り込まれてい
る半導体チップを順次良否判別しなければならない。そ
のため上記相互の位置を変える際等にプローブ針が半導
体チップ側のＡ７パノドを損傷させる惧れがあり、また
このような移動の際に損傷を引き起さないとしても、テ
スト時には半導体チップのＡｔパッドにプローブ針をコ
ンタクトさせねばならず、グローブ針の移動や位置調整
を要し、作業に手間が掛ることは避けられなかった。
テスト毎にテストシステムにセットされた半導体基板又
はプローブ針の少なくともいずれか一方を移動させて相
対的な位置を変えることにより、複数個作り込まれてい
る半導体チップを順次良否判別しなければならない。そ
のため上記相互の位置を変える際等にプローブ針が半導
体チップ側のＡ７パノドを損傷させる惧れがあり、また
このような移動の際に損傷を引き起さないとしても、テ
スト時には半導体チップのＡｔパッドにプローブ針をコ
ンタクトさせねばならず、グローブ針の移動や位置調整
を要し、作業に手間が掛ることは避けられなかった。
〈問題点を解決するための手段〉
本発明は上記従来装置の問題点に鑑みてなされたもので
、半導体基板を多数の半導体チップに分割するために設
けられたスクライブ領域を利用して、この領域に１行或
いは複数行に属する半導体チップに対して共通に信号ラ
インを形成し、該信号ラインの一端を共通パッド部とし
て予め形成することにより、該共通パッド部にテストシ
ステムのプローブ針をコンタクトさせて各半導体チップ
の良・否を判定する。
、半導体基板を多数の半導体チップに分割するために設
けられたスクライブ領域を利用して、この領域に１行或
いは複数行に属する半導体チップに対して共通に信号ラ
インを形成し、該信号ラインの一端を共通パッド部とし
て予め形成することにより、該共通パッド部にテストシ
ステムのプローブ針をコンタクトさせて各半導体チップ
の良・否を判定する。
尚半導体基板に作り込まれた複数の半導体チップに対し
ては、テスト実施時にいずれかの半導体チップを選択し
て活性状態にするために、各半導チップ毎にチップエネ
ーブルが夫々独立させて同様にスクライブ領域に設けら
れる。
ては、テスト実施時にいずれかの半導体チップを選択し
て活性状態にするために、各半導チップ毎にチップエネ
ーブルが夫々独立させて同様にスクライブ領域に設けら
れる。
く作 用〉
各半導体チップにおける少なくともテスト時に使用する
電極については、スクライブ領域を利用して形成された
共通信号ラインに接続されるため、この共通信号ライン
の一端に位置するパッドにプローブ針をコンタクトさせ
ることによりテスト信号を入出力することができ、半導
体チップの電極パッドに直接プローブ針をコンタクトさ
せることなく各チップの良否を判別することができる。
電極については、スクライブ領域を利用して形成された
共通信号ラインに接続されるため、この共通信号ライン
の一端に位置するパッドにプローブ針をコンタクトさせ
ることによりテスト信号を入出力することができ、半導
体チップの電極パッドに直接プローブ針をコンタクトさ
せることなく各チップの良否を判別することができる。
〈実施例〉
図において、半導体基板ｌには繰返しパターンで、例え
ばマスクＲＯＭ用の半導体チップ２ ａ ＋２ｂ、２ｃ
・・・が、従来公知の半導体製造技術を利用して設けら
れている。上記各半導体チップ２ ａ ＋２ｂ・・・の
境界領域３ば、大口径の半導体基板１を各半導体チップ
２ａ、２ｂ・・・に分割するためのスクライブ領域とし
て設けられている。該スクライブ領域３には、同−行或
いは隣接行に属する半導体チップに共通にＡｔ配線４＋
、 ４２・・・が形成され、各半導体チップに含まれ
たテストのための電極パッドに接続されている。本実施
例においては、電源Ｖｃｃを印加する信号ライン４１．
接地電位を与える信号ライン４２．テスト信号を入出力
するための信号ライン４３が共通して設けられ、各信号
ライン４ ＋ ＋ ４２１４３の一端は、半導体基板１
の一端に片寄せてテスト用パクド５ ｒ ＋ ５２ ＋
５３として形成されている。上記スクライブ領域３に
は、上述の共通信号ライン４ ！＋ ４２ ＋ ４３に
加えて、各半導体チップ２ ａ ＋ ２ ｂ・・・から
独立して引き出されたチップ選択のためのエネーブル信
号ライン６ａ、６ｂ。
ばマスクＲＯＭ用の半導体チップ２ ａ ＋２ｂ、２ｃ
・・・が、従来公知の半導体製造技術を利用して設けら
れている。上記各半導体チップ２ ａ ＋２ｂ・・・の
境界領域３ば、大口径の半導体基板１を各半導体チップ
２ａ、２ｂ・・・に分割するためのスクライブ領域とし
て設けられている。該スクライブ領域３には、同−行或
いは隣接行に属する半導体チップに共通にＡｔ配線４＋
、 ４２・・・が形成され、各半導体チップに含まれ
たテストのための電極パッドに接続されている。本実施
例においては、電源Ｖｃｃを印加する信号ライン４１．
接地電位を与える信号ライン４２．テスト信号を入出力
するための信号ライン４３が共通して設けられ、各信号
ライン４ ＋ ＋ ４２１４３の一端は、半導体基板１
の一端に片寄せてテスト用パクド５ ｒ ＋ ５２ ＋
５３として形成されている。上記スクライブ領域３に
は、上述の共通信号ライン４ ！＋ ４２ ＋ ４３に
加えて、各半導体チップ２ ａ ＋ ２ ｂ・・・から
独立して引き出されたチップ選択のためのエネーブル信
号ライン６ａ、６ｂ。
６ｃ・・・が設けられ、一端７ａ、７ｂ、７ｃは同様に
半導体基板１の一端に上記テスト用パッド５、。
半導体基板１の一端に上記テスト用パッド５、。
５２１５３と近接させて設けられている。
即ちチップエネーブル信号ライン６ａ、６ｂ、６ｃ・・
・については、各半導体チップ２ａ、２ｂ＋ ２ｃ・・
・夫々に独立に１本ずつが接続されるが、他の信号ライ
ン４１，４２．４３については同一行、或いは近接行内
で共通導体としてスクライブ領域３に形成される。尚こ
のようなチップエネーブル信号ライン或いは共通信号ラ
インを形成する際に互いの信号ラインが父差する部分で
は、半導体素子作製時の拡散工程を利用して予め拡散層
８を形成することによって支障なく夫々の信号ラインを
形成することができる。
・については、各半導体チップ２ａ、２ｂ＋ ２ｃ・・
・夫々に独立に１本ずつが接続されるが、他の信号ライ
ン４１，４２．４３については同一行、或いは近接行内
で共通導体としてスクライブ領域３に形成される。尚こ
のようなチップエネーブル信号ライン或いは共通信号ラ
インを形成する際に互いの信号ラインが父差する部分で
は、半導体素子作製時の拡散工程を利用して予め拡散層
８を形成することによって支障なく夫々の信号ラインを
形成することができる。
各行の半導体チップの良否を判別するテスト工程では、
テスト用パッド５１ ＋ ５２ ＋ ５３及び同一行に
属する半導体チップ２ ａ ＋ ２ ｂのためのチップ
ｘ ネー プル用ハノ）’７ａ、７ｂＫテストシステム
のプローブ針（図示せず）をコンタクトさせ、テスト用
パッドから電源を印加すると共にチップエネーブル信号
ラインを順次切換えて活性状態にしながらテスト信号を
入力し、活性化された半導体チップについて良否を判別
する０テスト信号ラインを共有する半導体チップについ
ては活性状態にするチップエネーブル用パッド７ａ、７
ｂを切換えるのみで、プローブ針を移動させることなく
良否の判別を実施することができる。異なるテスト信号
ラインに属する半導体チップをテストする段階でプロー
ブ針を次の行のテスト用電極パッド５１１５２１５３及
びチップエネーブル用パッド７ ｃ ＋７ｄに移動させ
てコンタクトさせることによって同様に判別することが
できる。
テスト用パッド５１ ＋ ５２ ＋ ５３及び同一行に
属する半導体チップ２ ａ ＋ ２ ｂのためのチップ
ｘ ネー プル用ハノ）’７ａ、７ｂＫテストシステム
のプローブ針（図示せず）をコンタクトさせ、テスト用
パッドから電源を印加すると共にチップエネーブル信号
ラインを順次切換えて活性状態にしながらテスト信号を
入力し、活性化された半導体チップについて良否を判別
する０テスト信号ラインを共有する半導体チップについ
ては活性状態にするチップエネーブル用パッド７ａ、７
ｂを切換えるのみで、プローブ針を移動させることなく
良否の判別を実施することができる。異なるテスト信号
ラインに属する半導体チップをテストする段階でプロー
ブ針を次の行のテスト用電極パッド５１１５２１５３及
びチップエネーブル用パッド７ ｃ ＋７ｄに移動させ
てコンタクトさせることによって同様に判別することが
できる。
上述のようにグローブ針を移動させる段階においても、
テスト用電極パッドは半導体チップ領域と異なる領域に
設けられているため、プローブ針を移動させたとしても
半導体チップを損傷することがない。図に示す上記実施
例は一行を単位に共通信号ラインを形成した場合を挙げ
たが、隣接する２行で共通信号ラインを共有させて設け
ることができる。
テスト用電極パッドは半導体チップ領域と異なる領域に
設けられているため、プローブ針を移動させたとしても
半導体チップを損傷することがない。図に示す上記実施
例は一行を単位に共通信号ラインを形成した場合を挙げ
たが、隣接する２行で共通信号ラインを共有させて設け
ることができる。
〈効 果〉
以上本発明によれば、半導体基板のスクライブ領域を利
用して半導体チップをテストするための信号ラインを設
けることにより、各半導体チップの電極パッドに直接グ
ローブ針をコンタクトさせる必要がなく、プローブ針の
移動量を少なくすることができると共に、プローブ針と
の接触による損傷を防ぐことができ、半導体集積回路装
置の信頼性の低下を阻止することができる。
用して半導体チップをテストするための信号ラインを設
けることにより、各半導体チップの電極パッドに直接グ
ローブ針をコンタクトさせる必要がなく、プローブ針の
移動量を少なくすることができると共に、プローブ針と
の接触による損傷を防ぐことができ、半導体集積回路装
置の信頼性の低下を阻止することができる。
図は本発明による一実施例を示す半導体基板平面の模式
図で°あＩ嬶。 に半導体基板 ２ ａ ＋ ２ ｂ ＋ ２ ｃ・・
・：半導体チップ ３ニスクライブ領域 ４１＋４２・
・・：信号ライン ５１１５２１５３ ：テスト用パッ
ド ６ａ。
図で°あＩ嬶。 に半導体基板 ２ ａ ＋ ２ ｂ ＋ ２ ｃ・・
・：半導体チップ ３ニスクライブ領域 ４１＋４２・
・・：信号ライン ５１１５２１５３ ：テスト用パッ
ド ６ａ。
Claims (1)
- 【特許請求の範囲】 １）同一半導体基板にスクライブ領域を隔てて複数個の
半導体チップを繰返しパターンで作製してなる半導体装
置において、 半導体基板のスクライブ領域に、少なくともチップエネ
ーブル信号を除く半導体チップをテストするための信号
ラインを共通に設けると共に、 各半導体チップから引き出されたチップエネーブル信号
ラインを設けてなり、 被テストチップに接続されたチップエネーブル信号及び
上記共通の信号ラインにテスト信号を与えて各半導体チ
ップの良否判定がなされることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005298A JPS62163336A (ja) | 1986-01-14 | 1986-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005298A JPS62163336A (ja) | 1986-01-14 | 1986-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62163336A true JPS62163336A (ja) | 1987-07-20 |
Family
ID=11607340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005298A Pending JPS62163336A (ja) | 1986-01-14 | 1986-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62163336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US5956567A (en) * | 1994-12-19 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip and semiconductor wafer having power supply pads for probe test |
-
1986
- 1986-01-14 JP JP61005298A patent/JPS62163336A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US5956567A (en) * | 1994-12-19 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip and semiconductor wafer having power supply pads for probe test |
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