JPS61184840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61184840A JPS61184840A JP2485485A JP2485485A JPS61184840A JP S61184840 A JPS61184840 A JP S61184840A JP 2485485 A JP2485485 A JP 2485485A JP 2485485 A JP2485485 A JP 2485485A JP S61184840 A JPS61184840 A JP S61184840A
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- JP
- Japan
- Prior art keywords
- chips
- bonding pads
- integrated circuit
- semiconductor integrated
- chip
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、一枚の半導体基板上に、同一機能を有する半
導体集積回路チップを複数個並べて製造する半導体装置
の製造方法に関するものであり、特に半導体基板上での
半導体集積回路チップの並へ方に関するものである。
導体集積回路チップを複数個並べて製造する半導体装置
の製造方法に関するものであり、特に半導体基板上での
半導体集積回路チップの並へ方に関するものである。
従来の技術
従来、ウェハ上に、半導体集積回路チップを配列して処
理する方法として、半導体集積回路チップパターンの配
列する方向を全て一定方向とじている。この全て同一方
向に半導体集積回路チップパターンの配列方向を一定に
する方法は、マスクパターンの形成過程において都合が
よかった。
理する方法として、半導体集積回路チップパターンの配
列する方向を全て一定方向とじている。この全て同一方
向に半導体集積回路チップパターンの配列方向を一定に
する方法は、マスクパターンの形成過程において都合が
よかった。
発明が解決しようとする問題点
前記の従来の方法でも時として不都合が発生する。
従えば、検査時間の短縮のため、ウエノλ状態でのプロ
ーブ検査を行なう際に、２つのチップあるいはそれ以上
の多数チップを同時に検査することが必要となる。この
場合にはプローブ検査に使用するプローブカードを２個
以上のチップを一体として形成し、そのプローブの中心
配置を、単一チップの中心位置ではなく、２個以上のチ
ップの中心部に設定することが必要となり、さらには半
導体集積、回路チップ上の゛ボンディングバットの配置
にも制限が必要となってくる。このような事例を、次に
図面を使って説明する。例えば、第２図の様に、半導体
集積回路チップ上で、−組の向かい合った辺上にボンデ
ィングバットが並んだ様な半導体集積回路チップであれ
ば、２チップ同時にプローブ検査を行なう時にも、特に
問題もなく２チップ同時ニブローブカードのプローブを
当てることが可能である。この様なポンディングパッド
配置をした半導体集積回路チップとしては、ダイナミッ
クＲＡＭ等のメモリー品種に多いものであるが、第２図
に示した様な半導体集積回路チップ上の一組の向かい合
った辺上に横一列にポンディングパッドが並んでいるよ
うな半導体集積回路チップでは、組立て封止の際のワイ
ヤーボンディングに不都合が生じてくることがある。
ーブ検査を行なう際に、２つのチップあるいはそれ以上
の多数チップを同時に検査することが必要となる。この
場合にはプローブ検査に使用するプローブカードを２個
以上のチップを一体として形成し、そのプローブの中心
配置を、単一チップの中心位置ではなく、２個以上のチ
ップの中心部に設定することが必要となり、さらには半
導体集積、回路チップ上の゛ボンディングバットの配置
にも制限が必要となってくる。このような事例を、次に
図面を使って説明する。例えば、第２図の様に、半導体
集積回路チップ上で、−組の向かい合った辺上にボンデ
ィングバットが並んだ様な半導体集積回路チップであれ
ば、２チップ同時にプローブ検査を行なう時にも、特に
問題もなく２チップ同時ニブローブカードのプローブを
当てることが可能である。この様なポンディングパッド
配置をした半導体集積回路チップとしては、ダイナミッ
クＲＡＭ等のメモリー品種に多いものであるが、第２図
に示した様な半導体集積回路チップ上の一組の向かい合
った辺上に横一列にポンディングパッドが並んでいるよ
うな半導体集積回路チップでは、組立て封止の際のワイ
ヤーボンディングに不都合が生じてくることがある。
ワイヤーボンディングに不都合をおこさない様なポンデ
ィングパッドの配置としては、第２図に示す様な半導体
集積回路チップ上の一組の向かい合った辺上に横一列に
ポンディングパッドを配置しているものよりも、第３図
に示す様なチップの中心から円周方位にそってポンディ
ングパッド配置をしているものの方が、かなり望ましい
。
ィングパッドの配置としては、第２図に示す様な半導体
集積回路チップ上の一組の向かい合った辺上に横一列に
ポンディングパッドを配置しているものよりも、第３図
に示す様なチップの中心から円周方位にそってポンディ
ングパッド配置をしているものの方が、かなり望ましい
。
次に第３図に示す様なポンディングパッド配置をした半
導体集積回路チップを、従来通りの方法でウェハ上に配
置した場合において、隣り合って並ぶ２チツプを取り出
して図示したものを第４図とする。同図中、１３がポン
ディングパッドであり、１１及び１２は１枚のウェハ上
で互いに隣接して並んでいる２つのチップである。
導体集積回路チップを、従来通りの方法でウェハ上に配
置した場合において、隣り合って並ぶ２チツプを取り出
して図示したものを第４図とする。同図中、１３がポン
ディングパッドであり、１１及び１２は１枚のウェハ上
で互いに隣接して並んでいる２つのチップである。
この２つのチップを同時にプローブテストを行なう為に
はプローブカードを２チップ一体として作成してこれら
２チツプの全てのポンディングパッドにプローブカード
のグローブを当てる必要がある。しかしながら、同図の
場合の様に、半導体集積回路チップ１２の破線で囲んだ
領域にｙ方向に３個以上のポンディングパッドがあり、
隣接する半導体集積回路チップ１１にもまた２ヶ以上の
複数個のポンディングパッドがある様な場合では、プロ
ーブカードの中心から外周方向にプローブを配する際、
同外周方向に多数のポンディングパッドが並ぶことにな
り、同時に２チツプの全ポンディングパッドにプローブ
カードのプローブを配置して当てることが実際上不可能
となる。
はプローブカードを２チップ一体として作成してこれら
２チツプの全てのポンディングパッドにプローブカード
のグローブを当てる必要がある。しかしながら、同図の
場合の様に、半導体集積回路チップ１２の破線で囲んだ
領域にｙ方向に３個以上のポンディングパッドがあり、
隣接する半導体集積回路チップ１１にもまた２ヶ以上の
複数個のポンディングパッドがある様な場合では、プロ
ーブカードの中心から外周方向にプローブを配する際、
同外周方向に多数のポンディングパッドが並ぶことにな
り、同時に２チツプの全ポンディングパッドにプローブ
カードのプローブを配置して当てることが実際上不可能
となる。
本発明では、上記の問題点をふまえたうえで、ワイヤー
ボンディングにも困難さを減少させ、かっ２チップ同時
にプローブテストを行なうことを可能とする様な半導体
集積回路チップの配列方法を提供するものである。
ボンディングにも困難さを減少させ、かっ２チップ同時
にプローブテストを行なうことを可能とする様な半導体
集積回路チップの配列方法を提供するものである。
問題点を解決するだめの手段
本発明は、要約するに、半導体基板上に複数個の同一パ
ターン形状の半導体集積回路チップを配列形成し、かつ
、少なくとも相隣接する前記半導体集積回路チップ２個
を相互に回転した関係に配列して処理することを特徴と
する半導体装置の製造方法である。
ターン形状の半導体集積回路チップを配列形成し、かつ
、少なくとも相隣接する前記半導体集積回路チップ２個
を相互に回転した関係に配列して処理することを特徴と
する半導体装置の製造方法である。
作用
本発明の構成により、相隣接する２個の同一パターンの
半導体集積回路が、その配列の向きを異にする形状とな
り、これにより、２チップ一体でみたポンディングパッ
ドの配列形状を変えることができ、ウェハ状態でのプロ
ーブ検査工程の円滑化が可能である。
半導体集積回路が、その配列の向きを異にする形状とな
り、これにより、２チップ一体でみたポンディングパッ
ドの配列形状を変えることができ、ウェハ状態でのプロ
ーブ検査工程の円滑化が可能である。
実施例
隣接する２列配置した集積回路パターンが、天地逆転し
た様に配列した時の実際例として第１図にパターン構成
図を示す。この第１図の様であれば、隣接する２チツプ
でポンディングパッドが、第４図に示す一点鎖線で示す
様な、チップ１１で２個、チップ１２で３個のポンディ
ングパッドが並ぶ様な箇所がなくなる。この第１図に示
す様なポンディングパッドの配列であれば、同時に２チ
ツプをプローブテストするだめのプローブカードの作成
が可能となる。また、この第１図に示す様な、１つの半
導体集積回路チップ内でのポンディングパッドの配置で
あれば、組立て封止の隙にも、ワイヤーボンディングの
際にも支障をきだすことはない。
た様に配列した時の実際例として第１図にパターン構成
図を示す。この第１図の様であれば、隣接する２チツプ
でポンディングパッドが、第４図に示す一点鎖線で示す
様な、チップ１１で２個、チップ１２で３個のポンディ
ングパッドが並ぶ様な箇所がなくなる。この第１図に示
す様なポンディングパッドの配列であれば、同時に２チ
ツプをプローブテストするだめのプローブカードの作成
が可能となる。また、この第１図に示す様な、１つの半
導体集積回路チップ内でのポンディングパッドの配置で
あれば、組立て封止の隙にも、ワイヤーボンディングの
際にも支障をきだすことはない。
発明の効果
上記の様に、本発明では、従来通りのワイヤーボンディ
ングの容易なポンディングパッド配列をした半導体集積
回路チップで、従来では２チップ同時でのプローブテス
トが困難であったものを、ウェハ上での半導体集積回路
チップの配列の向きを変えることにより、２チップ同時
にプローブ検査を行なうことが可能となり、そのために
検査時間の短縮を行なうことができ、その実用的効果は
大なるものがある。
ングの容易なポンディングパッド配列をした半導体集積
回路チップで、従来では２チップ同時でのプローブテス
トが困難であったものを、ウェハ上での半導体集積回路
チップの配列の向きを変えることにより、２チップ同時
にプローブ検査を行なうことが可能となり、そのために
検査時間の短縮を行なうことができ、その実用的効果は
大なるものがある。
第１図は本発明実施例のパターン構成図、第２図は従来
例のダイナミックＲＡＭ等のメモリー品種ニ多いポンデ
ィングパッド配列の基本的な何回の平面図、第３図は前
記従来例のメモリー品種でワイヤーボンディングの容易
さを考慮した場合のポンディングパッド配列を行なった
場合の半導体集積回路チップの何回の平面図、第４図は
前記第２図で説明した半導体集積回路チップを２チップ
並べた場合の平面図である。 １１．１２・・・・・・隣接して並ぶ半導体集積回路チ
ップ、１３・・・・・・ポンディングパッド。
例のダイナミックＲＡＭ等のメモリー品種ニ多いポンデ
ィングパッド配列の基本的な何回の平面図、第３図は前
記従来例のメモリー品種でワイヤーボンディングの容易
さを考慮した場合のポンディングパッド配列を行なった
場合の半導体集積回路チップの何回の平面図、第４図は
前記第２図で説明した半導体集積回路チップを２チップ
並べた場合の平面図である。 １１．１２・・・・・・隣接して並ぶ半導体集積回路チ
ップ、１３・・・・・・ポンディングパッド。
Claims (1)
- 半導体基板上に複数個の同一パターン形状の半導体集
積回路チップを配列形成し、かつ、少なくとも相隣接す
る前記半導体集積回路チップ２個を、相互に回転した関
係でもって配列処理することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2485485A JPS61184840A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2485485A JPS61184840A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61184840A true JPS61184840A (ja) | 1986-08-18 |
Family
ID=12149798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2485485A Pending JPS61184840A (ja) | 1985-02-12 | 1985-02-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61184840A (ja) |
-
1985
- 1985-02-12 JP JP2485485A patent/JPS61184840A/ja active Pending
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