JPH023967A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH023967A JPH023967A JP63152814A JP15281488A JPH023967A JP H023967 A JPH023967 A JP H023967A JP 63152814 A JP63152814 A JP 63152814A JP 15281488 A JP15281488 A JP 15281488A JP H023967 A JPH023967 A JP H023967A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に係シ、特にマイクロコン
ビエータ用周辺回路を組み込んだゲートアレイ方式で設
計さ扛る半導体集積回路チップに関する。
ビエータ用周辺回路を組み込んだゲートアレイ方式で設
計さ扛る半導体集積回路チップに関する。
従来のゲートアレイ方式による半導体集積回路装置では
、ゲートアレイの下地に標準化された基本セルがあらか
じめ設計されている。
、ゲートアレイの下地に標準化された基本セルがあらか
じめ設計されている。
例えば、第４図に示す様に、半導体チップ４１に多数の
基本セル４２が配置されている。これは、第５図に示す
基本セルであシ、２個のｎｐｎ型ＭＯＳトランジスタと
２個のｐｎｐ型ＭＯ８）ランジスタからなる基本セルが
、アレイ状に複数個配列される様に構成されている。ま
た、通常、ゲートアレイ方式の半導体集積回路装置の半
導体チップ３１では、第３図に示す様に、基本セル３３
を複数個組み合わせて、クリップ・７０ツグやＮＡＮＤ
等の論理機能を構成させ（以下７７ンクシｌン・ブロッ
クと称す）、構成した７アンクシ１ン・ブロック３２を
半導体チップ３１上の任意の位置に配置し、そのおのお
のの７アンクシヨ／ブロック３２間金配線することによ
って、所望の回路を構成する。
基本セル４２が配置されている。これは、第５図に示す
基本セルであシ、２個のｎｐｎ型ＭＯＳトランジスタと
２個のｐｎｐ型ＭＯ８）ランジスタからなる基本セルが
、アレイ状に複数個配列される様に構成されている。ま
た、通常、ゲートアレイ方式の半導体集積回路装置の半
導体チップ３１では、第３図に示す様に、基本セル３３
を複数個組み合わせて、クリップ・７０ツグやＮＡＮＤ
等の論理機能を構成させ（以下７７ンクシｌン・ブロッ
クと称す）、構成した７アンクシ１ン・ブロック３２を
半導体チップ３１上の任意の位置に配置し、そのおのお
のの７アンクシヨ／ブロック３２間金配線することによ
って、所望の回路を構成する。
近年、マイクロコンビエータ用周辺回路を組み込んだゲ
ートアレイ方式の半導体集積回路装置が設計され始めて
いる。これは、第３図に示すように、マイクロコンビエ
ータ用周辺回路を１つのファンクシ曹ンーブロック（以
下メガマクロと称す）と置き換え、同じ半導体チップ３
１上にメガマクロ３４を任意の位置に配置し、またファ
ンクシ雪ンーブロック３２も任意の位置に配置し、その
メガマクロ３４とファンクシ璽ンΦブロック３２とを配
線することによって、マイクロコンビエータ用周辺回路
を組み込んだ所望の回路を構成する。
ートアレイ方式の半導体集積回路装置が設計され始めて
いる。これは、第３図に示すように、マイクロコンビエ
ータ用周辺回路を１つのファンクシ曹ンーブロック（以
下メガマクロと称す）と置き換え、同じ半導体チップ３
１上にメガマクロ３４を任意の位置に配置し、またファ
ンクシ雪ンーブロック３２も任意の位置に配置し、その
メガマクロ３４とファンクシ璽ンΦブロック３２とを配
線することによって、マイクロコンビエータ用周辺回路
を組み込んだ所望の回路を構成する。
前述した従来のゲートアレイ方式による半導体集積回路
装置では、ファンクシ冒ン・ブロック３２は基本セル４
１ａ−数個組み合わせて構成するだけであったが、メガ
マクロ３４に於いては、基本セル４２を多数組み合わせ
て構成する為、メガマクロ３４に起因する不具合が発生
した場合、半導体チップ３１上のどの位置にメガマクロ
３４が配置されているのかが即座に発見できず、半導体
ウェハの測定時の不良解析に多大な工数を費いやしてし
まうという欠点がある。また、メガマクロ３４も数種類
ある為、異種のメガマクロ２を個以上配置した場合に区
別がつかないという欠点もある。
装置では、ファンクシ冒ン・ブロック３２は基本セル４
１ａ−数個組み合わせて構成するだけであったが、メガ
マクロ３４に於いては、基本セル４２を多数組み合わせ
て構成する為、メガマクロ３４に起因する不具合が発生
した場合、半導体チップ３１上のどの位置にメガマクロ
３４が配置されているのかが即座に発見できず、半導体
ウェハの測定時の不良解析に多大な工数を費いやしてし
まうという欠点がある。また、メガマクロ３４も数種類
ある為、異種のメガマクロ２を個以上配置した場合に区
別がつかないという欠点もある。
本発明の目的は、前記欠点を解決し、メガマクロの位置
が直ちに視認でき、迅速に不良解析ができるようにした
半導体集積回路装置を提供することにある。
が直ちに視認でき、迅速に不良解析ができるようにした
半導体集積回路装置を提供することにある。
本発明の構成は、７アクシヨン・ブロックの他に、マイ
クロコンピュータ用周辺回路も半導体チップ上に組み込
んだゲートアレイ方式の半導体集積回路装置に於いて、
前記半導体チップ上の前記マイクロコンピュータ用周辺
回路の領域が金属材料で囲まれていることを特徴とする
。
クロコンピュータ用周辺回路も半導体チップ上に組み込
んだゲートアレイ方式の半導体集積回路装置に於いて、
前記半導体チップ上の前記マイクロコンピュータ用周辺
回路の領域が金属材料で囲まれていることを特徴とする
。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体集積回路装置の
平面図である。同図において、本実施例の半導体チップ
１１は、メガマクロ１２を任意の位置に配置しており、
その配置されたメガマクロ１２を、Ｘ方向はメガマクロ
１２が配置された所の一番近い上下の配線チャネル領域
１３上を、またＹ方向はメガマクロ１２が配置された所
の一番近い左右の基本セル１４上を一周するようにアル
ミニウム１５で囲み、またメガマクロ１２を囲むアルミ
ニウム１５の幅はファンクシ曹ン・ブロック間を配線す
るアルミニウムの幅よりも大きくして構成される。
平面図である。同図において、本実施例の半導体チップ
１１は、メガマクロ１２を任意の位置に配置しており、
その配置されたメガマクロ１２を、Ｘ方向はメガマクロ
１２が配置された所の一番近い上下の配線チャネル領域
１３上を、またＹ方向はメガマクロ１２が配置された所
の一番近い左右の基本セル１４上を一周するようにアル
ミニウム１５で囲み、またメガマクロ１２を囲むアルミ
ニウム１５の幅はファンクシ曹ン・ブロック間を配線す
るアルミニウムの幅よりも大きくして構成される。
この様な構成とすることにより、半導体チップ１１に於
けるメガマクロ１２の配置位置が製品によって変化した
としても、メガマクロ１２に起因する不具合の場合、半
導体チップ１１のどの位置にメガマクロ１２が配置され
ているのかが即座に発見できる。
けるメガマクロ１２の配置位置が製品によって変化した
としても、メガマクロ１２に起因する不具合の場合、半
導体チップ１１のどの位置にメガマクロ１２が配置され
ているのかが即座に発見できる。
第２図は本発明の第２の実施例の半導体集積回路装置の
平面図である。同図において、本実施例の半導体チップ
２１は異種のメガマクロ２２．２２’を２個任意の位置
に配置しており、メガマクロ２２が配置された所の一番
近い下の配線チャネル領域２３上の左側のメガマクロを
囲んだアルミニウム２４の外側にアルミニウムで〔５１
〕という記号２６を付けて構成する。もう一つのメガマ
クロ四′には〔３７〕 という記号がある。このような
構成とすることにより、異種のメガマクロが２個以上配
置されたとしても、区別することが可能になる。
平面図である。同図において、本実施例の半導体チップ
２１は異種のメガマクロ２２．２２’を２個任意の位置
に配置しており、メガマクロ２２が配置された所の一番
近い下の配線チャネル領域２３上の左側のメガマクロを
囲んだアルミニウム２４の外側にアルミニウムで〔５１
〕という記号２６を付けて構成する。もう一つのメガマ
クロ四′には〔３７〕 という記号がある。このような
構成とすることにより、異種のメガマクロが２個以上配
置されたとしても、区別することが可能になる。
以上説明したように、本発明は、半導体チップ上のマイ
クロコンピュータ用周辺回路の部分を金属材料で囲むこ
とにより、半導体チップのどの位置にメガマクロが配置
されているのかが即座に発見することが可能となり、特
に半導体チップ上のメガマクロを囲んだ近傍に金属材料
で記号を付けた場合は、異種のメガマクロを区別するこ
とが可能となシ、メガマクロに起因する不具合が半導体
ウェハー測定時に発生したとしても、このウェハー測定
時の不良解析に費いやす工数を削減できる効果がらる。
クロコンピュータ用周辺回路の部分を金属材料で囲むこ
とにより、半導体チップのどの位置にメガマクロが配置
されているのかが即座に発見することが可能となり、特
に半導体チップ上のメガマクロを囲んだ近傍に金属材料
で記号を付けた場合は、異種のメガマクロを区別するこ
とが可能となシ、メガマクロに起因する不具合が半導体
ウェハー測定時に発生したとしても、このウェハー測定
時の不良解析に費いやす工数を削減できる効果がらる。
第１図は本発明の第１の実施例の半導体集積回路装置の
半導体チップの平面図、第２図は本発明の第２の実施例
の半導体チップの平面図、第３図は従来の下地の半導体
チップの平面図、ｍ４図は従来例を示す半導体チップの
平面図、ｆａ５図は基本セルの平面図である。 １１．２１．３１．４１・・・・・・半導体チップ、１
２２２．３４・・・・・・メガマクロ、１３．２３・・
・・・・メガマクロが配置された所の一番近い上下の配
線チャネル領域、１４・・・・・・メガマクロが配置さ
れた所の一番近い左右の基本セル、１５．２４・・・・
・・メガマクロを囲むアルミニウム、１６．２５，３３
．４２・・・・・・基本セル、２６・・・・・・記号、
３２・・・・・・ファンクシ百ンブロック。 代理人 弁理士 内 原 晋翳 図 第
半導体チップの平面図、第２図は本発明の第２の実施例
の半導体チップの平面図、第３図は従来の下地の半導体
チップの平面図、ｍ４図は従来例を示す半導体チップの
平面図、ｆａ５図は基本セルの平面図である。 １１．２１．３１．４１・・・・・・半導体チップ、１
２２２．３４・・・・・・メガマクロ、１３．２３・・
・・・・メガマクロが配置された所の一番近い上下の配
線チャネル領域、１４・・・・・・メガマクロが配置さ
れた所の一番近い左右の基本セル、１５．２４・・・・
・・メガマクロを囲むアルミニウム、１６．２５，３３
．４２・・・・・・基本セル、２６・・・・・・記号、
３２・・・・・・ファンクシ百ンブロック。 代理人 弁理士 内 原 晋翳 図 第
Claims (1)
- ファンクション・ブロックの他に、マイクロコンピュー
タ用周辺回路も半導体チップ上に組み込んだゲートアレ
イ方式の半導体集積回路装置に於いて、前記半導体チッ
プ上の前記マイクロコンピュータ用周辺回路の領域が金
属材料で囲まれていることを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152814A JP2702156B2 (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63152814A JP2702156B2 (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023967A true JPH023967A (ja) | 1990-01-09 |
| JP2702156B2 JP2702156B2 (ja) | 1998-01-21 |
Family
ID=15548739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63152814A Expired - Lifetime JP2702156B2 (ja) | 1988-06-20 | 1988-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702156B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5709875A (en) * | 1990-10-26 | 1998-01-20 | Centre National De La Rechierche Scientifique (C.N.R.S) | Implantable biodegradable material and process for its production |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114142A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | システムｌｓｉ |
| JPS63316466A (ja) * | 1987-06-18 | 1988-12-23 | Rohm Co Ltd | マイクロプロセッサの回路割付け方法 |
-
1988
- 1988-06-20 JP JP63152814A patent/JP2702156B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63114142A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | システムｌｓｉ |
| JPS63316466A (ja) * | 1987-06-18 | 1988-12-23 | Rohm Co Ltd | マイクロプロセッサの回路割付け方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5709875A (en) * | 1990-10-26 | 1998-01-20 | Centre National De La Rechierche Scientifique (C.N.R.S) | Implantable biodegradable material and process for its production |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2702156B2 (ja) | 1998-01-21 |
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