KR100510319B1 - 반도체 집적 회로 - Google Patents

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KR100510319B1
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Abstract

웨이퍼 프로세스 후에 게이트 패턴(게이트 형상)이 만들어진 모양이 균일하게 값을 유지할 수 있는 기본 집합 소자를 구비하는 반도체 집적 회로를 제공하는 것으로, 반도체 기판 상(도시하지 않음)에, p형 활성 영역(1)과 n형 활성 영역(2)이 형성되어 있고, 이 p형 활성 영역(1)과 n형 활성 영역(2) 상에 세 개의 게이트 배선(3, 4, 5)이 형성되고, p형 활성 영역(1)에는 n형 활성 영역(2)과 마주보는 쪽의 반대쪽(도면에서는 p형 활성 영역(1)의 상측)에 콘택트 홀(6, 7)을 마련하기 위한 돌출부가 형성되어 있으며, 이 돌출부에 형성된 콘택트 홀(6)은 게이트 배선(3)과 게이트 배선(4) 사이에 형성되어 있고, 또한, 돌출부에 형성된 콘택트 홀(7)은 게이트 배선(4)과 게이트 배선(5) 사이에 형성되어 있다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 대규모 반도체 집적 회로에 내장되는 기본 집합 소자의 구성에 관한 것으로, 특히, 셀 베이스 방식의 기본 집합 소자에 관한 것이다.
반주문형 LSI는 PLD(Programmable Logic Device), FPGA(Field Programmable Gate Array), 게이트 어레이, 셀 베이스 방식(표준 셀이라고도 불림)으로 대별된다.
여기서, 게이트 어레이는 미리 반도체 기판 상에 게이트를 구성하는 기본 셀을 격자 형상으로 규칙적으로 배치하고, 사용자의 회로에 맞춰 배선을 실시하여 소망의 LSI를 실현할 수 있다. 도 16에 게이트 어레이의 평면도를 나타낸다. 이 게이트 어레이는 그 구성상 게이트 배선(100)의 간격이 균일하다(게이트 패턴(게이트 형상)이 균일함). n형 불순물 확산 영역과 게이트 배선(100)과 당해 인접하는 n형 불순물 확산 영역으로 트랜지스터를 형성할 수 있다. 이들 게이트 배선(100)을 거쳐서 인접하는 복수의 n형 불순물 확산 영역을 n형 활성 영역(101)이라고 한다. 마찬가지로 복수의 p형 불순물 확산 영역을 p형 활성 영역(102)이라고 한다. 게이트 배선(100), n형 활성 영역(101) 및 p형 활성 영역(102)에 의해 형성되는 복수의 트랜지스터 사이를 접속하기 위해서, 게이트 배선(100), n형 활성 영역(101) 및 p형 활성 영역(102)에는 콘택트 홀(103)이 형성되어 있다.
한편, 셀 베이스 방식은 미리 CPU, 메모리나 A-D 변환기 또는 마이크로 셀 등의 복잡한 회로를 표준 기본 집합 소자로서 준비해 두고, 그것들을 사용자가 요구하는 기능에 따라 선택, 조합함으로써 소망의 LSI를 실현할 수 있다. 도 17에, 셀 베이스 방식의 평면도를 나타낸다. 이 셀 베이스 방식은 활성 영역 상의 게이트 배선(104)의 게이트 패턴(게이트 형상)이 불균일해도 무방하다. 이에 따라, 셀 베이스 방식은 게이트 어레이에 비해 1칩 내의 면적을 유효하게 이용할 수 있다. 여기서, n형 불순물 확산 영역과 게이트 배선(104)과 당해 인접하는 n형 불순물 확산 영역으로 트랜지스터를 형성할 수 있다. 이들 게이트 배선(104)을 거쳐서 인접하는 복수의 n형 불순물 확산 영역을 n형 활성 영역(105)이라고 한다. 마찬가지로 복수의 p형 불순물 확산 영역을 p형 활성 영역(106)이라고 한다. 게이트 배선(104), n형 활성 영역(105) 및 p형 활성 영역(106)에 의해 형성되는 복수의 트랜지스터 사이를 접속하기 위해서, 게이트 배선(104), n형 활성 영역(105) 및 p형 활성 영역(106)에는 콘택트 홀(107)이 형성되어 있다.
상기에서 설명한 셀 베이스 방식에서는, n형 활성 영역(105) 또는 p형 활성 영역(106) 상의 게이트 배선(104)의 게이트 패턴(게이트 형상)이 불균일하게 구성되는 경우가 있다. 이 경우, 게이트 배선(104)의 불균일한 게이트 패턴(게이트 형상)의 혼재 때문에, 마스크 작성 시에 있어서 복잡한 CAD적인 처리를 함으로써 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지하고 있었다. 그러나, 이 CAD적인 처리는 그 처리에 방대한 시간과 비용이 필요하게 되는 문제가 있었다.
또한, 상기의 곤란성을 회피하여, 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지하는 방법으로서는, 활성 영역 상의 게이트 패턴(게이트 형상)을 균일하게 설계하는 방법이 있다. 그러나, 종래의 셀 베이스 방식에서는, 도 17과 같이 활성 영역 상의 콘택트 홀의 필요·불필요에 따라 게이트 패턴(게이트 형상)의 균일성이 얻어지고 있지 않았다. 게이트 패턴(게이트 형상)을 균일하게 하기 위해서는, 도 18에 도시하는 바와 같이, p형 활성 영역(106)을 크게 하는 방법이 생각되지만, 이 방법에서는, p형 활성 영역(106)의 면적이 증가하여 기본 집합 소자의 전유 면적을 증가시키는 문제가 있다.
그래서, 본 발명은 상기의 문제점을 해소하기 위해 이루어진 것으로, 복잡한 CAD 처리없이 웨이퍼 프로세스 후에 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있어, 전유 면적을 증가시키지 않는 기본 집합 소자를 구비하는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
본 발명의 제 1 국면에 따른 해결 수단은 반도체 기판 상에 형성된 제 1 활성 영역 및 제 2 활성 영역과, 제 1 활성 영역 상 및 제 2 활성 영역 상을 지나서 소정의 방향으로 연장되어 마련되고, 적어도 제 1 활성 영역 상 및 제 2 활성 영역 상에서는 균일한 간격으로 형성되어 있는 복수의 게이트 배선을 구비하며, 제 1 활성 영역 및 제 2 활성 영역 중 적어도 한 쪽은 소정 방향으로 돌출하는 돌출부를 갖고, 돌출부에 형성되는 콘택트 홀을 더 구비하는 셀 베이스 방식의 기본 집합 소자를 갖는다.
본 발명의 제 2 국면에 따른 해결 수단은 제 1 국면에 기재된 반도체 집적 회로로서, 돌출부의 폭은 제 1 활성 영역 상 및 제 2 활성 영역 상의 돌출부를 사이에 두는 복수의 게이트 배선 사이의 폭보다도 크다.
본 발명의 제 3 국면에 따른 해결 수단은 제 1 국면 또는 제 2 국면에 기재된 반도체 집적 회로로서, 제 1 활성 영역 및 제 2 활성 영역의 한 쪽에 돌출부가 마련되고, 한 쪽 활성 영역의 돌출부는 다른 쪽 활성 영역과 마주보는 쪽과는 반대쪽에 마련된다.
본 발명의 제 4 국면에 따른 해결 수단은 제 1 국면 또는 제 2 국면에 기재된 반도체 집적 회로로서, 제 1 활성 영역 및 제 2 활성 영역의 한 쪽에 돌출부가 마련되고, 한 쪽 활성 영역의 돌출부는 다른 쪽 활성 영역과 마주보는 쪽에 마련된다.
본 발명의 제 5 국면에 따른 해결 수단은 제 1 국면 또는 제 2 국면에 기재된 반도체 집적 회로로서, 제 1 활성 영역 및 제 2 활성 영역의 한 쪽에 돌출부가 마련되고, 한 쪽 활성 영역의 돌출부는 다른 쪽 활성 영역과 마주보는 쪽 및 다른 쪽 활성 영역과 마주보는 쪽과는 반대쪽에 각각 마련된다.
본 발명의 제 6 국면에 따른 해결 수단은 제 3 국면 내지 제 5 국면 중 어느 한 국면에 기재된 반도체 집적 회로로서, 제 1 활성 영역 및 제 2 활성 영역의 다른 쪽에도 돌출부가 마련되고, 다른 쪽 활성 영역에 형성되는 돌출부는 한 쪽 활성 영역과 마주보는 쪽과는 반대쪽에 마련된다.
본 발명의 제 7 국면에 따른 해결 수단은 제 3 국면 내지 제 5 국면 중 어느 한 국면에 기재된 반도체 집적 회로로서, 제 1 활성 영역 및 제 2 활성 영역의 다른 쪽에도 돌출부가 마련되고, 다른 쪽 활성 영역에 형성되는 돌출부는 한 쪽 활성 영역과 마주보는 쪽에 마련된다.
본 발명의 제 8 국면에 따른 해결 수단은 제 3 국면 내지 제 5 국면 중 어느 한 국면에 기재된 반도체 집적 회로로서, 제 1 활성 영역 및 제 2 활성 영역의 다른 쪽에도 돌출부가 마련되고, 다른 쪽 활성 영역에 형성되는 돌출부는 한 쪽 활성 영역과 마주보는 쪽 및 한 쪽 활성 영역과 마주보는 쪽과는 반대쪽에 각각 마련된다.
본 발명의 제 9 국면에 따른 해결 수단은 제 1 국면 내지 제 8 국면 중 어느 한 국면에 기재된 반도체 집적 회로로서, 복수의 게이트 배선은 돌출부를 우회하여 배선된다.
이하, 본 발명을 그 실시예를 나타내는 도면에 근거하여 구체적으로 설명한다.
(실시예 1)
도 1에 본 실시예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도를 나타낸다. 특히, 이 도 1에서는, p채널 트랜지스터와 n채널 트랜지스터로 구성된 기본 집합 소자의 일부를 도시하고 있다. 이 p채널 트랜지스터는 p형 불순물 확산 영역과 게이트 배선과 당해 인접하는 p형 불순물 확산 영역으로 트랜지스터를 형성할 수 있다. 이들 게이트 배선을 거쳐서 인접하는 복수의 p형 불순물 확산 영역을 p형의 활성 영역(1)(제 1 또는 제 2 활성 영역)이라고 한다. 마찬가지로 n채널 트랜지스터는 n형 불순물 확산 영역과 게이트 배선과 당해 인접하는 n형 불순물 확산 영역으로 트랜지스터를 형성할 수 있고, 복수의 n형 불순물 확산 영역을 n형 활성 영역(2)(제 2 또는 제 1 활성 영역)이라고 한다. 그리고, 이 p형 활성 영역(1)과 n형 활성 영역(2) 상에 세 개의 게이트 배선(3, 4, 5)이 형성되어 있다.
다음에, p형 활성 영역(1)에는, n형 활성 영역(2)과 마주보는 쪽의 반대쪽(도면에서는 p형 활성 영역(1)의 상측)에 콘택트 홀(6, 7)을 마련하기 위한 돌출부가 형성되어 있다. 이 돌출부에 형성된 콘택트 홀(6)은 게이트 배선(3)과 게이트 배선(4) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(7)은 게이트 배선(4)과 게이트 배선(5) 사이에 형성되어 있다. 이 콘택트 홀(6, 7)은 p형 활성 영역(1)에 형성되는 복수의 트랜지스터 사이를 접속하기 위해 형성되어 있다.
이와 같이 형성된 기본 집합 소자에서는, 돌출부 이외의 p형 활성 영역(1) 상에서 게이트 배선(3, 4, 5) 사이에 콘택트 홀(6, 7)이 존재하지 않게 된다. 그 때문에, 게이트 배선(3, 4, 5)은 콘택트 홀(6, 7)의 위치 제한을 받지 않고, 돌출부 이외의 p형 활성 영역(1) 상에 배치할 수 있다. 따라서, 게이트 배선(3, 4, 5)의 게이트 패턴(게이트 형상)은 돌출부 이외의 p형 활성 영역(1) 상에서 균일하게 배치할 수 있게 된다. 또, 게이트 배선(3, 4, 5)은 돌출부를 우회하도록 형성된다.
셀 베이스 방식의 기본 집합 소자이더라도 도 1과 같은 구성으로 함으로써, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, p형 활성 영역(1) 상에서 게이트 배선(3, 4, 5)의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 된다. 또한, p형 활성 영역(1)의 면적을 증가시킬 필요가 없기 때문에 본 실시예의 기본 집합 소자의 전유 면적은 증가하지 않는다.
또한, p형 활성 영역(1) 상의 게이트 배선(3, 4) 사이의 게이트간 폭 L3보다도, 도 1에 나타내는 콘택트 홀(6)을 마련하기 위한 돌출부의 폭 L1(게이트간 폭과 평행한 방향)쪽이 커진다. 마찬가지로, 콘택트 홀(7)을 마련하기 위한 돌출부의 폭 L2는 p형 활성 영역(1) 상의 게이트 배선(4, 5) 사이의 게이트간 폭 L4보다도 커진다. 이에 따라, 게이트간 폭 L3, L4에 제한되지 않고 돌출부의 폭 L1, L2를 설정할 수 있어 콘택트 홀의 형상에 자유도가 증가한다. 이하의 변형예나 다른 실시예에서의 돌출부에도 상기 관계는 적용된다(이하의 도면 중에는, 특별히 돌출부의 폭이나 게이트간 폭은 도시하지 않음).
도 2 및 도 3에, 본 실시예의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도를 나타낸다. 도 2의 기본 집합 소자에서는, p형 활성 영역(1)이 n형 활성 영역(2)과 마주보는 쪽(도면에서는 p형 활성 영역(1)의 하측)에 콘택트 홀(8, 9)을 마련하기 위한 돌출부가 형성되어 있다. 이 돌출부에 형성된 콘택트 홀(8)은 게이트 배선(3)과 게이트 배선(4) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(9)은 게이트 배선(4)과 게이트 배선(5) 사이에 형성되어 있다. 도 2에 나타낸 기본 집합 소자라도, 도 1에 나타낸 기본 집합 소자와 마찬가지의 효과가 얻어진다.
다음에, 도 3의 기본 집합 소자에서는, p형 활성 영역(1)이 n형 활성 영역(2)과 마주보는 쪽의 반대쪽에 콘택트 홀(10)을, 마주보는 쪽에 콘택트 홀(11)을 마련하기 위한 돌출부가 형성되어 있다. 또, 콘택트 홀(10, 11)을 마련하기 위한 돌출부의 배치는 도 3에 나타낸 것에는 한정되지 않고, p형 활성 영역(1)이 n형 활성 영역(2)과 마주보는 쪽과 그 반대쪽의 각각에 형성되면 좋다. 이 돌출부에 형성된 콘택트 홀(10)은 게이트 배선(3)과 게이트 배선(4) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(11)은 게이트 배선(4)과 게이트 배선(5) 사이에 형성되어 있다.
도 3에 나타낸 기본 집합 소자라도, 도 1에 나타낸 기본 집합 소자와 마찬가지의 효과가 얻어진다. 또한, 이 도 3에 나타낸 기본 집합 소자에서는 콘택트 홀의 배치에 자유도가 증가하기 때문에, 이 콘택트 홀에 접속되는 배선의 배치 자유도가 증가한다.
(실시예 2)
본 실시예는 실시예 1에서 나타낸 p형 활성 영역의 콘택트 홀의 구조를 n형 활성 영역에 적용한 것이다. 도 4에, 본 실시예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도를 나타낸다. 반도체 기판 상(도시하지 않음)에 p형 활성 영역(21)과 n형 활성 영역(22)이 형성되어 있다. 여기서, p형 불순물 확산 영역과 게이트 배선과 당해 인접하는 p형 불순물 확산 영역으로 트랜지스터를 형성할 수 있다. 이들 게이트 배선을 거쳐서 인접하는 복수의 p형 불순물 확산 영역을 p형 활성 영역(21)(제 1 또는 제 2 활성 영역)이라고 한다. 마찬가지로, 복수의 n형 불순물 확산 영역을 n형 활성 영역(22)(제 2 또는 제 1 활성 영역)이라고 한다. 그리고, 이 p형 활성 영역(21)과 n형 활성 영역(22) 상에 네 개의 게이트 배선(23, 24, 25, 26)이 형성되어 있다.
다음에, n형 활성 영역(22)에는, p형 활성 영역(21)과 마주보는 쪽의 반대쪽(도면에서는 n형 활성 영역(22)의 하측)에 콘택트 홀(27, 28, 29)을 마련하기 위한 돌출부가 형성되어 있다. 이 돌출부에 형성된 콘택트 홀(27)은 게이트 배선(23)과 게이트 배선(24) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(28)은 게이트 배선(24)과 게이트 배선(25) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(29)은 게이트 배선(25)과 게이트 배선(26) 사이에 형성되어 있다. 이 콘택트 홀(27, 28, 29)은 n형 활성 영역(22)에 형성되는 복수의 트랜지스터 사이를 접속하기 위해 형성되어 있다.
이와 같이 형성된 기본 집합 소자에서는, 돌출부 이외의 n형 활성 영역(22) 상에서 게이트 배선(23, 24, 25, 26) 사이에 콘택트 홀(27, 28, 29)이 존재하지 않게 된다. 그 때문에, 게이트 배선(23, 24, 25, 26)은 콘택트 홀(27, 28, 29)의 위치 제한을 받지 않고, 돌출부 이외의 n형 활성 영역(22) 상에 배치할 수 있다. 따라서, 게이트 배선(23, 24, 25, 26)의 게이트 패턴(게이트 형상)은 돌출부 이외의 n형 활성 영역(22) 상에서 균일하게 배치할 수 있게 된다. 또, 게이트 배선(23, 24, 25, 26)은 돌출부를 우회하도록 형성된다.
셀 베이스 방식의 기본 집합 소자라도 도 4와 같은 구성으로 함으로써, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, n형 활성 영역(22) 상에서 게이트 배선(23, 24, 25, 26)의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 된다. 또한, n형 활성 영역(22)의 면적을 증가시킬 필요가 없기 때문에, 본 실시예의 기본 집합 소자의 전유 면적은 증가하지 않는다.
도 5 및 도 6에, 본 실시예의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도를 나타낸다. 도 5의 기본 집합 소자에서는, n형 활성 영역(22)이 p형 활성 영역(21)과 마주보는 쪽(도면에서는 n형 활성 영역(22)의 상측)에 콘택트 홀(30, 31, 32)을 마련하기 위한 돌출부가 형성되어 있다. 도 5에 나타낸 기본 집합 소자라도, 도 4에 나타낸 기본 집합 소자와 마찬가지의 효과가 얻어진다.
다음에, 도 6의 기본 집합 소자에서는, n형 활성 영역(22)이 p형 활성 영역(21)과 마주보는 쪽의 반대쪽에 콘택트 홀(33)을, 마주보는 쪽에 콘택트 홀(34, 35)을 마련하기 위한 돌출부가 형성되어 있다. 또, 콘택트 홀(33, 34, 35)을 마련하기 위한 돌출부의 배치는 도 6에 나타낸 것에는 한정되지 않고, n형 활성 영역(22)이 p형 활성 영역(21)과 마주보는 쪽과 그 반대쪽의 각각에 형성되어 있으면 좋다.
도 6에 나타낸 기본 집합 소자라도 도 4에 나타낸 기본 집합 소자와 마찬가지의 효과가 얻어진다. 또한, 이 도 6에 나타낸 기본 집합 소자에서는 콘택트 홀의 배치에 자유도가 증가하기 때문에, 이 콘택트 홀에 접속되는 배선의 배치 자유도가 증가한다.
(실시예 3)
본 실시예는 실시예 1에서 나타낸 기본 집합 소자와 실시예 2에서 나타낸 기본 집합 소자의 조합이다. 우선 도 7에, 본 실시예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도를 나타낸다. 반도체 기판 상(도시하지 않음)에, p형 활성 영역(41)과 n형 활성 영역(42)이 형성되어 있다. 여기서, p형 불순물 확산 영역과 게이트 배선과 당해 인접하는 p형 불순물 확산 영역으로 트랜지스터를 형성할 수 있다. 이들 게이트 배선을 거쳐서 인접하는 복수의 p형 불순물 확산 영역을 p형 활성 영역(41)(제 1 또는 제 2 활성 영역)이라고 한다. 마찬가지로 복수의 n형 불순물 확산 영역을 n형 활성 영역(42)(제 2 또는 제 1 활성 영역)이라고 한다. 그리고, 이 p형 활성 영역(41)과 n형 활성 영역(42) 상에 네 개의 게이트 배선(43, 44, 45, 46)이 형성되어 있다.
다음에, p형 활성 영역(41)에는, n형 활성 영역(42)과 마주보는 쪽의 반대쪽(도면에서는 p형 활성 영역(41)의 상측)에 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부가 형성되어 있다. 이 돌출부에 형성된 콘택트 홀(47)은 게이트 배선(43)과 게이트 배선(44) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(48)은 게이트 배선(44)과 게이트 배선(45) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(49)은 게이트 배선(45)과 게이트 배선(46) 사이에 형성되어 있다. 이 콘택트 홀(47, 48, 49)은 p형 활성 영역(41)에 형성되는 복수의 트랜지스터 사이를 접속하기 위해서 형성되어 있다.
다음에, n형 활성 영역(42)에는, p형 활성 영역(41)과 마주보는 쪽의 반대쪽(도면에서는 n형 활성 영역(42)의 하측)에 콘택트 홀(50, 51, 52)을 마련하기 위한 돌출부가 형성되어 있다. 이 돌출부에 형성된 콘택트 홀(50)은 게이트 배선(43)과 게이트 배선(44) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(51)은 게이트 배선(44)과 게이트 배선(45) 사이에 형성되어 있다. 또한, 돌출부에 형성된 콘택트 홀(52)은 게이트 배선(45)과 게이트 배선(46) 사이에 형성되어 있다. 이 콘택트 홀(50, 51, 52)은 n형 활성 영역(42)에 형성되는 복수의 트랜지스터 사이를 접속하기 위해서 형성되어 있다.
이와 같이 형성된 기본 집합 소자에서는, 돌출부 이외의 p형 활성 영역(41) 상 및 n형 활성 영역(42) 상에서 게이트 배선(43, 44, 45, 46)의 사이에 콘택트 홀(47, 48, 49, 50, 51, 52)이 존재하지 않게 된다. 그 때문에, 게이트 배선(43, 44, 45, 46)은 콘택트 홀의 위치 제한을 받지 않고, 돌출부 이외의 p형 활성 영역(41) 상 및 n형 활성 영역(42) 상에 배치할 수 있다. 따라서, 게이트 배선(43, 44, 45, 46)의 게이트 패턴(게이트 형상)은 돌출부 이외의 p형 활성 영역(41) 상에서 균일하게 배치할 수 있게 된다. 또, 게이트 배선(43, 44, 45, 46)은 돌출부를 우회하도록 형성된다.
셀 베이스 방식의 기본 집합 소자라도 도 7과 같은 구성으로 함으로써, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, p형 활성 영역(41) 상 및 n형 활성 영역(42) 상에서 게이트 배선(43, 44, 45, 46)의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 된다. 또한, p형 활성 영역(41) 및 n형 활성 영역(42)의 면적을 증가시킬 필요가 없기 때문에, 본 실시예의 기본 집합 소자의 전유 면적은 증가하지 않는다.
도 8 내지 도 15에, 본 실시예의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도를 나타낸다. 본 실시예는 도 7에 한정되지 않고, 도 8로부터 도 15까지의 변형예가 생각된다. 우선, 도 8 및 도 9에 나타내는 기본 집합 소자는, 도 7에 나타내는 기본 집합 소자와 n형 활성 영역(42)의 하측에 콘택트 홀(50, 51, 52)을 마련하기 위한 돌출부가 형성되어 있는 점에서 공통된다. 그러나, 도 8에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 하측에 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다. 도 9에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 상측에 콘택트 홀(47, 49), 하측에 콘택트 홀(48)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다.
다음에, 도 10 내지 도 12에 나타내는 기본 집합 소자는 각각 n형 활성 영역(42)의 상측에 콘택트 홀(50, 51, 52)을 마련하기 위한 돌출부가 형성되어 있는 점에서 공통된다. 그러나, 도 10에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 상측에 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다. 도 11에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 하측에 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다. 도 12에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 상측에 콘택트 홀(47, 49), 하측에 콘택트 홀(48)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다.
또한, 도 13 내지 도 15에 나타내는 기본 집합 소자는 각각 n형 활성 영역(42)의 상측에 콘택트 홀(50, 52), 하측에 콘택트 홀(51)을 마련하기 위한 돌출부가 형성되어 있는 점에서 공통된다. 그러나, 도 13에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 상측에 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다. 도 14에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 하측에 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다. 도 15에 나타내는 기본 집합 소자는 p형 활성 영역(41)의 상측에 콘택트 홀(47, 49), 하측에 콘택트 홀(48)을 마련하기 위한 돌출부가 형성되어 있는 점에서 다르다.
또, 도 9, 도 12 및 도 15에 나타내는 기본 집합 소자에서는, 콘택트 홀(47, 48, 49)을 마련하기 위한 돌출부의 배치가 도 9, 도 12 및 도 15에 나타낸 것에는 한정되지 않고, p형 활성 영역(41)의 상측과 하측의 각각에 형성되어 있으면 좋다. 또한, 도 13 내지 도 15에 나타내는 기본 집합 소자에서는, 콘택트 홀(50, 51, 52)을 마련하기 위한 돌출부의 배치가 도 13 내지 도 15에 나타낸 것에는 한정되지 않고, n형 활성 영역(42)의 상측과 하측의 각각에 형성되어 있으면 좋다.
도 8 내지 도 15에 나타낸 기본 집합 소자라도, 도 7에 나타낸 기본 집합 소자와 마찬가지의 효과가 얻어진다. 또한, 이 도 9, 도 12 내지 도 15에 나타낸 기본 집합 소자에서는 콘택트 홀의 배치에 자유도가 증가하기 때문에, 이 콘택트 홀에 접속되는 배선의 배치 자유도가 증가한다.
본 발명의 제 1 국면에 기재된 반도체 집적 회로는 제 1 활성 영역 및 제 2 활성 영역 중 적어도 한 쪽 돌출부에 형성되어 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 및 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 기본 집합 소자의 전유 면적은 증가시키지 않는 효과도 있다.
본 발명의 제 2 국면에 기재된 반도체 집적 회로는, 돌출부의 폭은 상기 제 1 활성 영역 상 및 상기 제 2 활성 영역 상의 상기 돌출부를 사이에 두는 상기 복수의 게이트 배선 사이의 폭보다도 크기 때문에, 게이트 배선 사이의 폭에 제한되지 않고 돌출부의 폭을 설정할 수 있어 콘택트 홀의 형상에 자유도가 증가한다.
본 발명의 제 3 국면에 기재된 반도체 집적 회로는, 다른 쪽 활성 영역과 마주보는 쪽의 반대쪽에 마련된 한 쪽 활성 영역의 돌출부에 형성되어 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 또는 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 기본 집합 소자의 전유 면적은 증가시키지 않는 효과도 있다.
본 발명의 제 4 국면에 기재된 반도체 집적 회로는, 한 쪽 활성 영역에 형성되는 돌출부가 다른 쪽 활성 영역과 마주보는 쪽에 마련되고 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 또는 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 기본 집합 소자의 전유 면적은 증가시키지 않는 효과도 있다.
본 발명의 제 5 국면에 기재된 반도체 집적 회로는, 한 쪽 활성 영역에 형성되는 돌출부가 다른 쪽 활성 영역과 마주보는 쪽 및 마주보는 쪽의 반대쪽에 각각 마련되고 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 또는 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 콘택트 홀에 접속되는 배선의 배치 자유도가 증가하는 효과도 있다.
본 발명의 제 6 국면에 기재된 반도체 집적 회로는, 다른 쪽 활성 영역에도 한 쪽 활성 영역과 마주보는 쪽의 반대쪽에 돌출부가 형성되어 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 및 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 기본 집합 소자의 전유 면적은 증가시키지 않는 효과도 있다.
본 발명의 제 7 국면에 기재된 반도체 집적 회로는, 다른 쪽 활성 영역에도 한 쪽 활성 영역과 마주보는 쪽에 돌출부가 형성되어 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 및 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 기본 집합 소자의 전유 면적은 증가시키지 않는 효과도 있다.
본 발명의 제 8 국면에 기재된 반도체 집적 회로는, 다른 쪽 활성 영역에도 한 쪽 활성 영역과 마주보는 쪽 및 마주보는 쪽의 반대쪽에 돌출부가 형성되어 있기 때문에, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 및 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다. 또한, 콘택트 홀에 접속되는 배선의 배치 자유도가 증가하는 효과도 있다.
본 발명의 제 9 국면에 기재된 반도체 집적 회로는, 게이트 배선이 돌출부를 우회하여 형성되어 있기 때문에, 소정의 방향으로 연장되어 마련되는 복수의 게이트 배선을 구비하는 경우에도, 복잡한 CAD 처리없이 웨이퍼 프로세스 후, 제 1 활성 영역 상 및 제 2 활성 영역 상에서 게이트 배선의 게이트 패턴(게이트 형상)이 만들어진 모양을 균일한 값으로 유지할 수 있게 되는 효과가 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 2는 본 발명의 실시예 1의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 3은 본 발명의 실시예 1의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 4는 본 발명의 실시예 2에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 5는 본 발명의 실시예 2의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 6은 본 발명의 실시예 2의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 7은 본 발명의 실시예 3에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 8은 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 9는 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 10은 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 11은 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 12는 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 13은 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 14는 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 15는 본 발명의 실시예 3의 변형예에 따른 반도체 집적 회로의 기본 집합 소자의 평면도,
도 16은 종래 기술에 따른 게이트 어레이의 반도체 집적 회로의 기본 집합 소자의 평면도,
도 17은 종래 기술에 따른 셀 베이스 방식의 반도체 집적 회로의 기본 집합 소자의 평면도,
도 18은 종래 기술에 따른 셀 베이스 방식의 반도체 집적 회로의 기본 집합 소자의 평면도.
도면의 주요 부분에 대한 부호의 설명
1, 21, 41 : p형 활성 영역 2, 22, 42 : n형 활성 영역
3, 4, 5, 23, 24, 25, 26, 43, 44, 45, 46 : 게이트 배선
6, 7, 8, 9, 10, 11, 27, 28, 29, 30, 31, 32, 33, 34, 35, 47, 48, 49, 50, 51, 52 : 콘택트 홀
100 : 게이트 배선 101 : p형 활성 영역
102 : n형 활성 영역 103 : 콘택트 홀
104 : 게이트 배선 105 : p형 활성 영역
106 : n형 활성 영역 107 : 콘택트 홀

Claims (3)

  1. 반도체 기판 상에 형성된 제 1 활성 영역 및 제 2 활성 영역과,
    상기 제 1 활성 영역 상 및 상기 제 2 활성 영역 상을 지나서 소정의 방향으로 연장되어 마련되고, 적어도 상기 제 1 활성 영역 상 및 상기 제 2 활성 영역 상에서는 균일한 간격으로 형성되어 있는 복수의 게이트 배선
    을 구비하되,
    상기 제 1 활성 영역 및 상기 제 2 활성 영역 중 적어도 한쪽은 상기 소정 방향으로 돌출하는 돌출부를 갖고,
    상기 돌출부에 형성되는 콘택트 홀을 더 구비하며,
    상기 제 1 활성 영역 위 및 상기 제 2 활성 영역 위의 상기 돌출부를 사이에 두는 상기 복수의 게이트 배선 사이의 폭은 상기 돌출부의 폭보다도 작고, 또한 균일한 셀 베이스 방식의 기본 집합 소자를 갖는
    반도체 집적 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 게이트 배선은 상기 돌출부를 우회하여 배선되는 것을 특징으로 하는 반도체 집적 회로.
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