TWI656622B - 積體電路佈局結構 - Google Patents

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Abstract

一種由兩種元件高度之標準元件組成之積體電路佈局結構，包含有至少一包含一第一元件高度之第一標準元件以及至少一包含一第二元件高度之第二標準元件，且該第二元件高度為該第一元件高度的一半。該第一標準元件包含有至少一個以上之第一摻雜區與複數個第二摻雜區，該第一摻雜區設置於該第一標準元件的中央，該等第二摻雜區設置於該第一標準元件的上下兩端。該第一摻雜區包含有一第一導電型態，該等第二摻雜區包含有一第二導電型態，該第一導電型態與該第二導電型態彼此互補。

Description

積體電路佈局結構
一種積體電路佈局結構，尤指一種可有效整合具有不同高度的標準元件(standard cell)的積體電路佈局結構。
半導體積體電路是現代化資訊社會最重要的硬體基礎之一，如何提高積體電路的積集度，讓積體電路的佈局面積能夠更有效率地被運用，也成為現代半導體工業的研發重點。
一般來說，功能複雜的積體電路是由一群具有基本功能的標準元件組合而成的。舉例來說，數位積體電路中常會以各種邏輯閘(像是及閘(AND gate)、或閘(OR gate)、反或閘(NOR gate)、反相器(inverter)等等)、正反器(flip-flop)、加法器(adder)、計數器(counter)等基本的電路單元或標準元件來組合出積體電路的整體功能。在實現特定功能的積體電路時，先選擇所需的標準元件，之後規劃半導體積體電路的佈局設計。而為了便利積體電路的佈局設計，半導體業者會將常用的電路單元或標準元件及其對應之佈局設計建立為一電腦的標準元件資料庫(standard cell library)。是以在設計積體電路時，設計者可先依積體電路之功能在標準元件資料庫中選定其所需的標準元件，再由標準元件資料庫中將這些標準元件所對應的佈局設計加以排列組合，並置入自動佈局佈線(automatic placement and routing，以下簡稱為APR)區塊(block)，而後建立其 間的連線，完成積體電路整體的佈局設計。
另外，為了容納不同的驅動能力(driving capabilities)，習知的標準元件資料庫所包含的標準元件可具有不同的元件高度(cell height)。在此，所謂的「元件高度」係指該標準元件的佈局圖案需要佔用的軌(track)數量，所謂的「軌」則是指一個接點間距(contact pitch)。舉例來說，一個六軌的標準元件即表示該標準元件的中的一電晶體的通道寬度(channel width)為六個接點間距。一般說來，驅動能力較高的標準元件需要較大的通道寬度，即較高的元件高度。反之，驅動能力較低的標準元件需求的元件高度較低。當這些元件高度不同的標準元件置入APR區塊時，除了驅動能力的考量之外，尚有低漏電(low Leakage)及低耗能(low power)的考量。因此，單一的APR區塊內可能混有較高元件高度的標準元件與較低元件高度的標準元件，或者必須將元件高度不同的標準元件放置於不同的APR區塊。
然而，由於元件高度較高的標準元件需要較大的面積來置放或鋪設，元件高度較小的標準元件則需要較小的面積來置放或鋪設，因此將大大大小多種元件高度的標準元件混合置放常會犧牲晶片珍貴的面積，並且增加佈局設計與製程的複雜度。但是，若將元件高度不同的標準元件分別放置於不同的APR區塊，則是將「高速」與「低耗電」的不同屬性分開，違背了積體電路整合的目的，且降低了晶片空間整合效率。此外，將元件高度不同的標準元件分別放置在不同的APR區塊時，因為不同的APR區塊之間需要建立額外的連線，所以產生了更多的可製造性設計(design for manufacturing)問題。
因此，目前仍然需要一種可整合具有不同元件高度的標準元件，且同時滿足高速度、低耗能、高空間利用效率等要求的積體電路佈局結構。
因此，本發明之一目的即在於提供一種同時滿足高速度、低耗能、高空間利用效率，且可整合具有不同元件高度的標準元件的積體電路佈局結構。
根據本發明之申請專利範圍，係提供一種由兩種元件高度 之標準元件組成之積體電路佈局結構，該積體電路佈局結構包含有至少一第一標準元件以及至少一第二標準元件。該第一標準元件包含一第一元件高度，該第二標準元件包含一第二元件高度，且該第二元件高度為該第一元件高度的一半。該第一標準元件包含有至少一個以上之第一摻雜區與複數個第二摻雜區，該第一摻雜區設置於該第一標準元件的中央，該等第二摻雜區設置於該第一標準元件的上下兩端。該第一摻雜區包含有一第一導電型態，該等第二摻雜區包含有一第二導電型態，且該第一導電型態與該第二導電型態彼此互補(complementary)。
根據本發明之申請專利範圍，另提供一種由兩種元件高度之標準元件組成之積體電路佈局結構，該積體電路佈局結構包含有至少一第一標準元件、至少一第二標準元件以及一延伸經過該第一標準元件之中央的第一導線。該第一標準元件包含一第一元件高度，該第二標準元件包含有一第二元件高度，且該第二元件高度為該第一元件高度的一半。該第一標準元件包含有複數個第一摻雜區 與至少一個以上之第二摻雜區，該等第一摻雜區包含有一第一導電型態，該第二摻雜區包含有一第二導電型態，且該第一導電型態與該第二導電型態彼此互補。更重要的是，該等第一摻雜區係分別排列且彼此分離於該第一導線的兩側。
根據本發明所提供之積體電路佈局結構，係由兩種具有不同元件高度的標準元件組合，由於第二標準元件的第二高度係為第一標準元件的第一元件高度的一半，因此本發明所提之積體電路佈局結構可視為僅由一倍(1X)與二倍(2X)兩種高度的不同標準元件排列組合而成，故可簡化積體電路佈局結構的設計以及後續的製程，並且大幅增加佈局面積的使用效率、避免佈局面積的浪費。更重要的是，本發明所提供之積體電路佈局結構中，不同元件高度的標準元件可用於不同的考量：二倍高度的標準元件可作為驅動能力需求高之高速元件，而一倍高度的標準元件則符合低功耗與低漏電等要求。是以，本發明所提供之積體電路佈局結構可藉由上述兩者的組合係更符合高速度、低功耗等積體電路的整合要求。
1‧‧‧積體電路佈局結構
10‧‧‧自動佈局佈線區塊
100、300‧‧‧第一標準元件
102、102a、302‧‧‧第一摻雜區
102p‧‧‧第一摻雜區突出部
104、104a、304‧‧‧第二摻雜區
104p‧‧‧第二摻雜區突出部
106、306‧‧‧第一閘極電極
106d、306d‧‧‧虛置閘極
108‧‧‧閘極連接層
110‧‧‧第一導線
112‧‧‧第二導線
114‧‧‧連接層
116‧‧‧電源接點
200、400‧‧‧第二標準元件
202、402‧‧‧第三摻雜區
204、404‧‧‧第四摻雜區
206、406‧‧‧第二閘極電極
206d、406d‧‧‧虛置閘極
208、408‧‧‧閘極連接層
214‧‧‧連接層
A‧‧‧橫向中央軸
B1、B2‧‧‧多晶矽轉角
d1、d1’、d1”‧‧‧第一摻雜區之長度
d2、d2’‧‧‧第二摻雜區之長度
d3‧‧‧第三摻雜區之長度
d4‧‧‧第四摻雜區之長度
H1‧‧‧第一標準元件高度
H2‧‧‧第二標準元件高度
第1圖至第4圖係為本發明所提供之一積體電路佈局結構之第一較佳實施例之示意圖。
第1圖與第5圖為本發明所提供之一積體電路佈局結構之第二較佳實施例之示意圖。
第6圖為本發明所提供之一積體電路佈局結構之第二較佳實施例之變化型之示意圖。
第1圖、第7圖與第8圖，為本發明所提供之一積體電路佈局結構之第三較佳實施例之示意圖。
第1圖、第4圖與第9A圖至第11圖為本發明所提供之積體電路佈局結構之一第四較佳實施例之示意圖。
請參閱第1圖至第4圖，第1圖至第4圖係為本發明所提供之一積體電路佈局結構之第一較佳實施例之示意圖。請先參閱第1圖，本較佳實施例所提供之積體電路佈局結構1係包含至少一個APR區塊10，且APR區塊10中包含複數個第一標準元件100與複數個第二標準元件200。更重要的是，第一標準元件100與第二標準元件200具有不同的元件高度。因此本較佳實施例所提供之積體電路佈局結構1係如第1圖所示，是由兩種元件高度不同的標準元件100、200組合而成。首先須知的是，積體電路佈局常以各種標準元件，像是反向器(INV)、二端點及閘(2-input AND gate，AND2)、二端點反或閘(2-input NOR gate，以下簡稱為NOR2)、四端點或-及反向器(4-input OR-AND inverter，OAI4)與D型正反器(D flip-flop，DFF)等標準元件排列組合而成，因此，本較佳實施例接下來係以一NOR2標準元件進行說明，但熟習該技藝之人士應知本發明並不限於此。
請參閱第2圖與第3圖。如前所述，本較佳實施例所提供第一標準元件100與第二標準元件200可以都是NOR2元件，但不限於此。第一標準元件100具有一第一元件高度H1，第二標準元件200具有一第二元件高度H2，且第二元件高度H2為第一元件高度H1的一半。舉例來說，當第一標準元件100佔據12軌時，第二標準元件200佔據6軌；而當第一標準元件100佔據14軌時，第二標準元件200佔據7軌，但不限於此。因此，第二標準元件200的元 件高度H2可視為一倍(1X)高度，而第一標準元件100的元件高度H1可視為二倍(2X)高度。這是因為即使是同一種標準元件，仍然會有不同的驅動能力與速度需求，因此在高驅動能力與高速度需求的考量下，可利用自動化工具，例如電子設計自動化裝置(electronic design automation，以下簡稱為EDA)設計出高度為2X的第一標準元件100。反之，在驅動能力與速度需求不高，但面臨到低漏電與低耗電的考量時，則可利用EDA設計出高度為1X的第二標準元件200。並且根據第一標準元件100與第二標準元件200的排列組合，可完成積體電路佈局結構1的任一APR區塊10。
請仍然參閱第2圖。熟習該項技藝之人士應知，在各個標準元件的佈局設計中，會包括主動區域(active region)佈局，像是摻雜井區或摻雜區域的佈局位置，以及多晶矽佈局或半導體材料佈局等等，且不同的摻雜區佈局與多晶矽佈局可形成電晶體的基本半導體架構，像是金氧半導體電晶體(metal-oxide-semiconductor，MOS transistor)中的源極、汲極與閘極。因此，第一標準元件100係包含複數個第一摻雜區102與複數個第二摻雜區104，第一摻雜區102包含有一第一導電型態，而第二摻雜區104包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補(complementary)。第二標準元件200亦包含複數個第三摻雜區202與複數個第四摻雜區204，第三摻雜區202包含第一導電型態，而第四摻雜區204則包含第二導電型態。在本較佳實施例中，第一導電型態為P型，而第二導電型態為N型，但不限於此。如第2圖所示，第一摻雜區102係設置於第一標準元件100的中央，且彼此實體分離不接觸，而第二摻雜區104則排列於第一標準元件100的上端與下端，且彼此實體分離不接觸。此外，第一摻雜區102與第二摻雜區104更實體分離 而不接觸。更重要的是，第一標準元件100內的第一摻雜區102與第二摻雜區104係以第一標準元件100之一橫向中央軸A為準呈一鏡像對稱，且橫向中央軸A兩側之第一摻雜區102彼此實體分離不接觸。在第二標準元件200中，第三摻雜區202係設置於第二標準元件200的上半部或下半部，且彼此實體分離不接觸，而第四摻雜區204則排列於第二標準元件200的相對於第三摻雜區202的另一半部，且彼此實體分離不接觸。此外，第三摻雜區202與第四摻雜區204更實體分離而不接觸。另外須注意的是，在本較佳實施例中，第一摻雜區102與第三摻雜區202雖然具有相同的導電類型(P型)，但第一摻雜區102的長度d1大於第三摻雜區202的長度d3。 具有相同導電類型(N型)的第二摻雜區104包含的長度d2與第四摻雜區204包含的長度d4相同，但第二摻雜區140與第四摻雜區204的長度關係並不限於此。
請繼續參閱第2圖。在本較佳實施例中，第一標準元件100更含複數個第一閘極電極106，第二標準元件200更包含複數個第二閘極電極206。另外，本較佳實施例的第一標準元件100可選擇性地包含複數個虛置閘極106d，同理第二標準元件200可選擇性地包含複數個虛置閘極206d，用以提昇多晶矽佈局均勻度，以利後續製程。除此之外，在本較佳實施例中，第二標準元件200內更包含複數個閘極連接層208，形成於第二閘極電極206之間，用以電性連接第二閘極電極206。值得注意的是，閘極連接層208與第二閘極電極206包含相同的材料如多晶矽，且形成於相同膜層。然而，在本較佳實施例中，第一標準元件100內係未設置任何閘極連接層，但不限於此。
在本較佳實施例中，第一閘極電極106與其兩側的第一摻雜區102構成PMOS電晶體，而與其兩側的第二摻雜區104構成NMOS電晶體。同理，第二閘極電極206與其兩側的第三摻雜區202構成PMOS電晶體，並與其兩側的第四摻雜區204構成NMOS電晶體。如前所述，由於第一摻雜區102的長度d1大於第三摻雜區204的長度d3，因此由第一摻雜區102與第一閘極電極106構成的PMOS電晶體具有較大的通道寬度，更因此享有較高的速度與驅動能力。
請參閱第3圖。熟習該項技藝之人士亦應知，在各個標準元件的佈局設計中，除上述擴散區佈局與多晶矽佈局之外，尚可包含第一金屬層佈局、第二金屬層佈局以及接點/穿孔(contact/via)佈局等等。金屬層佈局用以連接不同的電晶體，接點/穿孔佈局則可將不同膜層的佈局連接起來，像是將金屬層的走線連接於金屬層的走線。另外，某些接點/穿孔則形成各個電路單元的訊號輸入端、輸出端，也就是各個電路單元的訊號佈局。藉由上述設置於不同膜層的摻雜區佈局、多晶矽佈局、金屬層佈局以及接點/穿孔佈局等，係可堆疊建構出具立體型態的標準元件。因此，本較佳實施例中，更包含至少一條第一導線110、一對第二導線112以及複數個連接層114。如第3圖所示，連接層114設置在第一標準元件100內部需要建立電性連接處，同理連接層114亦設置在第二標準元件200內部需要建立電性連接處。另外，第一導線110係延伸經過第一標準元件100的中央。因此第一標準元件100的第一摻雜區102係如第3圖所示，分別排列且彼此分離於第一導線110的兩側。換句話說，第一導線110兩側的各第一摻雜區102彼此分離而完全不接觸，且第一導線110下方未設置第一摻雜區102。
接下來請參閱第4圖。為清楚說明第一導線110、第二導線112、第一標準元件100與第二標準元件200的關係，第4圖中係省略第一標準元件100與第二標準元件200內部佈局結構。熟習該項技藝之人士應知，任一標準元件皆必須電性連接至系統電源以獲得工作電壓Vdd，同理任一標準元件皆必須獲得公共接地端電壓Vss。因此任一APR區塊10中Vdd導線與Vss導線比須如第4圖所示交錯設置，使得APR區塊10中的各標準元件得以獲得Vdd與Vss。在本較佳實施例中，第一導線110可以是Vdd導線，此時第二導線112係為Vss導線。反之，當第一導線110是Vss導線時，第二導線112則為Vdd導線。如第4圖所示，在任一第一標準元件100中，第一導線110係延伸經過第一標準元件100之中央，第二導線112則分別延伸經過第一標準元件100之頂端與底端。在本較佳實施例中的第一導線110可以是Vdd導線，第二導線112可以是Vss導線，如第4圖所示。在本較佳實施例的其他變化型中，第一導線110可以是Vss導線，而第二導線112則可以是Vdd導線，如第4圖所示。對第二標準元件200而言，該對第二導線112的其中之一係延伸經過第二標準元件200的頂端或底端，而第一導線110則延伸經過第二標準元件200內相對於第二導線120經過的另一端。由第4圖可知，本較佳實施例所提供之積體電路佈局結構1係不但可簡化一倍高度標準元件與二倍高度標準元件的整合，更可完全整合於現有之電源導線佈局，而降低了設計與製程的複雜度。
根據本發明所提供之積體電路佈局結構1，係由兩種具有不同元件高度的標準元件100/200組合而成。由於第二標準元件200的第二高度H2係為第一標準元件100的第一元件H1高度的一半，因此本發明所提之積體電路佈局結構1可視為係僅由一倍(1X)與二 倍(2X)兩種高度的不同標準元件100/200排列組合而成，故可簡化積體電路佈局結構1的設計以及後續的製程，並且大幅增加佈局面積的使用效率、避免佈局面積的浪費。第二，本發明所提供之積體電路佈局結構中，二倍高度的第一標準元件100可作為驅動能力需求高之高速元件，而一倍高度的第二標準元件200則符合低功耗與低漏電等要求，是以本發明所提供之積體電路佈局結構1更符合高速度、低功耗等積體電路的整合要求。
請參閱第5圖與第6圖，第5圖與第6圖分別為本發明所提供之一積體電路佈局結構之第二較佳實施例及其變化型之示意圖。首先須注意的是，第二較佳實施例及其變化型中與第一較佳實施例相同的組成元件係由相同的元件符號說明。
請先參閱第1圖與第5圖，本較佳實施例所提供之積體電路佈局結構1係包含至少一個APR區塊10，且APR區塊10中包含複數個第一標準元件100與複數個第二標準元件200。更重要的是，第一標準元件100與第二標準元件200具有不同的元件高度。因此本較佳實施例所提供之積體電路佈局結構1可以說是由兩種不同元件高度的標準元件100、200組合而成。如前所述，本較佳實施例所提供第一標準元件100與第二標準元件200可以都是NOR2元件，但不限於此。第一標準元件100具有一第一元件高度H1，第二標準元件200具有一第二元件高度H2，且第二元件高度H2為第一元件高度H1的一半。因此，第二標準元件200的元件高度H2可視為一倍(1X)高度，而第一標準元件100的元件高度H1可視為二倍(2X)高度。這是因為即使是同一種標準元件，仍然會有不同的驅動能力與速度需求。因此，在高驅動能力與高速度需求的考量下，可利用 自動化工具，例如EDA設計出高度為2X的第一標準元件100。反之，在驅動能力與速度需求不高，但考量低漏電與低耗電的要求時，則可利用自動化工具設計出高度為1X的第二標準元件200。並且根據第一標準元件100與第二標準元件200的排列組合，完成積體電路佈局結構1的任一APR區塊10。
請仍然參閱第5圖。第一標準元件100係包含複數個第一摻雜區102a與複數個第二摻雜區104，第一摻雜區102a包含有一第一導電型態，而第二摻雜區104包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。第二標準元件200亦包含複數個第三摻雜區202與複數個第四摻雜區204，第三摻雜區202包含第一導電型態，而第四摻雜區204則包含第二導電型態。在本較佳實施例中，第一導電型態為P型，而第二導電型態為N型，但不限於此。如第5圖所示，第一摻雜區102a係設置於第一標準元件100的中央部位，且彼此實體分離不接觸，而第二摻雜區104則排列於第一標準元件100的上端與下端，且彼此實體分離不接觸。此外，第一摻雜區102a與第二摻雜區104更實體分離而不接觸。更重要的是，第一標準元件100內的第一摻雜區102a與第二摻雜區104係以第一標準元件100之一橫向中央軸A為準呈一鏡像對稱。在第二標準元件200中，第三摻雜區202係設置於第二標準元件200的上半部或下半部，且彼此實體分離不接觸，而第四摻雜區204則排列於第二標準元件200的相對於第三摻雜區202的另一半部，且彼此實體分離不接觸。此外，第三摻雜區202與第四摻雜區204更實體分離而不接觸。另外須注意的是，在本較佳實施例中，第一摻雜區102a與第三摻雜區202雖然具有相同的導電類型(P型)，但第一摻雜區102a的長度d1’係大於第三摻雜區202的長度d3，而具有相同導電 類型(N型)的第二摻雜區104包含的長度d2與第四摻雜區204包含的長度d4相同，但不限於此。
請繼續參閱第5圖。在本較佳實施例中，第一標準元件100更包含複數個第一閘極電極106，第二標準元件200更包含複數個第二閘極電極206。另外，本較佳實施例的第一標準元件100可選擇性地包含複數個虛置閘極106d，同理第二標準元件200可選擇性地包含複數個虛置閘極206d，用以提昇多晶矽佈局均勻度，以利後續製程。除此之外，在本較佳實施例中，第二標準元件200內更包含複數個閘極連接層208，形成於該等第二閘極電極206之間，用以電性連接第二閘極電極206。值得注意的是，閘極連接層208與第二閘極電極206包含相同的材料，且形成於相同膜層。然而，本較佳實施例中，第一標準元件100內係未設置任何閘極連接層，但不限於此。
第一閘極電極106與其兩側的第一摻雜區102a或第二摻雜區104構成一PMOS電晶體或一NMOS電晶體。同理，第二閘極電極206與其兩側的第三摻雜區202或第四摻雜區204構成一PMOS電晶體或一NMOS電晶體。此外，與第一較佳實施例相較，其第一摻雜區102係排列在中央橫向軸A的兩側而不實體連接，但本較佳實施例中，中央橫向軸A的兩側第一摻雜區102a完全實體連接。 因此第一摻雜區102a的長度d1’大於第三摻雜區204的長度d3，甚至大於第一較佳實施例中的第一摻雜區102的長度d1。因此本較佳實施例所構成的PMOS電晶體具有更大的通道寬度，享有更高的速度與驅動能力。
請參閱第6圖，第6圖係為第二較佳實施例之一變化型之示意圖。根據本變化型，第一標準元件100包含的第二摻雜區104a之長度係縮減，因此本變化型中第二摻雜區104a的長度d2’小於第四摻雜區204的長度d4(以及第一較佳實施例與第二較佳實施例中第二摻雜區104的長度d2)。當第二摻雜區104a縮短後，讓出的空間則讓第一摻雜區102a更加延長，因此本變化型中第一摻雜區102a的長度d1”又更長於第二較佳實施例中第一摻雜區102a的長度d1’。因此，本變化型所構成的PMOS電晶體具有更大的通道寬度，享有更高的速度與驅動能力。
當然，本較佳實施例及其變化型亦包含第一導線、第二導線以及連接層，但由於第一導線、第二導線以及連接層之佈局結構係同於第一較佳實施例，故於此係不再贅述。
根據本較佳實施例及其變化型所提供之積體電路佈局結構1，兩種元件高度的標準元件100/200可整合設置於單一的APR區塊10中，因此可簡化積體電路佈局結構1的設計以及後續的製程，並且大幅增加佈局面積的使用效率、避免佈局面積的浪費。第二，本發明所提供之積體電路佈局結構中，二倍高度的第一標準元件100可作為驅動能力需求高之高速元件，而一倍高度的第二標準元件200則符合低功耗與低漏電等要求，是以本發明所提供之積體電路佈局結構1更符合高速度、低功耗等積體電路的整合要求。另外，藉由調整第一標準元件100中第一摻雜區102a的長度與第二摻雜區104a的長度，本較佳實施例係可更增加用以執行運算的PMOS的速度與驅動能力，而更有利於積體電路的整體運作表現。
請參閱第1圖、第7圖與第8圖，第1圖、第7圖至第8圖係為本發明所提供之一積體電路佈局結構之第三較佳實施例之示意圖。首先須知的是，在本較佳實施例中，與第一較佳實施例相同的組成元件係由相同的元件符號說明。本較佳實施例所提供之積體電路佈局結構1係包含至少一個APR區塊10，且APR區塊10中包含複數個第一標準元件100與複數個第二標準元件200。更重要的是，第一標準元件100與第二標準元件200具有不同的元件高度。 因此本較佳實施例所提供之積體電路佈局結構1可以說是由兩種不同元件高度的標準元件100、200組合而成。如前所述，本較佳實施例係以一佈局尺寸大於NOR2的元件進行說明，但熟習該技藝之人士應知本發明係不限於此。
請參閱第7圖。第一標準元件100具有一第一元件高度H1，第二標準元件200具有一第二元件高度H2，且第二元件高度H2為第一元件高度H1的一半。因此，第二標準元件200的元件高度H2可視為一倍高度，而第一標準元件100的元件高度H1可視為二倍高度。這是因為即使是同一種標準元件，仍然會有不同的驅動能力與速度需求。因此，在高驅動能力與高速度需求的考量下，可利用自動化工具，例如EDA設計出高度為2X的第一標準元件100。 反之，在驅動能力與速度需求不高，但考量低漏電與低耗電的要求時，則可利用自動化工具設計出高度為1X的第二標準元件200。並且根據第一標準元件100與第二標準元件200的排列組合，完成積體電路佈局結構1的任一APR區塊10。
請仍然參閱第7圖。第一標準元件100係包含複數個第一摻雜區102與複數個第二摻雜區104，第一摻雜區102包含有一第 一導電型態，而第二摻雜區104包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。第二標準元件200亦包含複數個第三摻雜區202與複數個第四摻雜區204，第三摻雜區202包含第一導電型態，而第四摻雜區204則包含第二導電型態。在本較佳實施例中，第一導電型態為P型，而第二導電型態為N型，但不限於此。如第7圖所示，第一摻雜區102係設置於第一標準元件100的中央部位，且彼此實體分離不接觸，而第二摻雜區104則排列於第一標準元件100的上端與下端，且彼此實體分離不接觸。此外，第一摻雜區102與第二摻雜區104更實體分離而不接觸。更重要的是，第一標準元件100更包含一橫向中央軸A為準呈一鏡像對稱，且橫向中央軸A兩側之第一摻雜區102彼此實體分離不接觸。在第二標準元件200中，第三摻雜區202係設置於第二標準元件200的上半部或下半部，且彼此實體分離不接觸，而第四摻雜區204則排列於第二標準元件200的相對於第三摻雜區202的另一半部，且彼此實體分離不接觸。此外，第三摻雜區202與第四摻雜區204更實體分離而不接觸。另外須注意的是，在本較佳實施例中，第一摻雜區102與第三摻雜區104雖然具有相同的導電類型(P型)，但第一摻雜區102的長度d1係大於第三摻雜區202的長度d2，而具有相同導電類型(N型)的第二摻雜區104與第四摻雜區204係具有相同的長度，但不限於此。然而，本較佳實施例中，第一摻雜區102與第二摻雜區104的長度變化可同於前述第二較佳實施例而不限於此。
請繼續參閱第7圖。在本較佳實施例中，第一標準元件100更含複數個第一閘極電極106，第二標準元件200更包含複數個第二閘極電極206。另外，本較佳實施例的第一標準元件100可選擇性地包含複數個虛置閘極106d，同理第二標準元件200可選擇性 地包含複數個虛置閘極206d，用以提昇多晶矽佈局均勻度，以利後續製程。值得注意的是，在本較佳實施例中，第一標準元件100內更包含至少一個閘極連接層108，形成於第一閘極電極106之間，用以電性連接第一閘極電極106，而第二標準元件200內更包含複數個閘極連接層208，形成於第二閘極電極206之間，用以電性連接第二閘極電極206。閘極連接層108、208、第一閘極電極106與第二閘極電極206包含相同的材料，且形成於相同膜層。更重要的是，在本較佳實施例中，第一標準元件100內的閘極連接層108之數量係小於第二標準元件200內的閘極連接層208之數量。
請繼續參閱第7圖。熟習該項技藝之人士應知，在半導體製程中，多晶矽佈局係以單一方向延伸較能獲得良好的可製造性設計。但是當佈局尺寸越來越大時，單一方向的多晶矽線路將無法完成電性連接的建構，因此需要設置閘極連接層，以連接沿單一方向延伸的閘極電極，而每一閘極連接層與其接觸的每一閘極電極都會產生一個多晶矽轉角(poly corner)，如第7圖中的圓圈B1與B2所示，而不利於可製造性設計。但在本較佳實施例中，第一標準元件100中因為閘極連接層108的設置產生的多晶矽轉角B1的數量係少於第二標準元件200中因為閘極連接層208的設置產生的多晶矽轉角B2之數量。因此，本較佳實施例所提供之積體電路佈局結構1更有利於可製造性設計。
另外，由於光學接近效應(optical proximity effect)或/與化學處理等，在半導體製程中常可在晶粒上明顯觀察到多晶矽層(即閘極電極與閘極連接層)發生轉角圓化(corner rounding)、直線末緊縮(line end shortening)以及線端圓化等現象。這些缺陷會導致後續 半導體製程的困難度提升，更可能導致元件變形甚或損失(loss)等影響半導體製程良率與半導體元件效能等問題。因此習知技術中常利用光學接近修正(optical proximity correction，以下簡稱為OPC)方法修正多晶矽佈局的尾端，尤其是每一超出擴散區佈局的多晶矽佈局尾端，以改善上述缺陷。因此，每一個多晶矽層的尾端都增加了OPC方法的負擔。請繼續參閱第7圖。然而，在本較佳實施例中，可明顯得知第一標準元件100內，高出擴散區佈局的多晶矽佈局尾端數量變少了，由此可知本較佳實施例所提供之積體電路佈局結構1更可降低OPC方法的負擔。
請參閱第8圖，第8圖係為第三較佳實施例之一變化型之示意圖。如前所述，在各個標準元件的佈局設計中，除上述擴散區佈局與多晶矽佈局之外，尚可包含第一金屬層佈局、第二金屬層佈局以及接點/穿孔(contact/via)佈局等等。金屬層佈局用以連接不同的電晶體，接點/穿孔佈局則可將不同膜層的佈局連接起來，像是將金屬層的走線連接於金屬層的走線。另外，某些接點/穿孔則形成各個電路單元的訊號輸入端、輸出端，也就是各個電路單元的訊號佈局。 因此，本較佳實施例與變化型中，第一標準元件100與第二標準元件200內係可形成複數個連接層114。如第8圖所示，連接層114設置在第一標準元件100內部需要建立電性連接處，同理連接層114亦設置在第二標準元件200內部需要建立電性連接處。
更重要的是，第二標準元件200更包含一條第一導線110與一條第二導線112，分別電性連接至Vdd與Vss。在此須注意的是，第一標準元件100內，係可同於第一較佳實施例，包含一條第一導線110與一對第二導線112，且第一導線110延伸經過第一標 準元件100的中央，而第二導線分別延伸經過第一標準元件100的頂端與底端，以電性連接至Vdd與Vss。然而，在本變化型中，第一標準元件100與Vdd與Vss的連接並不依賴帶狀的第一導線與第二導線，而是於第一摻雜區102與第二摻雜區104內更設置突出部102p與104p，而突出部102p/104p係與接觸插塞電性連接，再與Vdd或Vss電性連接。因此本較佳實施例可視為利用電源接點116提供Vdd或Vss。
根據本變化型，係可在第一標準元件100甚或第二標準元件200中以格點之電源接點116來取代前述較佳實施例中的帶狀第一導線與第二導線。在設計積體電路的整體佈局時，設計者可選定、排列其所需的電路單元，再於繞線程序中，順帶地繞線連接各個電路單元中的電源接點。換句話說，在本變化型中，係可省略帶狀的導線佈局，而是利用電源接點116以及後續的繞線程序中才繞線而連接各個電路單元的電源接點/穿孔。
根據本較佳實施例及其變化型，本發明所提供之積體電路佈局結構1更適於用在尺寸較大的電路佈局中，以突顯二倍高的第一標準元件100具備較佳可製造性設計的能力等優點。此外，在較大尺寸的電路佈局中，可利用電源接點116取代帶狀的第一導線與第二導線，再利用後續的繞限佈局連接各個電路單元的電源接點/穿孔，並提供所需的Vdd與Vss。由於繞線程序已經是一個高度自動化的程序，利用繞線程序來形成電路單元間的電源佈局並不會增加繞線程序的複雜程度，還能使電路單元間的佈局更有彈性，因此本較佳實施例及其變化型更可提昇積體電路佈局的設計彈性。
接下來請參閱第1圖、第4圖與第9A圖至第11圖，第9A圖與第9B圖係為本發明所提供之積體電路佈局結構之一第四較佳實施例之電路簡示圖，而第10圖至第11圖係為本發明所提供之積體電路佈局結構之第四較佳實施例之示意圖。請先參閱第1圖。 如前所述，本較佳實施例所提供之積體電路佈局結構亦包含至少一個APR區塊10，且APR區塊10中包含複數個第一標準元件300與複數個第二標準元件400。更重要的是，第一標準元件300與第二標準元件400具有不同的元件高度。因此本較佳實施例所提供之積體電路佈局結構可以說是由兩種不同元件高度的標準元件300、400組合而成。首先須知的是，在上述實施例中，係以包含NMOS電晶體與PMOS電晶體的CMOS元件為例。但在第三較佳實施例中，第一標準元件300係以主要運算單元為NMOS電晶體為主，而PMOS電晶體作為一上拉電路(pull-up network，PUN)的電路單元為例說明。因此如第9圖所示，第一標準元件300可包含擬N型金氧半導體邏輯元件(pseudo n-channel metal-oxide-semiconductor，pseudo-NMOS logic cell)、動態邏輯元件(dynamic logic cell)、骨牌式邏輯元件(domino logic cell)或全差動邏輯元件(fully differential logic cell)等標準元件，但不限於此。當然，第二標準元件400亦可包含上述pseudo-NMOS邏輯元件、動態邏輯元件、骨牌式邏輯元件或全差動邏輯元件，且亦不限於此。
請同時參閱第1圖與第10圖。如前所述，第一標準元件300具有一第一元件高度H1，第二標準元件400具有一第二元件高度H2，且第二元件高度H2為第一元件高度H1的一半。因此，第二標準元件400的元件高度H2可視為一倍(1X)高度，而第一標準元件300的元件高度H1可視為二倍(2X)高度。這是因為即使是同一種標 準元件，仍然會有不同的驅動能力與速度需求。因此，在驅動能力與速度需求高的考量下，可利用自動化工具，例如EDA設計出高度為2X的第一標準元件300。反之，在驅動能力與速度需求不高，但考量低漏電與低耗電的要求時，則可利用自動化工具設計出高度為1X的第二標準元件400。並且根據第一標準元件300與第二標準元件400的排列組合，完成積體電路佈局結構1的任一APR區塊10。
請仍然參閱第10圖。如前所述，在各個標準單元的佈局設計中，會包括主動區域(active region)佈局(像是摻雜井區、摻雜區域的佈局位置)與多晶矽佈局等等。不同的摻雜區佈局與多晶矽佈局形成電晶體的基本半導體架構(像是金氧半電晶體中的源極、汲極與閘極)。因此，第一標準元件300係包含複數個第一摻雜區302與複數個第二摻雜區304，第一摻雜區302包含有一第一導電型態，而第二摻雜區304包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。第二標準元件400亦包含複數個第三摻雜區402與複數個第四摻雜區404，第三摻雜區402包含第一導電型態，而第四摻雜區404則包含第二導電型態。在本較佳實施例中，第一導電型態為P型，而第二導電型態為N型，但不限於此。如第10圖所示，第一摻雜區302係設置於第一標準元件300的中央部位，且彼此實體分離不接觸，而第二摻雜區304則排列於第一標準元件300的上半部份與下半部份，且彼此實體分離不接觸。此外，第一摻雜區302與第二摻雜區404更實體分離而不接觸。在第二標準元件400中，第三摻雜區402係設置於第二標準元件400的上半部或下半部，且彼此實體分離不接觸，而第四摻雜區404則排列於第二標準元件400的相對於第三摻雜區402的另一半部，且彼此實體分離不接觸。此外，第三摻雜區402與第四摻雜區404更實體分 離而不接觸。
請繼續參閱第10圖。在本較佳實施例中，第一標準元件300更含複數個第一閘極電極306，第二標準元件400更包含複數個第二閘極電極406。另外，在本較佳實施例中，第一標準元件300可包含複數個虛置閘極306d，同理第二標準元件400可選擇性地包含複數個虛置閘極406d，用以提昇多晶矽佈局均勻度，以利後續製程。除此之外，第二標準元件400內更包含至少一閘極連接層408，用以電性連接第二閘極電極406。值得注意的是，閘極連接層408與第二閘極電極406包含相同的材料，且形成於相同膜層。
第一閘極電極306與其兩側的第一摻雜區302或第二摻雜區304構成一PMOS電晶體或一NMOS電晶體。同理，第二閘極電極406與其兩側的第三摻雜區402或第四摻雜區404構成一PMOS電晶體或一NMOS電晶體。在第一標準元件300中，由於僅需要一個PMOS電晶體作為上拉電路，因此可將第一摻雜區302的面積縮小，而當第一摻雜區304縮短後，讓出的空間則讓第二摻雜區302更加延長，容納更多的NMOS電晶體。因此，第一標準元件300可包含至少一個PMOS電晶體與複數個NMOS電晶體，而第二標準元件400包含至少一個PMOS電晶體與複數個NMOS電晶體。在本較佳實施例中，第一標準元件300內的PMOS電晶體與第二標準元件400內的PMOS電晶體數量相同，例如都包含一個PMOS電晶體。因此，第一標準元件300與第二標準元件400具有相同的驅動能力。然而，第一標準元件300具有比第二標準元件400更大的邏輯運算量。舉例來說，第一標準元件300的邏輯運算量最大可達第二標準元件400之邏輯運算量的二倍，但不限於此。
請參閱第11圖。如前所述，在各個標準元件的佈局設計中，除上述擴散區佈局與多晶矽佈局之外，尚可包含第一金屬層佈局、第二金屬層佈局以及接點/穿孔(contact/via)佈局等等。金屬層佈局用以連接不同的電晶體，接點/穿孔佈局則可將不同膜層的佈局連接起來，像是將金屬層的走線連接於金屬層的走線。另外，某些接點/穿孔則形成各個電路單元的訊號輸入端、輸出端，也就是各個標準元件的訊號佈局。因此，本較佳實施例中，更包含至少一條第一導線110、一對第二導線112以及複數個連接層(圖未示)。連接層可設置在第一標準元件300與第二標準元件400內部需要建立電性連接處。另外，第一導線110係延伸穿過第一標準元件300的中央。
請同時參閱第4圖與第11圖。在本較佳實施例中，第一導線110、第二導線112、第一標準元件300與第二標準元件300的關係，係同於前述第一較佳實施例，因此亦可參閱第4圖所繪示之關係圖。如前所述，任一電路元件皆必須電性連接至系統電源以獲得工作電壓Vdd，同理任一電路元件皆必須獲得公共接地端電壓Vss。因此任一APR區塊10中Vdd導線與Vss導線交錯設置於該APR區塊10中，如第4圖所示。而第一導線110可以是Vdd導線，此時第二導線112係為Vss導線。反之，當第一導線110是Vss導線時，第二導線112則為Vdd導線。如第4圖所示，在任一第一標準元件300中，第一導線110係延伸經過第一標準元件300之中央，第二導線112係分別延伸經過第一標準元件300之頂端與底端。對第二標準元件400而言，該對第二導線112的其中之一係穿過第二標準元件400的頂端或底端，而第一導線110係延伸經過第二標準元件400內相對於第二導線120經過的另一端。由第4圖與第10 圖可知，本較佳實施例所提供之積體電路佈局結構1係不但可簡化一倍高度標準元件與二倍高度標準元件的整合，更可完全整合現有之電源導線佈局，而降低了設計與製程的複雜度。
根據本發明所提供之積體電路佈局結構1，係僅由一倍與二倍兩種高度的不同標準元件300/400排列組合而成，故可簡化積體電路佈局結構1的設計以及後續的製程，並且大幅增加佈局面積的使用效率、避免佈局面積的浪費。第二，本發明所提供之積體電路佈局結構中，不僅可採用於一般CMOS元件，更適用於前述之pseudo-NMOS邏輯元件、動態邏輯元件、骨牌式邏輯元件或全差動邏輯元件等，更增加了積體電路佈局設計的整合度。當然，由於不同元件高度的標準元件300/400係符合不同的要求，是以本發明所提供之積體電路佈局結構1更符合高速度、低功耗等積體電路的整合要求。
綜上所述，根據本發明所提供之積體電路佈局結構，係由兩種具有不同元件高度的標準元件組合，由於第二標準元件的第二高度係為第一標準元件的第一元件高度的一半，因此本發明所提之積體電路佈局結構可視為係僅由一倍(1X)與二倍(2X)兩種高度的不同標準元件排列組合而成，故可簡化積體電路佈局結構的設計以及後續的製程，並且大幅增加佈局面積的使用效率、避免佈局面積的浪費。更重要的是，本發明所提供之積體電路佈局結構中，不同元件高度的標準元件可用於不同的考量：二倍高度的標準元件可作為驅動能力需求高之高速元件，而一倍高度的標準元件則符合低功耗與低漏電等要求。是以本發明所提供之積體電路佈局結構可藉由上述兩者的組合係更符合高速度、低功耗等積體電路的整合要求。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (13)

  1. 一種由兩種元件高度之標準元件組成之積體電路佈局結構，包含有：至少一第一標準元件，包含一第一元件高度，該第一標準元件包含有單一第一摻雜區、複數個第二摻雜區以及複數個第一閘極電極，該第一摻雜區設置於該第一標準元件的中央，該等第二摻雜區設置於該第一標準元件的上下兩端，該第一摻雜區包含有一第一導電型態，該等第二摻雜區包含有一第二導電型態，且該第一導電型態與該第二導電型態彼此互補(complementary)，其中該第一摻雜區之面積小於該等第二摻雜區之面積總和，且一半的該複數個第一閘極電極設置在該第一摻雜區的一側以及該側的該第二摻雜區上，另一半的該複數個第一閘極電極設置在該第一摻雜區的另一側以及該另一側的該第二摻雜區上，而該第一閘極電極與兩側的該第一摻雜區與該第二摻雜區分別構成了單一上拉(pull-up)之P型金氧半導體(PMOS)電晶體與複數個邏輯運算(logic operation)之N型金氧半導體(NMOS)電晶體；至少一第二標準元件，包含有複數個第二閘極電極與一第二元件高度，且該第二元件高度為該第一元件高度的一半；以及複數個閘極連接層，形成於該些第二閘極電極之間且電性連接該些第二閘極電極，該些第二閘極電極與該些閘極連接層具有相同的材料且形成於同一膜層。
  2. 如申請專利範圍第1項所述之積體電路佈局結構，其中該第二標準元件更包含至少一個以上之第三摻雜區與至少一個以上之第四摻雜區，該第三摻雜區包含該第一導電型態，該第四摻雜區包含該第二導電型態。
  3. 如申請專利範圍第1項所述之積體電路佈局結構，更包含一第一導線，延伸經過該第一標準元件之中央，以及該第一摻雜區之中央。
  4. 如申請專利範圍第3項所述之積體電路佈局結構，更包含一對第二導線，分別延伸經過該第一標準元件之頂端與底端，且該對第二導線的其中之一穿過該第二標準元件的頂端或底端。
  5. 如申請專利範圍第4項所述之積體電路佈局結構，其中該第一導線係經過該第二標準元件內該第二導線經過的另一端。
  6. 如申請專利範圍第1項所述之積體電路佈局結構，其中該第一標準元件包含擬N型金氧半導體邏輯元件(pseudo n-channel metal-oxide-semiconductor，pseudo-NMOS logic cell)、動態邏輯元件(dynamic logic cell)、骨牌式邏輯元件(domino logic cell)或全差動邏輯元件(fully differential logic cell)。
  7. 一種由兩種元件高度之標準元件組成之積體電路佈局結構，包含有：至少一第一標準元件，包含一第一元件高度，該第一標準元件包含有單一第一摻雜區、複數個第二摻雜區以及複數個第一閘極電極，該第一摻雜區包含有一第一導電型態，該等第二摻雜區包含有一第二導電型態，且該第一導電型態與該第二導電型態彼此互補，其中該第一摻雜區之面積小於該等第二摻雜區之面積總和，且一半的該複數個第一閘極電極設置在該第一摻雜區的一側以及該側的該第二摻雜區上，另一半的該複數個第一閘極電極設置在該第一摻雜區的另一側以及該另一側的該第二摻雜區上，而該第一閘極電極與兩側的該第一摻雜區與該第二摻雜區分別構成了單一上拉之P型金氧半導體電晶體與複數個邏輯運算之N型金氧半導體電晶體；至少一第二標準元件，包含有複數個第二閘極電極與一第二元件高度，且該第二元件高度為該第一元件高度的一半；複數個閘極連接層，形成於該些第二閘極電極之間且電性連接該些第二閘極電極，該些第二閘極電極與該些閘極連接層具有相同的材料且形成於同一膜層；以及一第一導線，延伸經過該第一標準元件之中央。
  8. 如申請專利範圍第7項所述之積體電路佈局結構，其中該第二標準元件更包含至少一個以上之第三摻雜區與至少一個以上之第四摻雜區，該第三摻雜區包含該第一導電型態，該第四摻雜區包含該第二導電型態。
  9. 如申請專利範圍第7項所述之積體電路佈局結構，其中該第一標準元件不包含任何閘極連接層。
  10. 如申請專利範圍第7項所述之積體電路佈局結構，更包含一對第二導線，分別延伸經過該第一標準元件之頂端與底端。
  11. 如申請專利範圍第10項所述之積體電路佈局結構，其中該對第二導線的其中之一係穿過該第二標準元件的頂端或底端。
  12. 如申請專利範圍第11項所述之積體電路佈局結構，其中該第一導線係延伸經過該第二標準元件內該第二導線經過的另一端。
  13. 如申請專利範圍第7項所述之積體電路佈局結構，其中該第一標準元件包含擬N型金氧半導體邏輯元件、動態邏輯元件、骨牌式邏輯元件或全差動邏輯元件。
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