JP2011258712A - 半導体集積回路 - Google Patents

Abstract

【課題】セル内のメタル配線幅を、設計上許容すべき最大駆動容量Ｃｍａｘ未満の配線幅に設定して、セル内の容量を削減し、セル相互間距離が非常に近い回路などにおいて伝播遅延を所定時間以下に設計することができるようにする。
【解決手段】配線幅以外は全て同一のレイアウトパターンを備えた２種類のスタンダードセル１０１、１５１が用意される。一方のスタンダードセル１０１は、セル内部のメタル配線１０８、１１０の配線幅Ｗｓ１、Ｗｄ１は太く、他方のスタンダードセル１５１では、セル内部のメタル配線１５８、１６０の配線幅Ｗｓ２、Ｗｄ２は、前記一方のスタンダードセル１０１の配線幅Ｗｓ１、Ｗｄ１よりも細く設定される（Ｗｓ２＜Ｗｓ１、Ｗｄ２＜Ｗｄ１）。配線幅の細いセルライブラリ１５１は、駆動負荷の小さい回路に限定して適用される。
【選択図】図１

Description

本発明は、半導体集積回路に関し、より特定的には、スタンダードセルのセル内の容量及びエレクトロマイグレーションを考慮して設計された半導体集積回路に関する。

昨今の半導体集積回路の開発では、数百万〜数億個のトランジスタを組み合わせて論理回路を設計することが要求される。このような大規模な回路設計を、市場から要求される性能と品質を満たしつつ、短期間で行うための設計手法の１つが、スタンダードセルを用いた設計手法である。

スタンダードセルは、論理回路でよく用いられる標準的な小規模回路（例えば、インバータ回路やＮＡＮＤ回路又はフリップフロップ回路など）を、トランジスタやメタル配線を用いて設計し、各々独立した「セル」という箱に入れたものである。このセルをチップ内に縦横に敷き詰めて結線することにより、所望の論理を実現する。

図３は、特許文献１記載のスタンダードセルのラインナップの模式図である。表４００は、機能４０１と駆動能力４０２との２つのインデックスからなり、その表内には、セルの外形イメージ４１０が記載されている。

機能４０１はセルの論理タイプの種別である。機能Ａは例えばインバータ回路であり、機能ＢはＮＡＮＤ回路であり、機能ＣはＮＯＲ回路であり、機能ＤはＸＯＲ回路である。こうした標準的な回路を組み合わせて互いに結線し、所望の論理を実現する。

駆動能力４０２は、各セルが備える電流駆動能力を示している。駆動能力の高いセルほど、ゲート幅の大きいトランジスタを用いているため、電流駆動能力が高くなる。例えば、駆動能力１のセルに比べて駆動能力２のセルは、電流駆動能力が２倍ある。電流駆動能力が高いほど、伝播経路上の容量を短時間で充電できる。

例えば、セル間の距離が十分に離れて配置される場合は、セル間配線が長くなり、その寄生容量が無視できないほど大きくなるが、こういうときに駆動能力の高いスタンダードセルを用いると、短時間で信号伝播できる。所望の遅延性能を達成するためには駆動能力の高いスタンダードセルは欠かせない。

従って、スタンダードセルは、セル間距離が最大になるような広い配置領域においても、所望の伝播遅延を実現できるだけの高い駆動能力をラインナップしておく必要がある。

但し、外形イメージ４１０を見れば分かるように、駆動能力が高いセルほど、そのセルの面積は大きくなる。このため、セル間距離がそれほど遠くないケースに合わせて、駆動能力を下げたセルを幾つか用意して、トータルのチップ面積の増大を防ぐようにラインナップが構成されるのが一般的である。

特開２００５−７２１３３号公報

しかしながら、セル間の距離が非常に近い場合は、スタンダードセル設計では一定以上の速度改善ができないという課題があった。これは、例えばデータパス回路のように、複数のスタンダードセルをそれらの辺同士を接して高密度に隙間無く配列し、隣接するセル同士を結線する場合が該当する。

例えば、図３の機能４０１のバリエーションは、通常の設計ではおよそ５０〜１００種類程度が用意されるが、これだけあれば、回路の組み合わせとしては、実質的に最適化できてしまう。このため、それ以上は、いくらバリエーションを追加しても、当該回路にはほとんど適用されないため、実質的な速度改善には寄与しない。

また、図３の駆動能力４０２のバリエーションも、所望の伝播遅延の実現に対してほとんど寄与しない。例えば、電流駆動能力を高くするために、高い駆動能力のセルを当該回路に適用した場合を考える。高い駆動能力のセルほど、より沢山のトランジスタが用いられており、またそのトランジスタに結線するメタル配線も、より多く、より長く使用されている。このため、高い駆動能力のセルほど、セル内の容量も大きくなる。

伝播遅延は、電流駆動能力と経路全体の容量との比で決まるが、セル間の距離が非常に近い場合は、セル間の配線による寄生容量成分は非常に小さくなるため、経路全体の容量はセル内部の容量成分が支配的となる。すると、仮に高い駆動能力を適用したとしても、電流駆動能力の増加とセル内容量の増加とが相殺されてしまうことになる。

このため、駆動能力のバリエーションを必要以上に増やしても、伝播遅延は実質的には改善しない。例えば、先行文献１の図３、図４及び図５に記載されたスタンダードセルのインバータ回路は、予め固定されたゲート配線、拡散層パターンを、駆動能力に応じた数だけ繰り返して配列し、相互にメタル配線で結線して構成されている。駆動能力が高くなると、これらのパターンが増えてセル内の容量も増大する。このため、駆動能力とセル内容量が比例するため、駆動能力を挙げても実質的には速度改善しない。

以上のように、スタンダードセルの機能及び駆動能力のバリエーションは、高速設計に寄与しない場合がある。

このような場合の従来の取り組みとしては、一般的には、セル内の容量を減らす代わりに、トランジスタの閾値電圧Ｖｔを下げて駆動能力を引き上げる手法が採られる場合がある。しかし、その場合には、電力と速度とのトレードオフが生じて設計が複雑になり、また、Ｖｔ注入トランジスタを指定するための専用マスクが必要になり、追加マスク費用が発生する。更に、電力増に伴う発熱を許容できる高価なパッケージが必要になる可能性があるなど、トータルのチップ開発コストが高くなってしまうという課題があった。

本発明の目的は、メタル配線幅の異なる２種類のスタンダードセルを用意し、これにより、その２種類のうち、セル内の容量の小さいスタンダードセルを用いて駆動容量の小さい回路を駆動して、半導体集積回路の動作の高速化を図ることにある。

前記目的を達成するため、請求項１記載の発明の半導体集積回路は、少なくとも１つのゲート配線及び拡散層パターンからなる複数のトランジスタと、前記複数のトランジスタの各々のソース又はドレインに接続された複数のコンタクトと、前記複数のコンタクトに接続された複数のメタル配線とを備えて、所定の論理を有するスタンダードセルを複数用い、その複数のスタンダードセルを縦横に並べて構成される半導体集積回路であって、前記複数のスタンダードセルは、第１及び第２のスタンダードセルを含み、前記第１のスタンダードセルに備えられた前記メタル配線の各配線経路と、前記複数のトランジスタの各々を構成する各ゲート配線の形状及び各拡散層パターンの形状は、前記第２のスタンダードセルの各々と実質的に同一であり、前記第１のスタンダードセルに含まれる複数の前記メタル配線の中の少なくとも１つである第１のメタル配線の配線幅は、前記第２のスタンダードセルに含まれる複数の前記メタル配線の中の１つであり且つ前記第１のメタル配線と同一の配線経路に配線された第２のメタル配線の配線幅に比べて、細いことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記第１のメタル配線及び前記第２のメタル配線は、何れも複数の前記拡散層パターンのうち、何れか１つの上に配線されていることを特徴とする。

請求項３記載の発明は、前記請求項２記載の半導体集積回路において、前記第１のメタル配線及び前記第２のメタル配線は、何れも複数の前記ゲート配線のうち、何れか１つに平行に配線されていることを特徴とする。

請求項４記載の発明は、前記請求項１〜３の何れか１項に記載の半導体集積回路において、前記第１のスタンダードセルに含まれる複数の前記コンタクトの総数は、前記第２のスタンダードセルに含まれる複数の前記コンタクトの総数より少ないことを特徴とする。

請求項５記載の発明は、前記請求項４記載の半導体集積回路において、前記第１のスタンダードセルに含まれる複数のコンタクトのうち、前記拡散層の上に配置されているコンタクトの総数は、前記第２のスタンダードセルに含まれるコンタクトのうち、前記拡散層の上に配置されているコンタクトの総数よりも少ないことを特徴とする。

請求項６記載の発明は、前記請求項１〜５の何れか１項に記載の半導体集積回路において、前記第１のスタンダードセルに含まれる全ての前記コンタクトの各々の配置位置と同一の配置位置に、前記第２のスタンダードセルに含まれる前記コンタクトが各々配置されることを特徴とする。

請求項７記載の発明は、前記請求項１記載の半導体集積回路において、前記第１のスタンダードセルは、インバータ回路を含む反転論理セルであり、前記第１のメタル配線及び前記第２のメタル配線は、何れも前記反転論理セルを構成する複数のトランジスタの拡散層パターンのうち、何れか１つの上に配線されることを特徴とする。

請求項８記載の発明は、前記請求項１〜７の何れか１項に記載の半導体集積回路において、前記半導体集積回路は、更に、実質的に複数の前記第１のスタンダードセルだけで構成された第１のブロックと、実質的に複数の前記第２のスタンダードセルだけで構成された第２のブロックと、一定間隔毎に配線された複数のメタル配線で構成され且つ前記第１及び第２のブロックに電源を供給する第１及び第２の電源ストラップを備え、前記第１の電源ストラップの配線間隔は、前記第２の電源ストラップの配線間隔よりも広いことを特徴とする。

請求項９記載の発明は、前記請求項８記載の半導体集積回路において、前記第１のブロックの内部に配線された信号配線の配線ピッチは、前記第２のブロックの内部に配線された信号配線の配線ピッチよりも広いことを特徴とする。

請求項１０記載の発明は、前記請求項１〜７の何れか１項に記載の半導体集積回路において、前記半導体集積回路は、更に、前記第１及び第２のスタンダードセルを、少なくとも１つずつ組み合わせて所定の論理回路を構成するマクロセルを少なくとも１つ備え、前記マクロセルは、前記第１のスタンダードセルで構成され、前記マクロセルの外部から入力された信号を演算し、その演算結果をデータ信号として出力する機能を備えた処理回路と、前記第２のスタンダードセルで構成され、前記処理回路からのデータ信号を入力して演算し、その演算結果を前記マクロセルの外部へと出力する機能を備えた出力回路とから構成され、前記マクロセルに含まれる第１及び第２のスタンダードセルは、各々、互いに上下左右何れかの辺を接して配置されることを特徴とする。

請求項１１記載の発明は、前記請求項１０記載の半導体集積回路において、前記第２のスタンダードセルには、前記マクロセルが含まれることを特徴とする。

以上により、請求項１〜１１記載の発明では、メタル配線幅の異なるスタンダードセルを提供することができるようになるので、駆動容量が最大駆動容量Ｃｍａｘより小さい回路を駆動する場合に限り、よりセル内の容量の小さいスタンダードセルを提供できるようになる。この結果、例えばデータパス回路などのセル相互間距離が近い回路部分又はセル同士が隣接した回路部分の動作を高速化でき、全体として半導体集積回路の高速化を実現できる。

また、従来技術での閾値電圧Ｖｔの変更と比較すると、電力増加を伴わない。更に、製造時の追加マスクや発熱対策によるパッケージ変更によるチップコスト増を伴わない。しかも、ゲート配線及び拡散層パターン、メタル配線経路は変更せず、メタル配線幅のみを変更するだけで良いので、短期間で容易かつ安価に、従来と同一面積のスタンダードセルを開発することができる。よって、従来技術に比べてより低電力かつ低コストで高速な半導体集積回路を開発できることが可能である。

以上説明したように、請求項１〜１１記載の発明によれば、メタル配線幅の異なるスタンダードセルを提供したので、よりセル内の容量の小さいスタンダードセルを使用して、例えばデータパス回路などのセル相互間距離が近い回路部分又はセル同士が隣接した回路部分の動作の高速化を図って、半導体集積回路全体の高速化を実現できると共に、電力増加やチップコスト増加を伴わず、短期間で容易かつ安価に従来と同一面積のスタンダードセルを開発できて、より低電力かつ低コストに半導体集積回路を開発できる効果を奏する。

本発明の第１の実施形態に係るスタンダードセルのレイアウトを示した図である。 本発明の第１の実施形態に係るスタンダードセルのラインナップの模式図である。 従来の半導体集積回路におけるスタンダードセルのラインナップの模式図である。 本発明の第２の実施形態に係るスタンダードセルのレイアウトを示した図である。 本発明の第３の実施形態に係る電源ストラップ構造を示した図である。 本発明の第４の実施形態に係るマクロセルの回路図である。 本発明の第４の実施形態に係るマクロセルのレイアウトを示した図である。

（実施形態１）
以下、本発明の第１の実施形態を説明する。本実施形態では、メタル配線幅及びセル内容量が異なる２種類のスタンダードセルを備える半導体集積回路を説明する。

図１は、スタンダードセルのレイアウトを示す。同図において、１００は本発明で提案される２種類のインバータである。１０１は２種類のうち一方のインバータ機能を持つスタンダードセルであり、１５１は前記一方のインバータ１０１の入力容量を小さくした低容量版の他のインバータ機能を持つスタンダードセル（第１のスタンダードセル）である。

先ず、一方のスタンダードセル（第２のスタンダードセル）であるインバータ１０１について説明する。インバータ１０１では、ＶＳＳ（接地）配線１２１、ＶＤＤ（電源）配線１２３がセル１０１の上下辺に沿って配線されており、各々、コンタクト１２０、１２２を経由してスタンダードセル１０１内のＮｃｈトランジスタ及びＰｃｈトランジスタの各々に基板電位を与えている。

インバータ１０１は、図中横方向に配線されたゲート配線１０２が、図中縦方向に配線されている各々４本のゲート配線１０３、１０４を共有するように結線したＨ型のゲート配線構造を備える。前記ゲート配線１０３は、拡散層パターン１０５の上に配線されてＰｃｈトランジスタＰＴｒのゲートを構成し、ゲート配線１０４は、拡散層パターン１０６の上に配線されてＮｃｈトランジスタＮＴｒのゲートを構成している。また、ＮｃｈトランジスタＮＴｒのソース領域Ｓは、コンタクト１０７及びメタル配線１０８を経由して、ＶＳＳ配線１２１と接続されている。また、ＮｃｈトランジスタＮＴｒのドレイン領域Ｄは、コンタクト１０９を経由してメタル配線１１０に接続されている。

このとき、ソースＳ側のメタル配線１０８の配線幅はＷｓ１、ドレインＤ側のメタル配線幅１１０の配線幅はＷｄ１とし、ソース・ドレインの各メタル配線同士の配線間隔（セパレーション）をＳｓｄ１とする。

また、ソース側のメタル配線１０８と、ゲート配線１０４との配線間隔をＳｓｇ１、ドレイン側のメタル配線１１０とゲート配線１０４との配線間隔をＳｇｄ１とする。

前記配線幅Ｗｓ１、Ｗｄ１は、インバータ１０１がサイクルタイム中に信号の遷移が１回だけ完了するような容量Ｃｍａｘを駆動しても、エレクトロマイグレーション（ＥＭ）による断線が生じないような太さに設定されている。

尚、この図１及びこれ以降の図面では、図１中で４個並列接続されたＮｃｈトランジスタのうち、１つのＮｃｈトランジスタのみに関して説明を行うが、同一セル内の他のＮｃｈトランジスタＮＴｒ及びＰｃｈトランジスタＰＴｒについても、ソース・ドレイン配線幅Ｗｓ１、Ｗｄ１及びソース・ドレイン及びゲート間の配線間隔Ｓｓｇ１、Ｓｓｄ１、Ｓｇｄ１は共通であるとする。

次に、他方のインバータ（反転論理セル）１５１について説明する。インバータ１５１のゲート配線パターン、拡散層パターン、及びコンタクトパターン、コンタクト配置位置は、前記インバータ１０１と共通であるので、その説明を略す。

また、メタル配線については、配線経路はインバータ１０１と同一であるので、その説明を略すが、メタル配線の幅が一部分について前記インバータ１０１と異なるので、以下に説明する。

メタル配線１５８は、ＮｃｈトランジスタＮｃｈのソースＳに接続されたメタル配線であり、前記インバータ１０１のメタル配線１０８と同じ経路に配線幅Ｗｓ２で配線されている。配線幅Ｗｓ２は配線幅Ｗｓ１よりも小さい（Ｗｓ２＜Ｗｓ１）。

また、メタル配線１６０は、ＮｃｈトランジスタＮｃｈのドレインＤに接続されたメタル配線であり、前記インバータ１０１のメタル配線１１０と同じ経路に配線幅Ｗｄ２で配線されている。配線幅Ｗｄ２は配線幅Ｗｄ１よりも小さい（Ｗｄ２＜Ｗｄ１）。

更に、メタル配線１５８及び１６０の配線幅Ｗｓ２、Ｗｄ２は、何れも配線幅Ｗｓ１、Ｗｄ１よりも細い。このため、インバータ１５１は最大駆動容量Ｃｍａｘよりも小さい容量しか駆動できない。ここでは、インバータ１５１がサイクルタイムの４０％の時間の間に、信号の遷移が１回だけ完了する容量Ｃｌｉｍｉｔを上限として、配線幅Ｗｓ２、Ｗｄ２を決定するとする。

このとき、容量Ｃｌｉｍｉｔは、最大駆動容量Ｃｍａｘのおよそ４０％になる。すると、電荷の量も最大駆動容量Ｃｍａｘの駆動時と比較すると、４０％程度になる。このため、エレクトロマイグレーション（ＥＭ）を考慮すると、配線幅Ｗｓ２及びＷｄ２は、各々、配線幅Ｗｓ１、Ｗｄ１の４０％に抑えられることになる。

また、メタル配線１５８とメタル配線１６０との配線間隔は、配線間隔Ｓｓｄ１よりも広い（Ｓｓｄ２＞Ｓｓｄ１）。

インバータ１５１において、ゲート配線１５４は、ＮｃｈトランジスタＮＴｒのゲートを構成しており、配線経路及び配線幅はインバータ１０１のゲート配線１０４と等しい。ゲート配線１５４とメタル配線１６０との配線間隔Ｓｇｄ２は、配線間隔Ｓｇｄ１よりも広い（Ｓｇｄ２＞Ｓｇｄ１）。また、ゲート配線１５４とメタル配線１５８との配線間隔Ｓｓｇ２は、配線間隔Ｓｓｇ１よりも広い（Ｓｓｇ２＞Ｓｓｇ１）。

以上のように、インバータ１５１の配線間隔Ｓｓｄ２、Ｓｇｄ２、Ｓｓｄ２は、何れも、インバータ１０１の配線間隔Ｓｓｄ１、Ｓｇｄ１、Ｓｓｄ１よりも大きい。

メタル配線１５８、１６０は何れも互いに平行に配線されており、かつ、各々ソースとドレインに接続されている。このため、配線間隔Ｓｓｄ２が大きいほど、ＮｃｈトランジスタＮＴｒのソース-ドレイン間容量が減少する。

また、メタル配線１５８とゲート配線１５４は、何れも互いに平行に近接して配線されている。このため、メタル配線１５８の配線幅Ｗｓ２が細ければ細いほど、メタル配線１５８とゲート配線１５４との間に形成されるソース-ゲート間容量は減少する。

また、メタル配線１５８とゲート配線１５４との間の距離である配線間隔Ｓｓｇ２が大きければ大きいほど、ソース-ゲート間容量は減少する。

同様に、配線幅Ｗｄ２が小さいほど、また配線間隔Ｓｇｄ２が大きいほど、ドレイン-ゲート間容量も減少する。

以上のように、メタル配線幅を細めることにより、ソース・ドレイン・ゲート間の各容量が減少する。セル内の他のＮｃｈトランジスＮＴｒ、及びＰｃｈトランジスタＰＴｒに関しても同様に減少するので、結果として、インバータ１５１のセル内の容量は、インバータ１０１よりも小さくなる。

次に、この２つのインバータ１０１、１５１を含むスタンダードセルの全体の構成を図２に示す。

図２において、２００は、本提案のスタンダードセルのラインナップの模式図である。２５０は、従来と同様にチップ内で使用される最大容量Ｃｍａｘを駆動できるスタンダードセルのグループである。図１のインバータ１０１は、このグループ２５０に属する。

前記グループ２５０では、機能２０３と駆動能力２０２とをインデックスとして備え、表内には外形イメージ２０１が記載されている。

また、２０４は、スタンダードセルのグループ２５０に属するスタンダードセルの設計制約である。この設計制約２０４には、駆動容量の最大上限が波形の遷移時間の制約として記載されている。ここでは、Ｍａｘ＿Ｔｒａｎｓｉｔｉｏｎとして、サイクルタイムの５０％に定義されている。

スタンダードセルの設計において、遷移時間（いわゆる、Ｔｒａｎｓｉｔｉｏｎ）は一般に電源電圧の０％から１００％ではなく、より狭い区間で定義するのが一般的である。ここで言うＭａｘ＿Ｔｒａｎｓｉｔｉｏｎは、波形遷移区間のうち、電源電圧の２５％〜７５％の区間における最大値制約として定義してある。このため、電源電圧の０％〜１００％の遷移時間に換算すると、遷移時間の上限は、５０％×２であり、サイクルタイムの１００％の時間となる。これにより、スタンダードセル１０１は、ＬｏｗレベルからＨｉｇｈレベル、又はＨｉｇｈレベルからＬｏｗレベルに至るまでの遷移時間がサイクルタイムの１００％となる容量、つまり、最大駆動容量Ｃｍａｘを上限として設計できるように設定される。

一方、図２において、２１０は、最大容量Ｃｌｉｍｉｔを駆動できるスタンダードセルのグループである。図１のインバータ１５１は、このグループ２１０に属する。このグループ２１０では、機能２１３と駆動能力２１２とをインデックスとして備え、表内には外形イメージ２２１が記載されている。

前記２つのグループ２５０、２１０において、機能及び駆動力が各々同一なセル同士を比較すると、メタル配線の配線幅がグループ２１０のセルの方が細いことを除けば、そのレイアウトパターン及び外形イメージは共通となる。

図２において、２１４は、スタンダードセルのグループ２１０に属するスタンダードセルの設計制約である。ここでは、Ｍａｘ＿Ｔｒａｎｓｉｔｉｏｎはサイクルタイムの２０％に定義されている。最大容量Ｃｌｉｍｉｔは最大駆動容量Ｃｍａｘの４０％しかないので、設計制約２１４は、設計制約２０４に比べて４０％小さく、より厳しくなる。

以上のように、グループ２１０に属するセルは、セル内のメタル第１層配線の配線幅が細いので、セル内の入力容量が小さい反面、駆動負荷に関する設計制約がより小さく、厳しくなる。このため、グループ２１０に属するセルは、高速である反面、駆動負荷の大きい箇所では使用できない。この特徴を生かし、駆動負荷の小さい回路、例えば、セル相互間距離が狭い又はセル同士が隣接するようなデータパス回路をより高速に設計することができる。

また、従来から行われてきた閾値電圧Ｖｔの変更と比較すると、電力増を伴わない。更に、製造時の追加マスクや発熱対策によるパッケージ変更によるチップコスト増を伴わない。

しかも、ゲート配線及び拡散層パターン、メタル配線経路は変更せず、メタル配線幅のみを変更するだけで良いので、短期間で容易かつ安価に従来と同一面積のスタンダードセルを開発することができる。従って、従来に比べてより低電力かつ低コストで開発できるようになる。

尚、本実施形態では、セル内のメタル第１層配線の配線幅を細く設定したが、本発明はこれに限定されず、その他、セル同士間を繋ぐメタル第２層配線の配線幅を細く設定しても良い。

更に、本実施形態では、論理をインバータとして説明したが、インバータだけではなく、バッファやＮＡＮＤ回路、ＮＯＲ回路など、他の論理でも良いのは勿論である。また、ＰｃｈトランジスタやＮｃｈトランジスタの何れか片方だけに限定してメタル配線を細めても良い。また、必ずしも全ての拡散層パターン上のメタル配線を細くする必要はない。

（実施形態２）
次に、本発明の第２の実施形態を説明する。

本実施形態では、メタル配線幅、コンタクト数及びセル内容量が異なる２種類のスタンダードセルを備える半導体集積回路を説明する。

図４は、スタンダードセルのレイアウトを示す。同図において、５００は本発明で提案される２種類のインバータである。５０１は２種類のうち一方のインバータ機能を持つスタンダードセルであり、５５１は前記一方のインバータ５０１の入力容量を小さくした低容量版の他のインバータ機能を持つスタンダードセルである。

先ず、一方のスタンダードセルであるインバータ５０１について説明する。インバータ５０１において、ＶＳＳ配線５２１、ＶＤＤ配線５２３がセルの上下辺に沿って配線されており、各々、コンタクト５２０、５２２を経由してスタンダードセル内のＮｃｈトランジスタＮＴｒ及びＰｃｈトランジスタＰＴｒの各々に基板電位を与えている。

インバータ５０１は、図中横方向に配線されたゲート配線５０２が図中縦方向に配線されているゲート配線５０３、５０４を共有するように結線したＨ型のゲート配線構造を備える。ゲート配線５０３は、拡散層パターン５０５の上に配線されＰｃｈトランジスタＰＴｒのゲートを構成し、ゲート配線５０４は、拡散層パターン５０６の上に配線されてＮｃｈトランジスタＮＴｒのゲートを構成している。また、ＮｃｈトランジスタＮｃｈのソース領域Ｓは、コンタクト５０７及びメタル配線５０８を経由して、ＶＳＳ配線５２１と接続されている。また、ＮｃｈトランジスタＮｃｈのドレイン領域Ｄは、コンタクト１０９を経由してメタル配線１１０に接続されている。

このとき、ソースＳ側のメタル配線５０８の配線幅はＷｓ１、ドレインＤ側のメタル配線幅５１０の配線幅はＷｄ１とし、ソース・ドレインの各メタル配線同士の配線間隔（セパレーション）をＳｓｄ１とする。

また、ソースＳ側のメタル配線５０８とゲート配線５０４との配線間隔をＳｓｇ１、ドレインＤ側のメタル配線５１０とゲート配線５０４との配線間隔をＳｇｄ１とする。

前記配線間隔Ｗｓ１、Ｗｄ１は、インバータ５０１がサイクルタイム中に信号の遷移が１回だけ完了するような容量Ｃｍａｘを駆動しても、エレクトロマイグレーション（ＥＭ）による断線が生じないような太さに設定されている。

次に、他方のインバータ５５１について説明する。インバータ５５１のゲート配線パターン、拡散層パターンは、前記一方のインバータ５０１と共通であるので、その説明を略す。

また、メタル配線については、配線経路はインバータ５０１と同一であるので、その説明を略すが、コンタクト数及びメタル配線の幅が一部分前記一方のインバータ５０１と異なるので、以下に説明する。

インバータ５５１において、コンタクト５５７、５５９は、各々、ＮｃｈトランジスタＮＴｒのソースＳ及びドレインＤに接続されたコンタクトである。それ等のコンタクト数は各々２つであり、前記一方のインバータ５０１の同一経路のコンタクト５０７、５０９の数（３つ）よりも１つ少ない。

メタル配線５５８は、ＮｃｈトランジスタＮＴｒのソースＳに接続されたメタル配線であり、前記一方のインバータ５０１のメタル配線５０８と同じ経路に配線幅Ｗｓ２で配線されている。配線幅Ｗｓ２は配線幅Ｗｓ１よりも小さい（Ｗｓ２＜Ｗｓ１）。

また、メタル配線５６０は、ＮｃｈトランジスタＮＴｒのドレインＤに接続されたメタル配線であり、前記一方のインバータ５０１のメタル配線５１０と同じ経路に配線幅Ｗｓ２で配線されている。配線幅Ｗｄ２は配線幅Ｗｄ１よりも小さい（Ｗｄ２＜Ｗｄ１）。

前記配線幅Ｗｓ２、Ｗｄ２は、インバータ５５１がサイクルタイム中に信号の遷移が１回だけ完了するような容量Ｃｍａｘよりも小さい容量しか駆動できない。その代わり、各々配線幅Ｗｓ１、Ｗｄ１よりも各々細く設定されている。ここでは、インバータ５５１がサイクルタイムの４０％の時間の間に信号の遷移が１回だけ完了する容量Ｃｌｉｍｉｔを上限とする。駆動容量は、その容量の充電時間、すなわち遷移時間におよそ比例するので、上限容量Ｃｌｉｍｉｔは最大駆動容量Ｃｍａｘの４０％程度になる。すると、電荷の量も最大駆動容量Ｃｍａｘの駆動時と比較すると、４０％程度になるので、配線幅Ｗｓ２及びＷｄ２は、各々、配線幅Ｗｓ１、Ｗｄ１の４０％に抑えられることになる。

また、同一系路上に同時に並列して配置されるコンタクトの数も、同様の理由により、一方のインバータ５０１の４０％の個数にすることができる。このため、理論的には、最大で３×４０％＝１．２個まで減らすことができる。ここでは、小数点を繰り上げて２個としている。

また、メタル配線５５８とメタル配線５６０との配線間隔Ｓｓｄ２は、配線間隔Ｓｓｄ１よりも広い（Ｓｓｄ２＞Ｓｓｄ１）。

他方のインバータ５５１において、ゲート配線５５４は、ＮｃｈトランジスタＮＴｒのゲートを構成しており、配線経路及び配線幅は前記一方のインバータ５０１のゲート配線５０４と等しい。ゲート配線５５４とメタル配線５６０との配線間隔Ｓｇｄ２は、配線間隔Ｓｇｄ１よりも広い（Ｓｇｄ２＞Ｓｇｄ１）。また、ゲート配線５５４とメタル配線５５８との配線間隔Ｓｓｇ２は配線間隔Ｓｓｇ１よりも広い（Ｓｓｇ２＞Ｓｓｇ１）。

以上のように、インバータ５５１の配線間隔Ｓｓｄ２、Ｓｇｄ２、Ｓｓｄ２は、何れも、前記一方のインバータ５０１の配線間隔Ｓｓｄ１、Ｓｇｄ１、Ｓｓｄ１よりも大きい。

配線幅が細くなること及び配線間隔が広くことによるによる効果は、前記実施形態１と同様である。但し、他方のインバータ５５１は、一方のインバータ５０１に比べて、コンタクト数が少ない分だけ、実施形態１よりも更に寄生容量が小さくなる。従って、前記効果は更に大きくなる。

現在のサブミクロンプロセスでは、コンタクトはセル内のメタル配線の数十倍〜数百倍の抵抗を持つ。このため、現在の技術では、本数の減少は配線経路の抵抗増を招き、ひいては遅延の増加を招く恐れがある。

しかし、近年は既述した通り、微細化による性能改善が難しくなってきており、今後は、トランジスタではない別のものを改善して、性能を向上させて行く方向に技術が進展する可能性がある。例えば、高抵抗なコンタクトの抵抗削減などもその１つになり得る。その場合は、現在よりも、高抵抗に起因するコンタクトの数の制限が弱まるため、本実施形態のように、メタル配線と同様にコンタクトについても、抵抗よりも容量に配慮した設計が必要になってくるものと考えられる。

尚、本実施形態では、論理をインバータとして説明したが、インバータだけではなく、バッファやＮＡＮＤ回路、ＮＯＲ回路など、他の論理でも良い。また、Ｐｃｈトランジスタ、Ｎｃｈトランジスタの何れか片方だけに限定してメタル配線を細めても良い。また、必ずしも全ての拡散層パターン上のメタル配線を細くする必要はない。

（実施形態３）
続いて、本発明の第３の実施形態を説明する。

本発明の第３の実施形態では、異なる２種類の電源ストラップ構造を備える半導体集積回路を説明する。

図５は、本発明で提案される電源ストラップ構造を示す。同図において、６００は複数のスタンダードセルを縦横に並べて配置された回路ブロックである。また、６０１は低電力ブロック（第１のブロック）である。低電力ブロック６０１は、図２記載のスタンダードセルのグループ２１０に属するスタンダードセルを縦横に並べたものである。

電源ストラップ６１１、６２１は、各々、低電力ブロック６０１内において、横方向及び縦方向に配線間隔ＰＨ１、ＰＶ１で配線された電源配線である。この電源ストラップ６１１、６２１は、ＶＤＤ電源又はＶＳＳ電源の何れかの電源であり、何れも低電力ブロック６０１を覆うように配線され、低電力ブロック６０１内に配置されたスタンダードセルに電力を供給する。

また、図５において、６０２は汎用ブロック（第２のブロック）である。この汎用ブロック６０２は、図２記載のスタンダードセルのグループ２５０に属するスタンダードセルを縦横に並べたものである。

電源ストラップ６１０、６２０は、汎用ブロック６０２内において、各々、横方向及び縦方向に配線間隔ＰＨ２、ＰＶ２で配線された電源配線である。この電源ストラップ６１０、６２０は、ＶＤＤ電源又はＶＳＳ電源の何れかの電源であり、何れも汎用ブロック６０２を覆うように配線され、汎用ブロック６０２内に配置されたスタンダードセルに電力を供給する。

このとき、配線間隔ＰＨ２、ＰＶ２は、各々、配線間隔ＰＨ１、ＰＶ１よりも小さい（ＰＨ２＜ＰＨ１、ＰＶ２＜ＰＶ１）。

汎用ブロック６０２に並べられたスタンダードセルは、グループ２５０に属するので、図２の設計制約２０４により波形の遷移時間が制限される。同様に、低電力ブロック６０１に並べられたスタンダードセルはグループ２１０に属するので、図２の設計制約２１４により波形の遷移時間が制限される。このとき、設計制約２１４は、汎用ブロックの設計制約２０４よりも制約が厳しく、遷移時間を短く抑える必要がある。このため、低電力ブロック６０１のスタンダードセルについては、駆動する容量を小さく抑える必要がある。例えば、設計制約２０４に比べて、設計制約２１４の方が遷移時間の上限が４０％短いので、セルが駆動できる容量の上限も４０％小さく抑える必要がある。

従って、汎用ブロック６０２に比べて低電力ブロック６０１の方が単位面積当たりの電力が小さくなる。このため、低電力ブロック６０１に供給する電源ストラップ配線６１１、６２１の間隔ＰＨ１、ＰＶ１を、汎用ブロック６０２の電源ストラップ配線６１０、６２１の間隔ＰＨ２、ＰＶ２よりも広げることができる。その理由の詳細は次の通りである。

すなわち、電源ストラップの間隔は、配線リソースの観点からすれば、広ければ広い方が望ましい。何故なら、間隔を広げることにより、電源ストラップの総本数が減少するので、電源ストラップによる配線リソースの消耗を抑制できるからである。しかし、チップの歩留まりや動作速度性能の観点から言えば、電源ストラップの間隔は逆にできるだけ狭くしたほうが望ましい。何故なら、電源ストラップの間隔を狭めることにより、電源ストラップの本数が増加するので、電源ストラップ１本の電流密度を減らすことができるようになるからである。電流密度を減らすことにより、電源ストラップの各々のエレクトロマイグレーション（ＥＭ）による断線リスクを抑制できる。また、電源ストラップの電圧降下を抑制できるので、ＩＲ-ｄｒｏｐに起因するトランジスタの動作速度の低下を抑制できるようになる。以上のように、電源ストラップの間隔は、広ければ広いほど配線リソースを増大させる一方で、歩留まりや動作速度に悪影響を与える。その影響量は、そのブロックが消費する電流量に左右される。更に厳密に言えば、そのブロックの単位面積当たりの電流量が電源ストラップの間隔の上限値を決定する。仮に単位面積当たりの電力を小さく抑えることができれば、その電流量も小さくすることができる。その結果、そのブロックの電源ストラップに対するエレクトロマイグレーション（ＥＭ）やＩＲ-ｄｒｏｐの負担を軽減できるので、その軽減できた分だけ電源ストラップの本数を減らし、その間隔を広げることができる。

以上により、低電力ブロック６０１の電源ストラップ配線６１１、６２１の本数を削減でき、その広い電源ストラップ配線間にセル間配線などを配置できるので、別途にセル間配線領域を設ける必要がなく、その分、チップ面積の削減を行うことができる。更には、前記とは逆に、面積は保持したまま、低電力ブロック６０１でのセル間配線などの信号配線を配置する際には、それ等の配線ピッチを前記汎用ブロック６０２での配線ピッチよりも広げて配置すると、配線間の容量が削減されて、更なる高速化ないし低電力化を実現することが可能である。

しかも、本実施形態では、低電力ブロック６０１に並べられたスタンダードセルでは、エレクトロマイグレーション（ＥＭ）による断線を有効に防止しながら、高速回路に設計することが可能である。その理由の詳細は次の通りである。

すなわち、一般的に、高速回路に設計するためには、駆動能力を下げないようにしながら、セル内の容量を減らす必要がある。セル内の容量は、主に、ゲート容量、拡散容量、及びメタル配線間容量から構成される。このうち、メタル配線間容量は、メタル配線の配線幅に左右される。特に、トランジスタに直結されたメタル配線の配線幅は影響が大きい。これらの配線は、トランジスタのソース及びドレインに直結され、かつトランジスタ近傍に密集して配線されており、しかもゲート配線と平行な辺を持つことが多いため、その配線形状の容量に対する影響が他のメタル配線よりも格段に大きい。すなわち、これらのメタル配線は、太ければ太いほど、近接する各パターンとの間のセパレーションが小さくなり、セル内の容量を増大させてしまう。従って、トランジスタの拡散領域上に配線されるメタル配線は、細ければ細いほど高速化には望ましいといえる。

しかし、一方、メタル配線を細くし過ぎると、エレクトロマイグレーション（ＥＭ）による断線が生じて、歩留まりを低下させる恐れがある。これを防ぐためには、メタル配線に流れる平均電流密度を一定の値以下に抑制する必要がある。平均電流密度は、サイクルタイムＴ、そのセルが駆動する容量Ｃ、及び配線幅Ｗの関数Ｃ／（ＷＴ）に比例する。従って、スタンダードセルは、そのセルが駆動し得る最大容量Ｃ＝Ｃｍａｘの時でも、ＥＭによる断線が生じないよう設計する必要がある。最大容量Ｃｍａｘは、スタンダードセルを使用して設計される全ての回路において誤動作を生じないよう、十分大きな値が用意される。例えば、１回の信号遷移で信号がＬｏｗレベルからＨｉｇｈレベル、又はＨｉｇｈレベルからＬｏｗレベルに１回だけ変化する所要時間に、１回のサイクルタイムを全て使用してしまうほどの大きな容量を用意する。

従って、セル内のメタル配線の配線幅Ｗは、何れも、そのセルが駆動し得る最大の駆動容量Ｃ＝Ｃｍａｘのときでも、その配線の平均電流密度がＥＭエラーを生じない範囲に収まるよう、ある一定以上の太さに設定される必要がある。

しかし、本実施形態では、低電力ブロック６０１に並べられたスタンダードセルでは、汎用ブロック６０２に並べられたスタンダードセルに比べて、セルの最大駆動容量Ｃｍａｘを例えば４０％も小さく抑えられるので、メタル配線の配線幅Ｗを細くしても、その配線の平均電流密度をＥＭ断線が生じない範囲に収めることが可能である。

（実施形態４）
次に、本発明の第４の実施形態を説明する。

本実施形態では、異なる２種類のスタンダードセルを配置したマクロセルを備える半導体集積回路を説明する。

図６はマクロセルの回路図を示す。同図において、マクロセル回路７００は、複数のスタンダードセル７０１〜７０４を組み合わせて、Ａ、Ｂ、Ｓを入力端子、Ｙを出力端子として、Ｙ＝！（（Ａ＊Ｓ）＋（Ｂ＊！Ｓ））という論理を備えたセレクタ回路（所定の論理回路）である。具体的には、インバータ回路７０１、２入力ＮＡＮＤ回路７０２、７０３、及び２入力ＮＯＲ回路７０４から構成されている。

前記インバータ回路７０１、２入力ＮＡＮＤ回路７０２、７０３は、図２記載のスタンダードセルのグループ２１０に属するセルで構成されている。一方、２入力ＮＯＲ回路７０４は、図２記載のスタンダードセルのグループ２５０に属するセルで構成されている。

図７は、前記図６に示したマクロセルのレイアウトを示した図である。同図において、マクロセルのレイアウト８００は、複数のスタンダードセル８０１〜８０４を、それ等の辺を左右に接して配列した後、マクロセル回路７００になるよう結線したものである。

スタンダードセル８０１はインバータ回路であり、入力端子８１１と出力端子８１２を備える。また、スタンダードセル８０２は、２入力ＮＡＮＤ回路であり、入力端子８２１、８２２及び出力端子８２３を備える。更に、スタンダードセル８０３は、２入力ＮＡＮＤ回路であり、入力端子８３１、８３２及び出力端子８３３を備える。そして、スタンダードセル８０４は、２入力ＮＯＲ回路であり、入力端子８４１、８４２及び出力端子８４３を備える。

前記スタンダードセル８０１〜８０４の各入力端子及び出力端子は相互に結線され、又は入力端子Ｓ、Ａ、Ｂや出力端子Ｙに結線され、マクロセル回路７００を構成している。

前記３つのスタンダードセル８０１、８０２、８０３は、全体として、入力端子Ｓ、Ａ、Ｂから入力される信号を演算して、その演算結果をデータ信号として出力する処理回路である。これ等のスタンダードセルは図２のスタンダードセルのグループ２１０に属するので、入力容量が小さく高速である反面、駆動できる最大容量は小さい。しかし、何れのセルも、駆動する次の段のセルと辺を接して並べるので、配線長は非常に小さくなる。従って、スタンダードセル８０１、８０２、８０３が駆動する容量は設計制約の範囲内に収まる。

一方、スタンダードセル８０４は、前記３つのスタンダードセル８０１〜８０３からなる処理回路からのデータ信号を入力して演算し、その演算結果を出力端子Ｙからマクロセル７００の外部に出力する出力回路として機能する。このスタンダードセル８０４は図２のスタンダードセルのグループ２５０に属するので、セル自体の容量は前記スタンダードセル８０１、８０２、８０３よりも大き目である反面、最大でチップ内で使用し得る最大容量Ｃｍａｘまで駆動できる。

従って、このマクロセル７００のレイアウト８００では、内部においては、容量の小さいセルの恩恵により高速に動作することができ、かつ、信号を出力する時には、チップ内で使用し得る最大容量Ｃｍａｘまで駆動することができることになる。

このマクロセル７００をスタンダードセルとして取り扱うことにより、セル間の距離が十分に離れるような広い配置領域であっても、設計制約の厳しいセルを配置できるようになるので、より高速な半導体集積回路を得ることができるようになる。しかも、ブロック設計者は、マクロセル内部にある設計制約の厳しいスタンダードセルの存在を意識する必要がなく、他のセルと同様に、Ｃｍａｘを最大駆動容量とした一律の設計制約で取り扱うことができる。

よって、スタンダードセル８０１、８０２、８０３及び８０４を、独立したスタンダードセルとして個別に使用する場合と比較して、マクロセル化する本実施形態の方が、設計制約をセル別に使い分ける煩雑さが無い分だけ設計が容易になる。このため、より設計を短時間で収束させることができる。

尚、本実施形態では、セレクタ回路を例に挙げて説明したが、本発明は回路の種類は特に限定されないのは勿論である。

以上説明したように、本発明は、スタンダードセル内のメタル配線の容量に起因する動作速度の低下を防止できるので、スタンダードセル方式で設計された半導体集積回路、一部の回路がスタンダードセル方式で設計された半導体集積回路など、各種の半導体集積回路に適用することができる。

５００、５０１、５５１ インバータ
１０１ インバータ
（第１のスタンダードセル）
１５１ インバータ（反転論理セル）
（第２のスタンダードセル）
１２０、１２２、３２０、３２２、５２０、５２２
１０７、１０９、３０７、３０９、５０７、５０９ コンタクト
１２１、１２３、３２１、３２３、５２１、５２３ 電源配線
１０８、１１０ メタル配線（第１のメタル配線）
１５８、１６０ メタル配線（第２のメタル配線）
３０８、３１０、３５８、３６０
５０８、５１０、５５８、５６０ メタル配線
１０２、１０３、１０４、１５４
３０２、３０３、３０４
５０３、５０３、５０４、５５４ ゲート配線
ＮＴｒ Ｎｃｈトランジスタ
ＰＴｒ Ｐｃｈトランジスタ
Ｓ ソース領域
Ｄ ドレイン領域
４０１、２０３、２１３ 機能のインデックス
４０２、２０２、２１２ 駆動能力のインデックス
４１０、２０１、２１１ セルイメージ
２０４、２１４ スタンダードセルの設計制約
２５０、２１０ スタンダードセルのグループ
６００ 回路ブロック
６０１ 低電力ブロック（第１のブロック）
６０２ 汎用ブロック（第２のブロック）
６１１、６１１ 第１の電源ストラップ
６２０、６２１ 第２の電源ストラップ
７００ マクロセル回路
７０１ インバータ回路
７０２、７０３ ２入力ＮＡＮＤ回路
７０４ ２入力ＮＯＲ回路
８００ マクロセルのレイアウト
８０１ インバータ回路のスタンダードセル
８１１ 入力端子
８１２ 出力端子
８０２、８０３ ２入力ＮＡＮＤ回路のスタンダードセル
８２１、８２２、８３１、８３２ 入力端子
８２３、８３３ 出力端子
８０４ ２入力ＮＯＲ回路のスタンダードセル
８４１、８４２ 入力端子
８４３ 出力端子

Claims (11)

1. 少なくとも１つのゲート配線及び拡散層パターンからなる複数のトランジスタと、前記複数のトランジスタの各々のソース又はドレインに接続された複数のコンタクトと、前記複数のコンタクトに接続された複数のメタル配線とを備えて、所定の論理を有するスタンダードセルを複数用い、その複数のスタンダードセルを縦横に並べて構成される半導体集積回路であって、
   前記複数のスタンダードセルは、第１及び第２のスタンダードセルを含み、
   前記第１のスタンダードセルに備えられた前記メタル配線の各配線経路と、前記複数のトランジスタの各々を構成する各ゲート配線の形状及び各拡散層パターンの形状は、前記第２のスタンダードセルの各々と実質的に同一であり、
   前記第１のスタンダードセルに含まれる複数の前記メタル配線の中の少なくとも１つである第１のメタル配線の配線幅は、前記第２のスタンダードセルに含まれる複数の前記メタル配線の中の１つであり且つ前記第１のメタル配線と同一の配線経路に配線された第２のメタル配線の配線幅に比べて、細い
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記第１のメタル配線及び前記第２のメタル配線は、何れも複数の前記拡散層パターンのうち、何れか１つの上に配線されている
   ことを特徴とする半導体集積回路。
3. 前記請求項２記載の半導体集積回路において、
   前記第１のメタル配線及び前記第２のメタル配線は、何れも複数の前記ゲート配線のうち、何れか１つに平行に配線されている
   ことを特徴とする半導体集積回路。
4. 前記請求項１〜３の何れか１項に記載の半導体集積回路において、
   前記第１のスタンダードセルに含まれる複数の前記コンタクトの総数は、前記第２のスタンダードセルに含まれる複数の前記コンタクトの総数より少ない
   ことを特徴とする半導体集積回路。
5. 前記請求項４記載の半導体集積回路において、
   前記第１のスタンダードセルに含まれる複数のコンタクトのうち、前記拡散層の上に配置されているコンタクトの総数は、
   前記第２のスタンダードセルに含まれるコンタクトのうち、前記拡散層の上に配置されているコンタクトの総数よりも少ない
   ことを特徴とする半導体集積回路。
6. 前記請求項１〜５の何れか１項に記載の半導体集積回路において、
   前記第１のスタンダードセルに含まれる全ての前記コンタクトの各々の配置位置と同一の配置位置に、前記第２のスタンダードセルに含まれる前記コンタクトが各々配置される
   ことを特徴とする半導体集積回路。
7. 前記請求項１記載の半導体集積回路において、
   前記第１のスタンダードセルは、インバータ回路を含む反転論理セルであり、
   前記第１のメタル配線及び前記第２のメタル配線は、何れも前記反転論理セルを構成する複数のトランジスタの拡散層パターンのうち、何れか１つの上に配線される
   ことを特徴とする半導体集積回路。
8. 前記請求項１〜７の何れか１項に記載の半導体集積回路において、
   前記半導体集積回路は、更に、
   実質的に複数の前記第１のスタンダードセルだけで構成された第１のブロックと、
   実質的に複数の前記第２のスタンダードセルだけで構成された第２のブロックと、
   一定間隔毎に配線された複数のメタル配線で構成され且つ前記第１及び第２のブロックに電源を供給する第１及び第２の電源ストラップを備え、
   前記第１の電源ストラップの配線間隔は、前記第２の電源ストラップの配線間隔よりも広い
   ことを特徴とする半導体集積回路。
9. 前記請求項８記載の半導体集積回路において、
   前記第１のブロックの内部に配線された信号配線の配線ピッチは、前記第２のブロックの内部に配線された信号配線の配線ピッチよりも広い
   ことを特徴とする半導体集積回路。
10. 前記請求項１〜７の何れか１項に記載の半導体集積回路において、
    前記半導体集積回路は、更に、
    前記第１及び第２のスタンダードセルを、少なくとも１つずつ組み合わせて所定の論理回路を構成するマクロセルを少なくとも１つ備え、
    前記マクロセルは、
    前記第１のスタンダードセルで構成され、前記マクロセルの外部から入力された信号を演算し、その演算結果をデータ信号として出力する機能を備えた処理回路と、
    前記第２のスタンダードセルで構成され、前記処理回路からのデータ信号を入力して演算し、その演算結果を前記マクロセルの外部へと出力する機能を備えた出力回路とから構成され、
    前記マクロセルに含まれる第１及び第２のスタンダードセルは、各々、互いに上下左右何れかの辺を接して配置される
    ことを特徴とする半導体集積回路。
11. 前記請求項１０記載の半導体集積回路において、
    前記第２のスタンダードセルには、前記マクロセルが含まれる
    ことを特徴とする半導体集積回路。

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