JP2014103254A

JP2014103254A - 半導体装置およびその製造方法

Info

Publication number: JP2014103254A
Application number: JP2012254335A
Authority: JP
Inventors: Akira Tada; 章多田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-11-20
Filing date: 2012-11-20
Publication date: 2014-06-05

Abstract

【課題】リーク電流を削減し、論理改訂時に修正が必要なマスクの数を減らし、スペアセル内に自動配線されるのを防止することが可能な半導体装置を提供する。
【解決手段】このＰ＆Ｒツールは、バッファを含む標準セル１とそのスペアセル２とを使用する。スペアセル２では、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースを電源電圧ＶＤＤのラインから切り離して接地電圧ＶＳＳのラインに接続する。また、標準セル１とスペアセル２は、第１金属配線層の配線パターンのみが異なる。したがって、使用されないスペアセル２におけるリーク電流を削減できる。また、第１金属配線層用のマスクを修正すれば、スペアセル２を標準セル１に置換できる。
【選択図】図２

Description

本発明は半導体装置およびその製造方法に関し、たとえば、内部回路の論理改訂を行なうときに標準セルに変更されるスペアセルを備える半導体装置と、その製造方法に好適に利用できるものである。

従来より、ＳｏＣ（System-on-a-chip）やマイコンのレイアウト設計においてはＰ＆Ｒ（Place ＆ Route）ツールが使用されている。Ｐ＆Ｒツールは、複数の標準セルを自動的に配置し、配線する装置である。このＰ＆Ｒツールは、標準セル群を配置する際に、スペアセル（またはダミーセル）と呼ばれる不使用セルを数％の割合で標準セル群に埋め込んでおく。もしマスク製造後に論理改訂（論理ＥＣＯ（engineering change order））が必要になった場合には、スペアセルを使用し、配線マスクを修正することにより対応する。これによりマスク費用を削減し、下地プロセス工程を平行して処理できることから実チップの修正工期を短縮している（たとえば特許文献１参照）。

また、特許文献２には、スペアセルの入出力端子を第２配線層より上方の配線層を用いて形成することにより、第１配線層用のマスクの修正を不要にすることが開示されている。また、特許文献３には、自動配置配線装置（Ｐ＆Ｒツール）が開示されている。また、特許文献４には、標準セルがＣＭＯＳインバータであり、スペアセルでは各トランジスタのソースと電源配線または接地配線とを接続せず、２つのトランジスタのドレイン間を接続せずに、リーク電流を削減し、かつ配線スペースを得る方法が開示されている。

また、特許文献５には、標準セル群を配置した後に、残った領域にフィラーセルを配置する方法が開示されている。また、特許文献６では、標準セルがＣＭＯＳインバータであり、スペアセルでは、Ｐ型トランジスタのソースを電源線から切り離し、そのソースに第２配線層で形成された配線を介して接地電圧を与え、リーク電流を削減する方法が開示されている。また、特許文献７には、ＦｉｎＦＥＴデバイスが開示されている。

特開２００４−２７２４９６号公報特開２００８−２２７０３５号公報特開２０１１−１１９３３４号公報特開２００７−８１３３８号公報特開２００７−２７２９０号公報特開平１１−２６０９２３号公報特開２０１１−２３３５９４号公報

マスク製造後に大規模な論理改訂が必要となった場合は、大抵、第１金属配線層用のマスクの修正が必要となり、特許文献２，６のようにスペアセルの配線を第１金属配線層よりも上方の配線層のみを用いて実行できない場合が多い。また、特許文献４のようにスペアセルにおける配線を最小限に減らすと、スペアセル内に自動配線され、スペアセルを使用する際に既存配線を移動させなければいけない可能性がある。また、既存配線がクロック配線等であった場合、タイミングが大きく変わりＥＣＯが困難になる、という問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、本願の半導体装置では、スペアセルでは、Ｐ型トランジスタのソースとＮ型トランジスタのソースとは、第１金属配線層を用いて形成された配線によって互いに接続されて一定の電圧を受ける。

前記一実施の形態によれば、リーク電流を削減し、論理改訂時に修正が必要なマスクの数を減らし、スペアセル内に自動配線されるのを防止することができる。

本願の実施の形態１によるＰ＆Ｒツールにおいて使用される標準セルの構成を示す図である。図１に示した標準セルとともに使用されるスペアセルの構成を示す図である。図１および図２に示した標準セルおよびスペアセルを使用するＰ＆Ｒツールの構成を示すブロック図である。図３に示した制御部の動作を示すフローチャートである。図３に示したＰ＆Ｒツールで使用されるゲートレベルネットリストを例示する図である。図５に示したネットリストをスケマティック表現で示す回路図である。図４に示した配置工程において複数の標準セルが配置された状態を示す図である。図７に示した回路領域に複数のスペアセルを配置した状態を示す図である。図３に示したＰ＆Ｒツールを使用して半導体集積回路を設計する方法を示すフローチャートである。本願の実施の形態２によるＰ＆Ｒツールにおいて使用される標準セルの構成を示す図である。図１０に示した標準セルとともに使用されるスペアセルの構成を示す図である。本願の実施の形態３によるＰ＆Ｒツールにおいて使用されるスペアセルの構成を示す図である。本願の実施の形態４によるＰ＆Ｒツールにおいて使用される標準セルの構成を示す図である。図１３に示した標準セルとともに使用されるスペアセルの構成を示す図である。本願の実施の形態５によるＰ＆Ｒツールにおいて使用されるスペアセルの構成を示す図である。図１５に示したスペアセルを使用して半導体集積回路を設計する方法を示すフローチャートである。図１６に示した設計方法において回路領域に標準セルおよびスペアセルが配置された状態を示す図である。本願の比較例となるスペアセルのレイアウトを示す図である。本願の実施の形態６によるＰ＆Ｒツールにおいて使用される標準セルの構成を示す図である。図１９に示した標準セルとともに使用されるスペアセルの構成を示す図である。実施の形態６の変更例を示す図である。実施の形態６の他の変更例を示す図である。実施の形態６のさらに他の変更例を示す図である。

本願の実施の形態について説明する前に、まず本願の原理について説明する。論理改訂において、論理修正箇所が多い場合には約２００個以上のスペアセルを使用することがある。このような場合、遠くにあるスペアセルへの接続を行なうため、配線性とセットアップタイミングがＥＣＯ成功の鍵となる。本願はそのうちセットアップタイミングに関する改善である。

通常、スペアセルは高いしきい値電圧を有するＨＶｔｈトランジスタで構成される。不使用のスペアセルにおけるリーク電流を抑えるためである。論理修正規模が大きく近隣のスペアセル種が不足した場合、修正箇所から遠くに準備されたスペアセルを使用せざるを得ない。その場合、セットアップタイミングを満足できない場合がある。

低いしきい値電圧を有するＬＶｔｈトランジスタでスペアセルを準備しておけば、セットアップタイミングについてはほぼ解決する。しかし、近年の９０ｎｍ以下の微細プロセスにおいては、リーク電流の増加が著しい。ＬＶｔｈトランジスタにおけるリーク電流はＨＶｔｈトランジスタのリーク電流の数十倍になるので、ＬＶｔｈトランジスタを採用するのは難しい。

ＨＶｔｈトランジスタでスペアセルを準備しておいて、拡散層の修正を追加で行ってＬＶｔｈトランジスタを作成することもある。その場合、拡散層用のマスク費用が追加で発生する。また拡散工程手前でウェハプロセスを止めておく必要があるため、客先への納期に間に合わない恐れがある。

また、スペアセルの挿入数を増やしておけば、近くのセルにアクセスすることになるため、論理改訂の課題を解決できる。しかしチップ面積増加による製造コスト増加や、増やしたスペアセルによるリーク電流の増加も発生するため、挿入数は最小限に抑えておきたい。そのため上記のようなタイミングと配線性の課題を抱えることになる。

上記の課題を解決するため、本願では、第１金属配線層を用いてスペアセル内のトランジスタのソースとドレインを接地電圧ＶＳＳまたは電源電圧ＶＤＤに固定する。スペアセルと標準セルは、第１金属配線層以外の構成は全て同一である。論理ＥＣＯ時には、当該スペアセルを標準セルに置換した後に論理ＥＣＯを実施する。

次に、本願の効果について説明する。リーク電流の約９割はサブスレッショルドリーク電流である。サブスレッショルドリーク電流とは、トランジスタのソースからドレインに流れるリーク電流のことである。このソースとドレインを同じ電圧に設定することでサブスレッショルドリーク電流を軽減する。

標準セル内の信号配線や電源端子は第１金属配線層のみ、または第１金属配線層と第２金属配線層で作成されている場合が多い。論理ＥＣＯを行なう際には、大抵複数の金属配線層の改訂を行なう。特に第１金属配線層は修正する必要に迫られることがほとんどである。大規模な論理ＥＣＯでは第１金属配線層を含めて複数層の改訂を行なうケースがほとんどである。第１金属配線層はほぼ必ず改訂するのであるから、標準セルの第１金属配線層を用い、電源端子と接地端子を接続し、ＥＣＯ時にそれらを分離する処理を実施しても、マスク改訂費用と工期には影響を与えない。

スペアセルに含まれるトランジスタのしきい値電圧Ｖｔｈは、セットアップタイミング達成の観点から低しきい値電圧ＬＶｔｈであることが望ましい。低しきい値電圧ＬＶｔｈのトランジスタを使用した場合、従来のスペアセルよりもサブスレッショルドリーク電流を削減しつつ、セットアップタイミングの改善とＥＣＯ成功確率の向上を図ることができる。

以上より、本願では、サブスレッショルドリーク電流を削減しつつ、論理ＥＣＯのマスク改訂費用を抑え、修正工期増加を防ぎ、セットアップタイミングを改善することができる。以下、本願の実施の形態について図面を用いて詳細に説明する。

[実施の形態１]
本願の実施の形態１によるＰ＆Ｒツールにおいて使用される標準セル１は、図１（ａ）に示すように、入力端子Ｔ１、出力端子Ｔ２、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、およびＮチャネルＭＯＳトランジスタＱ１，Ｑ２を含む。トランジスタＰ１のソースは電源電圧ＶＤＤのラインに接続され、そのドレインはノードＮ１に接続され、そのゲートは入力端子Ｔ１に接続される。トランジスタＱ１のドレインはノードＮ１に接続され、そのソースは接地電圧ＶＳＳのラインに接続され、そのゲートは入力端子Ｔ１に接続される。

トランジスタＰ２のソースは電源電圧ＶＤＤのラインに接続され、そのドレインは出力端子Ｔ２に接続され、そのゲートはノードＮ１に接続される。トランジスタＱ２のドレインは出力端子Ｔ２に接続され、そのソースは接地電圧ＶＳＳのラインに接続され、そのゲートはノードＮ１に接続される。

トランジスタＰ１，Ｑ１は、入力端子Ｔ１に与えられた信号の反転信号をノードＮ１に出力するインバータを構成する。トランジスタＰ１，Ｑ１は、ノードＮ１に与えられた信号の反転信号を出力端子Ｔ２に出力するインバータを構成する。トランジスタＰ１，Ｐ２，Ｑ１，Ｑ２は、入力端子Ｔ１に与えられた信号を出力端子Ｔ２に伝達させるバッファを構成する。

次に、標準セル１に含まれるバッファの動作について説明する。入力端子Ｔ１が「Ｌ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオンするとともにＮチャネルＭＯＳトランジスタＱ１がオフする。これにより、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタＰ１を介してノードＮ１に電流が流れ、ノードＮ１が「Ｈ」レベルにされる。

ノードＮ１が「Ｈ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ２がオフするとともに、ＮチャネルＭＯＳトランジスタＱ２がオンする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ２を介して接地電圧ＶＳＳのラインに電流が流出し、出力端子Ｔ２が「Ｌ」レベルにされる。

また、入力端子Ｔ１が「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオフするとともに、ＮチャネルＭＯＳトランジスタＱ１がオンする。これにより、ノードＮ１からＮチャネルＭＯＳトランジスタＱ１を介して接地電圧ＶＳＳのラインに電流が流出し、ノードＮ１が「Ｌ」レベルにされる。

ノードＮ１が「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ２がオンするとともにＮチャネルＭＯＳトランジスタＱ２がオフする。これにより、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタＰ２を介して出力端子Ｔ２に電流が流れ、出力端子Ｔ２が「Ｈ」レベルにされる。したがって、標準セル１に含まれるバッファによれば、入力端子Ｔ１に与えられた信号を出力端子Ｔ２に伝達することができる。

図１（ｂ）は、図１（ａ）に示した標準セル１のレイアウトを示す図である。図１（ｂ）において、標準セル１は、シリコン基板ＳＢの表面の矩形領域Ａ１に設けられる。矩形領域Ａ１の図中の上辺と下辺が延在する方向をＸ方向とし、左辺と右辺が延在する方向をＹ方向とする。

この矩形領域Ａ１において、シリコン基板ＳＢの表面上には、複数(図では５本）のゲート電極Ｇ１〜Ｇ５が設けられている。ゲート電極Ｇ１〜Ｇ５の各々はＹ方向に延在しており、ゲート電極Ｇ１〜Ｇ５は所定のピッチでＸ方向に配列されている。ゲート電極Ｇ２〜Ｇ４の中央部は、互いに結合されている。

ゲート電極Ｇ１〜Ｇ５の各々は、シリコン基板ＳＢの表面上にポリシリコン層を用いて形成されている。ゲート電極Ｇ２〜Ｇ４の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ポリシリコン層とシリコン基板ＳＢの表面との間には、ゲート絶縁膜(図示せず)が設けられている。

ゲート電極Ｇ１〜Ｇ５の図中の上端部の間および両側において、シリコン基板ＳＢの表面にＰ型不純物拡散層ＰＤが形成されている。ゲート電極Ｇ１〜Ｇ５の図中の下端部の間および両側において、シリコン基板ＳＢの表面にＮ型不純物拡散層ＮＤが形成されている。

矩形領域Ａ１の図中の上端部に、Ｘ方向に延在する電源配線ＶＬ（電源電圧ＶＤＤのライン）が配置される。電源配線ＶＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ５の一方端に隣接して設けられている。電源配線ＶＬは、電源電圧ＶＤＤを標準セル１内のトランジスタに供給するために設けられている。

電源配線ＶＬからＰ型不純物拡散層ＰＤの上方に向けて、Ｙ方向に延在する３つの電源端子ＶＴが設けられている。電源配線ＶＬと電源端子ＶＴは、第１金属配線層を用いて形成されている。３つの電源端子ＶＴのうちの２つの電源端子ＶＴはゲート電極Ｇ１〜Ｇ５の両側に配置され、残りの１つの電源端子ＶＴはゲート電極Ｇ３とＧ４の間に配置されている。各電源端子ＶＴの先端部は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

矩形領域Ａ１の図中の下端部に、Ｘ方向に延在する接地配線ＧＬ（接地電圧ＶＳＳのライン）が配置される。接地配線ＧＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ５の他方端に隣接して設けられている。接地配線ＧＬは、接地電圧ＶＳＳを標準セル１内のバッファに供給するために設けられている。

接地配線ＧＬからＮ型不純物拡散層ＮＤの上方に向けて、Ｙ方向に延在する２つの接地端子ＧＴが設けられている。接地配線ＧＬと接地端子ＧＴは、第１金属配線層を用いて形成されている。２つの接地端子ＧＴはゲート電極Ｇ４，Ｇ５の両側に配置されている。各接地端子ＧＴの先端部は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。また、Ｎ型不純物拡散層ＮＤは、接地配線ＧＬの下方にも形成されており、接地配線ＧＬはコンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。

また、ゲート電極Ｇ１の中央部の上方に、入力端子Ｔ１が設けられている。入力端子Ｔ１は、第１金属配線層を用いて形成され、コンタクトホールＣＨを介して下方のゲート電極Ｇ１に接続されている。

また、ゲート電極Ｇ２，Ｇ３の上方に、Ｔ字型の信号配線ＳＬ（ノードＮ１）が設けられている。信号配線ＳＬは、第１金属配線層を用いて形成されており、ゲートＧ１，Ｇ２間の拡散層ＰＤ，ＮＤの上方に配置されてＹ方向に延在する部分と、拡散層ＰＤ，ＮＤの間の領域およびゲート電極Ｇ２，Ｇ３の上方に配置されてＸ方向に延在する部分とを有する。

信号配線ＳＬのうちのＹ方向に延在する部分の一方端部はコンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続され、その他方端部はコンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。信号配線ＳＬのうちのＸ方向に延在する部分の先端部は、コンタクトホールＣＨを介して下方のポリシリコン層（すなわちゲート電極Ｇ２〜Ｇ５）に接続されている。

また、ゲート電極Ｇ３，Ｇ４の上方に、出力端子Ｔ２が設けられている。出力端子Ｔ２は、第１金属配線層を用いて形成されている。出力端子Ｔ２は、ゲート電極Ｇ３，Ｇ４およびＰ型不純物拡散層ＰＤの上方に配置されてＸ方向に延在する第１部分と、ゲート電極Ｇ３，Ｇ４およびＮ型不純物拡散層ＮＤの上方に配置されてＸ方向に延在する第２部分とを含む。第１部分の両端部の各々は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。第２部分の両端部の各々は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。また、出力端子Ｔ２は、ゲート電極Ｇ４，Ｇ５の間において拡散層ＰＤ，ＮＤの上方に配置されてＹ方向に延在し、第１部分と第２部分の間に接続された第３部分とを含む。

ゲート電極Ｇ１およびその両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ１を構成する。ゲート電極Ｇ２〜Ｇ５の間およびその両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ２を構成する。ゲート電極Ｇ１およびその両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ１を構成する。ゲート電極Ｇ２〜Ｇ５の間およびその両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ２を構成する。つまり、トランジスタＰ２，Ｑ２を含む後段のインバータのサイズすなわち電流駆動能力は、トランジスタＰ１，Ｑ１を含む前段のインバータのサイズすなわち電流駆動能力よりも大きく設定されている。

図２（ａ）は、スペアセル２の構成を示す回路図であって、図１（ａ）と対比される図である。図２（ａ）を参照して、スペアセル２が標準セル１と異なる点は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースが電源電圧ＶＤＤのラインから切り離されて接地電圧ＶＳＳのラインに接続されている点である。このスペアセル２では、電源電圧ＶＤＤのラインから接地電圧ＶＳＳのラインにサブスレッショルドリーク電流が流れることはない。

図２（ｂ）は、スペアセル２のレイアウトを示す図であって、図１（ｂ）と対比される図である。図２（ｂ）を参照して、スペアセル２が標準セル１と異なる点は、３つの電源端子ＶＴが除去され、Ｉ型の副接地配線ＳＧＬ１が追加され、１つの接地端子ＧＴがＬ型の副接地配線ＳＧＬ２と置換されている点である。

３つの電源端子ＶＴが除去されたので、電源配線ＶＬはＰ型不純物拡散層ＰＤに接続されていない。副接地配線ＳＧＬ１，ＳＧＬ２は、ともに第１金属配線層を用いて形成されている。副接地配線ＳＧＬ１は、矩形領域Ａ１の図中の左端部に配置されてＹ方向に延在する。副接地配線ＳＧＬ１は、拡散層ＰＤ，ＮＤの上方に設けられ、その一方端部がコンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続され、その他方端部が接地配線ＧＬに接続されて接地電圧ＶＳＳを受ける。

副接地配線ＳＧＬ２は、ゲート電極Ｇ４，Ｇ５およびＰ型不純物拡散層ＰＤの上方に配置されてＸ方向に延在する部分と、矩形領域Ａ１の図中の右端に配置されてＹ方向に延在する部分とを含む。副接地配線ＳＧＬ２のうちのＸ方向に延在する部分の両端部の各々は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。副接地配線ＳＧＬ２のうちのＹ方向に延在する部分の一方端部は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されるとともに、接地配線ＧＬに接続されて接地電圧ＶＳＳを受ける。

次に、スペアセル２の動作について説明する。入力端子Ｔ１が「Ｌ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオンするとともにＮチャネルＭＯＳトランジスタＱ１がオフする。これにより、ノードＮ１からＰチャネルＭＯＳトランジスタＰ１を介して接地電圧ＶＳＳのラインに電荷が流出し、ノードＮ１が「Ｌ」レベルになる。

ノードＮ１が「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２がオンするとともにＮチャネルＭＯＳトランジスタＱ２がオフする。これにより、出力端子Ｔ２からＰチャネルＭＯＳトランジスタＰ２を介して接地電圧ＶＳＳのラインに電荷が流出し、出力端子Ｔ２が「Ｌ」レベルになる。したがって、トランジスタＰ１，Ｐ２，Ｑ１，Ｑ２の各々においてソースとドレインが同電位になり、トランジスタＰ１，Ｐ２，Ｑ１，Ｑ２の各々にオン電流およびサブスレッショルドリーク電流は流れない。

また、入力端子Ｔ１が「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオフするとともにＮチャネルＭＯＳトランジスタＱ１がオンする。これにより、ノードＮ１からＮチャネルＭＯＳトランジスタＱ１を介して接地電圧ＶＳＳのラインに電荷が流出し、ノードＮ１が「Ｌ」レベルになる。

また、何らかの設計不具合があって入力端子Ｔ１が電源電圧ＶＤＤと接地電圧ＶＳＳの中間の電圧値になり、トランジスタＰ１，Ｑ１がともに半導通状態になることも考えられる。この場合でも、トランジスタＰ１，Ｑ１のソースはともに接地電圧ＶＳＳであるので、ノードＮ１は「Ｌ」レベルになる。

また以上の動作は、しきい値電圧の高低や、電源電圧ＶＤＤの値に関係しない。そのためスペアセル２のトランジスタＰ１，Ｐ２，Ｑ１，Ｑ２の各々を低しきい値電圧仕様とすることができる。したがって、拡散層ＰＤ，ＮＤを低しきい値電圧仕様にすることができるので、スペアセル２を標準セル１に変更して使用する場合、第１金属配線層用のマスクを変更するだけで、動作速度の速いバッファを容易に作成することができる。

なお、標準セル１では、Ｎ型不純物拡散層ＮＤがコンタクトホールＣＨを介して接地配線ＧＬに直接接続されているので、第１金属配線層のパターンを変更してもＮ型不純物拡散層ＮＤを接地配線ＧＬから切り離すことはできない。このため標準セル１では、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースを接地電圧ＶＳＳに固定した。しかし、Ｎ型不純物拡散層ＮＤが第１金属配線層で形成された接地端子ＧＴのみを介して接地配線ＧＬに接続した場合は、第１金属配線層のパターン変更によってＮ型不純物拡散層ＮＤを接地配線ＧＬから切り離すことができる。この場合は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースを接地電圧ＶＳＳに固定する代わりに、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースを接地電圧ＶＳＳのラインから切り離して、電源電圧ＶＤＤのラインに接続することが可能である。

また、第１金属配線層の形状、たとえば信号配線ＳＬや出力端子Ｔ２の形状がデザインルールを満たすように、配線を引き回すことが難しい場合は、それらの形状を変更することも可能である。

図３は、標準セル１およびスペアセル２を使用するＰ＆Ｒツールの構成を示すブロック図である。図３において、Ｐ＆Ｒツールは、サーバ１０と複数のコンピュータ装置１５とを備える。サーバ１０と複数のコンピュータ装置１５とは、ネットワーク１４を介して互いに接続されている。

サーバ１０は、制御部１１と記録媒体１２を含む。記録媒体１２は、サーバ１０を制御するためのプログラム、データや、ＣＡＤ設計ツール（自動配置配線プログラム）１３を格納している。制御部１１は、記録媒体１２に格納されているプログラムを実行することにより、サーバ１０を制御する。また、制御部１１は、ＣＡＤ設計ツール１３をコンピュータ装置１５に提供する。

コンピュータ装置１５は、たとえばエンジニアリングワークステーションであり、制御部１６および記録媒体１７を含む。記録媒体１７は、コンピュータ装置１５を制御するためのプログラム、データを格納している。制御部１６は、記録媒体１７に格納されているプログラムを実行することにより、コンピュータ装置１５を制御する。また、制御部１６は、サーバ１０からＣＡＤ設計ツール１３をダウンロードする。ダウンロードされたＣＡＤ設計ツール１３は、コンピュータ装置１５の記録媒体１７に格納される。制御部１６が設計者の指示に従って当該ＣＡＤ設計ツール１３を実行することにより、半導体集積回路の回路図の設計が行なわれる。

図４は、Ｐ＆Ｒの設計フローチャートである。まずフロアプランを行なう（ステップＳ１）。フロアプランでは、チップ領域の形状を決定する。また、メモリ、アナログセルなどのハードマクロセルの配置も実施する。また、入力ネットリストの読込みを実施する。

次に標準セル１などの配置を行なう（ステップＳ２）。タイミングを考慮して配置を実施する場合もあるが、クロックスキューは考慮されず、配線負荷は仮の状態にされる。次いで制御部１６は、クロック合成（ＣＴＳ：Clock Tree Synthesis）を行なう（ステップＳ３）。この工程では、クロックツリーを作成する。

次にＣＴＳ後タイミング最適化（ＰｏｓｔＣＴＳ）工程を行なう（ステップＳ４）。この工程では、クロックスキューを考慮したタイミング最適化を実施する。この段階でも配線負荷は仮の状態である。

次いで、配線工程を行なう（ステップＳ５）。この工程では、配置した標準セル１、ハードマクロセルの配線を実施する。次に、配線後タイミング最適化（Post Route）工程を行なう（ステップＳ６）。この工程では、配線負荷を考慮したタイミング最適化を実施する。それでも満たせなかったタイミングについて、ＥＣＯ（Engineering Change Order）工程（ステップＳ７）にて、人手によるバッファ挿入、改訂を加えてタイミング改善を行なう。

入力ネットとしては、verilogフォーマットが使用されることが多い。ＲＴＬ(Resister Transfer Level)のverilogネットから論理合成ツールによりゲートレベルに実装される。このゲートレベルネットリストは、図４で示したフロアプラン工程で使用される。入力ネット中の各セル（ゲート）は、それぞれレイアウト表現を持っている。

図５は、ゲートレベルネットリストを例示する図である。図６は、図５で示したネットリストをスケマティック表現で示す回路図である。回路（ｔｏｐ）は、２つのバッファ（Ｘ４）を含む。回路（ｔｏｐ）の入力ノードが（ｉ１）であり、出力ノードが（ｏ１）である。２つのバッファにはそれぞれＵ１，Ｕ２というインスタンス名が付けられており、バッファはＢＵＦＸ４というセル種である。バッファ（Ｕ１）の入力ピンＡは入力ノード（ｉ１）に接続され、出力ピンＹは配線（ｎ１）に接続されている。バッファ（Ｕ２）の入力ピンＡは配線（ｎ１）に接続され、出力ピンＹは出力ノード（ｏ１）に接続されている。

ＢＵＦＸ４は、レイアウト表現を持っている。レイアウト表現の一例が図１（ｂ）となる。レイアウト表現において、各セルはピンを持っている。図１（ｂ）においてピンは、入力端子Ｔ１、出力端子Ｔ２、信号配線ＳＬ、電源配線ＶＬ、接地配線ＧＬである。図５と対応付けると、入力端子Ｔ１はＡピン（入力ピン）であり、出力端子Ｔ２はＹピン（出力ピン）である。電源配線ＶＬは電源ピンであり、接地配線ＧＬはグランドピンであるが、verilogネットリストにはない。電源ピンとグランドピンについては、Ｐ＆Ｒツール内で信号割付を行ない、それぞれ電源レールおよびグランドレールと接続する。

図７は、図４で示した配置工程において複数の標準セルが配置された状態を示す図である。図７において、矩形の回路領域２０は、複数行複数列に配置された複数の単位回路領域２０ａに分割されている。複数の単位回路領域２０ａのうちの白抜きの領域２０ａは、何も配置されていない領域であることを示している。ドットが施された領域２０ａは、標準セルが配置された領域であることを示している。標準セルとしては、図１（ａ）（ｂ）で示したバッファを含む標準セル１や、バッファ以外の論理回路（インバータ、ＮＯＲゲートなど）を含む標準セルが使用される。なお、インバータを含む標準セルおよびそのスペアセルと、ＮＯＲゲートを含む標準セルおよびそのスペアセルについては、他の実施の形態で詳細に説明する。

各標準セルは、図１（ｂ）で示したように、第１金属配線層を用いて形成された電源配線ＶＬおよび接地配線ＧＬを含む。各標準セルの正転、反転の向きを合わせて自動配置することにより、連続した電源配線ＶＬおよび接地配線ＧＬが構成される。

また、スペアセルの挿入は、図４で示した配置工程、ＣＴＳ工程、およびＰｏｓｔＣＴＳ工程のいずれか１つの工程の後に実施される。スペアセルの挿入は、複数回実施される場合もある。

図８は、図７で示した回路領域２０に複数のスペアセルを配置した状態を示す図である。斜線が施された単位回路領域２０ａは、スペアセルが配置された領域であることを示している。配置されたスペアセル２の入力端子Ｔ１は、配線工程で「Ｈ」レベルまたは「Ｌ」レベルに固定される。

なお、図４のＥＣＯ工程が終了しても何も配置されていない領域２０ａがある場合は、その領域２０ａにフィラーセルというスペースを埋めるセルが挿入される。フィラーセルにも電源配線ＶＬおよび接地配線ＧＬが設けられている。フィラーセルの構成などについては、たとえば特許文献５に記載されている。

また、入力verilogネットリストには電源情報がない。各セルのレイアウト表現には電源配線ＶＬおよび接地配線ＧＬがあり、セルを配置することで、連続した電源配線ＶＬおよび接地配線ＧＬを構成することができる。

図９は、スペアセルを使用して半導体集積回路を修正する方法を示すフローチャートである。ステップＳ１１において、複数種類の標準セルのデータと、各標準セルに対応するスペアセルのデータを用意する。標準セルとしては、バッファ、インバータ、ＮＡＮＤゲート、ＮＯＲゲートなどを含むものが選択される。

ステップＳ１２において、複数の標準セルのデータと複数のスペアセルのデータを回路領域に配置する。ステップＳ１３において、配置した複数の標準セルを接続する配線のパターンデータを作成する。ステップＳ１２，Ｓ１３では、Ｐ＆Ｒプログラムを用いてレイアウト設計を行なう。ステップＳ１２は、図４のフロアプラン、配置、ＣＴＳ、ＰｏｓｔＣＴＳ（ステップＳ１〜Ｓ４）に対応する。ステップＳ１３は、図４の配線、ＰｏｓｔＲｏｕｔｅ、ＥＣＯ（ステップＳ５〜Ｓ７）に対応する。作成したデータに基づいて、拡散層、ポリシリコン層、第１金属配線層、第２金属配線層などの各々についてマスクを作成し、作成した複数のマスクを使用して半導体集積回路を作成する。

ステップＳ１４において、半導体集積回路の動作を検証する。ステップＳ１５において、半導体集積回路の修正が必要であるか否かを判別する。ステップＳ１５において、修正が不要であると判断した場合は半導体集積回路の設計を終了し、修正が必要であると判断した場合はステップＳ１６に進む。

ステップＳ１６では、複数のスペアセルのうちの修正に使用するスペアセルを選択する。その際、修正するインスタンスの場所に近い位置のスペアセルを選択する。ステップＳ１７では、選択したスペアセルのデータを標準セルのデータに変更する。ステップＳ１８では、セル間を接続する配線のパターンデータを修正する。その際、変更する配線層数が最小になるように修正し、マスク改訂費用を抑える。また、スペアセルを標準セルに変更するために第１金属配線層用のマスクは必ず改訂する必要があるので、なるべく第１金属配線層を用いて配線を変更する。

ステップＳ１９において、変更を意図した配線層以外に変更がないか、レイアウトを検証する。修正した第１金属配線層用のマスクを含む複数のマスクを使用して半導体集積回路を再度作成し、ステップＳ１４に戻る。

この実施の形態１では、スペアセル２のＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソースを電源配線ＶＬから切り離して接地配線ＧＬに接続する。したがって、回路領域２０に配置したスペアセル２を標準セル１に置換せずに残した場合でも、スペアセル２におけるリーク電流を削減することができる。

また、スペアセル２におけるサブスレッショルドリーク電流が無いので、スペアセル２の拡散層ＰＤ，ＮＤを低しきい値用にすることができる。このため、高しきい値用拡散層を使用したスペアセルではタイミングを満足できないようなＥＣＯを行なうことが可能である。

また、標準セル１とスペアセル２では第１金属配線層のパターンが異なるだけである。大規模なＥＣＯでは第１金属配線層の修正は必須となるため、論理改訂時に変更するマスク数増加に影響を与えず、低コスト化を図ることができる。

また、スペアセル２では、図２（ｂ）で示したように、Ｙ方向に延在する副接地配線ＳＧＬ１，ＳＧＬ２を設けたので、自動配線工程においてスペアセル２内をクロック配線が通過する恐れがない。なお、スペアセル２内をクロック配線が通過した場合において、そのスペアセル２を使用するときは、自動配線工程などをやり直す必要が生じ、設計時間が遅延する（図１８参照）。

[実施の形態２]
図１０（ａ）は、本願の実施の形態２によるＰ＆Ｒツールにおいて使用される標準セル２１の構成を示す回路図であり、図１０（ｂ）は標準セル２１のレイアウトを示す図である。

標準セル２１は、図１（ａ）に示すように、入力端子Ｔ１、出力端子Ｔ２、ＰチャネルＭＯＳトランジスタＰ１、およびＮチャネルＭＯＳトランジスタＱ１を含む。トランジスタＰ１のソースは電源電圧ＶＤＤのラインに接続され、そのドレインは出力端子Ｔ２に接続され、そのゲートは入力端子Ｔ１に接続される。トランジスタＱ１のドレインは出力端子Ｔ２に接続され、そのソースは接地電圧ＶＳＳのラインに接続され、そのゲートは入力端子Ｔ１に接続される。トランジスタＰ１，Ｑ１は、入力端子Ｔ１に与えられた信号の反転信号を出力端子Ｔ２に出力するインバータを構成する。

次に、標準セル２１に含まれるインバータの動作について説明する。入力端子Ｔ１が「Ｌ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオンするとともにＮチャネルＭＯＳトランジスタＱ１がオフする。これにより、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタＰ１を介して出力端子Ｔ２に電流が流れ、出力端子Ｔ２が「Ｈ」レベルにされる。

また、入力端子Ｔ１が「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオフするとともに、ＮチャネルＭＯＳトランジスタＱ１がオンする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ１を介して接地電圧ＶＳＳのラインに電流が流出し、ノードＮ１が「Ｌ」レベルにされる。したがって、標準セル２１に含まれるインバータによれば、入力端子Ｔ１に与えられた信号の反転信号を出力端子Ｔ２に出力することができる。

また、図１０（ｂ）に示すように、標準セル２１は、シリコン基板ＳＢの表面の矩形領域Ａ２に設けられる。矩形領域Ａ２の図中の上辺と下辺が延在する方向をＸ方向とし、左辺と右辺が延在する方向をＹ方向とする。この矩形領域Ａ２において、シリコン基板ＳＢの表面上には、複数(図では４本）のゲート電極Ｇ１〜Ｇ４が設けられている。ゲート電極Ｇ１〜Ｇ４の各々はＹ方向に延在しており、ゲート電極Ｇ１〜Ｇ４は所定のピッチでＸ方向に配列されている。

ゲート電極Ｇ１〜Ｇ４の各々は、シリコン基板ＳＢの表面上にポリシリコン層を用いて形成されている。ゲート電極Ｇ１〜Ｇ４の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ポリシリコン層とシリコン基板ＳＢの表面との間には、ゲート絶縁膜(図示せず)が設けられている。

ゲート電極Ｇ１〜Ｇ４の図中の上端部の間および両側において、シリコン基板ＳＢの表面にＰ型不純物拡散層ＰＤが形成されている。ゲート電極Ｇ１〜Ｇ４の図中の下端部の間および両側において、シリコン基板ＳＢの表面にＮ型不純物拡散層ＮＤが形成されている。

矩形領域Ａ２の図中の上端部に、Ｘ方向に延在する電源配線ＶＬ（電源電圧ＶＤＤのライン）が配置される。電源配線ＶＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ４の一方端に隣接して設けられている。電源配線ＶＬは、電源電圧ＶＤＤを標準セル２１内のインバータに供給するために設けられている。

電源配線ＶＬからＰ型不純物拡散層ＰＤの上方に向けて、Ｙ方向に延在する３つの電源端子ＶＴが設けられている。電源配線ＶＬと電源端子ＶＴは、第１金属配線層を用いて形成されている。３つの電源端子ＶＴのうちの２つの電源端子ＶＴはゲート電極Ｇ１〜Ｇ４の両側に配置され、残りの１つの電源端子ＶＴはゲート電極Ｇ２とＧ３の間に配置されている。各電源端子ＶＴの先端部は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

矩形領域Ａ２の図中の下端部に、Ｘ方向に延在する接地配線ＧＬ（接地電圧ＶＳＳのライン）が配置される。接地配線ＧＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ４の他方端に隣接して設けられている。接地配線ＧＬは、接地電圧ＶＳＳを標準セル２１内のインバータに供給するために設けられている。

接地配線ＧＬからＮ型不純物拡散層ＮＤの上方に向けて、Ｙ方向に延在する３つの接地端子ＧＴが設けられている。接地配線ＧＬと接地端子ＧＴは、第１金属配線層を用いて形成されている。３つの接地端子ＧＴのうちの２つの接地端子ＧＴはゲート電極Ｇ１〜Ｇ４の両側に配置され、残りの１つの接地端子ＧＴはゲート電極Ｇ２とＧ３の間に配置されている。各接地端子ＧＴの先端部は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。

また、ゲート電極Ｇ１，Ｇ２の中央部の上方に、Ｉ字型の入力端子Ｔ１が設けられている。入力端子Ｔ１は、第１金属配線層を用いて形成され、複数（図では２つ）のコンタクトホールＣＨを介して下方のポリシリコン層（すなわちゲート電極Ｇ１〜Ｇ４）に接続されている。

また、ゲート電極Ｇ２，Ｇ３の上方に、出力端子Ｔ２が設けられている。出力端子Ｔ２は、第１金属配線層を用いて形成されている。出力端子Ｔ２は、ゲート電極Ｇ２，Ｇ３およびＰ型不純物拡散層ＰＤの上方に配置されてＸ方向に延在する第１部分と、ゲート電極Ｇ３，Ｇ４およびＮ型不純物拡散層ＮＤの上方に配置されてＸ方向に延在する第２部分とを含む。第１部分の両端部の各々は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。第２部分の両端部の各々は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。また、出力端子Ｔ２は、ゲート電極Ｇ３，Ｇ４の間において拡散層ＰＤ，ＮＤの上方に配置されてＹ方向に延在し、第１部分と第２部分の間に接続された第３部分とを含む。

ゲート電極Ｇ１〜Ｇ４およびＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ１を構成する。ゲート電極Ｇ１〜Ｇ４およびＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ１を構成する。

図１１（ａ）は、スペアセル２２の構成を示す回路図であって、図１０（ａ）と対比される図である。図１１（ａ）を参照して、スペアセル２２では、ＰチャネルＭＯＳトランジスタＰ１は、並列接続された２つのＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂに分けられている。また、ＮチャネルＭＯＳトランジスタＱ１は、２つのＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂに分けられている。

ＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂのソースはともに電源電圧ＶＤＤのラインに接続され、それらのゲートはともに入力端子Ｔ１に接続され、それらのドレインはともに出力端子Ｔ２に接続されている。

ＮチャネルＭＯＳトランジスタＱ１ａのドレインは出力端子Ｔ２に接続され、そのゲートは入力端子Ｔ１に接続され、そのソースは接地電圧ＶＳＳのラインから切り離されて電源電圧ＶＤＤのラインに接続されている。ＮチャネルＭＯＳトランジスタＱ１ｂのドレインは出力端子Ｔ２に接続され、そのゲートは入力端子Ｔ１に接続され、そのソースは接地電圧ＶＳＳのラインから切り離されてフローティング状態にされている。

ＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂのソースが接地電圧ＶＳＳのラインから切り離されているので、スペアセル２２では、電源電圧ＶＤＤのラインから接地電圧ＶＳＳのラインにサブスレッショルドリーク電流が流れることはない。

図１１（ｂ）は、スペアセル２２のレイアウトを示す図であって、図１０（ｂ）と対比される図である。図１１（ｂ）を参照して、スペアセル２２が標準セル２１と異なる点は、３つの接地端子ＧＴが除去され、Ｌ型の副電源配線ＳＶＬが追加されている点である。

３つの接地端子ＧＴが除去されたので、接地配線ＧＬはＰ型不純物拡散層ＰＤに接続されていない。副電源配線ＳＶＬは、第１金属配線層を用いて形成されている。

副電源配線ＳＶＬは、ゲート電極Ｇ３，Ｇ４およびＮ型不純物拡散層ＮＤの上方に配置されてＸ方向に延在する部分と、矩形領域Ａ２の図中の右端に配置されてＹ方向に延在する部分とを含む。副電源配線ＳＶＬのうちのＸ方向に延在する部分の両端部の各々は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。副電源配線ＳＶＬのうちのＹ方向に延在する部分の一方端部は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されるとともに、電源配線ＶＬに接続されて電源電圧ＶＤＤを受ける。

ゲート電極Ｇ１，Ｇ２の間および両側のＰ型不純物拡散層ＰＤはＰチャネルＭＯＳトランジスタＰ１ｂを構成する。ゲート電極Ｇ３，Ｇ４の間および両側のＰ型不純物拡散層ＰＤはＰチャネルＭＯＳトランジスタＰ１ａを構成する。ゲート電極Ｇ３，Ｇ４の間および両側のＮ型不純物拡散層ＮＤはＮチャネルＭＯＳトランジスタＱ１ａを構成する。ゲート電極Ｇ１，Ｇ２の間および両側のＮ型不純物拡散層ＮＤはＮチャネルＭＯＳトランジスタＱ１ｂを構成する。

次に、スペアセル２２の動作について説明する。入力端子Ｔ１が「Ｌ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂがオンするとともにＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂがオフする。これにより、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂを介して出力端子Ｔ２に電流が流れ、出力端子Ｔ２が「Ｈ」レベルになる。したがって、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａの各々においてソースとドレインが同電位になり、またトランジスタＱ１ｂのソースはフローティング状態にされている。よって、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂの各々にオン電流およびサブスレッショルドリーク電流は流れない。

また、入力端子Ｔ１が「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１ａ，Ｐ１ｂがオフするとともにＮチャネルＭＯＳトランジスタＱ１ａ，Ｑ１ｂがオンする。これにより、電源電圧ＶＤＤのラインからＮチャネルＭＯＳトランジスタＱ１ａを介して出力端子Ｔ２に電流が流れ、出力端子Ｔ２が「Ｈ」レベルになる。したがって、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａの各々においてソースとドレインが同電位になり、またトランジスタＱ１ｂのソースはフローティング状態にされている。よって、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂの各々にオン電流およびサブスレッショルドリーク電流は流れない。

また、何らかの設計不具合があって入力端子Ｔ１が電源電圧ＶＤＤと接地電圧ＶＳＳの中間の電圧値になり、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂがともに半導通状態になることも考えられる。この場合でも、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂのソースはともに電源電圧ＶＤＤとなり、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂの各々にオン電流およびサブスレッショルドリーク電流は流れない。

また以上の動作は、しきい値電圧の高低や、電源電圧ＶＤＤの値に関係しない。そのためスペアセル２２のトランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂの各々を低しきい値電圧仕様とすることができる。したがって、拡散層ＰＤ，ＮＤを低しきい値電圧仕様にすることができるので、スペアセル２２を標準セル２１に変更して使用する場合、第１金属配線層用のマスクを変更するだけで、動作速度の速いインバータを容易に作成することができる。

このように、レイアウトの制約上、一部の端子をフローティング状態（オープン）にすることも可能である。その場合、インバータの電位安定性は不足するが、セル面積を大きくすることなく、実装が可能となる。

なお、ＮチャネルＭＯＳトランジスタＱ１ａのソースを電源電圧ＶＤＤに固定する代わりに、ＰチャネルＭＯＳトランジスタＰ１ａのソースを電源電圧ＶＤＤのラインから切り離して、接地電圧ＶＳＳのラインに接続することが可能である。この場合、ＮチャネルＭＯＳトランジスタＱ１ｂのソースを接地電圧ＶＳＳのラインから切り離さずに、ＰチャネルＭＯＳトランジスタＰ１ｂのソースを電源電圧ＶＤＤのラインから切り離す。

また、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂのゲート容量により、電源配線ＶＬの電圧降下（ＩＲドロップ）を抑制する効果もある。周知のように、トランジスタは、ゲート−ソース間容量Ｃｇｓや、ゲート−ドレイン間容量Ｃｇｄを有する。図１１（ａ）（ｂ）において、入力端子Ｔ１を「Ｌ」レベルに固定すると、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａ，Ｑ１ｂのゲートが「Ｌ」レベルになる。また、トランジスタＰ１ａ，Ｐ１ｂ，Ｑ１ａのソースおよびドレインが「Ｈ」レベルになり、トランジスタＱ１ｂのドレインが「Ｈ」レベルになる。したがって、スペアセル２２は、電源配線ＶＬと接地配線ＧＬの間に接続されたコンデンサを含むこととなり、このコンデンサによって電源電圧ＶＤＤのＩＲドロップを改善することができる。このＩＲドロップ改善効果は、トランジスタＰ１ａのソースを接地電圧ＶＳＳのラインに接続する前段落の変更例において、接地電圧ＶＳＳのライン側に適用することも当然可能である。

[実施の形態３]
図１２（ａ）は、本願の実施の形態３によるＰ＆Ｒツールで使用されるスペアセル２３の構成を示す回路図であって、図１（ａ）と対比される図である。また、図１２（ｂ）はスペアセル２３のレイアウトを示す図であって、図１（ｂ）と対比される図である。

図１２（ａ）を参照して、スペアセル２３が標準セル１と異なる点は、ＰチャネルＭＯＳトランジスタＰ２のソースが電源電圧ＶＤＤのラインから切り離されて接地電圧ＶＳＳのラインに接続されている点である。このスペアセル２３では、電源電圧ＶＤＤのラインからトランジスタＰ２，Ｑ２を介して接地電圧ＶＳＳのラインにリーク電流が流れることはない。

また、図１２（ｂ）を参照して、スペアセル２３が標準セル１と異なる点は、３つの電源端子ＶＴのうちの図中の右側の２つの電源端子ＶＴが除去され、１つの接地端子ＧＴがＬ型の副接地配線ＳＧＬ２と置換されている点である。

副接地配線ＳＧＬ２は、第１金属配線層を用いて形成されている。副接地配線ＳＧＬ２は、ゲート電極Ｇ４，Ｇ５およびＰ型不純物拡散層ＰＤの上方に配置されてＸ方向に延在する部分と、矩形領域Ａ１の図中の右端に配置されてＹ方向に延在する部分とを含む。副接地配線ＳＧＬ２のうちのＸ方向に延在する部分の両端部の各々は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。副接地配線ＳＧＬ２のうちのＹ方向に延在する部分の一方端部は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されるとともに、接地配線ＧＬに接続されて接地電圧ＶＳＳを受ける。

次に、スペアセル２３の動作について説明する。入力端子Ｔ１が「Ｌ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオンするとともにＮチャネルＭＯＳトランジスタＱ１がオフする。これにより、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタＰ１を介してノードＮ１に電流が流れ、ノードＮ１が「Ｈ」レベルになる。この場合は、ＮチャネルＭＯＳトランジスタＱ１にサブスレッショルドリーク電流が流れる。

ノードＮ１が「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２がオフするとともにＮチャネルＭＯＳトランジスタＱ２がオンする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ２を介して接地電圧ＶＳＳのラインに電荷が流出し、出力端子Ｔ２が「Ｌ」レベルになる。したがって、トランジスタＰ２，Ｑ２の各々においてソースとドレインが同電位になり、トランジスタＰ２，Ｑ２の各々にオン電流およびサブスレッショルドリーク電流は流れない。

また、入力端子Ｔ１が「Ｈ」レベルにされている場合は、ＰチャネルＭＯＳトランジスタＰ１がオフするとともにＮチャネルＭＯＳトランジスタＱ１がオンする。これにより、ノードＮ１からＮチャネルＭＯＳトランジスタＱ１を介して接地電圧ＶＳＳのラインに電荷が流出し、ノードＮ１が「Ｌ」レベルになる。この場合は、ＰチャネルＭＯＳトランジスタＰ１にサブスレッショルドリーク電流が流れる。

ノードＮ１が「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタＰ２がオンするとともにＮチャネルＭＯＳトランジスタＱ２がオフする。これにより、出力端子Ｔ２からＰチャネルＭＯＳトランジスタＰ２を介して接地電圧ＶＳＳのラインに電荷が流出し、出力端子Ｔ２が「Ｌ」レベルになる。したがって、トランジスタＰ２，Ｑ２の各々においてソースとドレインが同電位になり、トランジスタＰ２，Ｑ２の各々にオン電流およびサブスレッショルドリーク電流は流れない。

以上のように、このスペアセル２３では、トランジスタＰ１，Ｑ１からなる前段のインバータではリーク電流が発生するが、トランジスタＰ２，Ｑ３からなる後段のインバータではリーク電流は発生しない。このようにリーク電流削減量がやや落ちるものの、従来形状のトランジスタＰ１，Ｑ１と、本願の形状のトランジスタＰ２，Ｑ２が共存できることを示した。これにより設計や適用の自由度が向上できる効果がある。

また、入力端子Ｔ１を「Ｌ」レベルにした場合は、ノードＮ１が「Ｈ」レベルになり、トランジスタＰ２，Ｑ２のゲートが「Ｈ」レベルになり、トランジスタＰ２，Ｑ２のソースおよびドレインが「Ｌ」レベルになる。この場合は、トランジスタＰ２，Ｑ２の各々がコンデンサとして動作し、スペアセル２３は、電源配線ＶＬと接地配線ＧＬの間に接続されたコンデンサを含むこととなり、電源電圧ＶＤＤを安定化させる。

[実施の形態４]
図１３（ａ）は、本願の実施の形態４によるＰ＆Ｒツールにおいて使用される標準セル２５の構成を示す回路図であり、図１３（ｂ）は標準セル２５のレイアウトを示す図である。標準セル２５は、図１３（ａ）に示すように、入力端子Ｔ１ａ，Ｔ１ｂ、出力端子Ｔ２、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、およびＮチャネルＭＯＳトランジスタＱ１，Ｑ２を含む。トランジスタＰ１のソースは電源電圧ＶＤＤのラインに接続され、そのドレインはノードＮ２に接続され、そのゲートは入力端子Ｔ１ａに接続される。トランジスタＰ２のソースはノードＮ２に接続され、そのドレインは出力端子Ｔ２に接続され、そのゲートは入力端子Ｔ１ｂに接続される。

トランジスタＱ１のドレインは出力端子Ｔ２に接続され、そのソースは接地電圧ＶＳＳのラインに接続され、そのゲートは入力端子Ｔ１ａに接続される。トランジスタＱ２のドレインは出力端子Ｔ２に接続され、そのソースは接地電圧ＶＳＳのラインに接続され、そのゲートは入力端子Ｔ１ｂに接続される。この標準セル２５は、２入力ＮＯＲゲートを含む。

次に、標準セル２５に含まれる２入力ＮＯＲゲートの動作について説明する。入力端子Ｔ１ａ，Ｔ１ｂがともに「Ｌ」レベルにされた場合は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオンするとともにＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオフする。これにより、電源電圧ＶＤＤのラインからＰチャネルＭＯＳトランジスタＰ１，Ｐ２を介して出力端子Ｔ２に電流が流れ、出力端子Ｔ２が「Ｈ」レベルにされる。

入力端子Ｔ１ａ，Ｔ１ｂがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされた場合は、トランジスタＰ１，Ｑ２がオンするとともにトランジスタＰ２，Ｑ１がオフする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ２を介して接地電圧ＶＳＳのラインに電流が流出し、出力端子Ｔ２が「Ｌ」レベルにされる。

入力端子Ｔ１ａ，Ｔ１ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合は、トランジスタＰ２，Ｑ１がオンするとともにトランジスタＰ１，Ｑ２がオフする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ１を介して接地電圧ＶＳＳのラインに電流が流出し、出力端子Ｔ２が「Ｌ」レベルにされる。

入力端子Ｔ１ａ，Ｔ１ｂがともに「Ｈ」レベルにされた場合は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２がオフするとともにＮチャネルＭＯＳトランジスタＱ１，Ｑ２がオンする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ１，Ｑ２を介して接地電圧ＶＳＳのラインに電流が流出し、出力端子Ｔ２が「Ｌ」レベルにされる。

したがって、標準セル２５は、入力端子Ｔ１ａ，Ｔ１ｂがともに「Ｌ」レベルにされた場合だけ出力端子Ｔ２を「Ｈ」レベルにし、他の場合は出力端子Ｔ２を「Ｌ」レベルにするＮＯＲゲートを含む。この標準セル２５では、電源電圧ＶＤＤのラインからトランジスタＰ１，Ｐ２，Ｑ１，Ｑ２を介して接地電圧ＶＳＳのラインにサブスレッショルドリーク電流が流れる。

また、図１３（ｂ）において、標準セル２５は、シリコン基板ＳＢの表面の矩形領域Ａ３に設けられる。矩形領域Ａ３の図中の上辺と下辺が延在する方向をＸ方向とし、左辺と右辺が延在する方向をＹ方向とする。この矩形領域Ａ３において、シリコン基板ＳＢの表面上には、複数(図では８本）のゲート電極Ｇ１〜Ｇ８が設けられている。ゲート電極Ｇ１〜Ｇ８の各々はＹ方向に延在しており、ゲート電極Ｇ１〜Ｇ８は所定のピッチでＸ方向に配列されている。ゲート電極Ｇ１〜Ｇ４の中央部は互いに結合されており、ゲート電極Ｇ５〜Ｇ８の中央部は互いに結合されている。

ゲート電極Ｇ１〜Ｇ８の各々は、シリコン基板ＳＢの表面上にポリシリコン層を用いて形成されている。ゲート電極Ｇ１〜Ｇ４の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ゲート電極Ｇ５〜Ｇ８の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ポリシリコン層とシリコン基板ＳＢの表面との間には、ゲート絶縁膜(図示せず)が設けられている。

ゲート電極Ｇ１〜Ｇ８の図中の上端部の間および両側において、シリコン基板ＳＢの表面にＰ型不純物拡散層ＰＤが形成されている。ゲート電極Ｇ１〜Ｇ８の図中の下端部の間および両側において、シリコン基板ＳＢの表面にＮ型不純物拡散層ＮＤが形成されている。

矩形領域Ａ３の図中の上端部に、Ｘ方向に延在する電源配線ＶＬ（電源電圧ＶＤＤのライン）が配置される。電源配線ＶＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ８の一方端に隣接して設けられている。電源配線ＶＬは、電源電圧ＶＤＤを標準セル２５内のＮＯＲゲートに供給するために設けられている。

電源配線ＶＬからＰ型不純物拡散層ＰＤの上方に向けて、Ｙ方向に延在する２つの電源端子ＶＴが設けられている。電源配線ＶＬと電源端子ＶＴは、第１金属配線層を用いて形成されている。２つの電源端子ＶＴのうちの一方の電源端子ＶＴはゲート電極Ｇ１とＧ２の間に配置され、他方の電源端子ＶＴはゲート電極Ｇ３とＧ４の間に配置されている。各電源端子ＶＴの先端部は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

矩形領域Ａ３の図中の下端部に、Ｘ方向に延在する接地配線ＧＬ（接地電圧ＶＳＳのライン）が配置される。接地配線ＧＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ８の他方端に隣接して設けられている。接地配線ＧＬは、接地電圧ＶＳＳを標準セル２５内のＮＯＲゲートに供給するために設けられている。

接地配線ＧＬからＮ型不純物拡散層ＮＤの上方に向けて、Ｙ方向に延在する５個の接地端子ＧＴが設けられている。接地配線ＧＬと接地端子ＧＴは、第１金属配線層を用いて形成されている。２つの接地端子ＧＴはゲート電極Ｇ１〜Ｇ８の両側に配置されている。残りの３つの接地端子ＧＴは、それぞれゲート電極Ｇ２とＧ３，Ｇ４とＧ５，Ｇ６とＧ７の間に配置されている。各接地端子ＧＴの先端部は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。

また、ゲート電極Ｇ１〜Ｇ４の中央部の上方に、入力端子Ｔ１ａが設けられている。入力端子Ｔ１ａは、第１金属配線層を用いて形成され、コンタクトホールＣＨを介して下方のポリシリコン層（ゲート電極Ｇ１〜Ｇ４）に接続されている。

また、ゲート電極Ｇ５〜Ｇ８の中央部の上方に、入力端子Ｔ１ｂが設けられている。入力端子Ｔ１ｂは、第１金属配線層を用いて形成され、コンタクトホールＣＨを介して下方のポリシリコン層（ゲート電極Ｇ５〜Ｇ８）に接続されている。

また、ゲート電極Ｇ１〜Ｇ８およびＰ型不純物拡散層ＰＤの上方に、信号配線ＳＬ（ノードＮ２）が設けられている。信号配線ＳＬは、第１金属配線層を用いて形成されており、２つの電源端子ＶＴおよび電源配線ＶＬに隣接して配置されている。信号配線ＳＬは、ゲート電極Ｇ１〜Ｇ８の両側、ゲート電極Ｇ２とＧ３の間、ゲート電極Ｇ４とＧ５の間、およびゲート電極Ｇ６とＧ７の間の各々において、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

また、ゲート電極Ｇ２〜Ｇ７の上方に、出力端子Ｔ２が設けられている。出力端子Ｔ２は、第１金属配線層を用いて形成されている。出力端子Ｔ２は、ゲート電極Ｇ６，Ｇ７およびＰ型不純物拡散層ＰＤの上方に配置されてＸ方向に延在する第１部分と、ゲート電極Ｇ２〜Ｇ７およびＮ型不純物拡散層ＮＤの上方に配置されてＸ方向に延在する第２部分とを含む。第１部分の両端部の各々は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。第２部分は、ゲート電極Ｇ１とＧ２の間、ゲート電極Ｇ３とＧ４の間、ゲート電極Ｇ５とＧ６の間、およびゲート電極Ｇ７とＧ８の間の各々において、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。また、出力端子Ｔ２は、ゲート電極Ｇ５，Ｇ６の間において拡散層ＮＤ，ＰＤの上方に配置されてＹ方向に延在し、第１部分と第２部分の間に接続された第３部分とを含む。

ゲート電極Ｇ１〜Ｇ４と、それらの間および両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ１を構成する。ゲート電極Ｇ５〜Ｇ８の間およびその両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ２を構成する。ゲート電極Ｇ１〜Ｇ４と、それらの間および両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ１を構成する。ゲート電極Ｇ５〜Ｇ８の間およびその両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ２を構成する。

図１４（ａ）は、スペアセル２６の構成を示す回路図であって、図１３（ａ）と対比される図である。図１４（ａ）を参照して、スペアセル２６が標準セル２５と異なる点は、出力端子Ｔ２が２つの端子Ｔ２ａ，Ｔ２ｂに分割され、ＰチャネルＭＯＳトランジスタＰ２のソースおよびドレインがともに電源電圧ＶＤＤのラインに接続される点である。端子Ｔ２ａはＰチャネルＭＯＳトランジスタＰ２のドレインに接続され、端子Ｔ２ｂはＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレインに接続され、端子Ｔ２ａとＴ２ｂは分離されている。このスペアセル２６では、ＰチャネルＭＯＳトランジスタＰ２のドレインとＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレインとが切り離されたので、電源電圧ＶＤＤのラインから接地電圧ＶＳＳのラインにサブスレッショルドリーク電流が流れることはない。

図１４（ｂ）は、スペアセル２６のレイアウトを示す図であって、図１３（ｂ）と対比される図である。図１４（ｂ）を参照して、スペアセル２６が標準セル２５と異なる点は、信号配線ＳＬの一部が除去され、２つの電源端子ＶＴが追加され、出力端子Ｔ２の第３部分が除去され、信号配線ＳＬ１,ＳＬ２が追加されている点である。

信号配線ＳＬのうちのゲート電極Ｇ５〜Ｇ８の上方を通る部分が除去され、残りの部分ＳＬａは信号配線ＳＬ１を介して電源配線ＶＬに接続されている。信号配線ＳＬ１は、第１金属配線層を用いて形成されている。これにより、ＰチャネルＭＯＳトランジスタＰ１のドレインとＰチャネルＭＯＳトランジスタＰ２のソースとは、電源電圧ＶＤＤを受ける。

追加された２つの電源端子ＶＴの各々は、電源配線ＶＬからＰ型不純物拡散層ＰＤの上方に向けて、Ｙ方向に延在している。電源配線ＶＬと電源端子ＶＴは、第１金属配線層を用いて形成されている。２つの電源端子ＶＴのうちの一方の電源端子ＶＴはゲート電極Ｇ６とＧ７の間に配置され、他方の電源端子ＶＴは矩形領域Ａ３の右端部に配置されている。各電源端子ＶＴの先端部は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。これにより、ＰチャネルＭＯＳトランジスタＰ２のソースは、電源電圧ＶＤＤを受ける。

出力端子Ｔ２のうちの第１部分Ｔ２ａと第２部分Ｔ２ｂの間の第３部分は除去され、第１部分Ｔ２ａは信号配線ＳＬ２を介して電源配線ＶＬに接続されている。信号配線ＳＬ２は、第１金属配線層を用いて形成されている。これにより、ＰチャネルＭＯＳトランジスタＰ２のドレインは、電源電圧ＶＤＤを受ける。

この実施の形態４では、スペアセル２６において、ＰチャネルＭＯＳトランジスタＰ２のドレインとＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレインとを切り離し、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレインに電源電圧ＶＤＤを与える。したがって、サブスレッショルドリーク電流を削減することができる。

なお、この実施の形態４では、レイアウト上の都合によりＰチャネルＭＯＳトランジスタＰ１のドレインに電源電圧ＶＤＤを与えたが、これに限るものではなく、ＰチャネルＭＯＳトランジスタＰ１のドレインに電源電圧ＶＤＤを与えなくても構わない。同様に、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のソースに接地電圧ＶＳＳを与えない等の構成も当然可能である。

また、本実施の形態４では、２入力ＮＯＲゲートを含む標準セルとそのスペアセルについて説明したが、上記の方法は、３入力以上の多入力ＮＯＲゲートや、ＮＡＮＤゲート、マルチプレクサ、フリップフロップにも適用可能である。また、特許文献７にはＦｉｎＦＥＴが開示されているが、本第１金属配線層を用いたＥＣＯは、ＦｉｎＦＥＴを用いた半導体集積回路にも適用可能である。

[実施の形態５]
図１５（ａ）は、本願の実施の形態３によるＰ＆Ｒツールで使用されるスペアセル２７の構成を示す回路図であって、図２（ａ）と対比される図である。また、図１５（ｂ）はスペアセル２７のレイアウトを示す図であって、図２（ｂ）と対比される図である。

図１５（ａ）を参照して、スペアセル２７がスペアセル２と異なる点は、入力端子Ｔ１が接地電圧ＶＳＳのラインに接続されている点である。入力端子Ｔ１が「Ｌ」レベル（接地電圧ＶＳＳ）に固定されているので、ＰチャネルＭＯＳトランジスタＰ１がオンし、ノードＮ１からＰチャネルＭＯＳトランジスタＰ１を介して接地電圧ＶＳＳのラインに電流が流れ、ノードＮ１が「Ｌ」レベルになる。ノードＮ１が「Ｌ」レベルにされると、ＰチャネルＭＯＳトランジスタＰ２がオンし、出力端子Ｔ２からＰチャネルＭＯＳトランジスタＰ２を介して接地電圧ＶＳＳのラインに電流が流れ、出力端子Ｔ２が「Ｌ」レベルになる。したがって、全てのトランジスタＰ１，Ｐ２，Ｑ１，Ｑ２の各々のソースおよびドレインが同電位になり、サブスレッショルドリーク電流は流れない。

また、入力端子Ｔ１が接地電圧ＶＳＳのラインの代わりに電源電圧ＶＤＤのラインに接続されている構成も当然可能である。入力端子Ｔ１が電源電圧ＶＤＤにされ、ノードＮ１が接地電圧ＶＳＳにされるので、トランジスタＰ１のゲート端子とドレイン端子の間には電荷が蓄積される。この電荷を入力端子Ｔ１経由で電源電圧ＶＤＤラインに付加することにより、ＩＲドロップの軽減効果を得ることができる。

また、上記ではトランジスタＰ１，Ｐ２のソースを電源電圧ＶＤＤのラインから分離した。トランジスタＰ１，Ｐ２のソースを電源電圧ＶＤＤから分離せずにトランジスタＱ１，Ｑ２のソースを接地電圧ＶＳＳから分離する構成も当然可能である。この場合、入力端子Ｔ１を電源電圧ＶＤＤのラインに接続するパターンと、入力端子Ｔ１を接地電圧ＶＳＳのラインに接続するパターンがある。入力端子Ｔ１を電源電圧ＶＤＤのラインに接続した場合はサブスレッショルドリーク電流を削減することができる。入力端子Ｔ１を接地電圧ＶＳＳのラインに接続した場合はＩＲドロップの削減が可能となる。

また上記では、トランジスタＰ１，Ｐ２（またはトランジスタＱ１，Ｑ２）の両方を電源電圧ＶＤＤのライン（または接地電圧ＶＳＳのライン）から分離したが、一部だけを分離することも当然可能である。また、トランジスタＰ１を電源電圧ＶＤＤのラインから分離し、トランジスタＱ２を接地電圧ＶＳＳのラインから分離するというように組み合わせることも当然可能である。

また本実施の形態５では、バッファを対象とした。これをインバータ、ＮＯＲゲート、ＮＡＮＤゲート、マルチプレクサに適用することも当然可能である。また、１入力セル、２入力セルにとどまらず、多入力セルに対して適用することも当然可能である。

また、図１５（ｂ）を参照して、スペアセル２７がスペアセル２と異なる点は、副接地配線ＳＧＬ１と入力端子Ｔ１とが信号配線ＳＬ３を介して互いに接続されている点である。信号配線ＳＬ３は、第１金属配線層を用いて形成されている。

次に、このスペアセル２７の使用方法について説明する。上記実施の形態１〜４では、スペアセル内の入力信号ピン（入力端子Ｔ１）の電圧は固定しないままで、配線工程にて入力信号ピンの電圧を固定していた。本実施の形態５では、スペアセル２７内の入力信号ピンの接続を変更し、スペアセル挿入フェーズを変更する。スペアセル２７はスペアセル属性ではなく、フィラーセル属性とする。スペアセル属性のセルでは、配線工程において入力信号ピンの電圧を固定する。フィラーセル属性のセルでは、配線工程において入力信号ピンの電圧を固定しない。容量付フィラーセルの場合は、内部のトランジスタのゲート信号電位を固定する必要があるが、セル内で固定している。

図１６は、スペアセル２７を使用して半導体集積回路を設計する方法を示すフローチャートである。ステップＳ２１において、複数種類の標準セルのデータと、各標準セルに対応するスペアセルのデータを用意する。標準セルとしては、バッファ、インバータ、ＮＡＮＤゲート、ＮＯＲゲートなどを含むものが選択される。

ステップＳ２２において、複数の標準セルのデータを回路領域に配置する。ステップＳ２３において、配置した複数の標準セルを接続する配線のパターンデータを作成する。ステップＳ２４において、配線ショートが発生しない位置にスペアセルのデータを挿入する。なお、ステップＳ２４をステップＳ２２の後に実施することも可能である。例えばチップ中央の混雑しているもののスペアセルを準備しておかなければならない領域等について、領域を限定してスペアセルを挿入する（Ｓ２４）。その後ステップＳ２３を行ない、再びステップＳ２４を実施することも可能である。作成したデータに基づいて、拡散層、ポリシリコン層、第１金属配線層、第２金属配線層などの各々についてマスクを作成し、作成した複数のマスクを使用して半導体集積回路を作成する。

ステップＳ２５において、半導体集積回路の動作を検証する。ステップＳ２６において、半導体集積回路の修正が必要であるか否かを判別する。ステップＳ２６において、修正が不要であると判断した場合は半導体集積回路の設計を終了し、修正が必要であると判断した場合はステップＳ２７に進む。

ステップＳ２７では、複数のスペアセルのうちの修正に使用するスペアセルを選択する。その際、修正するインスタンスの場所に近い位置のスペアセルを選択する。ステップＳ２８では、選択したスペアセルのデータを標準セルのデータに変更する。また、スペアセルの属性をフィラーセル属性からスペアセル属性に戻す。

ステップＳ２９では、セル間を接続する配線のパターンデータを修正する。その際、変更する配線層数が最小になるように修正し、マスク改訂費用を抑える。また、スペアセルを標準セルに変更するために第１金属配線層用のマスクは必ず改訂する必要があるので、なるべく第１金属配線層を用いて配線を変更する。

ステップＳ３０において、変更を意図した配線層以外に変更がないか、レイアウトを検証する。修正した第１金属配線層用のマスクを含む複数のマスクを使用して半導体集積回路を再度作成し、ステップＳ２５に戻る。

本実施の形態５の設計フローと実施の形態１の設計フローとを比較すると、スペアセルの挿入フェーズ（Ｓ２４）が配線後になっている点と、スペアセル使用時にフィラーセル属性からスペアセル属性に戻す点（Ｓ２８）が異なる。スペアセル挿入フェーズにおいては、既存配線とショートがない箇所にのみスペアセルを挿入する。実現方法としては、空きスペースにスペアセルを挿入し、ＤＲＣ（デザインルールチェック）を実行する方法が挙げられる。また、ショート座標を出力し、その箇所のスペアセルを削除する方法も考えられる。

実施の形態１では、入力信号ピンの電圧を固定する必要があったため、図４において配線工程より以前にスペアセルを挿入する必要があった。本実施の形態５では、スペアセル２７内で入力信号ピンの電圧が固定されているため、配線工程直後、もしくはそれ以降のｐｏｓｔＲｏｕｔｅ後、ＥＣＯ後等でもスペアセル２７を挿入することができる。

なお、スペアセル２７の挿入は配線後に限られるものではなく、従来フローのように配置後等でももちろん可能であり、混在も可能である。また、従来形式のスペアセルや実施の形態１などの提案スペアセル等の混在も可能である。

図１７は、図１６に示した設計方法において回路領域に標準セルおよびスペアセルが配置された状態を示す図であって、図８と対比される図である。図１７において、矩形の回路領域２０は、複数行複数列に配置された複数の単位回路領域２０ａに分割されている。複数の単位回路領域２０ａのうちの白抜きの領域２０ａは、何も配置されていない領域であることを示している。白抜きの領域２０ａには、フィラーセルが最後に挿入される。フィラーセルについては、たとえば特許文献５に記載されている。ドットが施された領域２０ａは、標準セルが配置された領域であることを示している。斜線が施された単位回路領域２０ａは、スペアセルが配置された領域であることを示している。

図１７では、図８と比較して、配線使用率が低い回路周辺部を中心にスペアセルの挿入数が向上している。従来はスペアセルの挿入目標数を決めて、挿入を実施していた。本実施の形態５では、配線後に挿入可能箇所にスペアセルを配置することにより、スペアセルの挿入数を増加させることができる。

なお、本実施の形態５では、入力端子Ｔ１を接地配線ＧＬに接続したが、電源配線ＶＬに接続することも可能である。その場合、入力端子Ｔ１から接地配線ＧＬに抜けるゲートリーク電流が増加するが、トランジスタのゲート容量をデカップリングキャパシタとして活用することができ、ＩＲドロップ量を低減することができる。

[比較例]
図１８は、本願の比較例となるスペアセル３０のレイアウトを示す図であって、図１（ｂ）と対比される図である。図１８において、このスペアセル３０が標準セル１と異なる点は、電源端子ＶＴ、接地端子ＧＴ、入力端子Ｔ１、信号配線ＳＬ、および出力端子Ｔ２のうちのコンタクトホールＣＨが形成された部分以外の部分が除去されている点である。このスペアセル３０では、電源端子ＶＴおよび接地端子ＧＴを除去したので、リーク電流を削減することができる。

しかし、スペアセル３０内にスペースが開いているので、そのスペースにクロック配線ＣＬが自動配線される場合がある。ＥＣＯでスペアセル３０を使用する場合、クロック配線ＣＬを除去する必要があり、第１金属配線層用のマスクの修正のみで修正できるかどうか分からず、改訂マスク数が増える恐れがある。また、ＣＴＳ後タイミング最適化以降のタイミング設計結果に多大な影響を与えてしまう。これに対して本願では、たとえばスペアセル２内にクロック配線ＣＬが通過するスペースはないので、そのような問題は発生しない。

[実施の形態６]
図１９（ａ）は、本願の実施の形態６によるＰ＆Ｒツールにおいて使用される標準セル３１の構成を示す回路図であり、図１９（ｂ）は標準セル３１のレイアウトを示す図である。標準セル３１は、図１９（ａ）に示すように、入力端子Ｔ１ａ〜Ｔ１ｃ、出力端子Ｔ２、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３、およびＮチャネルＭＯＳトランジスタＱ１〜Ｑ３を含む。トランジスタＰ１〜Ｐ３のソースは電源電圧ＶＤＤのラインに接続され、それらのドレインはともに出力端子Ｔ２に接続され、それらのゲートはそれぞれ入力端子Ｔ１ａ〜Ｔ１ｃに接続される。トランジスタＱ１〜Ｑ３は接地電圧ＶＳＳのラインと出力端子Ｔ２の間に直列接続され、それらのゲートはそれぞれ入力端子Ｔ１ａ〜Ｔ１ｃに接続される。この標準セル３１は、３入力ＮＡＮＤゲートを含む。

なお、トランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３の各々のバックゲートとソースは互いに接続されている。フローティング型ＳＯＩデバイスにおいてはバックゲートの電位固定は行なわれないが、本願はフローティング型ＳＯＩデバイスにも適用可能である。

次に、標準セル３１に含まれる３入力ＮＡＮＤゲートの動作について説明する。入力端子Ｔ１ａ〜Ｔ１ｃがともに「Ｈ」レベルにされた場合は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３がオフするとともにＮチャネルＭＯＳトランジスタＱ１〜Ｑ３がオンする。これにより、出力端子Ｔ２からＮチャネルＭＯＳトランジスタＱ３〜Ｑ１を介して接地電圧ＶＳＳのラインに電流が流れ、出力端子Ｔ２が「Ｌ」レベルにされる。

他の場合、すなわち入力端子Ｔ１ａ〜Ｔ１ｃのうちの少なくとも１つが「Ｌ」レベルにされた場合は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のうちの少なくとも１つのトランジスタＰがオンするとともに、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ３のうちの少なくとも１つのトランジスタＱがオフする。これにより、電源電圧ＶＤＤのラインからオンしたトランジスタＰを介して出力端子Ｔ２に電流が流れ、出力端子Ｔ２が「Ｈ」レベルにされる。

したがって、標準セル３１は、入力端子Ｔ１ａ〜Ｔ１ｃがともに「Ｈ」レベルにされた場合だけ出力端子Ｔ２を「Ｌ」レベルにし、他の場合は出力端子Ｔ２を「Ｈ」レベルにする３入力ＮＡＮＤゲートを含む。この標準セル３１では、電源電圧ＶＤＤのラインからトランジスタＰ１〜Ｐ３，Ｑ１〜Ｑ３を介して接地電圧ＶＳＳのラインにサブスレッショルドリーク電流が流れる。

また、図１９（ｂ）において、標準セル３１は、シリコン基板ＳＢの表面の矩形領域Ａ４に設けられる。矩形領域Ａ４の図中の上辺と下辺が延在する方向をＸ方向とし、左辺と右辺が延在する方向をＹ方向とする。この矩形領域Ａ４において、シリコン基板ＳＢの表面上には、複数(図では１２本）のゲート電極Ｇ１〜Ｇ１２が設けられている。ゲート電極Ｇ１〜Ｇ１２の各々はＹ方向に延在しており、ゲート電極Ｇ１〜Ｇ１２は所定のピッチでＸ方向に配列されている。ゲート電極Ｇ１〜Ｇ４の中央部は互いに結合されており、ゲート電極Ｇ５〜Ｇ８の中央部は互いに結合されており、ゲート電極Ｇ９〜Ｇ１２の中央部は互いに結合されている。

ゲート電極Ｇ１〜Ｇ１２の各々は、シリコン基板ＳＢの表面上にポリシリコン層を用いて形成されている。ゲート電極Ｇ１〜Ｇ４の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ゲート電極Ｇ５〜Ｇ８の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ゲート電極Ｇ９〜Ｇ１２の中央部は、ポリシリコン層を用いて形成された配線によって互いに結合されている。ポリシリコン層とシリコン基板ＳＢの表面との間には、ゲート絶縁膜(図示せず)が設けられている。

ゲート電極Ｇ１〜Ｇ１２の図中の上端部の間および両側において、シリコン基板ＳＢの表面にＰ型不純物拡散層ＰＤが形成されている。ゲート電極Ｇ１〜Ｇ１２の図中の下端部の間および両側において、シリコン基板ＳＢの表面にＮ型不純物拡散層ＮＤが形成されている。

矩形領域Ａ４の図中の上端部に、Ｘ方向に延在する電源配線ＶＬ（電源電圧ＶＤＤのライン）が配置される。電源配線ＶＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ１２の一方端に隣接して設けられている。電源配線ＶＬは、電源電圧ＶＤＤを標準セル３１内のＮＡＮＤゲートに供給するために設けられている。

電源配線ＶＬからＰ型不純物拡散層ＰＤの上方に向けて、Ｙ方向に延在する７つの電源端子ＶＴが設けられている。２つの電源端子ＶＴはゲート電極Ｇ１〜Ｇ１２の両側に配置されている。残りの５つの接地端子ＧＴは、それぞれゲート電極Ｇ２とＧ３，Ｇ４とＧ５，Ｇ６とＧ７，Ｇ８とＧ９，Ｇ１０とＧ１１の間に配置されている。各電源端子ＶＴの先端部は、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

矩形領域Ａ４の図中の下端部に、Ｘ方向に延在する接地配線ＧＬ（接地電圧ＶＳＳのライン）が配置される。接地配線ＧＬは、第１金属配線層を用いて形成されており、上方から見るとゲート電極Ｇ１〜Ｇ１２の他方端に隣接して設けられている。接地配線ＧＬは、接地電圧ＶＳＳを標準セル３１内のＮＡＮＤゲートに供給するために設けられている。

接地配線ＧＬからＮ型不純物拡散層ＮＤの上方に向けて、Ｙ方向に延在する２個の接地端子ＧＴが設けられている。接地配線ＧＬと接地端子ＧＴは、第１金属配線層を用いて形成されている。２つの接地端子ＧＴのうちの一方の接地端子ＧＴはゲート電極Ｇ１に隣接して配置され、他方の接地端子ＧＴはゲート電極Ｇ２とＧ３の間に配置されている。各接地端子ＧＴの先端部は、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。

また、ゲート電極Ｇ９〜Ｇ１２の中央部の上方に、入力端子Ｔ１ｃが設けられている。入力端子Ｔ１ｃは、第１金属配線層を用いて形成され、コンタクトホールＣＨを介して下方のポリシリコン層（ゲート電極Ｇ９〜Ｇ１２）に接続されている。

また、ゲート電極Ｇ２〜Ｇ１２の上方に、出力端子Ｔ２が設けられている。出力端子Ｔ２は、第１金属配線層を用いて形成されている。出力端子Ｔ２は、ゲート電極Ｇ２〜Ｇ１２およびＰ型不純物拡散層ＰＤの上方に配置されてＸ方向に延在する第１部分と、ゲート電極Ｇ９〜Ｇ１２およびＮ型不純物拡散層ＮＤの上方に配置されてＸ方向に延在する第２部分とを含む。

第１部分は、ゲート電極Ｇ１とＧ２の間、ゲート電極Ｇ３とＧ４の間、ゲート電極Ｇ５とＧ６の間、ゲート電極Ｇ７とＧ８の間、ゲート電極Ｇ９とＧ１０の間、およびゲート電極Ｇ１１とＧ１２の間の各々において、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。第２部分は、ゲート電極Ｇ９とＧ１０の間、およびゲート電極Ｇ１１とＧ１２の間の各々において、コンタクトホールＣＨを介して下方のＮ型不純物拡散層ＮＤに接続されている。また、出力端子Ｔ２は、ゲート電極Ｇ９，Ｇ１０の間において拡散層ＮＤ，ＰＤの上方に配置されてＹ方向に延在し、第１部分と第２部分の間に接続された第３部分とを含む。

また、ゲート電極Ｇ１〜Ｇ７およびＰ型不純物拡散層ＰＤの上方に、信号配線ＳＬ１が設けられている。信号配線ＳＬは、第１金属配線層を用いて形成されており、２つの接地端子ＧＴに隣接して配置されている。信号配線ＳＬ１は、ゲート電極Ｇ１とＧ２の間、ゲート電極Ｇ３とＧ４の間、ゲート電極Ｇ５とＧ６の間、およびゲート電極Ｇ７とＧ８の間の各々において、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

また、ゲート電極Ｇ５〜Ｇ１２およびＰ型不純物拡散層ＰＤの上方に、信号配線ＳＬ２が設けられている。信号配線ＳＬ２は、第１金属配線層を用いて形成されており、接地配線ＧＬに隣接して配置されている。信号配線ＳＬ２は、ゲート電極Ｇ４とＧ５の間、ゲート電極Ｇ６とＧ７の間、ゲート電極Ｇ８とＧ９の間、ゲート電極Ｇ１０とＧ１１の間、およびゲート電極Ｇ１２の図中の右側の各々において、コンタクトホールＣＨを介して下方のＰ型不純物拡散層ＰＤに接続されている。

ゲート電極Ｇ１〜Ｇ４と、それらの間および両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ１を構成する。ゲート電極Ｇ５〜Ｇ８の間およびその両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ２を構成する。ゲート電極Ｇ９〜Ｇ１２の間およびその両側のＰ型不純物拡散層ＰＤは、ＰチャネルＭＯＳトランジスタＰ３を構成する。

ゲート電極Ｇ１〜Ｇ４と、それらの間および両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ１を構成する。ゲート電極Ｇ５〜Ｇ８の間およびその両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ２を構成する。ゲート電極Ｇ９〜Ｇ１２の間およびその両側のＮ型不純物拡散層ＮＤは、ＮチャネルＭＯＳトランジスタＱ３を構成する。

図２０（ａ）は、スペアセル３２の構成を示す回路図であって、図１９（ａ）と対比される図である。図２０（ａ）を参照して、スペアセル３２が標準セル３１と異なる点は、ＮチャネルＭＯＳトランジスタＱ３のドレインがその電源電圧ＶＤＤ側のＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のドレイン（すなわち出力端子Ｔ２）と切り離され、ＮチャネルＭＯＳトランジスタＱ３のドレインが接地電圧ＶＳＳのラインに接続されている点である。このスペアセル３２では、ＮチャネルＭＯＳトランジスタＱ３のドレインとＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のドレインとが切り離されたので、電源電圧ＶＤＤのラインから接地電圧ＶＳＳのラインにサブスレッショルドリーク電流が流れることはない。

図２０（ｂ）は、スペアセル３２のレイアウトを示す図であって、図１９（ｂ）と対比される図である。図２０（ｂ）を参照して、スペアセル３２が標準セル３１と異なる点は、出力端子Ｔ２の第３部分が除去され、信号配線ＳＬ３が追加されている点である。

出力端子Ｔ２のうちの第１部分Ｔ２ａと第２部分Ｔ２ｂの間の第３部分は除去され、第２部分Ｔ２ｂは信号配線ＳＬ３を介して接地配線ＧＬに接続されている。信号配線ＳＬ３は、第１金属配線層を用いて形成されている。これにより、ＮチャネルＭＯＳトランジスタＱ３のドレインは、接地電圧ＶＳＳを受ける。

この実施の形態６では、スペアセル３２において、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３のドレインとＮチャネルＭＯＳトランジスタＱ３のドレインとを切り離し、ＮチャネルＭＯＳトランジスタＱ３のドレインに接地電圧ＶＳＳを与える。したがって、サブスレッショルドリーク電流を削減することができる。

図２１（ａ）（ｂ）は、実施の形態６の変更例を示す図であって、図１９（ａ）（ｂ）と対比される図である。この変更例では、スペアセル３２の代わりにスペアセル３３が使用される。スペアセル３３は、図２１（ａ）に示すように、標準セル３１のＮチャネルＭＯＳトランジスタＱ２のドレインとその電源電圧ＶＤＤ側のＮチャネルＭＯＳトランジスタＱ３のソースとを切り離し、トランジスタＱ２のドレインを接地電圧ＶＳＳのラインに接続したものである。

また、スペアセル３３では、図２１（ｂ）に示すように、信号配線ＳＬ２がゲート電極Ｇ７とＧ８の間で切断され、信号配線ＳＬ２が２つの信号配線ＳＬ２ａとＳＬ２ｂに分割される。また、第１金属配線層を用いて信号配線ＳＬ４が形成され、信号配線ＳＬ２ａが信号配線ＳＬ４を介して接地配線ＧＬに接続される。この変更例でも、実施の形態６と同じ効果が得られる。

図２２（ａ）（ｂ）は、実施の形態６の他の変更例を示す図であって、図１９（ａ）（ｂ）と対比される図である。この変更例では、スペアセル３２の代わりにスペアセル３４が使用される。スペアセル３４は、図２２（ａ）に示すように、標準セル３１のＮチャネルＭＯＳトランジスタＱ２のドレインとその電源電圧ＶＤＤ側のＮチャネルＭＯＳトランジスタＱ３のソースとを切り離し、トランジスタＱ３のソースを電源電圧ＶＤＤのラインに接続したものである。

また、スペアセル３４では、図２２（ｂ）に示すように、信号配線ＳＬ２がゲート電極Ｇ７とＧ８の間で切断され、信号配線ＳＬ２が２つの信号配線ＳＬ２ａとＳＬ２ｂに分割される。また、第１金属配線層を用いて信号配線ＳＬ５が形成され、信号配線ＳＬ２ｂが信号配線ＳＬ５を介して電源配線ＶＬに接続される。この変更例でも、実施の形態６と同じ効果が得られる。

図２３（ａ）（ｂ）は、実施の形態６のさらに他の変更例を示す図であって、図１９（ａ）（ｂ）と対比される図である。この変更例では、スペアセル３２の代わりにスペアセル３５が使用される。スペアセル３５は、図２３（ａ）に示すように、標準セル３１のＮチャネルＭＯＳトランジスタＱ１のドレインとその電源電圧ＶＤＤ側のＮチャネルＭＯＳトランジスタＱ２のソースとを切り離し、トランジスタＱ１のドレインを接地電圧ＶＳＳのラインに接続したものである。

また、スペアセル３５では、図２３（ｂ）に示すように、信号配線ＳＬ１がゲート電極Ｇ４とＧ５の間で切断され、信号配線ＳＬ１が２つの信号配線ＳＬ１ａとＳＬ１ｂに分割される。また、第１金属配線層を用いて信号配線ＳＬ６が形成され、信号配線ＳＬ１ａが信号配線ＳＬ６を介して接地配線ＧＬに接続される。この変更例でも、実施の形態６と同じ効果が得られる。

また、本実施の形態６では、３入力ＮＡＮＤゲートを含む標準セルとそのスペアセルについて説明したが、上記の方法は、２入力ＮＡＮＤゲートや、４入力以上の多入力ＮＡＮＤゲート、マルチプレクサ、フリップフロップにも適用可能である。また、特許文献７にはＦｉｎＦＥＴが開示されているが、本第１金属配線層を用いたＥＣＯは、ＦｉｎＦＥＴを用いた半導体集積回路にも適用可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，２１，２５，３１標準セル、２，２２，２３，２６，２７，３０，３２〜３５スペアセル、１０サーバ、１１，１６制御部、１２，１７記録媒体、１３ＣＡＤ設計ツール、１４ネットワーク、１５コンピュータ装置、２０回路領域、２０ａ単位回路領域、Ｔ１，Ｔ１ａ，Ｔ１ｂ入力端子、Ｔ２出力端子、Ｐ１〜Ｐ３ＰチャネルＭＯＳトランジスタ、Ｑ１〜Ｑ３ＮチャネルＭＯＳトランジスタ、ＳＢシリコン基板、Ａ１〜Ａ４矩形領域、Ｇ１〜Ｇ１２ゲート電極、ＰＤＰ型不純物拡散層、ＮＤＮ型不純物拡散層、ＶＬ電源配線、ＧＬ接地配線、ＶＴ電源端子、ＧＴ接地端子、ＣＨコンタクトホール、ＳＬ，ＳＬ１〜ＳＬ６信号配線、ＳＧＬ１，ＳＧＬ２副接地配線、ＣＬクロック配線。

Claims

内部回路の領域に予め配置され、前記内部回路の論理改訂を行なうときに標準セルに変更されるスペアセルを備え、
前記標準セルおよび前記スペアセルの各々は、
半導体基板の表面上にポリシリコン層を用いて形成され、第１の方向に延在するゲート電極と、
前記ゲート電極の一方端部の両側において前記半導体基板の表面に形成されたＰ型不純物拡散層と、
前記ゲート電極の他方端部の両側において前記半導体基板の表面に形成されたＮ型不純物拡散層と、
第１金属配線層を用いて形成されて前記ゲート電極の一方端に隣接して設けられ、前記第１の方向と直交する第２の方向に延在し、電源電圧を供給するための電源配線と、
前記第１金属配線層を用いて形成されて前記ゲート電極の他方端に隣接して設けられ、前記第２の方向に延在し、接地電圧を供給するための接地配線と、
前記第１金属配線層を用いて形成されて前記ゲート電極の一方側に設けられ、一方端部が下方の前記Ｐ型不純物拡散層に接続され、他方端部が下方の前記Ｎ型不純物拡散層に接続された第１の配線とを含み、
前記標準セルでは、前記ゲート電極の他方側において前記Ｐ型不純物拡散層が前記電源配線から前記電源電圧を受けるとともに前記Ｎ型不純物拡散層が前記接地配線から前記接地電圧を受け、
前記スペアセルは、さらに、前記第１金属配線層を用いて形成されて前記ゲート電極の他方側に設けられ、一方端部が前記Ｐ型不純物拡散層に接続され、他方端部が前記Ｎ型不純物拡散層に接続され、一定の電圧を受ける第２の配線を含む、半導体装置。
前記第２の配線は、前記一定の電圧として前記接地配線から前記接地電圧を受ける、請求項１に記載の半導体装置。
前記スペアセルでは、前記ゲート電極が前記接地電圧または前記電源電圧を受ける、請求項２に記載の半導体装置。
前記第２の配線は、前記一定の電圧として前記電源配線から前記電源電圧を受ける第２の配線を含む、請求項１に記載の半導体装置。
前記スペアセルでは、前記ゲート電極が前記電源電圧または前記接地電圧を受ける、請求項４に記載の半導体装置。
前記ゲート電極および前記Ｐ型不純物拡散層はＰ型トランジスタを構成し、
前記ゲート電極および前記Ｎ型不純物拡散層はＮ型トランジスタを構成し、
前記標準セルは、前記ゲート電極に与えられた信号の反転信号を前記第１の配線に出力するインバータを含む、請求項１に記載の半導体装置。
前記標準セルおよび前記スペアセルの各々において、前記ゲート電極、前記Ｐ型不純物拡散層、前記Ｎ型不純物拡散層、および前記第１の配線は２組設けられ、
各組において前記ゲート電極および前記Ｐ型不純物拡散層はＰ型トランジスタを構成し、
各組において前記ゲート電極および前記Ｎ型不純物拡散層はＮ型トランジスタを構成し、
一方の組の前記第１の配線は他方の組の前記ゲート電極に接続され、
前記標準セルは、一方の組の前記ゲート電極に与えられた信号を他方の組の前記第１の配線に伝達させるバッファを含み、
前記スペアセルでは、各組に前記第２の配線が設けられ、前記第２の配線は、前記一定の電圧として前記電源配線からの前記電源電圧または前記接地配線からの前記接地電圧を受ける、請求項１に記載の半導体装置。
前記標準セルおよび前記スペアセルの各々において、前記ゲート電極、前記Ｐ型不純物拡散層、前記Ｎ型不純物拡散層、および前記第１の配線は２組設けられ、
各組において前記ゲート電極および前記Ｐ型不純物拡散層はＰ型トランジスタを構成し、
各組において前記ゲート電極および前記Ｎ型不純物拡散層はＮ型トランジスタを構成し、
一方の組の前記第１の配線は他方の組の前記ゲート電極に接続され、
前記標準セルは、一方の組の前記ゲート電極に与えられた信号を他方の組の前記第１の配線に伝達させるバッファを含み、
前記スペアセルでは、他方の組に前記第２の配線が設けられ、
前記スペアセルの一方の組では、前記ゲート電極は前記電源配線からの前記電源電圧を受け、前記ゲート電極の他方側において前記Ｐ型不純物拡散層が前記電源配線から前記電源電圧を受けるとともに前記Ｎ型不純物拡散層が前記接地配線から前記接地電圧を受け、
前記スペアセルの他方の組では、前記第２の配線は前記一定の電圧として前記接地配線からの前記接地電圧を受ける、請求項１に記載の半導体装置。
内部回路の領域に予め配置され、前記内部回路の論理改訂を行なうときに標準セルに変更されるスペアセルを備え、
前記標準セルおよび前記スペアセルの各々は、
半導体基板の表面上にポリシリコン層を用いて形成され、互いに平行に設けられて第１の方向に延在する複数のゲート電極と、
前記複数のゲート電極の一方端部の間および両側において前記半導体基板の表面に形成された第１導電型不純物拡散層と、
前記複数のゲート電極の他方端部の間および両側において前記半導体基板の表面に形成された第２導電型不純物拡散層と、
第１金属配線層を用いて形成されて前記複数のゲート電極の一方端に隣接して設けられ、前記第１の方向と直交する第２の方向に延在し、第１の電圧を供給するための第１の電圧配線と、
前記第１金属配線層を用いて形成されて前記複数のゲート電極の他方端に隣接して設けられ、前記第２の方向に延在し、第２の電圧を供給するための第２の電圧配線とを含み、
前記複数のゲート電極の一方端部および前記第１導電型不純物拡散層は並列接続された第１〜第Ａ（ただし、Ａは２以上の整数である）の第１導電型トランジスタを構成し、前記第１〜第Ａの第１導電型トランジスタのソースは前記第１の電圧配線からの前記第１の電圧を受け、前記第１〜第Ａの第１導電型トランジスタのドレインは互いに接続され、
前記複数のゲート電極の他方端部および前記第２導電型不純物拡散層は第１〜第Ｂ（ただし、Ｂは２以上の整数である）の第２導電型トランジスタを構成し、
前記標準セルでは、前記第１〜第Ｂの第２導電型トランジスタは前記第２の電圧配線と前記第１〜第Ａの第１導電型トランジスタのドレインとの間に直列接続され、
前記スペアセルでは、前記標準セルのうちの前記第１〜第Ｂの第２導電型トランジスタのうちの第ｂ（ただし、ｂは１以上Ｂ以下の整数である）の第２導電型トランジスタのドレインとその前記第１の電圧側のトランジスタのソースまたはドレインとの間が切断され、前記第ｂの第２導電型トランジスタのドレインが前記第２の電圧を受けるか、前記第１の電圧側のトランジスタのソースまたはドレインが前記第１の電圧を受ける、半導体装置。
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、
前記第１の電圧は接地電圧であり、前記第２の電圧は電源電圧であり、
Ａ＝Ｂであり、
前記標準セルはＡ入力ＮＯＲゲートを構成し、
前記標準セルでは、前記第１〜第Ａの第１導電型トランジスタのゲートはそれぞれ第１〜第Ａの入力端子に接続され、前記第１〜第Ａの第２導電型トランジスタのゲートはそれぞれ第１〜第Ａの入力端子に接続され、前記第１〜第Ａの第１導電型トランジスタのドレインと前記第Ａの第２導電型トランジスタのドレインとはともに出力端子に接続される、請求項９に記載の半導体装置。
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であり、
Ａ＝Ｂであり、
前記標準セルはＡ入力ＮＡＮＤゲートを構成し、
前記標準セルでは、前記第１〜第Ａの第１導電型トランジスタのゲートはそれぞれ第１〜第Ａの入力端子に接続され、前記第１〜第Ａの第２導電型トランジスタのゲートはそれぞれ第１〜第Ａの入力端子に接続され、前記第１〜第Ａの第１導電型トランジスタのドレインと前記第Ａの第２導電型トランジスタのドレインとはともに出力端子に接続される、請求項９に記載の半導体装置。
請求項１または請求項９に記載の半導体装置の製造方法であって、
前記内部回路の領域に複数の前記標準セルのデータを配置する第１のステップと、
複数の前記標準セル間を接続する配線のパターンデータを作成する第２のステップと、
前記スペアセルのデータを挿入する第３のステップと、
前記内部回路の修正が必要と判別された場合に、前記スペアセルのデータを前記標準セルのデータに置換し、前記配線のパターンデータを修正する第４のステップと、
前記第４のステップで生成されたデータに基づいて前記内部回路を形成する第５のステップとを含む、半導体装置の製造方法。