JP2008118004A - 半導体集積回路 - Google Patents

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Abstract

【課題】十分なＬＯＤが確保され、所望のオン電流を有するＭＯＳトランジスタを備えた半導体集積回路を提供すること。
【解決手段】本発明に係る半導体集積回路は、半導体基板上の第１の方向に、隣接して配置された複数のスタンダードセルを備える半導体集積回路であって、各々の前記スタンダードセルは、第１の電源１０１に接続された第１の拡散層１０３及び第２の電源１０２に接続された第２の拡散層１０４を備え、隣接して配置された全ての前記スタンダードセルの第１の拡散層１０３同士及び第２の拡散層１０４同士が、全て一体となって形成されているものである。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、複数のスタンダードセルを備えた半導体集積回路に関する。
短期間で半導体基板上に集積回路を形成するためのレイアウト設計技術として、スタンダードセルを用いた半導体集積回路設計技術が広く利用されている。具体的には、インバータ回路やＮＡＮＤ回路のような小単位の回路をスタンダードセルとしてセルライブラリに登録しておき、このスタンダードセルを列状に配置することにより半導体集積回路を形成する。
ところで、近年の半導体集積回路の微細化に伴い、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのゲート間隔も狭く、ゲート長自体も小さくなっている。そのため、フォトリソグラフィプロセスによるゲート長の制御も難しくなり、ゲート長のばらつきによるＭＯＳトランジスタ性能のばらつきが問題となっている。この問題を解決するため、スタンダードセル間にダミートランジスタを挿入することにより、ゲート長の等しいゲート電極が等間隔に形成された半導体集積回路が開示されている（特許文献１参照）。すなわち、ゲート長の等しいゲート電極を等間隔に形成することにより、フォトリソグラフィプロセスによるゲート長のばらつきを低減することができる。
一方、特許文献２には、セルライブラリに登録するスタンダードセルの数を減らすため、登録された複数のスタンダードセルの拡散層を重ねることで異なる駆動能力のスタンダードセル列を作成する手法が開示されている。
特開平９−２８９２５１号公報 特開２００５−２２９０６１号公報 Vector Chan、外７名 「Strain for CMOS performance Improvement」IEEE 2005 Custom Integrated Circuits Conference、２００５年９月、ｐ．６６７−６７４
しかしながら、特許文献１に記載の発明では、すべてのスタンダードセル間にダミートランジスタを配置する必要があるため、半導体集積回路の微細化すなわち省スペース化に逆行するという問題があった。
また、最近、非特許文献１に示すように、半導体集積回路の微細化が進展すると、拡散層の長さであるＬＯＤ（Length of Diffusion）に対するＭＯＳトランジスタのオン電流の変化が顕著になると報告されている。具体的には、ＬＯＤが小さいほど、オン電流の変化が大きく、所定のＬＯＤを超えると、オン電流は一定になる。この結果、設計上は同じオン電流のＭＯＳトランジスタであっても、ＬＯＤの大小により、実際には、異なるオン電流となってしまうという問題があった。特許文献１及び特許文献２に記載の発明では、十分にこの問題を解決することができなかった。
本発明に係る半導体集積回路は、半導体基板上の第１の方向に、隣接して配置された複数のスタンダードセルを備える半導体集積回路であって、各々の前記スタンダードセルは、第１の電源に接続された第１の拡散層及び第２の電源に接続された第２の拡散層を備え、隣接して配置された前記スタンダードセルの前記第１の拡散層同士及び第２の拡散層同士が、全て一体となって形成されているものである。
本発明により、十分なＬＯＤが確保され、所望のオン電流を有するＭＯＳトランジスタを備えた半導体集積回路を提供することができる。
以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
実施の形態１
以下、本発明の好適な実施の形態について図を参照して説明する。図１は、本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル１を示す平面図である。図２は、図１に示したスタンダードセル１の素子配置に対応させた回路図である。
図１に示すスタンダードセル１は、接地線１０１、電源線１０２、Ｎ型拡散層１０３、Ｐ型拡散層１０４、ポリシリコン層１０５、コンタクト１０６、金属配線１０７を備える。また、図１に示すように、スタンダードセル１は、Ｐ１及びＰ２の２つのＰ型ＭＯＳトランジスタと、Ｎ１及びＮ２の２つのＮ型ＭＯＳトランジスタとを備える。このスタンダードセル１は、インバータ回路を構成する。
接地線１０１は接地からの金属配線であり、電源線１０２は電源からの金属配線である。図１に示すように、接地線１０１は図面の下端に、電源線１０２は図面の上端に配置されている。当然のことながら、この上下関係は反対であってもよい。また、接地線１０１及び電源線１０２は、図面左端から右端まで、少なくとも一方のセル境界１０８から他方のセル境界１０８に亘り形成されている。すなわち、複数スタンダードセルを隣接配置することにより、接地線１０１及び電源線１０２は一体となって形成される。なお、本実施の形態では、一方を接地させたが、これに限定されることはなく、他方の電源より低電位の電源であればよい。
Ｎ型拡散層１０３は、例えばリン（Ｐ）やヒ素（Ａｓ）を含んだシリコン（Ｓｉ）のＮ型拡散層であり、Ｎ型ＭＯＳトランジスタのソース領域及びドレイン領域を構成する。図１に示すように、Ｎ型拡散層１０３は、接地線１０１の近傍に配置され、図面左端から右端まで、少なくとも一方のセル境界１０８から他方のセル境界１０８に亘り、素子分離を介さずに、形成されている。図１では、３つのＮ型拡散層１０３が形成されている。また、複数スタンダードセルを隣接配置した場合、隣接して配置されたスタンダードセルのＮ型拡散層１０３同士は、全て一体となって形成される。なお、当然のことながら、基板としてＮ型半導体基板を用いる場合、Ｎ型拡散層１０３の下にＰ型ウェル層が必要となる。
また、３つのＮ型拡散層１０３間には、図面上下方向に延びたポリシリコン層１０５が、２列形成されている。このＮ型拡散層１０３間のポリシリコン層１０５は、ゲート電極を構成する。従って、Ｎ１及びＮ２の２つのＮ型ＭＯＳトランジスタが形成されている。上記の通り、各スタンダードセルはＮ型拡散層１０３間に素子分離領域が形成されておらず、かつ、複数スタンダードセルを隣接配置することにより、Ｎ型拡散層１０３は一体となって形成されるため、十分なＬＯＤが確保され、所望のオン電流を有するＮ型ＭＯＳトランジスタが得られる。なお、オン電流の変化を低減するには、図１に示す通り、Ｎ型拡散層１０３の幅（図面上下方向）が一定であることが好ましい。ここで、一定とは、オン電流の変化が問題にならない程度に一定ということを意味し、多少の変動は許容される。
さらに、Ｎ型拡散層１０３上には、図面上下方向に２つずつ整列したコンタクト１０６が、図面横方向すなわち複数のスタンダードセルが配置される方向に、等間隔に形成されている。より具体的には、２つずつ整列したコンタクト１０６は３列形成されており、両側の２列は各々セル境界１０８上に形成され、中央の１列はＰ型拡散層１０３上の２列のポリシリコン層１０５の中央に形成されている。これにより、一層オン電流の変化を低減することができる。
また、Ｎ型拡散層１０３は、両端のセル境界１０８上において、Ｎ型拡散層１０３上のコンタクト１０６を介し、接地線１０１に接続されている。すなわち、スタンダードセル１は、両端のセル境界１０８に、Ｎ型拡散層１０３と接地線１０１とを接続する接続部を備える。そして、隣接する他のスタンダードセルと、この接続部を共有することになる。
Ｐ型拡散層１０４は、例えばホウ素（Ｂ）を含んだシリコン（Ｓｉ）のＰ型拡散層であり、Ｐ型ＭＯＳトランジスタのソース領域及びドレイン領域を構成する。図１に示すように、Ｐ型拡散層１０４は、電源線１０２の近傍に配置され、図面左端から右端まで、少なくとも一方のセル境界１０８から他方のセル境界１０８に亘り、素子分離を介さずに、形成されている。図１では、３つのＰ型拡散層１０４が形成されている。また、複数スタンダードセルを隣接配置した場合、隣接して配置されたスタンダードセルのＰ型拡散層１０４同士は、全て一体となって形成される。なお、当然のことながら、基板としてＰ型半導体基板を用いる場合、Ｐ型拡散層１０４の下にＮ型ウェル層が必要となる。
また、３つのＰ型拡散層１０４間には、図面上下方向に延びたポリシリコン層１０５が、２列形成されている。このＰ型拡散層１０４上のポリシリコン層１０５は、ゲート電極を構成する。従って、Ｐ型拡散層１０４上には、Ｐ１及びＰ２の２つのＰ型ＭＯＳトランジスタが形成されている。上記の通り、各スタンダードセルはＰ型拡散層１０４間に素子分離領域が形成されておらず、かつ、複数スタンダードセルを隣接配置することにより、Ｐ型拡散層１０４は一体となって形成されるため、十分なＬＯＤが確保され、所望のオン電流を有するＰ型ＭＯＳトランジスタが得られる。なお、オン電流の変化を低減するには、図１に示す通り、Ｐ型拡散層１０４の幅（図面上下方向）も一定であることが好ましい。ここで、一定とは、オン電流の変化が問題にならない程度に一定ということを意味し、多少の変動は許容される。
さらに、Ｐ型拡散層１０４上にも、Ｎ型拡散層１０３上と同様に、図面上下方向に２つずつ整列したコンタクト１０６が、図面横方向すなわち複数のスタンダードセルが配置される方向に、等間隔に３列形成されている。これにより、一層オン電流の変化を低減することができる。
また、Ｐ型拡散層１０４は、両端のセル境界１０８上において、Ｐ型拡散層１０４上のコンタクト１０６を介し、Ｎ型拡散層１０３側と同様に、電源線１０２に接続されている。すなわち、スタンダードセル１は、両端のセル境界１０８に、Ｐ型拡散層１０４と電源線１０２とを接続する接続部を備える。そして、隣接する他のスタンダードセルと、この接続部を共有することになる。
ポリシリコン層１０５は、多結晶シリコン（Ｓｉ）からなり、Ｎ型拡散層１０３及びＰ型拡散層１０４上において、ＭＯＳトランジスタのゲート電極を構成する。図１に示すように、３つのＮ型拡散層１０３及び３つのＰ型拡散層１０４間にポリシリコン層１０５が、図面上下方向に２列形成されている。また、複数スタンダードセルを隣接配置した場合、ポリシリコン層１０５が等ピッチになるように形成されている。さらに、ポリシリコン層１０５の構成するゲート電極のゲート長を一定とすることが好ましい。このような構成すなわちゲート長の等しいゲート電極を等間隔に形成することにより、フォトリソグラフィプロセスによるゲート長のばらつきを低減することができる。なお、スタンダードセル１では、２列のポリシリコン層１０５が中央部で連結され、Ｈ字型に一体に形成されている。
金属配線１０７は、所望する回路構成に基づき、構成要素間を接続するために形成されており、各構成要素とは、コンタクト１０６を介して接続されている。
次に、図２に示した回路図を用いて、図１に示したスタンダードセル１の回路構成を説明する。スタンダードセル１は、２つのＰ型ＭＯＳトランジスタＰ１及びＰ２と、２つのＮ型ＭＯＳトランジスタＮ１及びＮ２とを備える。
図中ＩＮで示す入力は、上記４つのＭＯＳトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２のゲート電極に接続されている。また、Ｐ型ＭＯＳトランジスタＰ１及びＰ２は共に、図中ＶＤＤで示す電源に接続され、かつ、ドレイン領域同士が接続され、並列に接続されている。一方、Ｎ型ＭＯＳトランジスタＮ１及びＮ２は共に、図中ＧＮＤで示すように接地され、かつ、ドレイン領域同士が接続され、並列に接続されている。そして、Ｐ型ＭＯＳトランジスタＰ１及びＰ２のドレイン領域と、Ｎ型ＭＯＳトランジスタＮ１及びＮ２のドレイン領域とが、共に、図中ＯＵＴで示される出力に接続されている。
すなわち、スタンダードセル１は、直列に接続されたＰ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジスタＮ１とから構成されるインバータ回路を備える。また、直列に接続されたＰ型ＭＯＳトランジスタＰ２とＮ型ＭＯＳトランジスタＮ２とから構成されるインバータ回路を備える。スタンダードセル１は、上記２つのインバータ回路を並列に接続した１つのインバータ回路を構成するものである。
図３は、本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル２を示す平面図である。図３では、図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。図４は、図３に示したスタンダードセル２の素子配置に対応させた回路図である。
図１に示したスタンダードセル１との主たる相違点は、図３に示すように、スタンダードセル２では、５つのＮ型拡散層１０３及び５つのＰ型拡散層１０４間に、ポリシリコン層１０５が、図面上下方向に４列形成されている点である。従って、スタンダードセル２は、Ｐ３〜６の４つのＰ型ＭＯＳトランジスタと、Ｎ３〜６の４つのＮ型ＭＯＳトランジスタとを備える。このスタンダードセル２は、ＮＡＮＤ回路を構成する。なお、図３に示すように、スタンダードセル２では、４列のポリシリコン層１０５のうち、両端に位置する２列のポリシリコン層１０５は中央部で連結され、Ｈ字型に一体に形成されている。また、４列のポリシリコン層１０５のうち、中央に位置する２列のポリシリコン層１０５はＮ型拡散層１０３側とＰ型拡散層１０４側とで分断されている。かつ、Ｎ型拡散層１０３側とＰ型拡散層１０４側とにおいて、隣接する当該２列のポリシリコン層１０５同士が中央部で連結され、各々がＵ字型に一体に形成されている。
次に、図４に示した回路図を用いて、図３に示したスタンダードセル２の回路構成を説明する。図中ＩＮ１で示す入力は、４つのＭＯＳトランジスタＰ４、Ｐ５、Ｎ４、Ｎ５のゲート電極に接続されている。一方、図中ＩＮ２で示す入力は、４つのＭＯＳトランジスタＰ３、Ｐ６、Ｎ３、Ｎ６のゲート電極に接続されている。
４つのＰ型ＭＯＳトランジスタＰ３〜６は全て、図中ＶＤＤで示す電源に接続されている。ＩＮ１から接続されたＰ型ＭＯＳトランジスタＰ４とＰ５のドレイン領域同士が接続され、すなわち、並列に接続され、当該ドレイン領域が図中ＯＵＴで示す出力に接続されている。また、ＩＮ２から接続されたＰ型ＭＯＳトランジスタＰ３とＰ６もドレイン領域同士が接続され、すなわち、並列に接続され、図中ＯＵＴで示す出力に接続されている。
一方、４つのＮ型ＭＯＳトランジスタのうち、Ｎ３及びＮ６のみが、図中ＧＮＤで示すように接地されている。このＮ型ＭＯＳトランジスタＮ３とＮ６のドレイン領域同士が接続され、すなわち、並列に接続されている。また、Ｎ型ＭＯＳトランジスタＮ４とＮ５のドレイン領域同士も接続され、すなわち、並列に接続されている。そして、並列に接続されたＮ３及びＮ６と、並列に接続されたＮ４及びＮ５とが、直列に接続され、後者から図中ＯＵＴで示す出力に接続されている。
以上から、スタンダードセル２では、ＩＮ１から並列に接続されたＰ型ＭＯＳトランジスタＰ４及びＰ５と、ＩＮ２から並列に接続されたＰ型ＭＯＳトランジスタＰ５及びＰ６とが並列に接続されている。また、ＩＮ１から並列に接続されたＮ型ＭＯＳトランジスタＮ４及びＮ５と、ＩＮ２から並列に接続されたＮ型ＭＯＳトランジスタＮ３及びＮ６とが直列に接続されている。従って、スタンダードセル２は、１つのＮＡＮＤ回路を構成する。
図５は、図１に示したスタンダードセル１と図３に示したスタンダードセル２とを隣接配置した回路３を示す平面図である。図５では、図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
図５に示す回路３は、図１に示したスタンダードセル１の図面右側のセル境界１０８と、図３に示したスタンダードセル２の図面左側のセル境界１０８とを重ね合わせて隣接配置されたものである。このように、複数スタンダードセルを隣接配置した場合、Ｎ型拡散層１０３及びＰ型拡散層１０４同士が一体となって形成されるため、十分なＬＯＤが確保され、所望のオン電流を有するＰ型ＭＯＳトランジスタが得られる。なお、ここでは、２つのスタンダードセルの配置方法を示したまでであり、実際には、安定したオン電流を得るのに十分なＬＯＤを確保できるだけのスタンダードセルが隣接配置される。
また、上述の通り、Ｎ型拡散層１０３及びＰ型拡散層１０４を貫くポリシリコン層１０５が、等ピッチになるように形成されている。また、ポリシリコン層１０５の構成するゲート電極のゲート長を一定とすることがさらに好ましい。このような構成すなわちゲート長の等しいゲート電極を等間隔に形成することにより、フォトリソグラフィプロセスによるゲート長のばらつきを低減することができる。
また、Ｎ型拡散層１０３及びＰ型拡散層１０４上に、図面上下方向に２つずつすなわち同数整列したコンタクト１０６が、図面横方向に、等間隔に形成されている。さらに、各コンタクト１０６の列は、Ｎ型拡散層１０３及びＰ型拡散層１０４上で対向するポリシリコン層１０５から構成されるゲート電極同士の中央に位置する。これにより、一層オン電流の変化を低減することができる。
また、本発明の実施に係るスタンダードセルは、スタンダードセル１及び２のように、両端のセル境界１０８上において、Ｐ型拡散層１０４が電源線１０２に、Ｎ型拡散層１０３が接地線１０１に接続されている。従って、いずれのスタンダードセル同士であっても隣接して配置することができる。従来のスタンダードセルでは、構成上、隣接配置できないスタンダードセルがあったため、レイアウトに制約があった。
図６は、本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル４を示す平面図である。図６では、図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。図７は、図６に示したスタンダードセル４の素子配置に対応させた回路図である。
図１に示したスタンダードセル１との主たる相違点は、図６に示すように、スタンダードセル４では、Ｎ型拡散層１０３及びＰ型拡散層１０４間の２列のポリシリコン層１０５のうち一方が、Ｎ型拡散層１０３側とＰ型拡散層１０４側とで分断されている点である。スタンダードセル４は、２つのＰ型ＭＯＳトランジスタＰ７及びＰ８と、２つのＮ型ＭＯＳトランジスタＮ７及びＮ８とを備えるが、Ｐ型ＭＯＳトランジスタＰ８及びＮ型ＭＯＳトランジスタＮ８はダミートランジスタである。このようにダミートランジスタを設けることにより、両端のセル境界１０８上において、Ｐ型拡散層１０４が電源線１０２に、Ｎ型拡散層１０３が接地線１０１に接続される構成とすることができる。
次に、図７に示した回路図を用いて、図６に示したスタンダードセル４の回路構成を説明する。図中ＩＮで示す入力は、上記２つのＭＯＳトランジスタＰ７、Ｎ７のゲート電極に接続されている。また、Ｐ型ＭＯＳトランジスタＰ７は、図中ＶＤＤで示す電源に接続され、ドレイン領域が図中ＯＵＴで示される出力に接続されている。一方、Ｎ型ＭＯＳトランジスタＮ７は、図中ＧＮＤで示すように接地され、ドレイン領域が図中ＯＵＴで示される出力に接続されている。上述の通り、Ｐ型ＭＯＳトランジスタＰ８及びＮ型ＭＯＳトランジスタＮ８はダミートランジスタである。すなわち、スタンダードセル４は、直列に接続されたＰ型ＭＯＳトランジスタＰ７とＮ型ＭＯＳトランジスタＮ７とから構成される最も単純なインバータ回路を構成する。
また、図８に示すような２つのダミートランジスタのみからなるスタンダードセルを、複数隣接配置したスタンダードセルの一端又は両端に配置してもよい。スタンダードセルを複数隣接配置した場合も、両端部に位置するポリシリコン層１０５は、フォトグラフィプロセスにおいて、ゲート長がばらつきやすい。上記のような構成にすることにより、アクティブなトランジスタについては、ゲート長を均一にすることができる。配置するダミートランジスタ用のスタンダードセルは、複数であってもよい。さらに、図８に示すようなスタンダードセルを複数個隣接配置したものを１つのスタンダードセルとしてもよい。
なお、図９に示すように、Ｎ型拡散層１０３及びＰ型拡散層１０４は、図面上下方向に分割して形成されていてもよい。このような構成は、微細化の流れに沿うものであり、かつ、スタンダードセルの回路構成のバリエーションを増やすことができる。
次に、図１０を用いて、本発明に係る半導体集積回路の設計方法を説明する。図１０は、本実施の形態に係る半導体集積回路の設計方法のフローチャートである。まず、図１０に示すように、ＲＴＬ（Register Transfer Level）２１０のデータに基づき、複数のスタンダードセルが登録されたセルライブラリ２２０から適切なスタンダードセルを選択し、論理合成２３０を行う。これにより、ゲートレベルネットリスト２４０のデータを作成する。
本発明の実施に係るスタンダードセルは、両端のセル境界１０８上に、Ｐ型拡散層１０４と電源線１０２との接続部及びＮ型拡散層１０３と接地線１０１との接続部が形成されている。従って、いずれのスタンダードセル同士であっても隣接して配置することができるため、論理合成２３０が容易である。これに対し、例えば、特許文献２に記載の発明では、論理が等しく、駆動能力の異なる回路を限られたスタンダードセルから作成するため、論理合成２４０において、駆動能力を変更するための独自の論理合成ツールが必要となる。論理合成ツールとしては、通常、ツールベンダー製のものを用いるため、容易に変更することはできない。また、論理合成ツールの独自開発には多大な費用と時間を要する。一方、発明の実施に係るスタンダードセルを用いれば、独自の論理合成ツールは一切不要である。そのため、ツールベンダー製のものを用いて、簡易に論理合成２４０を行うことができる。
次に、ゲートレベルネットリスト２４０のデータに基づき、スタンダードセルを配置し、配置されたスタンダードセル間の配線を決定する自動配置配線２５０の処理を行う。この自動配置配線２５０の処理により、半導体集積回路のレイアウト２６０のデータを作成する。
最後に、作成されたレイアウト２６０のデータとゲートレベルネットリスト２４０のデータとを比較し、適切に配置配線されたか否かを検証するためのレイアウト検証２７０を行う。
図１１は、レイアウト検証２７０のフローチャートである。より具体的には、図１１に示すように、このレイアウト検証２７０は、レイアウトからトランジスタを認識するステップ２７１と、レイアウトから配線を認識するステップ２７２と、ゲートレベルネットリスト２４０とレイアウト２６０とを比較するステップ２７３からなる。
これに対し、例えば、特許文献１に記載の発明では、ダミートランジスタをスタンダードセル間に挿入するため、自動配置配線２５０において、そのための独自の自動配置配線ツールが必要となる。また、このレイアウト検証２７０において、トランジスタを認識するステップ２７１と、レイアウトから配線を認識するステップ２７２との間に、レイアウトからダミートランジスタを認識するステップが必要がとなる。そのための独自のレイアウト検証ツールも必要となる。一方、発明の実施に係るスタンダードセルを用いれば、独自の自動配置配線ツールやレイアウト検証ツールは一切不要である。そのため、ツールベンダー製のものを用いて、簡易に自動配置配線２５０やレイアウト検証２７０を行うことができる。
実施の形態２
次に、本発明を適用した実施の形態２について説明する。図１２は、本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル５を示す平面図である。図１２では、図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
図１２に示すスタンダードセル５は、図１に示すスタンダードセルと同じ回路構成すなわち図２に示した回路構成を有する。上記実施の形態１では、両端のセル境界１０８上において、Ｐ型拡散層１０４が電源線１０２に、Ｎ型拡散層１０３が接地線１０１に接続されていた。実施の形態２では、スタンダードセルの決められた一方のセル境界１０８側のみに、Ｐ型拡散層１０４と電源線１０２との接続部及びＮ型拡散層１０３と接地線１０１との接続部が形成されており、他方のセル境界１０８側には形成されていない。
具体的には、図１に示すスタンダードセル１と図１２に示すスタンダードセル５を比較すると、スタンダードセル１の右端に位置するＰ型拡散層１０４と電源線１０２との接続部及びＮ型拡散層１０３と接地線１０１との接続部が、スタンダードセル５では形成されていない。これにより、実施の形態１に比べ、セルライブラリにおける記憶容量を節約することができる。なお、当然のことながら、スタンダードセル５単独では、図２に示す回路を構成することはできない。しかしながら、図面の右側に本実施の形態に係る他のスタンダードセルを配置することにより、図２に示す回路を構成することができる。
図１３は、本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル５を示す平面図である。図１３では、図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
図１３に示すスタンダードセル６は、図３に示すスタンダードセルと同じ回路構成すなわち図４に示した回路構成を有する。図３に示すスタンダードセル２と図１３に示すスタンダードセル６を比較すると、スタンダードセル２の右端に位置するＰ型拡散層１０４と電源線１０２との接続部及びＮ型拡散層１０３と接地線１０１との接続部が、スタンダードセル５と同様に、スタンダードセル６では形成されていない。
図１４は、本発明の実施の形態に係る半導体集積回路に用いるスタンダードセルの一例であるスタンダードセル７を示す平面図である。図１４では、図１と同一の構成要素には同一の符号を付し、その詳細な説明は省略する。
図１４に示すスタンダードセル７は、実施の形態１において、セル境界１０８上に位置するＰ型拡散層１０４と電源線１０２との接続部及びＮ型拡散層１０３と接地線１０１との接続部のみにより構成されている。このスタンダードセル７は、スタンダードセル６や７のようなスタンダードセルを複数隣接配置する場合、最端にのみ配置されるものである。
図１２に示すスタンダードセル５、図１３に示すスタンダードセル６及び図１４に示すスタンダードセル７を隣接配置することにより、図１５に示す回路８構成することができる。回路８は図５に示した回路３と同一の回路である。
実施の形態１に係る半導体集積回路に用いるスタンダードセルの一例を示す平面図である。 図１に示したスタンダードセルの素子配置に対応させた回路図である。 実施の形態１に係る半導体集積回路に用いるスタンダードセルの他の一例を示す平面図である。 図３に示したスタンダードセルの素子配置に対応させた回路図である。 図１及び３に示したスタンダードセルを隣接配置した回路の平面図である。 実施の形態１に係る半導体集積回路に用いるスタンダードセルの他の一例を示す平面図である。 図６に示したスタンダードセルの素子配置に対応させた回路図である。 実施の形態１に係る半導体集積回路に用いるスタンダードセルの他の一例を示す平面図である。 実施の形態１に係る半導体集積回路に用いるスタンダードセルの他の一例を示す平面図である。 実施の形態１に係る半導体集積回路の設計方法のフローチャートである。 実施の形態１に係る半導体集積回路の設計方法のフローチャートである。 実施の形態２に係る半導体集積回路に用いるスタンダードセルの一例を示す平面図である。 実施の形態２に係る半導体集積回路に用いるスタンダードセルの他の一例を示す平面図である。 実施の形態２に係る半導体集積回路に用いるスタンダードセルの他の一例を示す平面図である。 図１２〜１４に示したスタンダードセルを隣接配置した回路の平面図である。
符号の説明
１、２、４、５、６、７ スタンダードセル
３、８ 回路
１０１ 接地線
１０２ 電源線
１０３ Ｎ型拡散層
１０４ Ｐ型拡散層
１０５ ポリシリコン層
１０６ コンタクト
１０７ 金属配線
１０８ セル境界

Claims (8)

  1. 半導体基板上の第１の方向に、隣接して配置された複数のスタンダードセルを備える半導体集積回路であって、
    各々の前記スタンダードセルは、第１の電源に接続された第１の拡散層及び第２の電源に接続された第２の拡散層を備え、
    隣接して配置された前記スタンダードセルの前記第１の拡散層同士及び第２の拡散層同士が、全て一体となって形成されている半導体集積回路。
  2. 前記第１の拡散層及び第２の拡散層は、隣接して配置された全ての前記スタンダードセルに亘り、一定の幅で形成されていることを特徴とする請求項１に記載の半導体集積回路。
  3. 複数のゲート電極が、隣接して配置された全ての前記スタンダードセルに亘り、前記第１の方向に等ピッチで形成されていることを特徴とする請求項１又は２に記載の半導体集積回路。
  4. 前記複数のゲート電極は、ゲート長が互いに等しいことを特徴とする請求項３に記載の半導体集積回路。
  5. 前記スタンダードセルは、２つのセル境界に、各々前記第１の電源と前記第１の拡散層とを接続する第１の接続部及び前記第２の電源と前記第２の拡散層とを接続する第２の接続部を備え、
    隣接する前記スタンダードセル同士が、前記セル境界において、前記第１及び第２の接続部を共有することを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路。
  6. 前記第１の拡散層及び／又は第２の拡散層が、前記第１の方向と交差する第２の方向に分割して形成されていることを特徴とする請求項１〜５のいずれか一項に記載の半導体集積回路。
  7. 複数の前記スタンダードセルを隣接して配置したその少なくとも一方の端部に、ダミートランジスタが配置されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路。
  8. 複数の前記スタンダードセルを隣接して配置したその両端部に、ダミートランジスタが配置されていることを特徴とする請求項７に記載の半導体集積回路。
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