JP2011166116A - 絶縁膜下の埋め込みバック・コントロール・ゲートを有するSeOI上の同型のトランジスタからなる回路 - Google Patents
絶縁膜下の埋め込みバック・コントロール・ゲートを有するSeOI上の同型のトランジスタからなる回路 Download PDFInfo
- Publication number
- JP2011166116A JP2011166116A JP2010263678A JP2010263678A JP2011166116A JP 2011166116 A JP2011166116 A JP 2011166116A JP 2010263678 A JP2010263678 A JP 2010263678A JP 2010263678 A JP2010263678 A JP 2010263678A JP 2011166116 A JP2011166116 A JP 2011166116A
- Authority
- JP
- Japan
- Prior art keywords
- control gate
- region
- transistor
- back control
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims description 56
- 239000010408 film Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 238000001459 lithography Methods 0.000 abstract description 9
- 238000012546 transfer Methods 0.000 abstract description 3
- 239000002184 metal Substances 0.000 description 18
- 238000013461 design Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101000801058 Homo sapiens TM2 domain-containing protein 2 Proteins 0.000 description 1
- 101000801068 Homo sapiens TM2 domain-containing protein 3 Proteins 0.000 description 1
- 102100033691 TM2 domain-containing protein 2 Human genes 0.000 description 1
- 102100033692 TM2 domain-containing protein 3 Human genes 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Logic Circuits (AREA)
Abstract
【課題】リソグラフィーパターン転写に存在する変動性によって発生する問題の解決、STIを使用せず、構造を厳密化して空間を節約すること、転写されるべきより規則的かつ緻密な構造の提供。
【解決手段】SeOI基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも1つのトランジスタT1〜T4がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。
【選択図】図8
【解決手段】SeOI基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも1つのトランジスタT1〜T4がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。
【選択図】図8
Description
本発明の分野は、マイクロエレクトロニクスの分野である。
本発明は、より詳細には、同型化されたパターンを備えた部品に基づいてSeOI(半導体・オン・インシュレータ)基板上に製造された半導体デバイスに関する。
本発明の利用分野における一般的な傾向は、ウェーハ上に転写されるべきリソグラフィー構造の歪みおよび変形の問題を解決するために、リソグラフィーを簡素化しようとする試みがなされていることである。
このため、従来技術は、同一のリソグラフィー平面において角(corner)をできる限り回避することを推奨している。しかしながら、回路を構成するための様々な幅のトランジスタを使用することは、よく行われていることである。
MOSFETトランジスタのチャンネルの長さは、現在、典型的には約30nmであるが、そのチャンネル幅Wは、典型的にはその長さよりもずっと大きい。今日、この幅が、所定のソース電圧、ドレイン電圧およびゲート電圧に対するトランジスタの電流密度を決定している。
通常、様々なトランジスタが様々な幅を有する電子回路を設計することが可能である。しかしながら、実際問題として、リソグラフィーの解像度限界のために、ある精度を備えた様々な幅を得ることは困難である。事実、細長いストリップをリソグラフィーによって製造するのは比較的に容易ではあるが、相当に制御された寸法を有する短いストリップは、実現するのが特に難しい。
特許文献1は、回路に含まれる様々なトランジスタ間における性能の不均一性を予防することを目的とした製造プロセスを教示している。そうするために、この明細書は、環境が様々なトランジスタに与える影響を均一にすることを提案している。より詳細には、この明細書は、FETトランジスタのアレイが複数の長いストリップの形で配置されることを提供する。そのために、どのストリップのドレイン領域およびソース領域も同じ寸法を有し、そして、それらの領域は、所定の寸法を有するゲート領域の幅だけ隔てられる。
したがって、リソグラフィーの解像度限界が、同一寸法を有するトランジスタからなるそのような長いストリップを使用することを強要しようとするものであることがわかるはずである。
しかしながら、そのために、電子回路を設計する際の柔軟性が失われる。なぜなら、様々なトランジスタの性能を調整するために、それらのトランジスタの幾何学的な幅を変更することはもはや不可能であるからである。
これに関連して、本発明の目的は、リソグラフィーパターン転写に本質的に存在する変動性(線路の構造化によるランダムな変動性、および線路/空間/線路の変動性)によって発生する問題を解決すること、シャロー・トレンチ分離(STI)の必要性を回避することによって、および、構造(アクティブ領域、ゲート線路、配線など)を厳密化することによって空間を節約すること、また、転写されるべきより規則的かつ緻密な構造を提案することによってリソグラフィーを簡素化することである。
このために、本発明は、第1の態様によれば、絶縁膜によってベース基板から分離された半導体材料の薄膜を備えた半導体・オン・インシュレータ基板上に形成された半導体デバイスであって、この半導体デバイスは、各々が少なくとも1つの電界効果トランジスタから形成されたパターンからなるアレイを備え、電界効果トランジスタの各々は、ソース領域、ドレイン領域、およびソース領域とドレイン領域とによって画定されたチャンネル領域を薄膜内に有し、さらにまた、チャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、パターンは行の形で配置され、どの行に含まれるソース領域およびドレイン領域も、同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域の幅だけ隔てられ、パターンに含まれる少なくとも1つのトランジスタが、チャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、トランジスタのチャンネル幅をあたかも変更したかのようにするために、あるいは、トランジスタのフロント・コントロール・ゲートに印加される電圧がどんなものであれ、トランジスタをオフ状態またはオン状態に強制的に維持するために、バック・コントロール・ゲート領域がバイアスされることが可能であることを特徴とする半導体デバイスを提供する。
このデバイスの好ましい、しかし限定するものではない特定の態様には、次のものがある。
− 行内のパターンのいくつかは、半導体・オン・インシュレータ基板の薄膜の同一アクティブ領域上に形成され、かつ、分離領域は隣接するパターンを画定し、分離領域は、アクティブ領域の上方に形成されたフロント分離ゲートと、アクティブ領域の下方に存在するベース基板内に形成されたバック分離ゲートとを備える。
− バック分離線路は、いずれかの行に存在する分離領域のそれぞれのバック分離ゲートを接続する。
− バック分離線路は、いくつかの行に共通である。
− バック分離ゲートは、アクティブ領域の伝導性とは反対の型の伝導性を有する。
− バック・ゲート線路が、1つまたは複数のトランジスタのバック・コントロール・ゲート領域(1つまたは複数)を接続する。
− バック・ゲート線路は、バック・コントロール・ゲート領域(1つまたは複数)をグラウンドまたは名目供給電圧に接続する。
− バック・ゲート線路は、バック・コントロール・ゲート領域(1つまたは複数)をアナログの調節可能な電位に接続する。
− バック・コントロール・ゲート領域は、反対の伝導性を有するウェルによって、ベース基板から分離される。
− バック・コントロール・ゲート領域は、トランジスタ・チャンネルの伝導性と同じ型の伝導性を有する。
− バック・コントロール・ゲート領域は、トランジスタ・チャンネルの伝導性とは反対の型の伝導性を有する。
− 行内のパターンのいくつかは、半導体・オン・インシュレータ基板の薄膜の同一アクティブ領域上に形成され、かつ、分離領域は隣接するパターンを画定し、分離領域は、アクティブ領域の上方に形成されたフロント分離ゲートと、アクティブ領域の下方に存在するベース基板内に形成されたバック分離ゲートとを備える。
− バック分離線路は、いずれかの行に存在する分離領域のそれぞれのバック分離ゲートを接続する。
− バック分離線路は、いくつかの行に共通である。
− バック分離ゲートは、アクティブ領域の伝導性とは反対の型の伝導性を有する。
− バック・ゲート線路が、1つまたは複数のトランジスタのバック・コントロール・ゲート領域(1つまたは複数)を接続する。
− バック・ゲート線路は、バック・コントロール・ゲート領域(1つまたは複数)をグラウンドまたは名目供給電圧に接続する。
− バック・ゲート線路は、バック・コントロール・ゲート領域(1つまたは複数)をアナログの調節可能な電位に接続する。
− バック・コントロール・ゲート領域は、反対の伝導性を有するウェルによって、ベース基板から分離される。
− バック・コントロール・ゲート領域は、トランジスタ・チャンネルの伝導性と同じ型の伝導性を有する。
− バック・コントロール・ゲート領域は、トランジスタ・チャンネルの伝導性とは反対の型の伝導性を有する。
もう1つの態様によれば、本発明は、本発明の第1の態様によるデバイスを駆動する方法に関し、この方法においては、トランジスタのしきい電圧をシフトさせるために、バック・コントロール・ゲート領域は、正または負にバイアスされ、より詳細には、とりわけ、バック・コントロール・ゲート領域が、アナログの調節可能な電位によってバイアスされる。
さらなる態様によれば、本発明は、本発明の第1の態様によるデバイスを駆動する方法に関し、この方法においては、トランジスタのフロント・コントロール・ゲートに印加される電圧がどんなものであれ、トランジスタがオフ状態またはオン状態に維持されるように、しきい電圧のシフトが制御される。とりわけ、バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルによって、しきい電圧のシフトはプログラムされる。
さらなる態様によれば、本発明は、再プログラム可能な回路に関し、この回路は、バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルの行に交互に挿入された本発明の第1の態様によるデバイスを備える。
本発明のその他の態様、目的および利点が、添付の図面を参照して、限定するものではない例として以下に提供される本発明の好ましい実施形態の詳細な説明を理解することによって、より明確なものとなる。
図1は、米国特許第US2008/0251848号明細書によって教示されるような従来技術によるCMOS電子回路を示す。
この回路は、いくつかのパターンからなるアレイを備え、それぞれのパターンは、少なくとも1つの電界効果トランジスタから形成され、かつ、行の形で配置され、どの行の各トランジスタのソース領域およびドレイン領域も同じ寸法を有しかつ所定の寸法を有するフロント・コントロール・ゲート領域WL1〜WL7の幅だけ隔てられる。
したがって、リソグラフィー工程の間には、幅の広いストリップ(水平の行および垂直のフロント・コントロール・ゲート領域)しか形成されない。そして、様々なトランジスタのチャンネル幅は、同一であり、2つの直交するストリップ間の区域によって規定される。
どのストリップの隣接するトランジスタ間にもSTI型分離トレンチが存在しないことに注意されたい。しかしながら、実際には、それらのトランジスタを互いに分離するために、そのような分離トレンチがストリップに沿って存在する。
図1の左から右に、回路は、次のパターン、すなわち、論理ゲートNOR2、3つのインバータINV1、INV2およびINV3、並びに論理ゲートNAND2を備える。
より詳細には、回路は、この例において、金属2からなる9本のバスを備え、p−FETトランジスタがバス2および3に沿って配置され、n−FETトランジスタがバス7および8に沿って配置される。バス4〜6は、これらのパターンへの入力/出力コネクションを形成するのに使用され、また、これらの様々なパターンをお互いに接続するのに使用される。8〜12本の金属2からなるバスを適切に備えたその他の組み合わせも可能であることは明白である。
金属1提供線路(Metal1 supply lines)BLP1、BLP2、BLN1、BLN2は、いくつかのトランジスタのドレイン領域の電位を定める役割をなす。
したがって、論理ゲートNOR2の第1のp−FETトランジスタのドレイン、および、インバータINV1とINV2のp−FETトランジスタのドレインは、線路BLP1に接続される。それに対して、インバータINV3のp−FETトランジスタのドレイン、および、論理ゲートNAND2のp−FETトランジスタのドレインは、線路BLP2に接続される。
論理ゲートNOR2のn−FETトランジスタのドレイン、およびインバータINV1とINV2のn−FETトランジスタのドレインは、線路BLN1に接続される。それに対して、インバータINV3のn−FETトランジスタのドレイン、および論理ゲートNAND2の第1のn−FETトランジスタのドレインは、線路BLN2に接続される。
線路BLP1およびBLP2は、典型的には、名目(nominal)供給電圧VDDを供給するのに使用される。それに対して、線路BLN1およびBLN2は、典型的には、グラウンドGNDに接続される。
行に沿ったパターンが基板の同一のアクティブ領域上に形成され、そのために、隣接するパターン間に分離領域が提供される。各々がアクティブ領域の上方に形成されたフロント分離ゲートを有するこれらの分離領域は、以下において、p−FETトランジスタに結合された分離領域に対しては符号IP1〜IP6を有し、そして、n−FETトランジスタに結合された分離領域に対しては符号IN1〜IN6を有する。
分離領域のフロント分離ゲートは、それぞれp−FETパターン間の分離領域およびn−FETパターン間の分離領域のための分離ゲート提供線路(isolation gate supply lines)BlPおよびBlNによってバイアスされる。これらの線路BlPおよびBlNは、典型的には、多結晶半導体材料(典型的には、多結晶シリコン)から形成される。
一般的には、本発明は、図1に示されるタイプの同型化された環境を備えた回路を、(絶縁膜によってベース基板から分離された半導体材料の薄膜を備えた)SeOI基板上に転写することを提案するものである。これに関連して、本発明は、少なくとも1つのトランジスタのチャンネルと向かい合ったベース基板内にバック・コントロール・ゲートを配置することを提案する。トランジスタのバック・コントロール・ゲートを正または負にバイアスすることによって(典型的には、+vddまたは−vddによって)、トランジスタの特性は個々に変更されてもよい。とりわけ、トランジスタのしきい電圧がシフトされてもよい。その結果、しきい電圧を変更することはチャンネルの物理的な幅を変更することに等しい。
したがって、本発明に関連しては、すべてのトランジスタに対して、チャンネルの物理的な幅は、一度しか定義されない。しかしながら、バック・コントロール・ゲートをどのように駆動するかを選択することによって、トランジスタのチャンネルの見掛け上の(実効の)幅をトランジスタごとに個々に変更することが可能であることがわかる。バック・コントロール・ゲートに印加される電圧は変更されてもよいので、それによって、本発明は、実効チャンネル幅を動的に変更するという利点を提供する。
チャンネルがn型の伝導性を有しかつバック・コントロール・ゲートがp型の伝導性を有するトランジスタ(このために、ここでの説明においては、バック・コントロール・ゲートは仕事関数(work function)を有すると言われる)は、きわめて高いしきい電圧を有する。そして、バック・コントロール・ゲートに正の電圧を印加することによって、このしきい電圧を減少させることができる。
チャンネルがn型の伝導性を有しかつバック・コントロール・ゲートがn型の伝導性を有するトランジスタ(このために、ここでの説明においては、バック・コントロール・ゲートは、仕事関数を有していないと言われる)は、バック・コントロール・ゲートに正の電圧を印加することによって減少させることのできる名目しきい電圧を有する。
バック・コントロール・ゲートを介したトランジスタのしきい電圧のこの変動は、Vth=Vt0−αVBGとして定式化されてもよい。ここで、Vthは、トランジスタのしきい電圧を表し、VBGは、バック・コントロール・ゲートに印加される電圧を表し、Vt0は、名目しきい電圧(これは、n型のバック・コントロール・ゲートまたはp型のバック・コントロール・ゲートのどちらが使用されるかに依存する仕事関数によってシフトされてもよい)を表す。また、αは、トランジスタの幾何学的形状に関連する係数を表す。
2009年6月にProvence,Aix−Marseille University IにおいてGermain Bossuによって主張された“Architectures innovantes de memoire non−volative embarquee sur film mince de silicium 「Innovative non−volatile memory architectures on thin silicon films」”という論文において説明されるように、係数αは、とりわけ、α=3tOX1/(tSi+3tOX2)として近似されてもよい。ここで、tOX1は、フロント・コントロール・ゲートをチャンネルから分離する誘電体ゲート膜の厚さ(典型的には、1〜2nm)を意味し、tOX2は、バック・コントロール・ゲートをチャンネルから分離する絶縁膜の厚さ(SeOI基板の場合、典型的には、5〜20nm)を意味し、そして、tSiは、薄膜の厚さを意味する。
したがって、トランジスタに関連するバック・コントロール・ゲートのドーピング型は名目しきい電圧をシフトしても或いはシフトしなくてもよいこと、および、バック・コントロール・ゲートをバイアスすることによってしきい電圧を調節することが可能であることが理解されるだろう。
したがって、(しきい電圧を減少させることによって)トランジスタのオン状態における伝導電流IONが増加すること、および、(しきい電圧を増加させることによって)トランジスタのオフ状態における小さいリーク電流IOFFが減少することから利益を得ることができる。
また、行に沿った隣接するパターンを分離する分離領域(絶縁領域)におけるリーク電流を減少させることによって、その分離領域の絶縁機能にも貢献することができる。
図2は、SeOI基板上に形成されたトランジスタのしきい電圧が、トランジスタのチャンネルと向かい合った絶縁膜の下方に存在するベース基板内に形成されたバック・コントロール・ゲートをバイアスすることによって、どのように制御されるかを説明するためのものである。
この図2において、中央の曲線CNは、(バック・コントロール・ゲートを備えないトランジスタの場合の)名目特性log(ID(VG))を表現する。
上側の曲線CVT−は、回路の名目供給電圧VDDよりも小さい電圧によって駆動されるバック・コントロール・ゲートの影響下にある名目特性log(ID(VG))を表している。この上側の曲線は、しきい電圧の増加と、電流IONおよびIOFFの減少とを示している。
下側の曲線CVT+は、名目供給電圧VDDによって駆動されるバック・コントロール・ゲートの影響下にある名目特性log(ID(VG))を表している。この下側の曲線は、しきい電圧の減少と、電流IONおよびIOFFの増加とを示している。
したがって、バック・コントロール・ゲートのバイアスを変化させることによって、下側の曲線CVT−と上側の曲線CVT+の間に存在する領域全体を網羅することが可能であり、それによって、トランジスタのしきい電圧と、トランジスタの特徴的な電流IONおよびIOFFとを調整することが可能であることが理解されるだろう。
まず、λ=0.05およびしきい電圧Vth=0.3Vとともに、0.9Vのゲート電圧およびドレイン電圧(VGS=VDS=0.9V)を考察する。
トランジスタのしきい電圧が0.05Vと0.6Vとの間に存在する値となるようにしきい電圧を変更することによって、チャンネルの物理的な幅をあたかも変更したかのようにすることができる。理論的には、トランジスタ・チャンネルの実効幅は、実際、チャンネルの物理的な幅W0の0.25倍から2.01倍までの範囲に存在する。
別の例においては、より低いゲート電圧およびドレイン電圧、すなわち0.7Vを考察する。この場合にも、トランジスタのしきい電圧が0.05Vと0.6Vとの間に存在する値となるようにしきい電圧を変更し、それによって、チャンネルの実効幅は、理論的には、チャンネルの物理的な幅の0.06倍から2.64倍までの範囲に存在する。
このように、本発明は、実効チャンネル幅の減少/増加を可能にし、これは、供給電圧が低くなるので、きわめて重要なことである。
この点に関しては、本発明の技術分野における傾向は、次世代の電子部品に対して、ますます低い供給電圧を使用しようとする試みがなされていることに注意されたい。したがって、本発明は、それ自身、次世代のためにきわめて興味深い先駆的なものであることがわかる。
図3〜図7は、本発明の様々な実施形態による図1に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す。
図3において、
− p−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、インバータINV2の2つのp−FETおよびn−FETトランジスタと、論理ゲートNAND2の2つのn−FETトランジスタとに関連する。また、
− n−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、インバータINV3の2つのp−FETおよびn−FETトランジスタとに関連する。
− p−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、インバータINV2の2つのp−FETおよびn−FETトランジスタと、論理ゲートNAND2の2つのn−FETトランジスタとに関連する。また、
− n−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、インバータINV3の2つのp−FETおよびn−FETトランジスタとに関連する。
バック・ゲート線路BGPおよびバック・ゲート線路BGNはそれぞれ、p−ドープ・バック・ゲート領域およびn−ドープ・バック・ゲート領域を同じ電位にまとめて接続する役割をなす。
したがって、p−ドープ・バック・ゲートに関連する線路BGPは、ハイ状態(典型的には、電位VDDに接続される)であってもよく、それに対して、n−ドープ・バック・ゲートに関連する線路BGNは、ロー状態(典型的には、グラウンドGNDに接続される)であってもよい。
このようにして、分離領域は、より高いしきい電圧を経験し、その結果として、より小さいリーク電流IOFFを経験し、それによって、どの行に沿った隣接するパターン間においてもより良好な絶縁を維持するのを助ける。
インバータINV2に関しては、p−FETトランジスタのバック・コントロール・ゲートおよびn−FETトランジスタのバック・コントロール・ゲートは、ハイ状態VDDにある。n−FETトランジスタの伝導電流IONは増加する。一方、p−FETトランジスタの伝導電流は減少する。したがって、INV2は、ロー(low)・p−FETおよびハイ(high)・n−FETを有する。
インバータINV3に関しては、これは、ハイ・p−FETおよびロー・n−FETを有する(p−FETトランジスタのバック・コントロール・ゲートおよびn−FETトランジスタのバック・コントロール・ゲートは、ロー状態GNDにある)。
論理ゲートNAND2に関しては、p−FETトランジスタは、バック・コントロール・ゲートを有していない。したがって、これらのp−FETトランジスタは、公称的な形で動作する。n−FETトランジスタは、ハイ状態にあるバック・コントロール・ゲートを有していない。これらのn−FETトランジスタは、より大きい伝導電流を有する。
図4は、さらなる実施形態を示し、この実施形態においては、より大きな柔軟性を提供するために、4つの異なる電圧レベルが使用される。
図4において、
− ハイ状態にあるバック・ゲート線路BGPHにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、インバータINV2のp−FETトランジスタとに関連し、
− ロー状態にあるバック・ゲート線路BGPLに接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV3のp−FETトランジスタに関連し、
− ロー状態にあるバック・ゲート線路BGNLにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、インバータINV3のn−FETトランジスタとに関連し、そして、
− ハイ状態にあるバック・ゲート線路BGNHに接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連する。
− ハイ状態にあるバック・ゲート線路BGPHにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、インバータINV2のp−FETトランジスタとに関連し、
− ロー状態にあるバック・ゲート線路BGPLに接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV3のp−FETトランジスタに関連し、
− ロー状態にあるバック・ゲート線路BGNLにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、インバータINV3のn−FETトランジスタとに関連し、そして、
− ハイ状態にあるバック・ゲート線路BGNHに接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連する。
したがって、図3に示される例と同様に、分離領域のリーク電流は、減少する。
インバータINV2は、ロー・p−FETトランジスタ(ハイ状態にあるp−ドープ・バック・コントロール・ゲート)およびハイ・n−FETトランジスタ(ハイ状態にあるn−ドープ・バック・コントロール・ゲート)を有する。
インバータINV3は、ハイ・p−FETトランジスタ(ロー状態にあるp−ドープ・バック・コントロール・ゲート)およびロー・n−FETトランジスタ(ロー状態にあるn−ドープ・バック・コントロール・ゲート)を有する。
図5は、さらなる実施形態を示し、この実施形態においては、トランジスタに関連するバック・コントロール・ゲートは、この実施形態に特有のバック・ゲート線路に接続される。そのような実施形態により、単一のトランジスタに専用されるバック・ゲート線路に印加される電位が調整可能になることが理解されるだろう。
この図5において、
− ハイ状態にあるバック・ゲート線路BGPHにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、インバータINV2のp−FETトランジスタとに関連し、
− 電圧を調節することができる個々のバック・ゲート線路BGPAに接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV3のp−FETトランジスタに関連し、
− ロー状態にあるバック・ゲート線路BGNLにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、n−FETトランジスタとに関連し、そして、
− 電圧を調節することができる個々のバック・ゲート線路BGNAに接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連する。
− ハイ状態にあるバック・ゲート線路BGPHにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、インバータINV2のp−FETトランジスタとに関連し、
− 電圧を調節することができる個々のバック・ゲート線路BGPAに接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV3のp−FETトランジスタに関連し、
− ロー状態にあるバック・ゲート線路BGNLにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、n−FETトランジスタとに関連し、そして、
− 電圧を調節することができる個々のバック・ゲート線路BGNAに接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連する。
したがって、インバータINV2は、ロー・p−FETトランジスタ(ハイ状態にあるp−ドープ・バック・コントロール・ゲート)、および調節可能なn−FETトランジスタ(電位を調節することができる線路BGNAによってアドレスされる個々のn−ドープ・バック・コントロール・ゲート)を有する。
インバータINV3に関しては、これは、ロー・n−FETトランジスタ(ロー状態にあるn−ドープ・バック・コントロール・ゲート)および調節可能なp−FETトランジスタ(電位を調節することができる線路BGPAによってアドレスされる個々のp−ドープ・バック・コントロール・ゲート)を有する。
図6は、図4の例の代わりとなる実施形態を示す。
この図6において、
− ハイ状態にあるバック・ゲート線路BGPHにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6に関連し、
− ロー状態にあるバック・ゲート線路BGPLにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV2のp−FETトランジスタと、インバータINV3のp−FETトランジスタとに関連し、
− ハイ状態にあるバック・ゲート線路BGNHにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、インバータINV3のn−FETトランジスタとに関連し、そして、
− ロー状態にあるバック・ゲート線路BGNLに接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連する。
− ハイ状態にあるバック・ゲート線路BGPHにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6に関連し、
− ロー状態にあるバック・ゲート線路BGPLにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV2のp−FETトランジスタと、インバータINV3のp−FETトランジスタとに関連し、
− ハイ状態にあるバック・ゲート線路BGNHにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、インバータINV3のn−FETトランジスタとに関連し、そして、
− ロー状態にあるバック・ゲート線路BGNLに接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連する。
したがって、インバータINV2は、ハイ・p−FETトランジスタ(ロー状態にあるp−ドープ・バック・コントロール・ゲート)およびロー・n−FETトランジスタ(ロー状態にあるn−ドープ・バック・コントロール・ゲート)を有する。
インバータINV3は、ハイ・p−FETトランジスタ(ロー状態にあるp−ドープ・バック・コントロール・ゲート)およびハイ・n−FETトランジスタ(ハイ状態にあるn−ドープ・バック・コントロール・ゲート)を有する。
図7は、好ましい実施形態を示し、この実施形態においては、分離領域は、反対の型の伝導性を有するバック・コントロール・ゲート領域に関連する。したがって、これらの分離領域におけるリーク電流はさらに減少する。
より詳細には、この図7において、
− ハイ状態にあるバック・ゲート線路BGNHにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、論理ゲートNOR2に含まれるn−FETトランジスタのいずれか1つと、インバータINV2のp−FETトランジスタとに関連し、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGPA1に接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV3のp−FETトランジスタに関連し、
− ロー状態にあるバック・ゲート線路BGPLにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、論理ゲートNAND2に含まれるp−FETトランジスタのいずれか1つと、インバータINV3のn−FETトランジスタとに関連し、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGPA2に接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV1のn−FETトランジスタに関連し、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGNA1に接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連し、そして、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGNA2に接続されたn−ドープ・バック・コントロール・ゲート領域は、BGPLに接続されていない論理ゲートNAND2のp−FETトランジスタに関連する。
− ハイ状態にあるバック・ゲート線路BGNHにまとめて接続されたn−ドープ・バック・コントロール・ゲート領域は、分離領域IP1〜IP6と、論理ゲートNOR2に含まれるn−FETトランジスタのいずれか1つと、インバータINV2のp−FETトランジスタとに関連し、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGPA1に接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV3のp−FETトランジスタに関連し、
− ロー状態にあるバック・ゲート線路BGPLにまとめて接続されたp−ドープ・バック・コントロール・ゲート領域は、分離領域IN1〜IN6と、論理ゲートNAND2に含まれるp−FETトランジスタのいずれか1つと、インバータINV3のn−FETトランジスタとに関連し、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGPA2に接続されたp−ドープ・バック・コントロール・ゲート領域は、インバータINV1のn−FETトランジスタに関連し、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGNA1に接続されたn−ドープ・バック・コントロール・ゲート領域は、インバータINV2のn−FETトランジスタに関連し、そして、
− (当業者によって選択された任意の中間値に)電圧を調節することができる個々のバック・ゲート線路BGNA2に接続されたn−ドープ・バック・コントロール・ゲート領域は、BGPLに接続されていない論理ゲートNAND2のp−FETトランジスタに関連する。
したがって、分離領域IP1〜IP6は、ハイ状態(典型的には、VDD)にあるp型バック・コントロール・ゲートを備えたp−チャンネルを有する。これらの領域は、最大しきい電圧を有し、その結果として、最小リーク電流を有する。
分離領域IN1〜IN6は、それ自身が、ロー状態(典型的には、GND)にあるn型バック・コントロール・ゲートを備えたn−チャンネルを有する。これらの領域は、最大しきい電圧を有し、その結果として、最小リーク電流を有する。
また、論理ゲートNOR2に含まれるn−FETトランジスタのいずれか1つも、n−チャンネルを有するが、ハイ状態にあるn型バック・コントロール・ゲートを備える。このn−FETトランジスタは、最小しきい電圧を有し、その結果として、(伝導電流IONの観点から)最大の性能特性を有する。
インバータINV1のn−FETトランジスタは、電圧を調節することができるp型バック・コントロール・ゲートを備えたn−チャンネルを有する。したがって、このトランジスタは、個々の線路BGPA2に印加される電圧に依存して、最小性能特性と中間性能特性との間に存在する性能特性を有する。
インバータINV1のp−FETトランジスタは、バック・コントロール・ゲートを有しておらず、そのために、このトランジスタは、名目的な形で動作する。
インバータINV2のn−FETトランジスタは、電圧を調節することができるn型バック・コントロール・ゲートを備えたn−チャンネルを有する。したがって、このトランジスタは、個々の線路BGNA1に印加される電圧に依存して、中間性能特性と最大性能特性との間に存在する性能特性を有する。
インバータINV3のp−FETトランジスタは、電圧を調節することができるp型バック・コントロール・ゲートを備えたp−チャンネルを有する。したがって、このトランジスタは、個々の線路BGPA1に印加される電圧に依存して、最小性能特性と中間性能特性との間に存在する性能特性を有する。
個々の線路BGNA2によって電圧を調節することができるn型バック・コントロール・ゲートを有していない論理ゲートNAND2のp−FETトランジスタは、中間性能特性と最大性能特性との間に存在する性能特性を有する。
線路BGPLによって電圧がロー状態にあるp型バック・コントロール・ゲートを有する論理ゲートNAND2のp−FETトランジスタは、それ自身が、最小しきい電圧および最大性能特性を有する。
図8の上側部分は、金属2からなる2つの線路7および8を示し、これらの線路に沿って、図7に示される回路のFETトランジスタが、配置される。図8の下側部分は、金属2からなる線路8の一部分の断面図を示し、この部分は、分離領域IN1〜IN3と、NOR2(T1およびT2)、INV1(T3)およびINV2(T4)パターンに含まれるn−FETトランジスタT1〜T4とを備える。この断面図において、絶縁膜は符号BOXを備える。
図8において、トランジスタ・チャンネルは完全空乏型であり、ソース領域およびドレイン領域は絶縁膜に接触した状態にある。
しかしながら、本発明は、ソース領域およびドレイン領域が薄膜全体内に延びていない部分空乏型技術にも適用されてよい。この場合、バック・コントロール・ゲートは、ソース領域とドレイン領域との間に存在するチャンネル領域からより遠くに離れているので、バック・コントロール・ゲートは、全体的にあまり効率的なものではないことに注意されたい。
これまでに説明したように、分離領域IN1〜IN3は、n−チャンネルを有し、それぞれの領域は、(線路BGPLによってロー状態にある)p+型バック・コントロール・ゲートGP1〜GP3を有する。
論理ゲートNOR2に含まれるn−FETトランジスタの一方であるT1は、(線路BGNHによってハイ状態にある)n+型バック・コントロール・ゲートGN1を有し、それに対して、論理ゲートNOR2に含まれる他方のn−FETトランジスタであるT2は、バック・コントロール・ゲートを有していない。
インバータINV1のn−FETトランジスタT3は、(個々の線路BGPA2によって調節することのできる)p+型バック・コントロール・ゲートGP4を有する。
インバータINV2のn−FETトランジスタT4は、(個々の線路BGNA1によって調節することのできる)n+型バック・コントロール・ゲートGN2を有する。
図8に示されるように、関連するバック・コントロール・ゲートは、トランジスタ・チャンネルの反対側にだけ延びるように局所化される。例えば、バック・コントロール・ゲートは、ドーパントを絶縁膜BOXの下方に注入することによって形成される。
バック・コントロール・ゲートは、コントロール・ゲートの伝導性とは反対の伝導性を有するウェルCN1、CP1、CN2、CP2(p+型バック・コントロール・ゲートGP1、GP2、GP3、GP4のためのn−型ウェルCN1およびCN2;n+型バック・コントロール・ゲートGN1およびGN2のためのp−型ウェルCP1およびCP2)によって、ベース基板から分離される。
ウェル電圧は、バック・コントロール・ゲートとウェルとの間の電気的ノードによって形成されるダイオードが、常に、逆バイアスされるように選択され、それによって、ダイオードは、バック・コントロール・ゲートを、ウェルから分離し、かつ、含まれるかもしれないあらゆるもの(とりわけ、他のバック・コントロール・ゲート)から分離する。当然ながら、実際には、バック・コントロール・ゲートGP2、GP3およびGP4をまとめて分離するウェルCN2の場合のように、同じ型を有するいくつかのバック・コントロール・ゲートに共通なウェルを提供することが可能である。
図7に戻ると、符号CPおよびCNは、それぞれ、n型バック・コントロール・ゲートおよびp型バック・コントロール・ゲートを分離するウェルを示している。ウェルCPは、典型的には、ロー状態GNDにあり、それに対して、ウェルCNは、典型的には、ハイ状態VDDにある。
別の実施形態(図示しない)によれば、絶縁膜BOXの下方に存在するベース基板内に配置された第2の絶縁膜が、バック・コントロール・ゲートをベース基板から完全に又は部分的に分離するのに貢献してもよい。
本発明によるデバイスは、次の利点を有する。
p−FETトランジスタおよびn−FETトランジスタに対する広い性能範囲(performance range)を、ただ1つの物理的なチャンネル幅だけを使用して得ることができる。典型的には、以下の3つの種類の性能である。
− バック・コントロール・ゲートが存在しない場合の通常の性能。
・その結果として、トランジスタは、普通のSeOIトランジスタであり、既存の回路設計を変更する必要がない。
・その結果として、トランジスタは、普通のSeOIトランジスタであり、既存の回路設計を変更する必要がない。
− “ON”バック・コントロール・ゲートによってトランジスタの伝導を増大させる、増強された性能。
・その結果として、トランジスタは、チャンネル幅が実際よりも広いかのように動作し、あるいは、トランジスタは、性能単位(速度、ION)当たりより小さいフットプリントを有する。
・その結果として、トランジスタは、チャンネル幅が実際よりも広いかのように動作し、あるいは、トランジスタは、性能単位(速度、ION)当たりより小さいフットプリントを有する。
− “OFF”バック・コントロール・ゲートによってトランジスタの伝導を減少させる、低減された性能。
・その結果として、トランジスタは、チャンネル幅が実際よりも狭いかのように動作する。これは、性能比(performance ratios)が望まれる場合(例えば、フリップフロップ型のラッチの場合)に都合がよいことがわかる。なぜなら、それによって、その他のデバイスのチャンネル幅を広げる必要がないからである。また、リーク電流が相当に減少する。したがって、トランジスタがスイッチングしない限り(考慮されるべき比が存在しない)において、この種の性能がオフ状態において使用されてもよく、それによって、リーク電流IOFFが減少する。
・その結果として、トランジスタは、チャンネル幅が実際よりも狭いかのように動作する。これは、性能比(performance ratios)が望まれる場合(例えば、フリップフロップ型のラッチの場合)に都合がよいことがわかる。なぜなら、それによって、その他のデバイスのチャンネル幅を広げる必要がないからである。また、リーク電流が相当に減少する。したがって、トランジスタがスイッチングしない限り(考慮されるべき比が存在しない)において、この種の性能がオフ状態において使用されてもよく、それによって、リーク電流IOFFが減少する。
しかしながら、本発明は、これら3つの種類の性能に決して限定されるものではない。事実、アナログの調節可能なバイアスをトランジスタのバック・コントロール・ゲートに印加することによって、性能特性は動的に調整されてもよい。それによって、上述の“低減された性能”と“増強された性能”との間に存在する任意の種類の性能を実現することができる。
特定の変形においては、バック・コントロール・ゲートは、予め定められた複数の電圧のいずれか1つによってバイアスされてもよい。これらの複数の電圧は、典型的には、デバイスの環境において利用可能な電圧であり、例えば、Vdd、(Vdd×2、Vdd/4のような)Vddの様々な分数、(Vdd−Vtp、Vdd−Vtnなどのような)利用可能な電圧の様々な組み合わせである。
このように、p−FETトランジスタとn−FETトランジスタとの間の比は、チャンネル幅を変更しなくても、調節されることが可能である。
このように、本発明によるデバイスは、一般的な設計において直面する、トランジスタは様々な寸法を有していなければならないという必要性を除去するものであることが理解されるだろう。効率的に、1つの物理的な幅と、トランジスタの簡素化されたモデルおよびパラメータとだけが使用される。トランジスタモデルは、実際には、多くの二次的な(寄生の)または三次的な端部効果(edge effect)を備えた複雑な式であることに注意されたい。これらの効果のほとんどは、トランジスタの寸法に依存し、また、最近の技術の場合、環境(近接応力)に依存する。本発明に関連しては、トポロジーはただ1つしかなく、そのため、モデルは大きく簡素化されることが可能である(このことは、結果として、より迅速な利用可能性、より短い開発時間などをもたらす)。
さらに、高いレベルの規則性のおかげで、および、多結晶シリコンの粗さ(polysilicon roughness)しか残らないために、きわめて低い変動性が存在する。それに対して、完全空乏型構造が形成される場合、ドーパントレベルのばらつきが存在しなくなることに注意されたい。
また、本発明によるデバイスは、パターンの端部丸め効果(edge rounding effect)に影響を受けない。なぜなら、すべてのチャンネルは同じ物理的な幅を有するからである。アクティブ領域ストリップは、効率的には、多結晶シリコン接続線路の近くに丸みを有していない長い多角形である。また、そのような線路の90°の角は、(構造の上部および底部の両方に存在する)アクティブストリップから遠くに離れており、かつ、そのアクティブストリップと相互作用をなさない。
さらにまた、本発明によるデバイスは、クロスカップリング効果(cross−coupling effect)に影響を受けない。
これは、一般的な設計においては、多くの場合に、多結晶シリコン・コネクションが他の論理ゲートのドレインに近接しているからである。そして、2つのノードが、容量結合され、互いに妨害され、その結果として、一般的には、通信遅延をもたらす。セル同士の隣接は、予測することができないので、それぞれのセルのモデルにこの結合を考慮に入れることはできず、そのために、アプリケーションの設計において比較的遅れて発見される。本発明に関連しては、アクティブストリップと多結晶シリコン・コネクションとの間の相互作用は、あらゆる状況に対して同じであり、それによって、一般的な設計において直面する欠点が解決される。とりわけ、結合のモデリングは、回路製造の後においても依然として有効である。
さらにまた、本発明によるデバイスは、分離領域におけるリーク電流を減少させるために、バック・コントロール・ゲートを分離領域と関連させることによって低減した電力消費を有し、また、リーク電流をさらに減少させるために、オフ状態にあるトランジスタに関連するバック・コントロール・ゲートに動的に作用する能力を有する。
本発明の有効性を説明するために、標準的なCMOSセル・ライブラリが異なる性能特性を有する12個のインバータを備えてもよいことを思い出されるだろう。
本発明は、完全空乏型技術に適用される場合、ほんの3つのインバータ(INV1、INV4およびINV8)しか使用しないことを可能にする。なぜなら、実効チャンネル幅は、物理的な幅の+/−50%だけ調整されてもよいからである。
部分空乏型技術においては、4つのインバータ(INV1、INV4、INV6およびINV9)が必要とされる。なぜなら、実効チャンネル幅は、物理的な幅の+/−30%だけ調整されてもよいからである。
その結果として、標準的なセル・ライブラリは、大幅に簡素化され、事実、一般的には、1/2に減少する。
したがって、今日約100のデザイン・ルールが使用されるが、本発明は、それらの中の約50個だけを使用すればよいことを可能にする。
この点に関しては、過去において、デザイン・ルール・マニュアルは約100〜200のルールを含んでいたことに注意されたい。現在、技術は、一般的には100nm以下である。このため、新しいルールをもたらす多くの物理的な影響が現れており、これらの新しいルールは、100〜200からなる初期のルールの集合を簡単かつ容易に適用するのを妨げる。32nmのテクノロジー・ノードにおいては、デザイン・ルール・マニュアルは約800〜1,000のルールを備え、これらのルールにおいては、新しいルールのほとんどが、難しい組み合わせのトポロジーを複雑に表現するものである。これは、フットプリントの観点から、効率の損失を伴うものである。これとは対照的に、本発明の効率は、一般的には、一定の状態に維持される。したがって、45nmのテクノロジー・ノードにおいて使用されるフットプリントの観点から、本発明と一般的なアプローチとがほぼ同等のものであるならば、本発明は、その後のテクノロジー・ノードにおいては、ますます、より効率的なものになるはずである。
さらにまた、デザイン・ルールの集合がルールの通常の集合のうち極端に減少した部分集合である限り、また、これらのルールは、それらのルールに独特に関連して適用されるので、リソグラフィーが最初に可能にしていたもの以下でトランジスタを設計することが可能となる。とりわけ、コンタクトの幅と、多くのコンタクト(poly−contact)の距離とを最適化することが可能である(例えば、2つの名目(nominal)正方形コンタクトを、1つの長方形のいくぶん狭いコンタクトに取り替えることによって)。
さらにまた、バック・コントロール・ゲートは、絶縁膜の下方に埋め込まれ、その結果として、フットプリントに対して影響を与えないという利点を有することに注意されたい。
さらに、本発明に基づいて“増強された”セルの助けによって、大きな伝導電流を生成することができるので、フットプリントは約10〜15%だけ減少してもよいことにも注意されたい。
最後に、トランジスタのいわゆる“フロント−エンド”構造の極端な規則性は、いわゆる“標準的な”セル(すなわち、一般的な使用のために予め設計されたセル)に対していわゆる“バック−エンド”メタライゼーションを通常通り使用するのにとりわけ適していることに注意されたい。
これは、標準的なセルは、一定のピッチで交互に水平および垂直となるメタライゼーション・レベル(metallization levels)により、お互いに相互接続(ルーティング)されるためである。デザイン・ルールの数の減少は、フロント・エンドおよびバック・エンドの制約を阻止(closing−off)するのをとてつもなく容易にする(トランジスタの繰り返しピッチおよびルーティング・ピッチが同じものにされる)。そのために、標準的なセルを使用することがより容易になる。なぜなら、構造によって、入力/出力は金属ルーティング・グリッド上に配置されるからである。一般的な場合においては、これは、必ずしもきわめて容易であるとは限らず、とりわけ、垂直軸および/または水平軸に沿ってセルを表現する可能性を考慮に入れることが必要である。しかしながら、ルーティング・グリッドの入力/出力を保持することは、多くの場合、標準的なセルのフットプリントを増大させることを意味する。本発明の場合、トランジスタのストリップを全体的に簡素化しかつ事前に配置することによって、これら全ての考慮すべき問題が除去される。
さらにまた、本発明は、本発明の第1の態様に基づいたデバイスに限定されるのではなく、そのようなデバイスを駆動する方法にまで拡張され、その方法において、バック・コントロール・ゲート領域は、トランジスタのしきい電圧をシフトさせるために、正または負にバイアスされる。有利には、p型バック分離ゲートはグラウンドに接続され、そして、n型バック分離ゲートは名目供給電圧に接続される。
これまでに説明したように、FDSOIトランジスタにバック・ゲート電圧を印加することは、デバイスの電気的特性を変更する。簡単に言えば、バック・ゲートに対するより高い電圧は、Nチャンネル・デバイスのしきい電圧を減少させ、より低い電圧は、しきい電圧を増加させる。同じことは、絶対値においてPチャンネル・デバイスにも言える。
きわめて高い電圧をバック・ゲートに印加することによって、この効果を飽和させることが可能である。例えば、Nチャンネル・トランジスタに印加されるきわめて高い電圧は、そのトランジスタのしきい値を負の値にまで減少させ、トランジスタのフロント・ゲートに印加される電圧レベルに関係なく、トランジスタを常にONにする。それとは逆に、バック・ゲートに対する(きわめて高い)負の電圧は、しきい値を、電力供給Vddを越えたレベルにまで増加させ、そのレベルにおいては、トランジスタのフロント・ゲートに印加されるあらゆる電圧(0〜Vdd)に対して、トランジスタはOFFの状態に維持される。対称性によって、同じことは、相補的なPチャンネル・デバイスにも言える。
言い換えれば、トランジスタは、バック・ゲートを適切に制御することによって、“開放”および“短絡”に変化させられることが可能である。この特徴は、再構成可能な論理を生成するのにとりわけ効果的であることがわかる。図9は、図10の真理値表に示されるように、様々なトランジスタT1〜T4のバック・ゲートBG1〜BG4に印加される電圧に依存して、すべての2入力ブール関数に変換することのできる再構成可能論理回路の例を示す。
図9に関しては、AおよびBは、再構成可能論理回路の2つの入力を示し、OUTは、再構成可能論理回路の出力を示す。図10に関しては、Vppは、それぞれ、Nチャンネル・トランジスタの場合、しきい電圧を強制的に負の値(トランジスタは常にON)または供給電圧Vddよりも高い値(トランジスタは常にOFF)にするに足るだけ十分に高い電圧を示し、Pチャンネル・トランジスタの場合、しきい電圧を強制的に正の値または絶対値でVddよりも大きい値にするに足るだけ十分に高い電圧を示す。再構成可能論理のこの原理は、3以上の入力に容易に拡張することができることがわかるはずである。
適切にバック・ゲートを制御することによってトランジスタを“開放”および“短絡”に変化させることは、例えば、FPGAのような再プログラム可能回路にとって興味を起こさせることであることがわかる。この場合、バック・ゲートは、トランジスタの強さを調整するのに使用されるのではなく、グループに含まれるトランジスタ間の電気的な結合を確立または切断するのに使用される。再プログラム可能セルのレイアウトがあらゆる関数に対してただ1つであることは、興味深いことである。
様々なバック・ゲートに印加される電圧は、有利に外部の回路から入力され、また可能であれば、SRAMセルまたはFlashセルのような隣接する回路から入力される。再プログラム可能回路によって実現することのできる様々な関数のプログラミングは、これらの回路に記憶される。あらゆるブール関数をこの種のセルによってプログラムすることができるので、ただ1つのかつ予め定義されたバック・エンド配線を同様に定義することができる。その結果として、予め定義されたチップは、エンド・ユーザによって、完全に処理されてもよく、そして、プログラムされてもよい。例えば、図11は、本発明による再プログラム可能論理回路を示し、論理セルLC(それぞれの論理セルは、例えば、図9の回路に対応する)の考えられる配置、および、論理セルのプログラミングを記憶しかつ適切な電圧をバック・ゲートに供給するのに使用されるメモリ・セルMC(SRAMまたはFlash)の考えられる配置を示す。図11において、論理セルLCのストリップは、メモリ・セルMCの行に交互に挿入される。わかりやすいように、論理セルLCは、図11の箱によって概略的に示されており、そして、メモリ・セルMCから出ている矢印は、メモリ・セルMCによって論理セルLCのバック・ゲート電圧を制御することを示している。
寸法は、論理領域LCにおけるトランジスタのピッチによってもたらされるので、メモリ・セルMCは、比較的にゆとりのあるピッチで、金属1の層および金属2の層だけを使用する。図11に関して、M1−MCは、メモリ・セルMCの行を選択するのに使用される金属1の層を示し、そして、M2−MCは、メモリ・セルの列を選択するのに使用される金属2の層を示す。より詳細には、さらに、論理セルLCの様々な入力および出力を上部金属層によって構成された予め定義された網に接続するのに十分な資源が、金属2のレベルに存在する。図11に関して、M2−LCは、論理セルLCのトラックを相互接続するのに使用される金属2の層を示し、そして、M3−LCは、論理セルLCのトラックを相互接続するのに使用される金属3の層を示す。
NOR2、NAND2 論理ゲート
INV1〜INV3 インバータ
IP1〜IP6 p−FETトランジスタに結合された分離領域
IN1〜IN6 n−FETトランジスタに結合された分離領域
WL1〜WL7 フロント・コントロール・ゲート領域
BLP1、BLP2、BLN1、BLN2 金属1提供線路
BlP、BlN 分離ゲート提供線路
BG1〜BG4 バック・ゲート
BGP、BGN、BGPH、BGPL、BGNH、BGNL、BGPA1、BGPA2、BGNA1、BGNA2 バック・ゲート線路
T1〜T4 トランジスタ
LC 論理セル
MC メモリ・セル
M1−MC 金属1の層
M2−MC 金属2の層
M3−MC 金属3の層
INV1〜INV3 インバータ
IP1〜IP6 p−FETトランジスタに結合された分離領域
IN1〜IN6 n−FETトランジスタに結合された分離領域
WL1〜WL7 フロント・コントロール・ゲート領域
BLP1、BLP2、BLN1、BLN2 金属1提供線路
BlP、BlN 分離ゲート提供線路
BG1〜BG4 バック・ゲート
BGP、BGN、BGPH、BGPL、BGNH、BGNL、BGPA1、BGPA2、BGNA1、BGNA2 バック・ゲート線路
T1〜T4 トランジスタ
LC 論理セル
MC メモリ・セル
M1−MC 金属1の層
M2−MC 金属2の層
M3−MC 金属3の層
Claims (16)
- 絶縁膜によってベース基板から分離された半導体材料の薄膜を備えた半導体・オン・インシュレータ基板上に形成された半導体デバイスであって、
前記半導体デバイスは、各々が少なくとも1つの電界効果トランジスタから形成されたパターンからなるアレイを備え、前記電界効果トランジスタの各々は、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域とによって画定されたチャンネル領域を前記薄膜内に有し、さらにまた、前記チャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、前記パターンは行の形で配置され、どの前記行に含まれる前記ソース領域および前記ドレイン領域も、同じ寸法を有し、かつ所定の寸法を有する前記フロント・コントロール・ゲート領域だけ隔てられ、
前記パターンに含まれる少なくとも1つの前記トランジスタが、前記チャンネル領域の下方に存在する前記ベース基板内に形成されたバック・コントロール・ゲート領域を有し、前記トランジスタのしきい電圧をシフトさせて、前記トランジスタのチャンネル幅をあたかも変更したかのようにするために、あるいは、前記トランジスタの前記フロント・コントロール・ゲートに印加される電圧がどんなものであれ、前記トランジスタをオフ状態またはオン状態に強制的に維持するために、前記バック・コントロール・ゲート領域がバイアスされることが可能である、
ことを特徴とする半導体デバイス。 - 前記行における前記パターンのいくつかが、前記半導体・オン・インシュレータ基板の前記薄膜の同一アクティブ領域上に形成され、かつ、分離領域が隣接する前記パターンを画定し、前記分離領域が、前記アクティブ領域の上方に形成されたフロント分離ゲートと、前記アクティブ領域の下方に存在する前記ベース基板内に形成されたバック分離ゲートとを備えた請求項1に記載の半導体デバイス。
- バック分離線路が、いずれかの前記行に存在する前記分離領域のそれぞれの前記バック分離ゲートを接続する請求項2に記載の半導体デバイス。
- 前記バック分離線路が、いくつかの前記行に共通である請求項3に記載の半導体デバイス。
- 前記バック分離ゲートが、前記アクティブ領域の伝導性とは反対の型の伝導性を有する請求項2から請求項4のいずれか一項に記載の半導体デバイス。
- バック・ゲート線路が、1つまたは複数の前記トランジスタの前記バック・コントロール・ゲート領域(1つまたは複数)を接続する請求項1に記載の半導体デバイス。
- 前記バック・ゲート線路が、前記バック・コントロール・ゲート領域(1つまたは複数)をグラウンドまたは名目供給電圧に接続する請求項6に記載の半導体デバイス。
- 前記バック・ゲート線路が、前記バック・コントロール・ゲート領域(1つまたは複数)をアナログの調節可能な電位に接続する請求項6に記載の半導体デバイス。
- 前記バック・コントロール・ゲート領域が、反対の伝導性を有するウェルによって、前記ベース基板から分離される請求項1に記載の半導体デバイス。
- 前記バック・コントロール・ゲート領域が、前記トランジスタ・チャンネルの伝導性と同じ型の伝導性を有する請求項1に記載の半導体デバイス。
- 前記バック・コントロール・ゲート領域が、前記トランジスタ・チャンネルの伝導性とは反対の型の伝導性を有する請求項1に記載の半導体デバイス。
- 請求項1に記載の半導体デバイスを駆動する方法であって、前記トランジスタの前記しきい電圧をシフトさせるために、前記バック・コントロール・ゲート領域が正または負にバイアスされる方法。
- 前記バック・コントロール・ゲート領域が、アナログの調節可能な電位によってバイアスされる請求項12に記載の方法。
- 請求項1に記載の半導体デバイスを駆動する方法であって、前記トランジスタの前記フロント・コントロール・ゲートに印加される電圧がどんなものであれ、前記トランジスタがオフ状態またはオン状態に維持されるように、前記しきい電圧のシフトが制御される方法。
- 前記バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルによって、前記しきい電圧のシフトがプログラムされる請求項14に記載の方法。
- 前記バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルの行に交互に挿入された請求項1に記載の半導体デバイスを備えた再プログラム可能回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0958747 | 2009-12-08 | ||
FR0958747A FR2953641B1 (fr) | 2009-12-08 | 2009-12-08 | Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011166116A true JP2011166116A (ja) | 2011-08-25 |
Family
ID=42102200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010263678A Pending JP2011166116A (ja) | 2009-12-08 | 2010-11-26 | 絶縁膜下の埋め込みバック・コントロール・ゲートを有するSeOI上の同型のトランジスタからなる回路 |
Country Status (8)
Country | Link |
---|---|
US (1) | US8384425B2 (ja) |
EP (1) | EP2333833A1 (ja) |
JP (1) | JP2011166116A (ja) |
KR (1) | KR20110065343A (ja) |
CN (1) | CN102088027A (ja) |
FR (1) | FR2953641B1 (ja) |
SG (1) | SG172545A1 (ja) |
TW (1) | TW201131739A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220084959A1 (en) * | 2020-09-16 | 2022-03-17 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8196086B2 (en) * | 2010-07-21 | 2012-06-05 | Lsi Corporation | Granular channel width for power optimization |
FR2987710B1 (fr) * | 2012-03-05 | 2017-04-28 | Soitec Silicon On Insulator | Architecture de table de correspondance |
FR2987709B1 (fr) | 2012-03-05 | 2017-04-28 | Soitec Silicon On Insulator | Table de correspondance |
FR2988513B1 (fr) | 2012-03-23 | 2014-11-21 | Soitec Silicon On Insulator | Cellule eprom |
CN103985712B (zh) * | 2013-02-08 | 2017-02-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
US9466536B2 (en) | 2013-03-27 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator integrated circuit with back side gate |
US9478507B2 (en) | 2013-03-27 | 2016-10-25 | Qualcomm Incorporated | Integrated circuit assembly with faraday cage |
US8748245B1 (en) | 2013-03-27 | 2014-06-10 | Io Semiconductor, Inc. | Semiconductor-on-insulator integrated circuit with interconnect below the insulator |
FR3009149A1 (fr) | 2013-07-24 | 2015-01-30 | St Microelectronics Sa | Element a retard variable |
US9966467B2 (en) * | 2013-09-27 | 2018-05-08 | Phison Electronics Corp. | Integrated circuit and code generating method |
US10114919B2 (en) * | 2016-02-12 | 2018-10-30 | Globalfoundries Inc. | Placing and routing method for implementing back bias in FDSOI |
EP3244449A1 (en) * | 2016-05-13 | 2017-11-15 | NXP USA, Inc. | Integrated circuit with spare cells |
US20170338343A1 (en) * | 2016-05-23 | 2017-11-23 | Globalfoundries Inc. | High-voltage transistor device |
US10254340B2 (en) | 2016-09-16 | 2019-04-09 | International Business Machines Corporation | Independently driving built-in self test circuitry over a range of operating conditions |
US10469076B2 (en) * | 2016-11-22 | 2019-11-05 | The Curators Of The University Of Missouri | Power gating circuit utilizing double-gate fully depleted silicon-on-insulator transistor |
US10374092B2 (en) * | 2017-04-17 | 2019-08-06 | Globalfoundries Inc. | Power amplifier ramping and power control with forward and reverse back-gate bias |
DE102019200543A1 (de) | 2019-01-17 | 2020-07-23 | Robert Bosch Gmbh | Verfahren zur Herstellung einer elektrochemischen Zelle |
CN109784483B (zh) * | 2019-01-24 | 2022-09-09 | 电子科技大学 | 基于fd-soi工艺的二值化卷积神经网络内存内计算加速器 |
TWI702534B (zh) * | 2019-07-10 | 2020-08-21 | 尼克森微電子股份有限公司 | 功率金屬氧化物半導體電晶體的模擬方法 |
CN112687301B (zh) * | 2020-12-31 | 2024-03-19 | 广东省大湾区集成电路与系统应用研究院 | 存储单元及存储器 |
CN113035864B (zh) * | 2021-03-05 | 2023-01-24 | 泉芯集成电路制造(济南)有限公司 | 电源配置结构、集成电路器件和电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02264466A (ja) * | 1989-04-05 | 1990-10-29 | Seiko Epson Corp | 半導体装置 |
JPH06275883A (ja) * | 1993-03-23 | 1994-09-30 | Ngk Insulators Ltd | 圧電/電歪アクチュエータ |
JPH09223802A (ja) * | 1996-02-15 | 1997-08-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000196089A (ja) * | 1998-12-25 | 2000-07-14 | Toshiba Corp | 半導体装置 |
JP2009044220A (ja) * | 2007-08-06 | 2009-02-26 | Hitachi Ltd | 半導体集積回路 |
Family Cites Families (99)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4169233A (en) * | 1978-02-24 | 1979-09-25 | Rockwell International Corporation | High performance CMOS sense amplifier |
KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
US5028810A (en) * | 1989-07-13 | 1991-07-02 | Intel Corporation | Four quadrant synapse cell employing single column summing line |
JPH04345064A (ja) | 1991-05-22 | 1992-12-01 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2717740B2 (ja) * | 1991-08-30 | 1998-02-25 | 三菱電機株式会社 | 半導体集積回路装置 |
EP0836194B1 (en) * | 1992-03-30 | 2000-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US5325054A (en) * | 1992-07-07 | 1994-06-28 | Texas Instruments Incorporated | Method and system for screening reliability of semiconductor circuits |
US5306530A (en) * | 1992-11-23 | 1994-04-26 | Associated Universities, Inc. | Method for producing high quality thin layer films on substrates |
JP3488730B2 (ja) * | 1993-11-05 | 2004-01-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP3367776B2 (ja) * | 1993-12-27 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
US5455791A (en) * | 1994-06-01 | 1995-10-03 | Zaleski; Andrzei | Method for erasing data in EEPROM devices on SOI substrates and device therefor |
JP3003088B2 (ja) * | 1994-06-10 | 2000-01-24 | 住友イートンノバ株式会社 | イオン注入装置 |
JP3549602B2 (ja) * | 1995-01-12 | 2004-08-04 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JPH08255846A (ja) | 1995-03-17 | 1996-10-01 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
JP3288554B2 (ja) * | 1995-05-29 | 2002-06-04 | 株式会社日立製作所 | イオン注入装置及びイオン注入方法 |
JPH0982814A (ja) * | 1995-07-10 | 1997-03-28 | Denso Corp | 半導体集積回路装置及びその製造方法 |
US6787844B2 (en) * | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
JP3265178B2 (ja) | 1996-02-20 | 2002-03-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JPH10125064A (ja) | 1996-10-14 | 1998-05-15 | Toshiba Corp | 記憶装置 |
JPH10208484A (ja) * | 1997-01-29 | 1998-08-07 | Mitsubishi Electric Corp | 半導体記憶装置のデータ読出回路及び半導体記憶装置 |
US5889293A (en) * | 1997-04-04 | 1999-03-30 | International Business Machines Corporation | Electrical contact to buried SOI structures |
JP3120389B2 (ja) * | 1998-04-16 | 2000-12-25 | 日本電気株式会社 | 半導体装置 |
JP3699823B2 (ja) * | 1998-05-19 | 2005-09-28 | 株式会社東芝 | 半導体装置 |
US6072217A (en) * | 1998-06-11 | 2000-06-06 | Sun Microsystems, Inc. | Tunable threshold SOI device using isolated well structure for back gate |
FR2779869B1 (fr) | 1998-06-15 | 2003-05-16 | Commissariat Energie Atomique | Circuit integre de type soi a capacite de decouplage, et procede de realisation d'un tel circuit |
US6826730B2 (en) * | 1998-12-15 | 2004-11-30 | Texas Instruments Incorporated | System and method for controlling current in an integrated circuit |
US6372600B1 (en) * | 1999-08-30 | 2002-04-16 | Agere Systems Guardian Corp. | Etch stops and alignment marks for bonded wafers |
US6476462B2 (en) * | 1999-12-28 | 2002-11-05 | Texas Instruments Incorporated | MOS-type semiconductor device and method for making same |
US6417697B2 (en) * | 2000-02-02 | 2002-07-09 | Broadcom Corporation | Circuit technique for high speed low power data transfer bus |
US6300218B1 (en) * | 2000-05-08 | 2001-10-09 | International Business Machines Corporation | Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process |
US6602765B2 (en) * | 2000-06-12 | 2003-08-05 | Seiko Epson Corporation | Fabrication method of thin-film semiconductor device |
US6350653B1 (en) | 2000-10-12 | 2002-02-26 | International Business Machines Corporation | Embedded DRAM on silicon-on-insulator substrate |
JP2002164544A (ja) * | 2000-11-28 | 2002-06-07 | Sony Corp | 半導体装置 |
US6614190B2 (en) * | 2001-01-31 | 2003-09-02 | Hitachi, Ltd. | Ion implanter |
JP3982218B2 (ja) * | 2001-02-07 | 2007-09-26 | ソニー株式会社 | 半導体装置およびその製造方法 |
JP3884266B2 (ja) | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
US6611023B1 (en) * | 2001-05-01 | 2003-08-26 | Advanced Micro Devices, Inc. | Field effect transistor with self alligned double gate and method of forming same |
US6759282B2 (en) * | 2001-06-12 | 2004-07-06 | International Business Machines Corporation | Method and structure for buried circuits and devices |
US6498057B1 (en) * | 2002-03-07 | 2002-12-24 | International Business Machines Corporation | Method for implementing SOI transistor source connections using buried dual rail distribution |
EP1357603A3 (en) | 2002-04-18 | 2004-01-14 | Innovative Silicon SA | Semiconductor device |
US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
US7710771B2 (en) * | 2002-11-20 | 2010-05-04 | The Regents Of The University Of California | Method and apparatus for capacitorless double-gate storage |
JP2004179506A (ja) * | 2002-11-28 | 2004-06-24 | Seiko Epson Corp | Soi構造を有する半導体基板及びその製造方法及び半導体装置 |
US7030436B2 (en) * | 2002-12-04 | 2006-04-18 | Micron Technology, Inc. | Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means |
JP2004303499A (ja) | 2003-03-31 | 2004-10-28 | Hitachi High-Technologies Corp | イオン注入装置およびイオン注入方法 |
JP4077381B2 (ja) * | 2003-08-29 | 2008-04-16 | 株式会社東芝 | 半導体集積回路装置 |
US6965143B2 (en) * | 2003-10-10 | 2005-11-15 | Advanced Micro Devices, Inc. | Recess channel flash architecture for reduced short channel effect |
JP2005158952A (ja) * | 2003-11-25 | 2005-06-16 | Toshiba Corp | 半導体装置及びその製造方法 |
US7109532B1 (en) * | 2003-12-23 | 2006-09-19 | Lee Zachary K | High Ion/Ioff SOI MOSFET using body voltage control |
US20050255666A1 (en) * | 2004-05-11 | 2005-11-17 | Miradia Inc. | Method and structure for aligning mechanical based device to integrated circuits |
US7112997B1 (en) * | 2004-05-19 | 2006-09-26 | Altera Corporation | Apparatus and methods for multi-gate silicon-on-insulator transistors |
JP4795653B2 (ja) * | 2004-06-15 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7190616B2 (en) * | 2004-07-19 | 2007-03-13 | Micron Technology, Inc. | In-service reconfigurable DRAM and flash memory device |
US7196921B2 (en) * | 2004-07-19 | 2007-03-27 | Silicon Storage Technology, Inc. | High-speed and low-power differential non-volatile content addressable memory cell and array |
US7560361B2 (en) * | 2004-08-12 | 2009-07-14 | International Business Machines Corporation | Method of forming gate stack for semiconductor electronic device |
KR100663359B1 (ko) * | 2005-03-31 | 2007-01-02 | 삼성전자주식회사 | 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법 |
US20060267064A1 (en) * | 2005-05-31 | 2006-11-30 | Infineon Technologies Ag | Semiconductor memory device |
US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
JP4967264B2 (ja) | 2005-07-11 | 2012-07-04 | 株式会社日立製作所 | 半導体装置 |
JP4800700B2 (ja) * | 2005-08-01 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびそれを用いた半導体集積回路 |
US7314794B2 (en) * | 2005-08-08 | 2008-01-01 | International Business Machines Corporation | Low-cost high-performance planar back-gate CMOS |
JP4413841B2 (ja) * | 2005-10-03 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP4822791B2 (ja) * | 2005-10-04 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7601271B2 (en) | 2005-11-28 | 2009-10-13 | S.O.I.Tec Silicon On Insulator Technologies | Process and equipment for bonding by molecular adhesion |
JP5054919B2 (ja) * | 2005-12-20 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
KR100735613B1 (ko) * | 2006-01-11 | 2007-07-04 | 삼성전자주식회사 | 이온주입설비의 디스크 어셈블리 |
US7304903B2 (en) * | 2006-01-23 | 2007-12-04 | Purdue Research Foundation | Sense amplifier circuit |
JP4762036B2 (ja) * | 2006-04-14 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
CN101432976A (zh) * | 2006-04-24 | 2009-05-13 | 松下电器产业株式会社 | 接收装置、使用该接收装置的电子设备以及接收方法 |
US7494902B2 (en) * | 2006-06-23 | 2009-02-24 | Interuniversitair Microelektronica Centrum Vzw (Imec) | Method of fabricating a strained multi-gate transistor |
KR100843055B1 (ko) * | 2006-08-17 | 2008-07-01 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조방법 |
US7560344B2 (en) * | 2006-11-15 | 2009-07-14 | Samsung Electronics Co., Ltd. | Semiconductor device having a pair of fins and method of manufacturing the same |
JP2008130670A (ja) * | 2006-11-17 | 2008-06-05 | Seiko Epson Corp | 半導体装置、論理回路および電子機器 |
JP5057430B2 (ja) * | 2006-12-18 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路とその製造方法 |
JP4869088B2 (ja) * | 2007-01-22 | 2012-02-01 | 株式会社東芝 | 半導体記憶装置及びその書き込み方法 |
JP5019436B2 (ja) * | 2007-02-22 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
JP5594927B2 (ja) * | 2007-04-11 | 2014-09-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
FR2915024A1 (fr) * | 2007-04-12 | 2008-10-17 | St Microelectronics Crolles 2 | Procede de fabrication permettant l'homogeneisation de l'environnement de transistors et dispositif associe |
US7729149B2 (en) | 2007-05-01 | 2010-06-01 | Suvolta, Inc. | Content addressable memory cell including a junction field effect transistor |
EP2015362A1 (en) * | 2007-06-04 | 2009-01-14 | STMicroelectronics (Crolles 2) SAS | Semiconductor array and manufacturing method thereof |
US7449922B1 (en) * | 2007-06-15 | 2008-11-11 | Arm Limited | Sensing circuitry and method of detecting a change in voltage on at least one input line |
US7759714B2 (en) * | 2007-06-26 | 2010-07-20 | Hitachi, Ltd. | Semiconductor device |
FR2918823B1 (fr) | 2007-07-13 | 2009-10-16 | Ecole Centrale De Lyon Etablis | Cellule logique reconfigurable a base de transistors mosfet double grille |
FR2919112A1 (fr) * | 2007-07-16 | 2009-01-23 | St Microelectronics Crolles 2 | Circuit integre comprenant un transistor et un condensateur et procede de fabrication |
WO2009028065A1 (ja) | 2007-08-30 | 2009-03-05 | Fujitsu Microelectronics Limited | イオン注入装置、基板クランプ機構、及びイオン注入方法 |
JP2009059931A (ja) | 2007-08-31 | 2009-03-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
KR100884344B1 (ko) * | 2007-10-10 | 2009-02-18 | 주식회사 하이닉스반도체 | 비대칭 소스/드레인 접합을 갖는 불휘발성 메모리소자 및그 제조방법 |
JP5222520B2 (ja) | 2007-10-11 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US20090101940A1 (en) * | 2007-10-19 | 2009-04-23 | Barrows Corey K | Dual gate fet structures for flexible gate array design methodologies |
DE102007052097B4 (de) * | 2007-10-31 | 2010-10-28 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode |
FR2925223B1 (fr) | 2007-12-18 | 2010-02-19 | Soitec Silicon On Insulator | Procede d'assemblage avec marques enterrees |
US7593265B2 (en) | 2007-12-28 | 2009-09-22 | Sandisk Corporation | Low noise sense amplifier array and method for nonvolatile memory |
JP5412445B2 (ja) | 2008-02-20 | 2014-02-12 | ソイテック | 酸化物溶解後の酸化 |
JP6053250B2 (ja) * | 2008-06-12 | 2016-12-27 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
WO2010007478A1 (en) | 2008-06-13 | 2010-01-21 | Yale University | Improved complementary metal oxide semiconductor devices |
US8012814B2 (en) * | 2008-08-08 | 2011-09-06 | International Business Machines Corporation | Method of forming a high performance fet and a high voltage fet on a SOI substrate |
US8120110B2 (en) * | 2008-08-08 | 2012-02-21 | International Business Machines Corporation | Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate |
KR101623958B1 (ko) * | 2008-10-01 | 2016-05-25 | 삼성전자주식회사 | 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로 |
KR101522400B1 (ko) * | 2008-11-10 | 2015-05-21 | 삼성전자주식회사 | 인버터 및 그를 포함하는 논리소자 |
-
2009
- 2009-12-08 FR FR0958747A patent/FR2953641B1/fr active Active
-
2010
- 2010-11-25 SG SG2010087047A patent/SG172545A1/en unknown
- 2010-11-25 TW TW099140776A patent/TW201131739A/zh unknown
- 2010-11-26 JP JP2010263678A patent/JP2011166116A/ja active Pending
- 2010-11-26 KR KR1020100118916A patent/KR20110065343A/ko active IP Right Grant
- 2010-11-26 EP EP10192766A patent/EP2333833A1/en not_active Withdrawn
- 2010-11-26 CN CN2010105670660A patent/CN102088027A/zh active Pending
- 2010-12-06 US US12/961,293 patent/US8384425B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02264466A (ja) * | 1989-04-05 | 1990-10-29 | Seiko Epson Corp | 半導体装置 |
JPH06275883A (ja) * | 1993-03-23 | 1994-09-30 | Ngk Insulators Ltd | 圧電/電歪アクチュエータ |
JPH09223802A (ja) * | 1996-02-15 | 1997-08-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000196089A (ja) * | 1998-12-25 | 2000-07-14 | Toshiba Corp | 半導体装置 |
JP2009044220A (ja) * | 2007-08-06 | 2009-02-26 | Hitachi Ltd | 半導体集積回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220084959A1 (en) * | 2020-09-16 | 2022-03-17 | Samsung Electronics Co., Ltd. | Semiconductor device |
US11637077B2 (en) * | 2020-09-16 | 2023-04-25 | Samsung Electronics Co., Ltd. | Semiconductor device |
US12062628B2 (en) | 2020-09-16 | 2024-08-13 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20110065343A (ko) | 2011-06-15 |
FR2953641A1 (fr) | 2011-06-10 |
SG172545A1 (en) | 2011-07-28 |
EP2333833A1 (en) | 2011-06-15 |
US8384425B2 (en) | 2013-02-26 |
FR2953641B1 (fr) | 2012-02-10 |
CN102088027A (zh) | 2011-06-08 |
TW201131739A (en) | 2011-09-16 |
US20110133776A1 (en) | 2011-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011166116A (ja) | 絶縁膜下の埋め込みバック・コントロール・ゲートを有するSeOI上の同型のトランジスタからなる回路 | |
KR101531795B1 (ko) | FinFET를 위한 구조 | |
US8508289B2 (en) | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer | |
JP2008118004A (ja) | 半導体集積回路 | |
US20090101940A1 (en) | Dual gate fet structures for flexible gate array design methodologies | |
JP5701831B2 (ja) | パスゲートを備えた半導体記憶装置 | |
JP2016042568A (ja) | 半導体装置 | |
SG177041A1 (en) | Rom cell circuit for finfet devices | |
JP2007103863A (ja) | 半導体デバイス | |
KR20130011995A (ko) | 반도체 장치 | |
US20070278554A1 (en) | Semiconductor memory device and method of forming the same | |
CN107683474B (zh) | 用于单向m1的多高度顺序单元中的交叉耦合的时钟信号分发布局 | |
KR101178149B1 (ko) | 절연층 아래에 매립 후면 제어 게이트를 가지는 SeOI 기판 상의 데이터 경로 셀 | |
US20100033224A1 (en) | Level Shifter, Standard Cell, System And Method For Level Shifting | |
JP2007042797A (ja) | 半導体集積回路 | |
US9455273B2 (en) | Semiconductor device | |
US8650520B2 (en) | Integrated circuit module and manufacturing methods and application thereof | |
KR100835425B1 (ko) | Mtcmos반도체 집적회로 | |
US7215569B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
KR101397302B1 (ko) | 메모리 스트랩 셀의 배치 | |
JP2007173474A (ja) | ゲートアレイ | |
Corsonello et al. | Exploring well configurations for voltage level converter design in 28 nm UTBB FDSOI technology | |
Sachid et al. | Denser and more stable FinFET SRAM using multiple fin heights | |
JP2006179949A (ja) | 半導体集積回路装置 | |
EP4402803A1 (en) | Implementation of leakage-tolerant logic gates |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120914 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120925 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130315 |