KR101397302B1

KR101397302B1 - 메모리 스트랩 셀의 배치

Info

Publication number: KR101397302B1
Application number: KR1020130012965A
Authority: KR
Inventors: 재클린 창; 에반 용 장; 데렉 타오; 쿠오위안 피터 수
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2012-04-10
Filing date: 2013-02-05
Publication date: 2014-05-23
Also published as: US20130264718A1; TWI597817B; US8704376B2; KR20130115113A; TW201342575A

Abstract

배치 구조는 기판, 웰, 제1 도펀트 영역, 제2 도펀트 영역, 제1 폴리 영역, 제3 도펀트 영역, 제4 도펀트 영역 및 제2 폴리 영역을 포함한다. 웰은 기판 내에 있다. 제1 폴리 영역은 제1 도펀트 영역과 제2 도펀트 영역 사이에 있다. 제2 폴리 영역은 제3 도펀트 영역과 제4 도펀트 영역 사이에 있다. 제1 도펀트 영역, 제2 도펀트 영역, 제3 도펀트 영역, 및 제4 도펀트 영역은 웰 내에 있다. 제1 도펀트 영역은 트랜지스터의 소스로서 역할하고 제1 전력 공급원으로부터 제1 전압 값을 수신하도록 구성된다. 웰은 트랜지스터의 벌크로서 역할하고 제2 전력 공급원으로부터 제2 전압 값을 수신하도록 구성된다.

Description

메모리 스트랩 셀의 배치{LAYOUT OF MEMORY STRAP CELL}

본 개시는 메모리 스트랩 셀의 배치에 관한 것이다.

하나의 기존의 접근법에서, 메모리 셀은 2개의 교차-결합된 쌍들을 형성하는 2개의 NMOS 트랜지스터들에 결합된 2개의 PMOS 트랜지스터들을 포함한다. 각각의 PMOS 트랜지스터의 소스들은 서로 결합되고 메모리 셀에 대한 동작 전압(VDD)을 수신하도록 구성된다. 각각의 PMOS 트랜지스터의 소스 및 벌크(bulk)는 물리적으로 멀리 떨어져 있지만, 스트랩 셀 영역의 금속 라인에 의해 영구적으로 결합된다. 그 결과, 각각의 PMOS 트랜지스터의 소스 및 벌크는 서로 전기적으로 결합된다.

소스와 벌크 간의 물리적 거리로 인해, PMOS 트랜지스터들의 소스 및 벌크에서의 전압들은 종종 전력 공급시(power-on)에 상이하다. 이러한 상황에서, 소스와 벌크 사이에 전류가 존재하며 흐른다. 전류의 크기는 예측 불가능하다.

본 발명은 배치 구조를 제공하며, 이 구조는 기판; 상기 기판 내의 웰(well); 상기 웰 내의 제1 도펀트 영역; 상기 제1 도펀트 영역에 전기적으로 연결되는 제1 접촉 엘리먼트(element); 상기 제1 접촉 엘리먼트와 전기적으로 연결되고 제1 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트; 상기 제1 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트와 전기적으로 연결되는 제1 비아(via); 상기 제1 비아에 전기적으로 연결되고 제2 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트; 상기 웰 내의 제2 도펀트 영역; 상기 제2 도펀트 영역에 전기적으로 연결되는 제2 접촉 엘리먼트; 상기 제2 접촉 엘리먼트에 전기적으로 연결되고 상기 제1 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트; 상기 제1 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트에 전기적으로 연결되는 제2 비아; 및 상기 제2 비아에 전기적으로 연결되고 상기 제2 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트를 포함하고, 상기 제2 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트는 제1 전력 공급원에 전기적으로 결합되도록 구성되고, 상기 제2 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트는 상기 제1 전력 공급원과 상이한 제2 전력 공급원에 전기적으로 결합되도록 구성된다.

또한, 본 발명은 배치 구조를 제공하며, 이 구조는 배치 구조에 있어서, 기판; 상기 기판 내의 웰; 상기 웰 내의 제1 도펀트 영역; 상기 제1 도펀트 영역에 전기적으로 연결되는 제1 접촉 엘리먼트; 상기 제1 접촉 엘리먼트에 전기적으로 연결되고 제1 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트; 상기 제1 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트에 전기적으로 연결되는 제1 비아; 상기 제1 비아에 전기적으로 연결되고 제2 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트; 상기 웰 내의 제2 도펀트 영역; 상기 제2 도펀트 영역에 전기적으로 연결되는 제2 접촉 엘리먼트; 상기 제2 접촉 엘리먼트에 전기적으로 연결되고 상기 제1 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트; 상기 제1 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트에 전기적으로 연결되는 제2 비아; 상기 제2 비아에 전기적으로 연결되고 상기 제2 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트; 및 상기 제1 도펀트 영역과 상기 제2 도펀트 영역 사이에 있는 폴리 영역(poly region)을 포함하고, 상기 웰은 교차 결합된 메모리 셀 쌍에서 이용되는 트랜지스터의 벌크(bulk)로서 역할하도록 구성되고, 상기 제2 도펀트 영역은 상기 트랜지스터의 소스로서 역할하도록 구성된다.

또한, 본 발명은 배치 구조를 제공하며, 이 구조는 기판; 상기 기판 내의 웰; 제1 도펀트 영역; 제2 도펀트 영역; 상기 제1 도펀트 영역과 상기 제2 도펀트 영역 사이에 있는 제1 폴리 영역; 제3 도펀트 영역; 제4 도펀트 영역; 및 상기 제3 도펀트 영역과 상기 제4 도펀트 영역 사이에 있는 제2 폴리 영역을 포함하고, 상기 제1 도펀트 영역, 상기 제2 도펀트 영역, 상기 제3 도펀트 영역, 및 상기 제4 도펀트 영역은 상기 웰 내에 있고, 상기 제1 도펀트 영역은 트랜지스터의 소스로서 역할하고 제1 전력 공급원으로부터 제1 전압 값을 수신하도록 구성되고, 상기 웰은 상기 트랜지스터의 벌크로서 역할하고 제2 전력 공급원으로부터 제2 전압 값을 수신하도록 구성된다.

본 발명 개시의 하나 이상의 실시예들의 상세들은 이하의 첨부 도면 및 상세한 설명에서 기술된다. 다른 특징들 및 이점들은 상세한 설명, 도면들, 및 청구항들로부터 명백해질 것이다.

도 1은 몇몇 실시예에 따른 메모리 회로의 다이어그램.
도 2a, 2b, 3a 및 3b는 몇몇 실시예들에 따라 4개의 탭(tap) 소자들의 회로 다이어그램들.
도 4는 몇몇 실시예들에 따른 스트랩 셀 영역의 배치 구조의 다이어그램.
도 5a, 5b, 6a 및 6b는 몇몇 실시예들에 따라 대응하는 도 2a, 2b, 3a 및 3b의 탭 소자들의 단면도들.
도 7은 몇몇 실시예들에 따라 도 4의 배치 구조 외에 접촉 엘리먼트를 포함하는 배치 구조의 다이어그램.
도 8은 몇몇 실시예들에 따라 도 7의 배치 구조 외에 금속 1 층의 금속 엘리먼트들을 포함하는 배치 구조의 다이어그램.
도 9는 몇몇 실시예들에 따라 도 8의 배치 구조 외에 복수의 비아들을 포함하는 배치 구조의 다이어그램.
도 10은 몇몇 실시예들에 따라 도 9의 배치 구조 외에 금속 2 층의 금속 엘리먼트들을 포함하는 배치 구조를 포함하는 배치 구조의 다이어그램.
도 11은 몇몇 실시예들에 따라 도 1의 메모리 셀의 PMOS 트랜지스터의 소스의 배치 컴포넌트들을 도시하는 도 10의 배치 구조의 다이어그램.
도 12는 몇몇 실시예들에 따라 도 1의 메모리 셀의 PMOS 트랜지스터의 벌크의 배치 컴포넌트들을 도시하는 도 10의 배치 구조의 다이어그램.
도 13은 몇몇 실시예들에 따라 도 1의 메모리 셀의 기준 전압(VSS)의 배치 컴포넌트들을 도시하는 도 10의 배치 구조의 다이어그램.
도 14는 몇몇 실시예들에 따라 도 1의 메모리 셀의 기준 전압(VSS)의 다른 배치 컴포넌트들을 도시하는 도 10의 배치 구조의 다이어그램.

다양한 도면들에서의 유사한 참조 부호들은 유사한 엘리먼트를 표시한다.

도면들에서 예시되는 실시예들 또는 예들은 특정한 언어를 이용하여 이하에 개시된다. 그럼에도, 실시예들 및 예들은 제한하는 것으로 의도되지 않는다는 것이 이해될 것이다. 개시된 실시예들의 임의의 변경들 및 변형들 및 본 문서에 개시된 원리들의 임의의 추가의 응용들은 보통 당업자에 의해 발생하는 것으로 예견된다.

몇몇 실시예들은 다음의 특징들 및/또는 이점들 중 하나 또는 조합을 갖는다. 단일의 포트 SRAM 어레이에 관련된 몇몇 실시예들에서, 누설 전류는 감소된다. PMOS 트랜지스터들의 벌크를 형성하는 소스 영역 및 N 웰(well)은 물리적으로 분리된다. N 웰은 제1 전력 소스를 수신하도록 구성되고 P형 금속-산화물-반도체(PMOS) 트랜지스터의 소스 영역은 제2 전력 소스를 수신하도록 구성된다. 효과적으로, 메모리 셀에 대한 2개의 전력 소스들 또는 전력 레일(rail)들이 존재하는데, PMOS 트랜지스터들의 N 웰에 하나가 있고 소스 영역에 하나가 있다. 이중 전력 레일 시스템은 상이한 매커니즘들이 누설 전류를 감소시키는 것을 가능하게 한다. 셧다운(shutdown) 모드로부터 깨어나는 동안 래치-업(latch-up) 및/또는 높은 전류가 방지된다.

예시적인 회로

도 1은 몇몇 실시예에 따른 메모리 회로(100)의 다이어그램이다. 본 개시에서, "전력 공급(power on)"은 PMOS 트랜지스터들(P1 및 P2)의 소스들이 동작 전압 값(VDD)을 수신하는 것을 지칭하는 반면에, "전력 차단(power off)"은 PMOS 트랜지스터들(P1 및 P2)의 소스들이 동작 전압으로서 0 V를 수신하는 것을 지칭한다.

신호(PD_ENB) 및 트랜지스터(P0)는 노드(NVDD)의 동작 전압(VDD)(표시되지 않음)을 메모리 셀(120)의 노드(NVDDI)에 공급한다. 예를 들어, 신호(PD_ENB)가 논리적으로 하이(high)일 때, 트랜지스터(P0) 및 그에 따른 동작 전압(VDD)은 NVDDI로부터 전기적으로 단절된다. 메모리 셀(120)은 이에 따라 전력 차단된다. 대조적으로 신호(PD_ENB)가 논리적으로 로우(low)일 때, PMOS 트랜지스터(P0)는 전력 공급된다. 노드(NVDD)의 전압(VDD)은 노드(NVDDI)에 전달된다. 효과적으로, 노드(NVDDI)는 전압(VDDI)이라 칭하는 전압(VDD)을 갖는다. 즉, 메모리 셀(120)은 동작 전압(VDD)으로 전력이 가해진다.

메모리 셀(120)은 2개의 P형 금속 산화물 반도체(PMOS) 트랜지스터들(P1 및 P2) 및 4개의 N형 금속 산화물 반도체(NMOS) 트랜지스터들(N1, N2, N3 및 N4)을 포함한다. NMOS 트랜지스터들(N3 및 N4)의 게이트들은 기록 워드 라인(WWL)에 결합된다. 기록 워드 라인(WWL)은 메모리 어레이에서 메모리 셀의 행(row)을 형성하도록 복수의 메모리 셀들(120)의 트랜지스터들(N3 및 N4)의 각각의 게이트에 결합된다.

NMOS 트랜지스터(N3)의 드레인은 기록 비트 라인(WBL)에 결합되는 반면에 NMOS 트랜지스터(N4)의 드레인은 기록 비트 라인(WBLB)에 결합된다. 기록 비트 라인들(WBL 및 WBLB)은 메모리 어레이에서 메모리 셀들의 열(column)을 형성하기 위해 복수의 메모리 셀들의 트랜지스터들(N3 및 N4)의 각각의 드레인에 결합된다. 기록 비트 라인들(WBL 및 WBLB)은 공통적으로 기록 데이터 라인들이라 칭한다.

메모리 셀(120)의 기록 동작에서, 기록 워드 라인(WWL)이 활성화된다. 메모리 셀(120)에 기록될 논리적 값들은 기록 비트 라인들(WBL 및 WBLB)에 위치되고, 이 값들은 그 후 트랜지스터들(N3 및 N4)의 소스들의 노드들(ND 및 NDB)에 각각 전달되어 저장된다. 판독 동작에서, 노드(ND 및 NDB)에 저장된 데이터는 판독 데이터를 제공하기 위해 판독 회로(도시되지 않음)에 전달된다.

몇몇 실시예들에서, 각각의 PMOS 트랜지스터들(P1 및 P2)의 소스 및 벌크는 물리적으로 분리된다. PMOS 트랜지스터들(P1 및 P2)의 소스들은 제1 전력 소스를 수신하도록 구성되는 반면에, PMOS 트랜지스터들(P1 및 P2)의 벌크들은 제2 전력 소스를 수신하도록 구성된다.

도 2a는 몇몇 실시예들에 따른 탭(tap) 소자(200A)의 다이어그램이다. 탭 소자(200A)는 4개의 단자들(210, 220, 230, 및 240)을 포함한다. 몇몇 실시예들에서, 단자들(210 및 220)은 N+ 도펀트로 도핑된다. 단자(230)는 폴리(poly) 또는 폴리실리콘을 포함하고, 단자(240)는 N+ 도펀트보다 저농도로(lighter) 도핑되는 도펀트인 N 도펀트로 도핑된다.

도 2b는 몇몇 실시예들에 따른 탭 소자(200B)의 다이어그램이다. 탭 소자(200B)는 4개의 단자들(260, 270, 280, 및 290)을 포함한다. 몇몇 실시예들에서, 단자(260)는 P 도펀트로 도핑된다. 단자(270)는 N+ 도펀트로 도핑된다. 단자(280)는 폴리를 포함하고 단자(290)는 N 도펀트로 도핑된다.

탭 소자들(200A 및 200B)은 메모리 매크로(memory macro)(100)의 N 웰을 전압들(VDDI 및 VDD)과 같은 동작 전압에 연결하기 위한 수단으로서 이용된다.

도 3a는 몇몇 실시예들에 따른 탭 소자(300A)의 다이어그램이다. 탭 소자(300A)는 4개의 단자들(310, 320, 330, 및 340)을 포함한다. 몇몇 실시예들에서, 단자들(310 및 320)은 P+ 도펀트로 도핑된다. 단자(330)는 폴리 또는 폴리실리콘을 포함하고, 단자(340)는 P+ 도펀트보다 저농도로 도핑되는 도펀트인 P 도펀트로 도핑된다.

도 3b는 몇몇 실시예들에 따른 탭 소자(300B)의 다이어그램이다. 탭 소자(300B)는 4개의 단자들(360, 370, 380, 및 390)을 포함한다. 몇몇 실시예들에서, 단자(360)는 P+ 도펀트로 도핑된다. 단자(370)는 N 도펀트로 도핑된다. 단자(380)는 폴리를 포함하고, 단자(390)는 P 도펀트로 도핑된다.

탭 소자들(300A 및 300B)은 메모리 매크로(100)의 P 웰을 전압(VSS)과 같은 기준 전압에 연결하기 위한 수단으로서 이용된다.

예시적인 배치들

도 4는 몇몇 실시예들에 따른 배치 구조(400)의 다이어그램이다. 배치 구조(400)는 도 2a, 2b, 3a 및 3b에 대응하는 탭 소자들(200A, 200B, 300A, 및 300B)의 배치들을 예시하는데 이용된다. 몇몇 실시예들에서, 배치 구조(400)는 메모리 매크로의 스트랩 셀 영역에 있다. 스트랩 셀 영역은 N 웰을 전압들(VDD 및 VDDI)과 같은 동작 전압에, 그리고 P 웰을 전압(VSS)과 같은 기준 전압에 전기적으로 결합하기 위한 수단으로서 이용된 탭 소자를 포함한다.

기판(410)은 복수의 확산 영역들(20)을 포함한다. 예시를 위해, 확산 영역들(20-1 내지 20-17)이 도시되며, 집합적으로 확산 영역들(20)이라 칭한다. 단순함을 위해, 확산 영역(20-1 내지 20-7) 각각은 확산 영역(20)이라 칭한다. 확산 영역(20)은 기판(410)의 표면(420)과 정렬된 표면 및 표면(420)과 관련되는 깊이를 갖는다. 즉, 확산 영역(20) 각각은 3차원이다. 단순함을 위해, 확산 영역들(20)의 깊이들은 도시되지 않는다. 확산 영역들(20)의 표면들은 동일한 층 레벨 상에 있다. 예를 들어, 확산 층들(20)의 표면들은 X 및 Z 방향들을 갖는 평면을 형성한다.

확산 영역(20)은 도핑된 영역을 형성하기 위해 일 유형의 도펀트로 도핑된다. 반도체 소자들은 상이한 도핑된 영역들에 기초하여 형성된다. 예시적인 반도체 소자들은 트랜지스터들, 다이오드들, 금속-산화물-반도체(MOS) 커패시터들 등을 포함한다. 예시적인 도핑된 영역들은 P 도핑된 영역들, N 도핑된 영역들 등을 포함한다. 각각의 도핑된 영역은 P-, P, P+, N-, N 및 N+ 등과 같은 상이한 정도의 도펀트를 갖는다.

기판(410)은 또한 도 5a 및 도 6a에서 각각 예시적으로 도시되는 N 웰(510) 및 P 웰(610)과 같은 도펀트들을 갖는 웰들을 포함한다.

예시를 위해, 폴리실리콘 또는 폴리 영역들(15-1 내지 15-8)이 도시되고 집합적으로 폴리 영역들(15)이라 칭한다. 폴리 영역들(15)은 트랜지스터들(P1, P2, N1, N2 등)과 같이, 도 1의 메모리 셀(120)에 상이한 트랜지스터들의 게이트들을 형성하는데 이용된다. 단순함을 위해, 폴리 영역(15-1 내지 15-8)은 폴리 영역(15)이라 칭한다.

몇몇 실시예들에서, 폴리 영역(15)은 2개의 확산 영역들(20) 사이에 있다. 예를 들어, 폴리 영역(15-1)은 확산 영역들(20-13 및 20-14) 사이에 있다. 폴리 영역(15-2)은 확산 영역들(20-14 및 20-15) 사이에 있고 폴리 영역(15-3)은 확산 영역들(20-15 및 20-16) 사이에 있고, 기타 등등과 같다.

몇몇 폴리 영역들(15)은 X 방향에서 몇 개의 다른 폴리 영역들(15)과 평행하다. 예를 들어, 폴리 영역들(15-1 및 15-8)은 폴리 영역들(15-2, 15-7, 15-3, 15-6 등)과 평행하다.

배치 구조(400)는 라인(AA)을 참조하여 대칭적이며, 여기서, 라인(AA)의 하나의 측면 상의 엘리먼트들이 라인(AA)의 다른 측면 상의 엘리먼트들과 유사하다. 예를 들어, 폴리 영역(15-1)은 폴리 영역(15-4)과 유사하며 대칭적이다. 폴리 영역(15-2)은 폴리 영역(15-3)과 유사하며 대칭적이고, 기타 등등과 같다. 몇몇 실시예들에서, 라인(AA)의 하나의 측면 상에 형성된 소자는 라인(AA)의 다른 측면에 형성된 다른 소자에 대응한다. 단순함을 위해, 이 문서의 설명은 라인(AA)의 한 측면을 참조한다. 라인(AA)의 다른 측면은 유사하며 당업자들에 의해 인지 가능하게 되어야 한다.

몇몇 실시예들에서, 배치 구조(400)는 도 2a, 2b, 3a 및 3b의 탭 소자들(200A, 200B, 300A, 및 300B)과 같은 탭 소자들을 형성하는데 이용된다. 라인(BB)은 도 5a를 참조하여 설명될 탭 소자(200A)의 단면도를 예시하기 위한 참조로서 이용된다. 라인(CC)은 도 5b를 참조하여 설명될 탭 소자(200B)의 단면도를 예시하기 위한 참조로서 이용된다. 라인(DD)은 도 6a를 참조하여 설명될 탭 소자(300A)의 단면도를 예시하기 위한 참조로서 이용된다. 라인(EE)은 도 6b를 참조하여 설명될 탭 소자(300B)의 단면도를 예시하기 위한 참조로서 이용된다.

예시적인 단면도들

도 5a는 몇몇 실시예들에 따른 도 2a의 탭 소자(200A)의 단면도(500A)이다. 단면도(500A)는 도 4의 라인(BB)을 참조한다.

확산 영역들(20-10 및 20-11)은 N+ 도펀트로 도핑되고 기판(410) 내에 형성된 N 웰(510)을 포함한다. 확산 영역(20-11)은 탭 소자(200A)의 단자(210)를 형성한다. 확산 영역(20-10)은 탭 소자(200A)의 단자(220)를 형성한다. 폴리 영역(15-2)은 탭 소자(200A)의 폴리 단자(230)를 형성한다. N 웰(510)은 탭 소자(200A)의 단자(240)를 형성한다. 몇몇 실시예들에서, N 웰(510)은 전기적으로 서로 접속된 별개의 웰들을 포함하고, 이에 따라 하나의 단일의 웰로서 간주된다.

탭 소자(200A)는 예시를 위해 이용되며 라인(AA)을 참조하여 탭 소자(200A)와 유사하고 대칭적인 탭 소자(200A')(표시되지 않음)와 같은 다른 탭 소자가 배치 구조(400)에 형성된다. 예를 들어, 탭 소자(200A')는 확산 영역들(20-12 및 20-11) 및 폴리 영역(15-3)에 의해 형성되며 당업자들에게 인지 가능하게 되어야 한다.

도 5b는 몇몇 실시예들에 따른 도 2b의 탭 소자(200B)의 단면도(500B)이다. 단면도(500B)는 도 4의 라인(CC)을 참조한다.

확산 영역(20-6)은 P 도펀트로 도핑된다. 확산 영역(20-7)은 N+ 도펀트로 도핑된다. 확산 영역(20-6)은 탭 소자(200B)의 단자(260)를 형성한다. 확산 영역(20-7)은 탭 소자(200B)의 단자(270)를 형성한다. 폴리 영역(15-8)은 탭 소자(200B)의 폴리 단자(280)를 형성한다. 도 5a의 확산 영역들(20-11 및 20-10)과 유사하게, 확산 영역들(20-6 및 20-7)은 탭 소자(200B)의 단자(290)를 형성하는 N 웰(510) 내부에 있다. 효과적으로, 탭 소자(200A)의 단자(240) 및 탭 소자(200B)의 단자(290)는 동일한 N 웰(510)에 의해 형성된다. 즉, 탭 소자(200A)의 단자들(240) 및 탭 소자(200B)의 단자(290)는 전기적으로 서로 결합된다.

탭 소자(200B)는 예시를 위해 이용되며, 라인(AA)을 참조하여 탭 소자(200B)와 유사하고 대칭적인 탭 소자(200B')(표시되지 않음)와 같은 다른 탭 소자가 배치 구조(400)에 형성된다. 예를 들어, 탭 소자(200B')는 확산 영역들(20-9 및 20-8) 및 폴리 영역(15-5)에 의해 형성되며 당업자들에게 인지 가능하게 되어야 한다.

몇몇 실시예들에서, 탭 소자(200B)의 확산 영역(20-6)에 의해 형성된 P 도펀트 영역은 또한 도 1의 메모리 셀(120)의 PMOS 트랜지스터(P1 또는 P2)와 같은 메모리의 PMOS 트랜지스터의 소스를 형성하는 P 도펀트 영역이다. 예를 들어, 탭 소자(200B)의 P 도펀트 영역은 PMOS 트랜지스터(P1)의 P 도펀트 영역이고 PMOS 트랜지스터(P1)의 소스를 형성한다. 다른 방식으로 설명하면, P 도펀트 영역의 절반은 탭 소자(200B)에 속하는 반면 P 도펀트 영역의 다른 절반은 PMOS 트랜지스터(P1)에 속한다.

도 6a는 몇몇 실시예들에 따라 도 3a의 탭 소자(300A)의 단면도(600A)이다. 단면도(600A)는 도 4의 라인(DD)을 참조한다.

확산 영역들(20-14 및 20-15)은 P+ 도펀트로 도핑되고 기판(410) 내부에 형성된 P 웰(610) 내부에 각각 있다. 확산 영역(20-15)은 탭 소자(300A)의 단자(310)를 형성한다. 확산 영역(20-14)은 탭 소자(300A)의 단자(320)를 형성한다. 폴리 영역(15-2)은 탭 소자(300A)의 폴리 단자(330)를 형성한다. P 웰(610)은 탭 소자(300A)의 단자(340)를 형성한다. 몇몇 실시예들에서, P 웰(610)은 전기적으로 서로 연결된 별개의 웰들이며, 이에 따라 단일의 웰로서 간주된다.

탭 소자(300A)는 예시를 위해 이용되며 탭 소자(300A)와 유사한 탭 소자(300A')(표시되지 않음)와 같은 다른 탭 소자가 배치 구조(400)에 형성된다. 예를 들어, 탭 소자(300A')는 확산 영역들(20-2 및 20-3) 및 폴리 영역(15-7)에 의해 형성되며 당업자들에게 인지 가능하게 되어야 한다.

도 6b는 몇몇 실시예들에 따른 도 3b의 탭 소자(300B)의 단면도(600B)이다. 단면도(300B)는 도 4의 라인(EE)을 참조한다.

확산 영역(20-14)은 P+ 도펀트로 도핑된다. 확산(20-13)은 N 도펀트로 도핑된다. 확산 영역(20-14)은 탭 소자(300B)의 단자(360)를 형성한다. 확산 영역(20-13)은 탭 소자(300B)의 단자(370)를 형성한다. 폴리 영역(15-1)은 탭 소자(300B)의 폴리 단자(380)를 형성한다. 도 5의 확산 영역들(20-15 및 20-14)과 유사하게, 확산 영역들(20-14 및 20-13)은 탭 소자(300B)의 단자(390)를 형성하는 P 웰(610) 내부에 있다. 효과적으로 탭 소자(300A)의 단자(340) 및 탭 소자(300B)의 단자(390)는 동일한 P 웰(610)에 의해 형성된다. 즉, 탭 소자(300A)의 단자(340) 및 탭 소자(300B)의 단자(390)는 전기적으로 서로 결합된다.

탭 소자(300B)는 예시를 위해 이용되며 탭 소자(300B)와 유사한 탭 소자(300B')(표시되지 않음)와 같은 다른 탭 소자가 배치 구조(400)에 형성된다. 예를 들어, 탭 소자(300B')는 확산 영역들(20-1 및 20-2) 및 폴리 영역(15-8)에 의해 형성되며 당업자들에게 인지 가능하게 되어야 한다.

부가적인 예시적인 배치들

도 7은 몇몇 실시예들에 따른 배치 구조(700)의 다이어그램이다.

배치 구조(700)는 배치 구조(400) 외에 복수의 접촉 엘리먼트들을 포함한다. 예시를 위해 접촉 엘리먼트들(25-1 내지 25-17)이 도시되며 집합적으로 접촉 엘리먼트들(25)이라 칭한다. 접촉 엘리먼트들(25)은 상이한 회로 엘리먼트들을 서로 전기적으로 결합하는데 이용될 수 있다. 몇몇 실시예들에서, 접촉 엘리먼트들(25)은 대응하는 확산 영역(20)에 각각 전기적으로 연결된다.

접촉 엘리먼트들(25-1, 25-2, 25-16 및 25-17)은 폴리 영역들(15-1, 15-4, 15-6 및 15-7)의 최상부 상에 각각 도시된다. 접촉 엘리먼트들(25-5, 25-4, 25-3, 25-7, 25-12, 25-11, 25-10, 25-9, 25-15, 25-14 및 25-13)은 확산 영역들(20-14, 20-15, 20-16, 20-11, 20-6, 20-7, 20-8, 20-9, 20-4, 20-3 및 20-2)의 최상부 상에 각각 도시된다. 접촉 엘리먼트(25-6)는 확산 영역(20-10) 및 폴리 영역(15-8)의 최상부 상에 도시된다. 접촉 엘리먼트(25-8)는 확산 영역(20-12) 및 폴리 영역(15-5)의 최상부 상에 도시된다.

도 8은 몇몇 실시예들에 따른 배치 구조(800)의 다이어그램이다.

배치 구조(800)는 배치 구조(700) 외에 금속 1 층의 복수의 금속 엘리먼트들을 포함한다. 도면들을 모호하게 하는 것을 방지하기 위해 폴리 영역들(15) 및 확산 영역들(20)은 표시되지 않는다. 예시를 위해, 금속 엘리먼트(30-1 내지 30-11)가 도시되며 집합적으로 금속 엘리먼트들(30)이라 칭한다.

금속 엘리먼트들(30)은 몇몇 실시예들에서, 금속 1 층이라 불리고 기판(410) 위의 제1 금속층인 층의 부분이다. 그 결과, 금속 엘리먼트(30) 각각은 다른 금속 엘리먼트들(30)과 동일한 레벨 상에 있다. 금속층은 공통적으로 상이한 소자들 및/또는 전기적 엘리먼트들을 전기적으로 연결하기 위해 이용되는 상호연결 층이라 칭한다. 금속은 예시를 위해 금속 엘리먼트들(30)에서 이용된다. 다른 도전성 재료들이 다양한 실시예들의 범위 내에 있다.

금속 엘리먼트(30-1)는 접촉 엘리먼트들(25-1 및 25-2)의 최상부 상에 있다.

금속 엘리먼트(30-2)는 접촉 엘리먼트(25-3)의 최상부 상에 있다. 금속 엘리먼트(30-3)는 접촉 엘리먼트(25-4)의 최상부 상에 있다. 금속(30-4)은 접촉 엘리먼트(25-5)의 최상부 상에 있다. 금속 엘리먼트들(30-2, 30-3, 및 30-4)은 금속 엘리먼트(30-1)와 각각 접촉한다.

금속 엘리먼트(30-5)는 접촉 엘리먼트(25-7)의 최상부 상에 있다. 금속 엘리먼트(30-6)는 접촉 엘리먼트(25-11)의 최상부 상에 있다. 금속 엘리먼트(30-7)는 접촉 엘리먼트(25-10)의 최상부 상에 있다. 금속 엘리먼트(30-6 및 30-7) 각각은 금속 엘리먼트(30-5)와 접촉한다.

금속 엘리먼트(30-8)는 접촉 엘리먼트(25-15)의 최상부 상에 있다. 금속 엘리먼트(30-9)는 접촉 엘리먼트(25-14)의 최상부 상에 있다. 금속 엘리먼트(30-10)는 접촉 엘리먼트(25-13)의 최상부 상에 있다. 금속 엘리먼트(30-11)는 접촉 엘리먼트들(25-17 및 25-16)의 최상부 상에 있다. 금속 엘리먼트들(30-8, 30-9, 및 30-10)은 금속 엘리먼트(30-11)에 각각 전기적으로 연결된다.

효과적으로, 확산 영역(20-10)은 접촉 엘리먼트(25-6), 금속 엘리먼트(30-6), 접촉 엘리먼트(25-11), 및 확산 영역(20-7)에 전기적으로 결합된다. 확산 영역(20-10)은 단자(220)를 형성하는 탭 소자(200A)의 N+ 영역에 대응한다. 확산 영역(20-7)은 단자(270)를 형성하는 탭 소자(200B)의 N+영역에 대응한다. 그 결과, 대응하는 탭 소자들(200A 및 200B)의 단자들(220 및 270)은 전기적으로 서로 결합된다.

도 9는 몇몇 실시예들에 따른 배치 구조(900)의 다이어그램이다.

배치 구조(900)는 배치 구조(800) 외에 복수의 비아들을 포함한다. 예시를 위해, 비아들(35-1 내지 35-7)이 도시되며 집합적으로 비아들(35)이라 칭한다. 단순함을 위해, 다양한 금속 엘리먼트들(30), 접촉 엘리먼트들(25), 확산 영역들(20), 및 폴리 영역들(15)이 표시되지 않는다. 비아들(35)은 도 10을 참조하여 설명될 상이한 금속층들의 엘리먼트들을 연결하는데 이용된다. 예시적으로 도시되는 바와 같이, 비아들(35)은 대응하는 급속 엘리먼트들(30)과 전기적으로 연결된 것으로 도시된다.

비아들(35-1, 35-2, 및 35-3)은 금속 엘리먼트(30-1)에 전기적으로 연결된다. 비아들(35-4)은 금속 엘리먼트(30-5)에 전기적으로 연결된다. 비아들(35-5, 35-6, 및 35-7)은 금속 엘리먼트(30-11)에 전기적으로 연결된다.

도 10은 몇몇 실시예들에 따른 배치 구조(1000)의 다이어그램이다.

배치 구조(1000)는 배치 구조(900) 외에 금속 2 층의 복수의 금속 엘리먼트들을 포함한다. 단순함을 위해 도 4 내지 도 9의 몇몇 엘리먼트들을 표시되지 않는다.

예시를 위해, 금속 엘리먼트들(40-1 내지 40-5)이 도시되며, 집합적으로 금속 엘리먼트들(40)이라 칭한다. 금속 엘리먼트들(40)은 몇몇 실시예들에서 금속 2 층이라 칭하며 기판(410) 위의 제2 금속층인 금속층의 부분이다. 그 결과, 각각의 금속 엘리먼트(40)는 다른 금속 엘리먼트들(40)과 동일한 레벨 상에 있다. 금속 2 층은 금속 1 층보다 기판(410)으로부터 더 멀리 있다.

금속 1 층과 유사하게, 금속 2 층의 엘리먼트들은 상이한 엘리먼트들 및/또는 소자들을 전기적으로 연결하는데 이용된다. 금속은 예시를 위해 금속 엘리먼트(40)에서 이용된다. 다른 도전성 엘리먼트들이 다양한 실시예들의 범위 내에 있다.

금속 엘리먼트(40-1)는 비아들(35-1, 35-2, 및 35-3)에 전기적으로 연결된다. 금속 엘리먼트(40-2)는 비아들(35-5, 35-6, 및 35-7)에 전기적으로 연결된다.

금속 엘리먼트(40-3)는 비아들(35-4)에 전기적으로 연결된다.

금속 엘리먼트(40-4)는 도 11을 참조하여 상세히 설명된다. 금속 엘리먼트(40-4)는 금속 엘리먼트(40-5)와 대칭적이다.

도 11은 몇몇 실시예들에 따른 배치 구조(1100)이다.

배치 구조(1100)는 도 1의 트랜지스터(P1)의 소스의 배치 엘리먼트들을 도시하는 배치 구조(1000)이다.

금속 엘리먼트(40-4)는 비아(35-1B), 금속 1 엘리먼트(30-1B), 접촉 엘리먼트(25-12), 및 확산 영역(20-6)에 전기적으로 연결된다. 확산 영역(20-6)은 도 5b를 참조하여 위에서 설명한 바와 같이 도 1의 메모리 셀(120)의 PMOS 트랜지스터(P1)의 소스를 형성한다. 비아(35-1B) 및 금속 1 엘리먼트(30-1B)는 몇몇 실시예들에서, 비트 셀 영역으로 간주된다. 대조적으로 배치 구조(1000)는 스트랩 셀 영역으로 간주된다.

몇몇 실시예들에서, 금속 엘리먼트(40-4)는 트랜지스터(P1)의 소스에 결합되는 도 1의 노드(NVDDI)로서 구성된다. 즉, 금속 엘리먼트(40-4)는 트랜지스터(P1)의 소스에 동작 전압 값을 제공하는 전압 소스를 수용하도록 구성된다. 도 10의 금속 엘리먼트(40-5)는 라인(AA)을 참조하여 금속 엘리먼트(40-4)에 대칭적이고, 도 1의 메모리 셀(120)과 유사한 메모리 셀의 PMOS 트랜지스터의 소스에 동작 전압 값(VDD)을 제공하는 전압 소스를 수용하도록 구성되고 당업자들에 의해 인지 가능하게 되어야 한다.

도 12는 몇몇 실시예들에 따른 배치 구조(1200)이다.

배치 구조(1200)는 도 1의 트랜지스터(P1)의 벌크(BP1)의 배치 엘리먼트들을 도시하는 배치 구조(1000)이다.

금속 엘리먼트(40-3)는 비아(35-4), 금속 엘리먼트(30-5), 접촉 엘리먼트(25-7), 및 확산 영역(20-11)에 전기적으로 연결된다. 도 5에 예시적으로 도시된 바와 같이, 확산 영역(20-11) 아래에는 도 1의 PMOS 트랜지스터(P1)의 벌크(BP)이기도 한 N 웰(510)이 있다. 몇몇 실시예들에서, 금속 엘리먼트(40-3)는 전압 값을 갖는 전압 소스를 수용하도록 구성된다. 효과적으로, N 웰(510) 또는 벌크(BP1)는 전압 값을 수신한다. 또한, 전압 값은 트랜지스터(P1)의 소스 및 벌크(BP1) 간의 누설 전류를 제어하는데 이용된다.

도 13은 몇몇 실시예들에 따른 배치 구조(1300)이다.

배치 구조(1300)는 도 1의 메모리 셀(120)의 기준 전압(VSS)의 배치 엘리먼트들을 도시하는 배치 구조(1000)이다.

금속 엘리먼트(40-1)는 비아들(35-1, 35-2), 금속 엘리먼트들(30-1, 30-3, 30-4), 접촉 엘리먼트들(25-4, 25-5), 및 확산 영역들(20-15, 20-14)에 전기적으로 결합된다. 확산 영역들(20-15 및 20-14)의 참조 번호들이 도시되지만, 확산 영역들(20-15 및 20-14)이 배치 구조(1300)에서 가시적이지 않기 때문에 확산 영역들(20-15 및 20-14)을 가리키지는 않는다. 가시적인 확산 영역들(20-15 및 20-14)은 도 7에서 도시된다. 도 6a에서 예시되는 바와 같이, 확산 영역들(20-15 및 20-14) 아래에는 도 1의 NMOS 트랜지스터(N1)와 같은 NMOS의 벌크이기도 한 P 웰(610)이 있다.

몇몇 실시예들에서, 금속 엘리먼트(40-1)는 접지(ground) 또는 기준 전압 값(VSS)을 갖는 전압 소스를 수용하도록 구성된다. 효과적으로, P 웰(610) 또는 NMOS 트랜지스터의 벌크는 기준 전압 값(VSS)을 수신한다.

도 14는 몇몇 실시예들에 따른 배치 구조(1400)이다.

배치 구조(1400)는 도 1의 메모리 셀(120)의 기준 전압(VSS)의 부가적인 배치 엘리먼트들을 도시하는 배치 구조(1000)이다.

금속 엘리먼트(40-2)는 비아들(35-5, 35-6), 금속 엘리먼트들(30-11, 30-10, 30-9), 접촉 엘리먼트들(25-17, 25-13, 25-14) 및 확산 영역들(20-2, 20-3)에 전기적으로 결합된다. 몇몇 실시예들에서, 확산 영역들(20-2 및 20-3) 아래에는 도 1의 NMOS 트랜지스터(N2)와 같은 NMOS 트랜지스터의 벌크이기도 한 P 웰(610)이 있다.

몇몇 실시예들에서, 금속 엘리먼트(40-2)는 접지 또는 기준 전압 값(VSS)을 갖는 전압 소스를 수용하도록 구성된다. 효과적으로, P 웰(610), NMOS 트랜지스터의 벌크는 기준 전압 값(VSS)를 수신한다.

본 개시의 다양한 실시예들은 PMOS 트랜지스터들의 벌크 및 소스가 서로 물리적으로 연결되고 이에 따라 하나의 전력 소스로부터 하나의 전압 값을 수신하도록 구성되는 기존의 접근법들보다 유리하다. 이하의 예시에서, 도 1의 트랜지스터(P1)가 설명을 위해 이용된다. 독창성있는 개념은 PMOS 트랜지스터(P2)에도 균등하게 적용 가능하다. 예를 들어, PMOS 트랜지스터(P1)가 전력차단될 때, PMOS 트랜지스터(P1)의 소스는 제1 전력 소스로부터 0V를 수신하도록 구성된다. 대조적으로, PMOS 트랜지스터(P1)가 전력 공급될 때, PMOS 트랜지스터(P1)의 소스는 0.85 V와 같은 동작 전압 값(VDD)을 수신하도록 구성된다. 또한, PMOS 트랜지스터(P1)의 벌크(BP1)는 제2 전력 소스로부터 동작 전압 값(VDD)과 동일한 제2 전압 값을 수신하도록 구성된다. 그 결과, PMOS 트랜지스터(P1)의 소스의 전압은 항상 PMOS 트랜지스터(P1)의 벌크(BP1)의 전압보다 낮다. 그 다음, PMOS 트랜지스터(P1)의 소스와 벌크(BP1) 간의 피크 전류(peak current)를 결정하고 동작 전류(operating current)와 같이 메모리 셀(120)의 트랜지스터들에 대한 다른 설계 파라미터들을 계산하기 위한 시뮬레이션(simulation)이 수행된다. 다른 예를 들면, PMOS 트랜지스터(P1)의 소스는 동작 전압 값(VDD)을 수신하도록 구성된다. PMOS 트랜지스터(P1)의 벌크(BP1)는 누설 전류를 용인 가능한 값으로 감소시키기 위해 가변 전압들을 수용하도록 구성된다.

다수의 실시예들이 기술되었다. 그럼에도 불구하고 다양한 변형들이 본 개시의 사상 및 범위로부터 벗어남 없이 가해질 수 있다는 것이 이해될 것이다. 예를 들어, N형 또는 P형 금속 산화물 반도체(NMOS 또는 PMOS)와 같이 특정한 도펀트 형으로 도시되는 다양한 트랜지스터들은 예시 목적들을 위한 것이다. 본 개시의 실시예들은 특정한 타입으로 제한되지 않는다. 특정한 트랜지스터에 대해 상이한 도펀트 타입들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 위의 설명에서 이용되는 다양한 신호들의 로우 또는 하이 논리값도 또한 예시를 위한 것이다. 다양한 실시예들은 신호가 활성화될 때 및/또는 비활성화될 때 특정한 값으로 제한되지 않는다. 상이한 값들의 선택은 다양한 실시예들의 범위 내에 있다. 상이한 금속 엘리먼트와의 전기적 접촉의 상이한 금속 엘리먼트들은 예시를 위한 것이다. 서로 전기적으로 연결되는 상이한 금속 엘리먼트 대신 이용되는 단일 조각의 금속 엘리먼트는 다양한 실시예들의 범위 내에 있다. 예를 들어, 단일 조각의 금속 엘리먼트는 금속 엘리먼트들(30-11, 30-10, 30-9, 및 30-8) 대신 이용될 수 있다. 단일 조각의 금속 엘리먼트는 금속 엘리먼트들(30-5, 30-6, 및 30-7 등) 대신 이용될 수 있다.

몇몇 실시예들에서, 배치 구조는 기판, 웰, 제1 도펀트 영역, 제2 도펀트 영역, 제1 폴리 영역, 제3 도펀트 영역, 제4 도펀트 영역 및 제2 폴리 영역을 포함한다. 웰은 기판 내에 있다. 제1 폴리 영역은 제1 도펀트 영역과 제2 도펀트 영역 사이에 있다. 제2 폴리 영역은 제3 도펀트 영역과 제4 도펀트 영역 사이에 있다. 제1 도펀트 영역, 제2 도펀트 영역, 제3 도펀트 영역, 및 제4 도펀트 영역은 웰 내에 있다. 제1 도펀트 영역은 트랜지스터의 소스로서 역할하고 제1 전력 공급원으로부터 제1 전압 값을 수신하도록 구성된다. 웰은 트랜지스터의 벌크로서 역할하고 제2 전력 공급원으로부터 제2 전압 값을 수신하도록 구성된다.

몇몇 실시예들에서, 배치 구조는 기판, 웰, 도펀트 영역, 제1 접촉 엘리먼트, 제1 도전층의 레벨 상의 제1 도전성 엘리먼트, 제1 비아, 제2 도전층의 레벨 상의 제1 도전성 엘리먼트, 제2 도펀트 영역, 제2 접촉 엘리먼트, 제1 도전층의 레벨 상의 제2 도전성 엘리먼트, 및 제2 도전층의 레벨 상의 제2 도전성 엘리먼트를 포함한다. 웰은 기판 내에 있다. 제1 도펀트 영역은 웰 내에 있다. 제1 접촉 엘리먼트는 제1 도펀트 영역에 전기적으로 연결된다. 제1 도전층의 레벨 상의 제1 도전성 엘리먼트는 제1 접촉 엘리먼트에 전기적으로 연결된다. 제1 비아는 제1 도전층의 레벨 상의 제1 도전성 엘리먼트에 전기적으로 연결된다. 제2 도전층의 레벨 상의 제1 도전성 엘리먼트는 제1 비아에 전기적으로 연결된다. 제2 도펀트 영역은 웰 내에 있다. 제2 접촉 엘리먼트는 제2 도펀트 영역에 전기적으로 연결된다. 제1 도전층의 레벨 상의 제2 도전성 엘리먼트는 제2 접촉 엘리먼트에 전기적으로 연결된다. 제2 비아는 제1 도전층의 레벨 상의 제2 도전성 엘리먼트에 전기적으로 연결된다. 제2 도전층의 레벨 상의 제2 도전성 엘리먼트는 제2 비아에 전기적으로 연결된다. 제2 도전층의 레벨 상의 제1 도전성 엘리먼트는 제1 전력 공급원에 전기적으로 결합되도록 구성된다. 제2 도전층의 레벨 상의 제2 도전성 엘리먼트는 제1 전력 공급원과 상이한 제2 전력 공급원에 전기적으로 결합되도록 구성된다.

몇몇 실시예들에서, 배치 구조는 기판, 웰, 제1 도펀트 영역, 제1 접촉 엘리먼트, 제1 도전층의 레벨 상의 제1 도전성 엘리먼트, 제1 비아, 제2 도전층의 레벨 상의 제1 도전성 엘리먼트, 제2 도펀트 영역, 제2 접촉 엘리먼트, 제1 도전층의 레벨 상의 제2 도전성 엘리먼트, 제2 비아, 제2 도전층의 레벨 상의 제2 도전성 엘리먼트 및 폴리 영역을 포함한다. 웰은 기판 내에 있다. 제1 도펀트 영역은 웰 내에 있다. 제1 접촉 엘리먼트는 제1 도펀트 영역에 전기적으로 연결된다. 제1 도전층의 레벨 상의 제1 도전성 엘리먼트는 제1 접촉 엘리먼트에 전기적으로 연결된다. 제2 비아는 제1 도전층의 레벨 상의 제2 도전성 엘리먼트에 전기적으로 연결된다. 제2 도전층의 레벨 상의 제1 도전성 엘리먼트는 제1 비아에 전기적으로 연결된다. 제2 도펀트 영역은 웰 내에 있다. 제2 접촉 엘리먼트는 제2 도펀트 영역에 전기적으로 연결된다. 제1 도전층의 레벨 상의 제2 도전성 엘리먼트는 제2 접촉 엘리먼트에 전기적으로 연결된다. 제2 비아는 제1 도전층의 레벨 상의 제2 도전성 엘리먼트에 전기적으로 연결된다. 제2 도전층의 레벨 상의 제2 도전성 엘리먼트는 제2 비아에 전기적으로 연결된다. 폴리 영역은 제1 도펀트 영역과 제2 도펀트 영역 사이에 있다. 웰은 메모리 셀의 교차-결합된 쌍에서 이용되는 트랜지스터의 벌크로서 역할하도록 구성된다. 제2 도펀트 영역은 트랜지스터의 소스로서 역할하도록 구성된다.

위의 예시는 예시적인 단계들을 포함하지만, 이 단계들은 반드시 예시된 순서로 수행될 필요는 없다. 단계들은 개시된 실시예들의 사상 및 범위에 따라 적절히 부가되고, 대체되고, 순서가 변경될 수 있고 제거될 수 있다.

Claims

배치 구조에 있어서,
기판;
상기 기판 내의 웰(well);
상기 웰 내의 제1 도펀트 영역;
상기 제1 도펀트 영역에 전기적으로 연결되는 제1 접촉 엘리먼트(element);
상기 제1 접촉 엘리먼트와 전기적으로 연결되고 제1 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트;
상기 제1 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트와 전기적으로 연결되는 제1 비아(via);
상기 제1 비아에 전기적으로 연결되고 제2 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트;
상기 웰 내의 제2 도펀트 영역;
상기 제2 도펀트 영역에 전기적으로 연결되는 제2 접촉 엘리먼트;
상기 제2 접촉 엘리먼트에 전기적으로 연결되고 상기 제1 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트;
상기 제1 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트에 전기적으로 연결되는 제2 비아; 및
상기 제2 비아에 전기적으로 연결되고 상기 제2 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트를
포함하고,
상기 제2 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트는 제1 전력 공급원에 전기적으로 결합되도록 구성되고,
상기 제2 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트는 상기 제1 전력 공급원과 상이한 제2 전력 공급원에 전기적으로 결합되도록 구성되는 것인, 배치 구조.
제1항에 있어서,
상기 웰은 교차-결합된 메모리 셀 쌍에서 이용되는 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 트랜지스터의 벌크(bulk)로서 역할하도록 구성되고,
상기 제2 도펀트 영역은 상기 PMOS 트랜지스터의 소스로서 역할하도록 구성되는 것인, 배치 구조.
제1항에 있어서,
상기 웰은 N 웰이고,
상기 제1 도펀트 영역은 N+ 도펀트 영역이고,
상기 제2 도펀트 영역은 P 도펀트 영역인 것인, 배치 구조.
제1항에 있어서,
상기 제2 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트는 상기 제1 전력 공급원으로부터 동작 전압 값을 수신하도록 구성되고,
상기 제2 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트는 상기 제2 전력 공급원으로부터 상기 동작 전압 값을 수신하도록 구성되는 것인, 배치 구조.
제1항에 있어서,
상기 제1 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트 및 상기 제2 비아는 메모리 매크로(memory macro)의 메모리 셀들의 배치 영역 내에 있고,
상기 제1 접촉 엘리먼트, 상기 제1 도전층의 상기 레벨 상의 제1 도전성 엘리먼트, 상기 제1 비아, 상기 제2 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트, 상기 제2 도펀트 영역, 상기 제2 접촉 엘리먼트, 및 상기 제2 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트는 상기 메모리 매크로의 스트랩 셀(strap cell)들의 배치 영역 내에 있는 것인, 배치 구조.
제1항에 있어서,
상기 배치 구조는,
기준 도펀트 영역;
상기 기준 도펀트 영역에 전기적으로 연결되는 기준 접촉 엘리먼트;
상기 제1 도전층의 상기 레벨 상의 기준 도전성 엘리먼트;
상기 제1 도전층의 상기 레벨 상의 상기 기준 도전성 엘리먼트에 전기적으로 연결되는 기준 비아; 및
상기 기준 비아에 전기적으로 연결되고 상기 제2 도전층의 상기 레벨 상에 배치된 기준 도전성 엘리먼트를
더 포함하고,
상기 제2 도전층의 상기 레벨 상의 상기 기준 도전성 엘리먼트는 기준 전압 원에 전기적으로 결합되는 것인, 배치 구조.
배치 구조에 있어서,
기판;
상기 기판 내의 웰;
상기 웰 내의 제1 도펀트 영역;
상기 제1 도펀트 영역에 전기적으로 연결되는 제1 접촉 엘리먼트;
상기 제1 접촉 엘리먼트에 전기적으로 연결되고 제1 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트;
상기 제1 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트에 전기적으로 연결되는 제1 비아;
상기 제1 비아에 전기적으로 연결되고 제2 도전층의 한 레벨 상에 배치된 제1 도전성 엘리먼트;
상기 웰 내의 제2 도펀트 영역;
상기 제2 도펀트 영역에 전기적으로 연결되는 제2 접촉 엘리먼트;
상기 제2 접촉 엘리먼트에 전기적으로 연결되고 상기 제1 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트;
상기 제1 도전층의 상기 레벨 상의 상기 제2 도전성 엘리먼트에 전기적으로 연결되는 제2 비아;
상기 제2 비아에 전기적으로 연결되고 상기 제2 도전층의 상기 레벨 상에 배치된 제2 도전성 엘리먼트; 및
상기 제1 도펀트 영역과 상기 제2 도펀트 영역 사이에 있는 폴리 영역(poly region)을
포함하고,
상기 웰은 교차 결합된 메모리 셀 쌍에서 이용되는 트랜지스터의 벌크(bulk)로서 역할하도록 구성되고,
상기 제2 도펀트 영역은 상기 트랜지스터의 소스로서 역할하도록 구성되는 것인, 배치 구조.
제7항에 있어서, 상기 제1 도전층의 상기 레벨 상의 상기 제1 도전성 엘리먼트는 제1 방향으로 연장되는 도전성 엘리먼트와, 상기 제1 방향에 수직인 제2 방향으로 연장되는 도전성 엘리먼트에 의해 형성되는 것인, 배치 구조.
제7항에 있어서, 상기 폴리 영역은 또한 제3 도펀트 영역과 제4 도펀트 영역 사이에 또한 있는 것인, 배치 구조.
배치 구조에 있어서,
기판;
상기 기판 내의 웰;
제1 도펀트 영역;
제2 도펀트 영역;
상기 제1 도펀트 영역과 상기 제2 도펀트 영역 사이에 있는 제1 폴리 영역;
제3 도펀트 영역;
제4 도펀트 영역; 및
상기 제3 도펀트 영역과 상기 제4 도펀트 영역 사이에 있는 제2 폴리 영역을
포함하고,
상기 제1 도펀트 영역, 상기 제2 도펀트 영역, 상기 제3 도펀트 영역, 및 상기 제4 도펀트 영역은 상기 웰 내에 있고,
상기 제1 도펀트 영역은 트랜지스터의 소스로서 역할하고 제1 전력 공급원으로부터 제1 전압 값을 수신하도록 구성되고,
상기 웰은 상기 트랜지스터의 벌크로서 역할하고 제2 전력 공급원으로부터 제2 전압 값을 수신하도록 구성되는 것인, 배치 구조.
제10항에 있어서, 상기 트랜지스터는 교차 연결된 메모리 셀 쌍의 일부분인 p형 금속 산화물 반도체(p-type metal-oxide-semiconductor; PMOS) 트랜지스터인 것인, 배치 구조.
제10항에 있어서,
상기 제1 도펀트 영역은 P 도펀트를 포함하고,
상기 제2 도펀트 영역, 상기 제3 도펀트 영역, 및 상기 제4 도펀트 영역은 N+ 도펀트를 포함하고,
상기 웰은 N 도펀트를 포함하는 것인, 배치 구조.
제10항에 있어서,
상기 제1 도펀트 영역에 전기적으로 연결되는 제1 접촉 엘리먼트;
상기 제2 도펀트 영역에 전기적으로 연결되는 제2 접촉 엘리먼트;
상기 제3 도펀트 영역에 전기적으로 연결되는 제3 접촉 엘리먼트; 및
상기 제4 도펀트 영역에 전기적으로 연결되는 제4 접촉 엘리먼트를
더 포함하는, 배치 구조.