KR101461799B1 - Sram 회로 및 sram 셀을 동작하는 방법 - Google Patents

Sram 회로 및 sram 셀을 동작하는 방법 Download PDF

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Abstract

회로는 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 어레이를 포함한다. SRAM 셀은 SRAM 어레이에 있고, P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. CVss 라인은 P웰 영역 위에 있고, CVss 라인은 P웰 영역과 제 1 N웰 영역 사이의 인터페이스에 평행하다. 비트 라인과 비트 라인 바는 CVss 라인의 대향하는 측면 상에 있다. CVdd 라인은 SRAM 셀 위를 가로지른다. CVss 제어 회로는 CVss 라인에 접속된다. CVss 제어 회로는 제 1 CVss 전압 및 제 2 CVss 전압을 CVss 라인에 제공하도록 구성되고, 제1 CVss 전압 및 제 2 CVss 전압은 서로 상이하다.

Description

ＳＲＡＭ 셀을 동작하는 방법{METHODS FOR OPERATING SRAM CELLS}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 SRAM 셀을 동작하는 방법에 관한 것이다.
본 출원은 2012년 11월 30일에 출원된, 발명의 명칭이 "SRAM Cell Comprising FinFETs"인 공통으로 선정된 US 특허 출원 제13/691,373호의 일부 계속 출원이며, 상기 출원은 참조에 의해 본 명세서에 통합된다.
스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM)는 집적 회로에서 일반적으로 사용된다. SRAM 셀은 리프레싱(refreshing)의 필요 없이 데이터를 유지하는 이점을 갖는다. 집적 회로의 속도에 대해 요구하는 요건이 증가함에 따라, SRAM 셀의 읽기 속도 및 쓰기 속도도 더 중요해진다. 더욱이, 충분한 읽기 마진 또는 쓰기 마진이 신뢰성 있는 읽기 동작 및 쓰기 동작을 각각 달성하기 위해서 요구된다. 그러나, 이미 매우 작은 SRAM 셀의 점점 더한 크기 축소로 인해, 이러한 요구는 점점 더 힘들어지고 있다.
본 발명의 목적은 SRAM 셀을 동작하는 방법을 제공하는 것이다.
일부 실시형태에 따라, 회로는 SRAM 어레이를 포함한다. SRAM 셀은 SRAM 어레이에 있고, P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. CVss 라인은 P웰 영역 위에 있고, CVss 라인은 P웰 영역과 제 1 N웰 영역 사이의 인터페이스에 평행하다. 비트 라인과 비트 라인 바는 CVss 라인의 대향하는 측면 상에 있다. CVdd 라인은 SRAM 셀 위를 가로지른다. CVss 제어 회로는 CVss 라인에 접속된다. CVss 제어 회로는 제 1 CVss 전압 및 제 2 CVss 전압을 CVss 라인에 제공하도록 구성되고, 제1 CVss 전압 및 제 2 CVss 전압은 서로 상이하다.
다른 실시형태에 따라, 회로는 복수의 행과 열의 SRAM 셀을 포함하는 SRAM 어레이를 포함한다. SRAM 셀의 각각은 P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. CVss 라인은 P웰 영역 위에 있고, 비트 라인과 비트 라인 바는 CVss 라인의 대향하는 측면 상에 있다. CVdd 라인은 SRAM 셀 위를 가로지른다. CVdd 제어 회로는 CVdd 라인에 접속된다. CVdd 제어 회로는 제 1 CVdd 전압 및 제 2 CVdd 전압을 CVdd 라인에 제공하도록 구성되고, 제1 CVdd 전압 및 제 2 CVdd 전압은 서로 상이하다.
또 다른 실시형태에 따라, 방법은 SRAM 어레이의 CVss 라인에 Vss 전압을 공급함으로써 SRAM 어레이 상에서 제 1 동작을 수행하는 단계를 포함한다. SRAM 어레이는 복수의 열의 SRAM 셀 및 복수의 행의 SRAM 셀을 갖는다. SRAM 셀의 각각은 P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 N웰 영역과 제 2 N웰 영역 각각에 있는 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. 방법은 수정된 Vss 전압을 CVss 라인에 공급함으로써 SRAM 어레이 상에서 제 2 동작을 수행하는 단계를 포함하고, Vss 전압과 수정된 Vss 전압은 서로 상이하다.
본 발명에 따르면 SRAM 셀을 동작하는 방법을 제공하는 것이 가능하다.
본 실시형태 및 본 실시형태의 장점의 보다 완벽한 이해를 위해, 이제 첨부된 도면과 함께 고려된 이하의 상세한 설명을 참조한다.
도 1 및 도 2는 예시적인 실시형태에 따른 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀의 회로도이다.
도 3은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 배경도이다.
도 4는 SRAM 셀의 층들을 나타내는 개략 단면도를 도시한다.
도 5 내지 도 8은 다양한 실시형태에 따른 일부 예시적인 SRAM 셀들의 레이아웃이다.
도 9는 예시적인 실시형태에 따른 2-포트 SRAM 셀의 회로도이다.
도 10은 예시적인 실시형태에 따른 도 9의 2-포트 SRAM 셀의 레이아웃을 도시한다.
도 11 내지 도 14는 다양한 실시형태에 따른 SRAM 셀의 전원 라인 및 신호 라인의 레이아웃이다.
도 15 내지 도 18은 다양한 실시형태에 따른 SRAM 셀의 레이아웃이고, FinFET, 전원 라인, 및 신호 라인의 레이아웃들이 조합된다.
도 19는 예시적인 실시형태에 따른 듀얼 포트 SRAM 셀의 회로도이다.
도 20 및 도 21은 예시적인 실시형태에 따른 듀얼 포트 SRAM 셀의 레이아웃을 도시한다.
도 22 및 도 23은 일부 예시적인 실시형태에 따른 Vss 전압 및 수정된 Vss 전압을 발생시키고 SRAM 어레이에 분배하는 회로를 도시한다.
도 24 및 도 25는 일부 예시적인 실시형태에 따른 Vdd 전압 및 수정된 Vdd 전압을 발생시키고 SRAM 어레이에 분배하는 회로를 도시한다.
도 26 및 도 27은 비트 라인에 전압차를 적용하기 위한 회로를 도시한다.
도 28은 전압차를 발생시키기 위한 회로를 도시하고, 이 회로는 수정된 Vss 전압 및 수정된 Vdd 전압을 발생시키는데 이용될 수 있다.
이하에서는 본 개시의 실시형태의 제조 및 이용을 상세하게 설명한다. 하지만, 실시형태는 폭넓은 다양한 특정 상황에서 구현될 수 있는 수많은 적용 가능한 발명의 개념을 제공한다는 점을 이해해야 한다. 설명하는 특정한 실시형태는 예시적인 것으로, 본 개시의 범위를 한정시키려는 것은 아니다.
다양한 예시적인 실시형태에 따라 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀이 제공된다. 본 실시형태의 변형이 기술된다. 다양한 도면 및 예시적인 실시형태에 걸쳐서 동일한 참조 번호는 동일한 요소를 지정하는데 이용된다.
도 1은 일부 실시형태에 따른 SRAM 셀(10)의 회로도를 도시한다. SRAM 셀(10)은 패스 게이트(pass-gate) 트랜지스터(PG-1 및 PG-2), P형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; PMOS) 트랜지스터인 풀업(pull-up) 트랜지스터(PU-1 및 PU-2), 및 N형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS)인 풀다운(pull-down) 트랜지스터(PD-1 및 PD-2)을 포함한다. 일부 실시형태에 따르면, 패스 게이트 트랜지스터(PG-1 및 PG-2)는 P형 트랜지스터이다. 패스 게이트 트랜지스터(PG-1 및 PG-2)의 게이트는 SRAM 셀(10)이 선택되었는지의 여부를 결정하는 워드 라인(word-line; WL)에 접속되어 워드 라인(WL)에 의해 제어된다. 풀업 트랜지스터(PU-1 및 PU-2) 및 풀다운 트랜지스터(PD-1 및 PD-2)로 형성된 래치(latch)는 비트를 저장하고, 여기서 비트의 상보 값(complementary value)은 스토리지 노드(110) 및 스토리지 노드(112)에 저장된다. 저장된 비트는 비트 라인(Bit-line; BL) 또는 비트 라인 바(Bit-Line Bar; BLB)를 통해 SRAM 셀(10)로 쓰여지거나, SRAM 셀(10)로부터 읽혀질 수 있고, 여기서 BL 및 BLB는 상보성 비트 라인 신호를 운반할 수 있다. SRAM 셀(10)은 양의 전원 전압(또는 Vdd로서 나타냄)을 갖는 양의 전원 노드(Vdd)를 통하여 전력이 공급된다. 또한, SRAM 셀(10)은 전기 접지일 수 있는 전원 전압(Vss)에 접속된다.
풀업 트랜지스터(PU-1 및 PU-2)의 소스는 CVdd-노드1 및 CVdd-노드2에 각각 접속되고, 그것은 전원 전압(Vdd)에 또한 접속된다. 전원 전압(Vdd)은 도 11 내지 도 21에 도시된 바와 같이, 금속 라인(CVdd-라인, CVdd-라인-1, 및 CVdd-라인-2)에 의해 운반될 수 있다. 풀다운 트랜지스터(PD-1 및 PD-2)의 소스는 CVss-노드1 및 CVss-노드2에 각각 접속되고, 그것은 전원 전압(Vss)에 또한 접속된다. 전압(Vss)은 도 11 내지 도 21에 도시된 바와 같이, 금속 라인(CVss-라인, CVss-라인-1, 및 CVss-라인-2)에 의해 운반될 수 있다. 트랜지스터(PU-1 및 PD-1)의 게이트는 트랜지스터(PU-2 및 PD-2)의 드레인에 접속되고, 그 접속 노드는 스토리지 노드(110)이다. 트랜지스터(PU-2 및 PD-2)의 게이트는 트랜지스터(PU-1 및 PD-1)의 드레인에 접속되고, 그 접속 노드는 스토리지 노드(112)이다. 패스 게이트 트랜지스터(PG-1)의 소스/드레인 영역은 비트 라인 노드에서 비트 라인(BL)에 접속된다. 패스 게이트 트랜지스터(PG-2)의 소스/드레인 영역은 비트 라인 바 노드에서 비트 라인 바(BLB)에 접속된다.
도 2는 SRAM 셀(10)의 대안적인 회로도를 나타내고, 도 1의 트랜지스터(PU-1 및 PD-1)는 제 1 인버터(인버터-1)로서 나타내어지고, 트랜지스터(PU-2 및 PD-2)는 제 2 인버터(인버터-2)로서 나타내어진다. 제 1 인버터(인버터-1)의 출력은 트랜지스터(PG-1) 및 제 2 인버터(인버터-2)의 입력에 접속된다. 제 2 인버터(인버터-2)의 출력은 트랜지스터(PG-2) 및 제 1 인버터(인버터-1)의 입력에 접속된다.
도 3은 PG-1, PU-1, PD-1, PG-2, PU-2, 및 PD-2를 포함하는 SRAM 셀(10) 내의 FinFET 중의 어떤 FinFET일 수 있는 FinFET 트랜지스터(120)의 배경도를 도시한다. FinFET(120)는 게이트 유전체(117), 게이트 전극(114), 및 반도체 핀을 포함할 수 있고, 반도체 핀은 중심 핀 부분(115), 드레인 영역(113), 및 소스 영역(116)을 포함한다. 절연 영역(118)이 반도체 스트립(119)의 대향하는 측면 상에 형성되고, 그 상부에 핀 부분(115)이 위치된다. 일부 예시적인 실시형태에 있어서, 핀 부분(115)은 반도체 스트립(119)에 정렬될 수 있고, 반도체 스트립(119)과 동일한 물질을 포함할 수 있다. 핀 부분(115), 드레인 영역(113), 및 소스 영역(116)은 조합하여 본 개시의 레이아웃에 걸쳐 반도체 핀(14, 20, 34, 및/또는 40)(예를 들어, 도 5 내지 도 8)을 나타낸다. 절연 영역(118)은 쉘로우 트렌치 절연(Shallow Trench Isolation; STI) 영역일 수 있지만, 필드 산화물 영역이 사용될 수 있다. 게이트 유전체(117) 및 게이트 전극(114)은 핀 부분(115)의 최상면 및 측벽 상의 부분들을 포함한다. 따라서, 드레인 영역(113)과 소스 영역(116) 사이의 채널은 반도체 핀(115)의 최상면 부분 및 측벽 부분을 포함한다.
일부 실시형태에 있어서, p형 FinFET(PG-1, PG-2, PU-1, 및 PU-2)의 소스 영역(116) 및 드레인 영역(113)은 붕소, 인듐 등의 p형 불순물로 반도체 핀의 단부 부분을 주입함으로써 형성된다. 대안의 실시형태에 있어서, 드레인 영역(113) 및 소스 영역(116)은 리세스(recess)를 형성하기 위해 원래의 핀[도 5 내지 도 8에서 핀(14 및 34) 등]의 단부 부분을 에칭하고, 리세스에서 에피택시 영역을 성장시킴으로써 형성된다. 에피택시 영역은 Si, SiGe, SiGe C, Ge, 또는 그 조합을 포함할 수 있다. 따라서, 도 3에서 드레인 영역(113) 및 소스 영역(116)은 일부 예시적인 실시형태에 있어서 실리콘 게르마늄을 포함할 수 있지만, 아래 놓인 반도체 스트립은 실리콘 스트립일 수 있다. p형 불순물이 에피택시 동안에 소스 영역 및 드레인 영역 내에 인시튜(in-situ) 도핑될 수 있다. 에피택시 영역을 형성함으로써, 패스 게이트 FinFET(PG-1 및 PG-2)의 구동 전류(Ion)는 풀다운 트랜지스터(PD-1 및 PD-2)의 구동 전류(Ion)보다 적어도 5% 이상 강할 수 있다.
도 4는 반도체 칩 또는 웨이퍼 상에 층들이 형성된 SRAM 셀(10)의 개략 단면도를 도시한다. 도 4는 상호접속 구조 및 트랜지스터의 여러 레벨을 나타내도록 개략적으로 도시되었고, SRAM 셀(10)의 실제 단면도를 반영하지 않을 수 있다는 것이 주목된다. 상호접속 구조는 게이트 콘택 레벨, OD(여기서 "OD"란 용어는 "액티브 영역"을 나타냄) 레벨, 비아 레벨(비아_0, 비아_1 및 비아_2), 및 금속층(M1, M2, 및 M3)을 포함한다. 레벨 및 층 각각은 그 내부에 형성된 하나 이상의 유전체층 및 전도성 피처를 포함한다. 동일한 레벨에 있는 전도성 피처는 실질적으로 서로 동일한 레벨의 최상면, 및 실질적으로 서로 동일한 레벨의 최하면을 가질 수 있고, 동시에 형성될 수 있다. 게이트 콘택 레벨 내의 피처는 트랜지스터[도시된 예시적인 트랜지스터(PU-1 및 PU-2) 등]의 게이트 전극을 비아_0 레벨과 같은 아래 놓인 레벨에 접속한다. OD 레벨 내의 피처는 트랜지스터의 소스 영역 및 드레인 영역, 웰 영역의 픽업(pickup) 영역 등을 비아_0 레벨과 같은 아래 놓인 레벨에 접속한다.
도 5는 예시적인 실시형태에 따른 SRAM 셀(10)의 레이아웃을 도시한다. SRAM 셀(10)의 바깥쪽 경계는 직사각형을 형성하는 파선을 이용하여 도시된다. 도 1에 나타낸 노드(CVdd-노드1, CVdd-노드2, CVss-노드1, CVss-노드2, 비트 라인 노드, 및 비트 라인 바 노드)가 또한 도 5에서 도시된다. 또한, 워드 라인 콘택과 같은 일부 다른 노드가 또한 도 5에서 도시된다. 게이트 전극(16)은 아래 놓인 반도체 핀(14)과 함께 풀업 트랜지스터(PU-1)를 형성한다. 게이트 전극(16)은 아래 놓인 반도체 핀(20)과 함께 풀다운 트랜지스터(PD-1)를 또한 형성한다. 게이트 전극(18)은, 풀업 트랜지스터(PU-1)를 또한 형성하는 동일한 핀인, 아래 놓인 반도체 핀(14)과 함께 패스 게이트 트랜지스터(PG-1)를 형성한다. 게이트 전극(36)은 아래 놓인 반도체 핀(34)과 함께 풀업 트랜지스터(PU-2)를 형성한다. 게이트 전극(36)은 아래 놓인 반도체 핀(40)과 함께 풀업 트랜지스터(PD-2)를 또한 형성한다. 게이트 전극(38)은, 풀다운 트랜지스터(PU-2)를 또한 형성하는 동일한 핀인, 아래 놓인 반도체 핀(34)과 함께 패스 게이트 트랜지스터(PG-2)를 형성한다.
SRAM 셀(10)은 P웰 영역, 및 P웰 영역의 대향하는 측면 상의 2개의 N웰 영역(N웰-1 및 N웰-2)을 포함한다. 제 1 버티드(butted) 콘택 플러그(Butt-CO)는 트랜지스터(PU-2 및 PD-2)의 게이트 전극(36)을 트랜지스터(PD-1)의 드레인 영역에 전기적으로 접속하기 위해 사용되고, 제 2 버티드 콘택 플러그(Butt-CO)는 트랜지스터(PU-1 및 PD-1)의 게이트 전극(16)을 트랜지스터(PD-2)의 드레인 영역에 전기적으로 접속하기 위해 사용된다. 버티드 콘택 플러그(Butt-CO)는 도 4의 콘택 레벨 및 OD 레벨 내에 형성된다. 롱 콘택(24)은 핀(14)[FinFET(PU-1)의 드레인 영역]을 핀(20) 및 제 1 버티드 콘택(Butt-CO)에 접속하기 위해 사용되고, 여기서 롱 콘택(24) 및 제 1 버티드 콘택(Butt-CO)은 스토리지 노드(110)를 형성한다(또한 도 1을 참조). 롱 콘택(24)은 핀(14, 20, 34, 및 40)의 길이 방향과 직교하는 길이 방향을 갖는다. 롱 콘택(44)은 핀(34)[FinFET(PU-2)의 드레인 영역]을 핀(40) 및 제 2 버티드 콘택(Butt-CO)에 접속하기 위해 사용되고, 여기서 롱 콘택(44) 및 제 2 버티드 콘택(Butt-CO)은 스토리지 노드(112)를 형성한다(또한 도 1을 참조). 롱 콘택(44)은 롱 콘택(24)의 길이 방향에 평행하는 길이 방향을 갖는다.
도 6 내지 도 8은 대안적인 실시형태에 따른 SRAM 셀(10)의 레이아웃을 도시한다. 달리 특정되지 않은 한, 후속하여 논의되는 실시형태에서의 컴포넌트는 도 1 내지 도 5에 나타낸 실시형태에서 동일한 참조 번호에 의해 지시되는 동일한 컴포넌트와 본질적으로 동일하다. 그러므로, 후속하여 논의되는 실시형태에 나타낸 컴포넌트에 관한 상세한 사항은 도 1 내지 도 5에 나타낸 실시형태의 논의에서 발견될 수 있다.
도 6은 p형 FinFET(PG-1, PU-1, PG-2, 및 PU-2) 각각이 복수의(예를 들어, 2개, 3개, 4개, 또는 그 이상의) 반도체 핀을 포함하는 다중 핀 FinFET일 수 있다는 것을 제외하고, 도 5의 실시형태와 유사한 SRAM 셀(10)을 도시한다. 풀다운 FinFET(PD-1 및 PD-2)은 단일 반도체 핀(20 또는 40)을 각각 포함하는 단일 핀 FinFET일 수 있지만, 다중 핀 FinFET일 수도 있다. 예를 들어, 도 6에 나타낸 바와 같이, p형 FinFET(PG-1 및 PU-1) 각각은 14-1 및 14-2로 지시되는 2개의 핀(14)을 포함하고, p형 FinFET(PG-2 및 PU-2) 각각은 34-1 및 34-2로 지시되는 2개의 핀(34)을 포함한다. 더 많은 핀을 추가함으로써, p형 FinFET(PG-1, PU-1, PG-2, 및 PU-2)의 전류(Ion)는 개선되고, 이에 따라 SRAM 셀(10)의 속도가 개선된다. 다시, 도 6은 2개의 N웰 영역(N웰-1 및 N웰-2) 사이에 형성된 P웰 영역을 포함하는 SRAM 셀(10)을 포함한다.
도 7은 풀업 FinFET(PU-1 및 PU-2) 각각이 2개의 핀(14-1 및 14-2)을 포함하는 SRAM 셀(10)을 도시한다. 그러나, 패스 게이트 FinFET(PG-1 및 PG-2)은 단일 핀 FinFET이다. 풀다운 FinFET(PD-1 및 PD-2)은 단일 핀 FinFET일 수 있지만, 다중 핀 FinFET일 수도 있다. 도 8은 도 7에서 P웰 영역에 더 가까운 핀(34-1)은 아래 놓인 게이트 전극(38)으로 연장하지 않고, P웰에 덜 가까운 핀(34-2)은 아래 놓인 게이트 전극(38)으로 연장하는 것을 제외하고, 도 7의 실시형태와 유사한 실시형태를 도시한다. 그러나, 도 8에서 핀(34-1)은 아래 놓인 게이트 전극(38)으로 연장하고, 핀(34-2)은 아래 놓인 게이트 전극(38)으로 연장하지 않는다. 유사하게는, 도 7 및 도 8의 핀(14-1 및 14-2)은 각각 핀(34-1 및 34-2)과 유사한 배열을 갖는다.
도 9는 읽기 포트 및 쓰기 포트를 포함하는 2-포트 SRAM 셀(10')의 회로도를 도시한다. 쓰기 포트는 도 2의 인버터(인버터-1 및 인버터-2)와 본질적으로 동일한 인버터(인버터-1 및 인버터-2)를 포함하고, 인버터(인버터-1)는 도 1의 FinFET(PU-1 및 PD-1)을 포함하고, 인버터(인버터-2)는 도 1의 FinFET(PU-2 및 PD-2)을 포함한다. 쓰기 포트는 p형 패스 게이트 FinFET(W_PG-1 및 W_PG-2)를 더 포함하고, 여기서 FinFET(W_PG-1 및 W_PG-2)의 게이트는 쓰기 워드 라인(W-WL)에 결합된다. SRAM 셀(10')의 쓰기는 상보성 쓰기 비트 라인(W-BL 및 W-BLB)을 통한다. 읽기 포트는 인버터(인버터-1 및 인버터-2), 풀업 트랜지스터(R_PU), 및 패스 게이트 트랜지스터(R_PG)를 포함한다. 트랜지스터(R_PU 및 R_PG)는 p형 트랜지스터이고, 도 3에 나타낸 것과 유사한 구조를 갖는 FinFET일 수 있다. SRAM 셀로부터 읽혀진 데이터는 읽기 비트 라인(R-BL)으로 전송된다. 트랜지스터(R_PU)는 인버터(인버터-1 및 인버터-2)의 입력 중 하나의 입력과 양의 전원(CVdd)에 더욱 결합된다. 트랜지스터(R_PU 및 R_PG)는 케스케이드(cascade)된다. 트랜지스터(R-PG)의 게이트는 읽기 워드 라인(RWL)에 연결될 수 있다.
도 10은 2개의 N웰 영역(N웰-1 및 N웰-2) 사이에 위치된 P웰 영역을 포함하는 2-포트 SRAM 셀(10')의 예시적인 레이아웃을 도시한다. p형 FinFET(R_PU 및 R_PG)는 N웰 영역(N웰-2) 내에 배치된다. 따라서, N웰 영역(N웰-2)의 폭(W2)은 FinFET(R_PU 및 R_PG)을 수용하기 위해 N웰 영역(N웰-1)의 폭(W1)보다 크다. 트랜지스터(PG-1, PU-1, PG-2, PU-2, R_PU, 및 R_PG)는 2-핀 FinFET으로서 도시되었지만, 그들 각각은 단일 핀 FinFET이거나 또는 2개보다 많은 핀을 포함할 수 있다는 것이 인지된다.
도 11 내지 도 21은 대안적인 실시형태에 따른 회로도 및 레이아웃을 도시하고, SRAM 셀의 전원 라인 및 신호 라인이 레이아웃되는 방법을 도시한다. 도 11을 참조하면, SRAM 셀(10)은 경계(10A, 10B, 10C, 및 10D)를 포함하고, 셀 경계는 직사각 형태를 형성한다. 셀 경계(10A 및 10B)는 서로 대향하고, 긴 셀 경계로 일컬어진다. 셀 경계(10C 및 10D)는 서로 대향하고, 짧은 셀 경계로 일컬어지며, 이들은 긴 셀 경계(10A 및 10B)보다 짧다.
일부 실시형태에서, SRAM 셀(10)의 길이(L3)는 SRAM 셀(10)의 폭(W3)보다 크고, 길이(L3)는 핀(14, 20, 34, 및 40)(도 15 참조)의 세로 방향에 직교하고 게이트 전극(16, 18, 36, 및 38)의 세로 방향에 평행한 방향으로 측정된다. 폭(W3)은 길이(L3)의 방향에 직교하는 방향으로 측정된다. 비(L3/W3)는 대략 1.5 보다 크거나, 대략 2보다 크거나, 대략 2.5보다 크거나, 대략 3 보다 클 수 있다. 따라서, SRAM 셀(10)은 길쭉한 셀이다.
SRAM 셀(10)에 전압(VSS)을 운반하는 금속 라인(CVss-라인)은 금속 라인(비트 라인 및 비트 라인 바)(또한 도 1을 참조)과 같은 금속 층에 위치된다. 금속 라인(비트 라인 및 비트 라인 바)은 비트 라인 신호 및 비트 라인 바 신호를 각각 운반한다. CVss-라인은 금속 라인(비트 라인 및 비트 라인 바) 사이에 위치될 수 있다. 일부 실시형태에서, 라인(CVss-라인, 비트 라인, 및 비트 라인 바)은 금속층(M1)(도 4)에 있다. 더욱이, CVss-라인의 폭(W4)은 라인(비트 라인 및 비트 라인 바)의 폭(W5)보다 클 수 있고, 비(W4/W5)는 대략 1.5 보다 크거나, 대략 2보다 클 수 있다. 금속 라인(CVss-라인, 비트 라인, 및 비트 라인 바)은 긴 셀 경계(10A 및 10B)에 직교하고 긴 셀 경계(10A 및 10B)를 가로지른다. 따라서, SRAM 셀 내의 CVss-라인 부분의 길이는 W3과 동일할 수 있다.
금속 라인(워드 라인) 및 금속 라인(CVdd-라인-1 및 CVdd-라인-2)은 서로 평행하고 동일한 금속층에 있다. 금속 라인(CVdd-라인-1 및 CVdd-라인-2)은 전원 전압(Vdd)를 운반한다. 워드 라인은 라인(CVdd-라인-1 및 CVdd-라인-2) 사이에 있고, 라인(CVdd-라인-1 및 CVdd-라인-2)은 SRAM 셀(10)의 대향하는 긴 경계와 겹칠 수 있다. 워드 라인 및 라인(CVdd-라인-1 및 CVdd-라인-2)은 짧은 셀 경계(10C 및 10D)에 직교하고 짧은 셀 경계(10C 및 10D)를 가로지른다. SRAM 셀 내의 CVdd-라인 부분의 길이는 L3과 동일할 수 있다. 일부 실시형태에서, 워드 라인 및 라인(Vdd-라인-1 및 CVdd-라인-2)은 금속층(M2)(도 1)에 있을 수 있다. 금속층(M1)과 금속층(M2) 사이의 비아, 및 금속층(M1)의 금속 라인을 밑에 놓여 있는 콘택 플러그에 접속하는 비아는 원형의 심볼 및 그 원형 안에 "x" 표시를 이용하여 도시된다.
일부 실시형태에 따라, SRAM 셀(10)의 폭 방향으로 CVss-라인을 레이아웃하는 것은, 길이(L3)가 폭(W3)보다 크기 때문에 CVss-라인을 할당하기 위한 더 많은 공간을 제공한다. 따라서, CVss-라인의 폭(W4)은 증가될 수 있다. 이것은 SRAM 셀(10) 및 각각의 SRAM 어레이에 양호한 그라운딩 능력을 제공한다.
도 12는 대안적인 실시형태에 따라 SRAM 셀(10)의 신호 라인 및 전원ㄴ 라인의 레이아웃을 도시한다. 라인(CVdd-라인-1 및 CVdd-라인-2)이 라인(CVss-라인, 비트 라인, 및 비트 라인 바)에 평행하다는 것을 제외하면, 이 실시형태는 도 11의 실시형태와 유사하다. 더욱이, 라인(CVss-라인, 비트 라인, 및 비트 라인 바)은 라인(CVdd-라인-1 및 CVdd-라인-2) 사이에 할당될 수 있다. 이 실시형태에서, 라인(CVss-라인, 비트 라인, 비트 라인 바, CVdd-라인-1, 및 CVdd-라인-2)은 긴 경계(10A 및 10B)에 직교하므로, 이러한 라이들을 할당하기 위한 더욱 큰 공간이 있다. 일부 실시형태에 따라, 라인(CVss-라인, 비트 라인, 비트 라인 바, CVdd-라인-1, 및 CVdd-라인-2)은 금속층(M1)(도 4)에 있을 수 있다. 일부 실시형태에 따라, 워드 라인은 CVss-라인에 직교할 수 있고, 금속층(M2)(도 4)에 있을 수 있다.
도 13은 대안적인 실시형태에 따라 SRAM 셀(10)의 신호 라인 및 전원 라인의 레이아웃을 도시한다. 금속층(M2)(도 4)에 추가적인 CVdd-라인이 있다는 것을 제외하면, 이 실시형태는 도 12의 실시형태와 유사하다. 추가적인 CVdd-라인은 긴 경계(10A)와 겹칠 수 있다 (그리고 평행할 수 있다). 금속층(M2)의 추가적인 CVdd-라인은 금속층(M1)에 있을 수 있는, 금속 라인(CVdd-라인-1 및 CVdd-라인-2)과 전력 메시를 형성할 수 있다.
도 14는 대안적인 실시형태에 따라 SRAM 셀(10)의 신호 라인 및 전원 라인의 레이아웃을 도시한다. 일부 실시형태에서, 라인(CVss-라인, 비트 라인, 비트 라인 바, Vdd-라인-1 및 CVdd-라인-2)은 금속층(M2)(도 4)에 있을 수 있다. 랜딩 패드(52)가 금속층(M1)에 형성되고, 비아(54)를 통해 각각의 위에 놓여 있는 라인(CVss-라인, 비트 라인, 비트 라인 바, CVdd-라인-1, 및 CVdd-라인-2)에 접속된다. 또다시, 라인(CVss-라인, 비트 라인, 비트 라인 바, CVdd-라인-1, 및 CVdd-라인-2)은 긴 경계(10A 및 10B)에 직교한다.
도 15는 도 5의 FinFET의 레이아웃 및 도 11의 신호 라인 및 전원 라인의 레이아웃을 포함하는 조합된 레이아웃을 도시한다. 조합된 레이아웃은 FinFET와 신호 라인과 전원 라인 간의 관계를 도시한다. 레이아웃들에 관한 상세한 사항들은 도 5 및 도 11을 참조하여 논의되었으므로, 여기에서 반복되지 않는다. 비트 라인 및 비트 라인 바가 패스 게이트 FinFET(PG-1 및 PG-2)의 소스/드레인 영역에 각각 접속되었기 때문에, 비트 라인 및 비트 라인 바는 N웰 영역(N웰-1 및 N웰-2)과 각각 겹치도록 할당된다. 도 1에 도시된 바와 같이, 풀다운 FinFET(PD-1 및 PD-2)의 소스는 전원 전압(Vss)에 접속된다는 것이 나타난다. 따라서, P웰 영역과 겹치는 CVss-라인을 할당함으로써, 풀다운 FinFET(PD-1 및 PD-2)의 소스 영역에 전원 전압(Vss)를 제공하는 것이 용이하다.
유사하게, 도 16은 도 6의 FinFET의 레이아웃 및 도 11의 신호 라인 및 전원 라인의 레이아웃을 포함하는 조합된 레이아웃을 도시한다. 도 17은 도 6의 FinFET의 레이아웃 및 도 13의 신호 라인 및 전원 라인의 레이아웃을 포함하는 조합된 레이아웃을 도시한다. 도 15 내지 도 17은, 도 5 내지 도 8의 레이아웃이 도 11 내지 도 14의 레이아웃과 조합될 수 있는 방법으로서 단지 몇 가지 예제만을 제공한다는 것이 이해된다. 다른 실시형태에 따라, 도 5 내지 도 8의 레이아웃들 중 임의의 레이아웃은 도 11 내지 도 14의 레이아웃 방식들 중 임의의 레이아웃 방식과 조합될 수 있다.
도 18은 도 10의 2-포트 SRAM 셀(10')을 포함하는 레이아웃과 신호 라인 및 전원 라인의 각각의 레이아웃을 나타낸다. 일부 실시형태에 따라, 라인(CVss-라인, W-BL, W-BLB, CVdd-라인-1, 및 CVdd-라인-2)은 금속층(M1)(도 4)에 있고, SRAM 셀(10')의 긴 경계(10A 및 10B)에 직교한다. 쓰기 워드 라인(W-WL) 및 읽기 워드 라인(R-WL)이 금속층(M2)(역시 도 4를 참조하시오)에 할당될 수 있고, 긴 경계(10A 및 10B)에 직교할 수 있다.
도 19는 각각이 읽기 포트 또는 쓰기 포트로서 구성될 수 있는, 포트 A 및 포트 B를 포함하는, 듀얼 포트 SRAM 셀(10'')의 회로도를 도시한다. 포트 A는 인버터(인버터-1 및 인버터-2)를 포함하고, 이들은 근본적으로 도 2의 인버터(인버터-1 및 인버터-2)와 동일하다. 포트 A는 p형 패스 게이트 FinFET(PG-1 및 PG-2)을 포함하고, FinFET(PG-1 및 PG-2)의 게이트는 워드 라인(WL-A)에 결합된다. FinFET(PG-1 및 PG-2)은 또한 상보성 비트 라인(BL-A 및 BLB-A)에 각각 결합된다. 포트 B는 인버터(인버터-1 및 인버터-2), 및 p형 패스 게이트 FinFET(PG-3 및 PG-3)을 포함하고, FinFET(PG-3 및 PG-4)의 게이트는 워드 라인(WL-B)에 결합된다. FinFET(PG-3 및 PG-4)는 또한 상보성 비트 라인(BL-B 및 BLB-B)에 각각 결합된다. 듀얼 포트 SRAM 셀(10'')의 레이아웃은, P웰 영역에서 모두 풀다운 FinFET를 갖고, N웰 영역들(N웰-1 및 N웰-2)에서 모두 풀업 FinFET 및 패스 게이트 FinFET를 갖는, 도 5 내지 도 8의 레이아웃을 참조하여 발견될 수 있다.
도 20 및 도 21은 예시적인 실시형태에 따른 듀얼 포트 SRAM 셀(10'')에서 금속 라인의 레이아웃을 도시한다. 이러한 실시형태에 따라, 도 20에서 도시된 바와 같이, 라인(CVss-라인)은 라인(CVdd-라인-1)과 라인(CVdd-라인-2) 사이에 위치된다. 비트 라인(BL-B, BLB-B, BLB-A, 및 BL-A)은 라인(CVss-라인, CVdd-라인-1, 및 CVdd-라인-2) 바깥쪽 측면에 배치된다. 일부 실시형태에서, 라인(CVss-라인, CVdd-라인-1, 및 CVdd-라인-2) 및 비트 라인(BLB-A, BLB-B, BL-A 및 BL-B)은 금속층(M1)(도 4)에 있다. 일부 실시형태에 따라, 워드 라인(WL-A 및 WL-B)은 금속층(M2)(도 4)에 할당될 수 있다. 차폐 라인(SL-A 및 SL-B)이 또한 CVss-라인에 평행하도록 할당될 수 있고, VDD 또는 VSS와 같은 정전압에 접속될 수 있다. 차폐 라인(SL-A 및 SL-B)은 또한 금속층(M1)에 있을 수 있다.
도 21의 레이아웃은, 차폐 라인(SL-A 및 SL-B)이 형성되지 않고, 라인(CVdd-라인-2)이 비트 라인(BLB-A 및 BLB-B) 사이에 배치되고, 라인(CVdd-라인-1)이 비트 라인(BL-A 및 BL-B) 사이에 배치되는 것을 제외하면, 도 20의 레이아웃과 유사하다. 도 20 및 도 21에 도시되지 않았지만, SRAM 셀(10'')의 레이아웃은 예를 들어 도 5와 유사하게, 2개의 N웰 영역 사이에 P웰 영역을 포함할 수도 있다.
본 개시의 실시형태에 따른 SRAM 셀은 Vdd 전압 및 Vss 전압과는 상이한 수정된 전압을 이용하여 기록되거나 읽혀질 수 있다. 수정된 전압은 워드 라인, 비트 라인, CVss-라인, CVdd-라인, 등에 적용될 수 있다. 표 1 내지 표 4는 읽기 동작 및 쓰기 동작을 위한 일부 예시적인 전압 및 SRAM 어레이의 대기 모드를 나타낸다. 표 1 내지 표 4에서, SRAM 셀 상에서 수행될 수 있는 동작들 및 각각의 전압 라인에 적용되는 예시적인 전압이 나열된다. 표 1 내지 표 4에 나열된 전압 라인은 SRAM 어레이에 접속된 신호/제어 라인(비트 라인, 비트 라인 바, 및 워드 라인) 및 전력 라인(CVdd-라인 및 CVss-라인)을 포함하고, 여기서 SRAM 어레이는 도 22 내지 도 25에 개략적으로 도시된다.
표 1 내지 표 4에 도시된 동작들은 데이터 "1" 쓰기, 데이터 "0" 쓰기, 및 "데이터 읽기"를 포함한다. 동작 "데이터 '1' 쓰기"는 각각의 SRAM 셀 내에 로직 하이 데이터("1")를 기록하는 것을 의미하고, 동작 "데이터 '0' 쓰기"는 각각의 SRAM 셀 내에 로직 로우 데이터("0")를 기록하는 것을 의미한다. 심볼("Vdd(1)")은 각각의 전압 라인에 양의 전원 전압(Vdd)과 동일한 전압을 적용하는 것을 의미한다. 심볼("Vss(0)")은 각각의 전압 라인에 전원 전압(Vss)과 동일한 전압을 적용하는 것을 의미한다. 본 상세한 설명에 걸쳐서, Vdd(1) 또는 Vss(0) 중 어느 하나로 적용되는 전압은 상세하게 기술되지 않고, 각각의 전압은 표 1 내지 표 4를 참조하여 발견될 수 있다.
표 1은 단일 포트 SRAM 셀 상에서 수행될 수 있는 동작, 및 단일 포트 SRAM 셀에 접속되는 전압 라인에 적용되는 예시적인 전압을 나열한다. 단일 포트 SRAM 셀의 예시적인 회로도가 도 1에 도시된다. 단일 포트 SRAM 셀의 예시적인 레이아웃 및 전압 라인이 도 11 내지 도 17에 도시된다. 표 1에 도시된 전압 라인은, 표 1의 "CVdd-라인"이 도 11 내지 도 17의 전압 라인("CVdd-라인-1" 및 "CVdd-라인-2")에 대응하고, 이것은 예를 들어 표 1의 CVdd-라인이 값("Vdd(1)")을 가지면, 도 11 내지 도 17의 CVdd-라인-1 및 CVdd-라인-2 양자 모두가 전압(Vdd)으로 적용된다는 것을 의미한다는 점을 제외하면, 도 11 내지 도 17과 유사한 이름을 갖는 전압 라인에 대응한다.
단일 포트 셀 동작 비트 라인 비트 라인 바 워드 라인 CVss-라인 CVdd-라인
쓰기 동작 1 데이터 "1" 쓰기 Vdd(1) Vss(0) Vss(0) Vss + ΔV1 Vdd(1)
데이터 "0" 쓰기 Vss(0) Vdd(1) Vss(0) Vss + ΔV1 Vdd(1)
쓰기 동작 2
 데이터 "1" 쓰기 Vdd + ΔV2 Vss(0) Vss(0) Vss(0) Vdd(1)
데이터 "0" 쓰기 Vss(0) Vdd + ΔV2 Vss(0) Vss(0) Vdd(1)
읽기 동작 1 데이터
읽기		 Vss(0) Vss(0) Vss + ΔV3 Vss(0) Vdd(1)
읽기 동작 2 데이터
읽기		 Vss(0) Vss(0) Vss(0) Vss - ΔV4 Vdd(1)
표 1은 쓰기 동작 1 및 쓰기 동작 2를 도시하고, 이들은 쓰기 동작을 수행하기 위한 상이한 방식이다. 표 1에 도시된 바와 같이, 데이터 "1" 또는 데이터 "0"을 SRAM 셀에 쓰기 위한 쓰기 동작 1에서, 각각의 CVss-라인은 Vss+ΔV1와 동일한 전압으로 적용되고, 이 전압은 전원 전압(Vss)(예를 들어, 전기 접지 전압)보다 높고, 전원 전압(Vdd)보다 낮은 전압이다. 일부 실시형태에서, 전압차(ΔV1)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 표 1에 도시된 바와 같은 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다.
데이터 "1"을 SRAM 셀에 쓰기 위한 쓰기 동작 2에서, 각각의 비트 라인은 Vdd+ΔV2와 동일한 전압으로 적용되고, 이것은 전원 전압(Vdd)보다 높은 전압이다. 각각의 비트 라인 바는 Vss와 동일한 전압으로 적용된다. 일부 실시형태에서, 전압차(ΔV2)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다. 데이터 "0"을 SRAM 셀에 쓰기 위한 쓰기 동작 2에서, 각각의 비트 라인 바는 Vdd+ΔV2와 동일한 전압으로 적용된다. 각각의 비트 라인은 Vss와 동일한 전압으로 적용된다. 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다.
단일 포트 SRAM 셀에 쓰기 위한 쓰기 동작 1 및 쓰기 동작 2에서, CVss-라인, 비트 라인, 또는 비트 라인 바 상의 전압을 증가함으로써, 쓰기 마진이 개선될 수 있으므로, 쓰기 속도 및 신뢰성이 개선된다.
표 1은 또한 읽기 동작 1 및 읽기 동작 2를 도시하고, 이들은 읽기 동작을 수행하기 위한 상이한 방식이다. SRAM 셀의 데이터를 읽기 위한 읽기 동작 1에서, 각각의 워드 라인은 Vss+ΔV3와 동일한 전압으로 적용되고, 이것은 전원 전압(Vss)보다 높고 전원 전압(Vdd)보다 낮은 전압이다. 일부 실시형태에서, 전압차(ΔV3)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 읽기 동작 1에서 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다.
SRAM 셀의 데이터를 읽기 위한 읽기 동작 2에서, 각각의 CVss-라인은 Vss-ΔV4와 동일한 전압으로 적용되고, 이것은 전원 전압(Vss)(예를 들어, 전기 접지 전압)보다 낮은 전압이다. 전압(Vss-ΔV4)는 또한 음의 전압일 수도 있다. 일부 실시형태에서, 전압차(ΔV4)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 읽기 동작 2에서 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(2) 전압 또는 Vss(0) 전압일 수 있다. 읽기 동작 1에서 워드 라인 전압의 증가, 또는 읽기 동작 2에서 CVss-라인 전압의 감소 중 어느 하나를 이용하면, SRAM 셀로부터 데이터를 읽는 것이 더욱 용이할 뿐만 아니라, DRAM 셀에 저장된 데이터가 읽기 동작에 의해 뒤집힐 가능성이 더 적다.
표 2는 2-포트 SRAM 셀 및 듀얼 포트 SRAM 셀 상에서 수행될 수 있는 동작, 및 2-포트 SRAM 셀 또는 듀얼 포트 SRAM 셀에 접속되는 전압 라인에 적용되는 예시적인 전압을 나열한다. 2-포트 SRAM 셀의 예시적인 회로도가 도 9에 도시된다. 2-포트 SRAM 셀의 예시적인 레이아웃 및 전압 라인이 도 18에 도시된다. 전압 라인(R-BL 및 R-WL) 상에 적용되는 전압은 여기에서 논의되지 않으므로, 표 2에 도시되지 않는다. SRAM 셀이 2-포트 SRAM 셀인 경우, 표 2의 "비트 라인", "비트 라인 바", 및 "쓰기 워드 라인"은 도 18의 "W-BL", "W-BLB" 및 "W-WL"에 각각 대응한다. 표 2의 "CVss-라인"은 도 18의 전압 라인("CVss-라인")에 대응한다. 표 2의 "CVdd-라인"은 도 18의 전압 라인("CVdd-라인-1" 및 "CVdd-라인-2")에 대응한다. 그러므로, 표 2의 다음의 논의에서 SRAM 셀이 2-포트 SRAM 셀인 경우에 이러한 관련성을 나타낸다는 것이 이해될 수 있다.
듀얼 포트 SRAM 셀의 예시적인 회로도가 도 19에 도시된다. 듀얼 포트 SRAM 셀의 예시적인 레이아웃 및 전압 라인이 도 20 및 도 21에 도시된다. SRAM 셀이 듀얼 포트 SRAM 셀인 경우, 표 2의 상보성 비트 라인 쌍("비트 라인" 및 "비트 라인 바")은, 어떤 쌍이 이용되는 지에 따라, 도 20 및 도 21에 있는 "BL-A" 및 "BLB-A"을 포함하는 비트 라인 쌍 및 "BL-B" 및 "BLB-B"을 포함하는 비트 라인 쌍 양자 모두에 대응한다. 표 2의 "쓰기 워드 라인"은 도 20 및 도 21의 "WL-A" 및 "WL-B" 양자 모두에 대응한다. 표 2의 "CVss-라인"은 도 20 및 도 21의 전압 라인 ("CVss-라인")에 대응한다. 표 2의 "CVdd-라인"은 도 20 및 도 21의 전압 라인("CVdd-라인-1" 및 "CVdd-라인-2")에 대응한다. 그러므로, 표 2의 다음의 논의에서 또한 SRAM 셀이 듀얼 포트 SRAM 셀인 경우에 이러한 관련성을 나타낸다는 것이 이해될 수 있다.
2-포트 또는 듀얼 포트 셀 동작 비트 라인 비트 라인 바 쓰기 워드 라인 CVss-라인 CVdd-라인
쓰기 동작
 데이터 "1" 쓰기 Vdd + ΔV2 Vss(0) Vss(0) Vss(0) Vdd(1)
데이터 "0" 쓰기 Vss(0) Vdd + ΔV2 Vss(0) Vss(0) Vdd(1)
읽기 동작 데이터
읽기		 Vss(0) Vss(0) Vss+ ΔV3 Vss(0) Vdd(1)
표 2에 도시된 바와 같이, 데이터 "1"을 2-포트 SRAM 셀 또는 듀얼 포트 SRAM 셀에 쓰기 위한 쓰기 동작에서, 표 2의 각각의 비트 라인은 Vdd+ΔV2와 동일한 전압으로 적용되고, 이것은 전원 전압(Vdd)보다 높은 전압이다. 각각의 비트 라인 바는 Vss와 동일한 전압으로 적용된다. 일부 실시형태에서, 전압차(ΔV2)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 쓰기 동작에서 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다. 데이터 "0"을 2-포트 SRAM 셀 또는 듀얼 포트 SRAM 셀에 쓸 때, 각각의 비트 라인 바는 Vdd+ΔV2와 동일한 전압으로 적용된다. 각각의 비트 라인은 Vss와 동일한 전압으로 적용된다. 표 2에 도시된 바와 같은 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다.
2-포트 SRAM 셀 또는 듀얼 포트 SRAM 셀의 데이터를 읽기 위한 읽기 동작에서, 각각의 쓰기 워드 라인은 Vss+ΔV3와 동일한 전압으로 적용되고, 이것은 전원 전압(Vss)보다 높은 전압이다. 일부 실시형태에서, 전압차(ΔV3)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 읽기 동작에서 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다.
표 2에 도시된 동작에서, 데이터가 워드 라인에 접속된 일부 SRAM 셀에 기록될 때, 동일한 워드 라인에 접속된 나머지 SRAM 셀은 더미 읽기를 경험한다. 비트 라인 및 비트 라인 바 상의 전압의 증가로, 더미 읽기를 경험하는 SRAM 셀의 데이터는 더미 읽기 동작에 의해 변경되는 것으로부터 보호된다.
표 3은 2-포트 SRAM 셀 상에서 수행될 수 있는 동작, 및 2-포트 SRAM 셀에 접속되는 전압 라인에 적용되는 예시적인 전압을 나열한다. 동일한 워드 라인에 접속되는 모든 SRAM 셀이 동시에 기록되거나 읽혀지도록 각각의 동작이 수행된다. 그러므로, 어떠한 더미 읽기도 SRAM 셀 중 임의의 셀에서 발생하지 않는다. 2-포트 SRAM 셀의 예시적인 회로도가 도 9에 도시된다. 2-포트 SRAM 셀의 예시적인 레이아웃 및 전압 라인이 도 18에 도시된다. 표 3 및 도 18 간의 전압 라인 관련성은, 표 3의 "쓰기/읽기 워드 라인"이 도 18의 워드 라인(W-WL)(쓰기 동작) 또는 워드 라인(R-WL)(읽기 동작)에 대응하는 것을 제외하면, 표 2에서 기술된 것과 동일하다. 그러므로, 표 2 및 도 18은 이러한 관련성을 나타내는 것으로 이해될 수 있다.
2-포트 동작 비트 라인 비트 라인 바 쓰기/읽기 워드 라인 CVss-라인 CVdd-라인
쓰기 동작
 데이터 "1" 쓰기 Vdd(1) Vss(0) Vss - ΔV5 Vss(0) Vdd(1)
데이터 "0" 쓰기 Vss(0) Vdd(1) Vss - ΔV5 Vss(0) Vdd(1)
읽기 동작 데이터
읽기		 Vss(0) Vss(0) Vss - ΔV5 Vss(0) Vdd(1)
표 3에 도시된 바와 같이, 데이터 "1" 또는 데이터 "0"을 2-포트 SRAM 셀에 쓰기 위한 쓰기 동작에서, 표 3의 각각의 "쓰기/읽기 워드 라인"[도 18의 워드 라인(W-WL)일 것임]은 Vss-ΔV5와 동일한 전압으로 적용되고, 이것은 전원 전압(Vss)보다 낮은 전압이다. 일부 실시형태에서, 전압차(ΔV5)는 대략 30 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 쓰기 동작에서 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다.
2-포트 SRAM 셀의 데이터를 읽기 위한 읽기 동작에서, 각각의 "쓰기/읽기 워드 라인"[도 18의 워드 라인(R-WL)일 것임]은 Vss-ΔV5와 동일한 전압으로 적용되고, 이것은 전원 전압(Vss)보다 낮은 전압이다. 표 3에 도시된 바와 같은 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다. 또다시, 읽기 동작 및 쓰기 동작에서 각각의 워드 라인 상의 전압을 감소시킴으로써, 동작 속도 및 신뢰성이 개선될 수 있다.
표 4는 대기 모드의 단일 포트 SRAM 셀, 2-포트 SRAM 셀, 또는 듀얼 포트 SRAM 셀에 접속되는 전압 라인 상에 적용되는 예시적인 전압을 나열한다. 따라서, 표 4에 나열된 전압은 도 1 및 도 11 내지 도 21에 대응한다. 표 4의 전압 라인 및 도 11 내지 도 21의 전압 라인 간의 관련성은, 각각의 SRAM 셀이 단일 포트 SRAM 셀, 2-포트 SRAM 셀, 또는 듀얼 포트 SRAM 셀인지에 따라 달라진다. 표 4의 전압 라인 및 도 11 내지 도 21의 전압 라인 간의 관련성은, 표 1 내지 표 3과 동일하므로, 여기서 반복되지 않는다.
단일 포트, 2-포트, 및 듀얼 포트 동작 비트 라인 비트 라인 바 쓰기/읽기 워드 라인 CVss-라인 CVdd-라인
대기 모드
 방식 1 Vdd(1) Vss(0) Vss(0) Vss(0) Vdd - ΔV6
방식 2 Vss(0) Vdd(1) Vss(0) Vdd + ΔV7 Vdd(1)
표 4에 도시된 바와 같이, 대기 모드에 대한 방식 1에서, CVdd-라인 상의 전압은 Vdd-ΔV6으로 감소되고, 이것은 전원 전압(Vdd)보다 낮은 전압이다. 일부 실시형태에서, 전압차(ΔV6)는 대략 30 mV보다 크거나, 대략 200 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 대안적으로 또는 동시에, 방식 2에 도시된 바와 같이, CVss-라인 상의 전압은 Vss+ΔV7로 증가되고, 이것은 전원 전압(Vss)보다 높고 전압(Vdd)보다 낮은 전압이다. 일부 실시형태에서, 전압차(ΔV7)는 대략 50 mV보다 크지만, 이것은 상이한 값을 가질 수 있다. 다른 전압 라인 상에 적용되는 나머지 전압은 보통의 Vdd(1) 전압 또는 Vss(0) 전압일 수 있다. CVdd-라인 상의 전압을 증가시킴으로써 또는 CVss-라인 상의 전압을 감소시킴으로써, 소비 전력이 감소될 수 있다.
일부 실시형태에 따라, 동일한 SRAM 셀 어레이에 있는 상이한 SRAM 셀에 대한 CVss-라인은 상이한 전압을 가질 필요가 있다. 따라서, 일부 실시형태에 따라, 도 11 내지 도 21에 도시된 바와 같은 CVss-라인은, 밑에 놓여 있는 P웰 영역(예를 들어, 도 15 내지 도 18에 있음)으로부터 디커플링되어, CVss-라인의 전압이 P웰 영역의 동일한 전압에 연결되지 않도록 한다. 반면에, 도 11 내지 도 21의 CVdd-라인(예컨대, CVdd-라인, CVdd-라인-1, 및/또는 CVdd-라인-2)은 동작에 상관없이 동일하게 남아 있기 때문에, CVdd-라인은 밑에 놓여 있는 N웰 영역(예를 들어, 도 15 내지 도 18에 있음)에 연결되어 N웰 영역과 같은 전압을 가자질 수 있다.
도 22 및 도 23은 표 1 내지 표 4의 Vss 전압 및 수정된 Vss 전압이 발생되고 SRAM 셀에 제공되는 방법을 도시한다. 도 22 및 도 23에서, 2개의 전압(Vss_A 및 Vss_B)이 버스를 통해 SRAM 셀에 적용된다. 전압(Vss_A 및 Vss_B) 각각은 Vss(0) 전압이거나 수정된 Vss 전압일 수 있고, 여기서 수정된 Vss 전압은, 예를 들어 Vss+ΔV1 (표 1), Vss-ΔV4 (표 1), Vss+ΔV3 (표 1 및 표 2), 및 Vss+ΔV7 (표 4) 중 하나일 수 있다. 도 22의 실시형태에 따라, 전압(Vss_A 및 Vss_B)이 발생되고 예시된 SRAM 셀 어레이에 전달된다. SRAM 셀 어레이는 복수의 단위 셀을 포함하고, 단위 셀은 도 1 및 도 11 내지 도 21에 도시된 바와 같은, 단일 포트 SRAM 셀, 2-포트 SRAM 셀, 또는 듀얼 포트 SRAM 셀일 수 있다. SRAM 셀 어레이는 복수의 행(즉, 행 1 내지 행 M), 및 복수의 열(즉, 열 1 내지 열 N)을 포함한다. 각각의 열은 CVss 제어 회로에 접속되고, CVss 제어 회로는 각각의 열에서 SRAM 셀에 전압(Vss_A 및 Vss_B) 중 하나를 전달하도록 구성된다. 전압(Vss_A 및 Vss_B)의 선택은 인에이블 제어 회로에 의해 제공된 인에이블 제어 신호에 응답한 것이다. 인에이블 제어 신호는 각각의 CVss 제어 회로에 대해 인에이블 제어 신호를 발생시킬 수 있다. 인에이블 제어 신호는, 예를 들어 어떤 동작(읽기 또는 쓰기)이 수행되는지, SRAM 셀 어레이가 대기 모드에 있는지의 여부, 열이 더미 읽기에 있는지의 여부, 및 데이터 "1" 또는 데이터 "0"이 기록되었는지의 여부를 포함하는 다양한 요소에 의해 결정될 수 있다. 따라서, 표 1 내지 표 4의 Vss 전압 및 수정된 Vss 전압은 도 22의 회로에 의해 지원된다.
도 23의 회로는, 각각의 행의 CVss 제어 회로가 수신된 전원 전압(Vss)으로부터 적절한 전압을 발생시키고, 발생된 전압은 Vss 그 자체이거나, 수정된 Vss 전압일 수 있다는 것을 제외하면, 도 22와 근본적으로 동일하다. 또다시, 발생된 전압의 유형은 도 22에서와 동일한 기능을 갖는, 인에이블 제어 회로에 의해 제공된 인에이블 제어 신호에 따를 수 있다.
도 24 및 도 25는 표 1 내지 표 4의 Vdd 전압 및 수정된 Vdd 전압이 발생되고 SRAM 셀 어레이에 제공되는 방법을 도시한다. 도 24 및 도 25에서, 2개의 전압(Vdd_A 및 Vdd_B)이 SRAM 셀에 적용된다. 전압(Vdd_A 및 Vdd_B) 각각은 Vdd(1) 전압이거나 수정된 Vdd 전압일 수 있고, 수정된 Vdd 전압은 예를 들어 Vdd-ΔV6 (표 4)를 포함할 수 있다. 도 24의 실시형태에 따라, 전압(Vdd_A 및 Vdd_B)이 발생되고 예시된 SRAM 셀 어레이에 전달된다. 공통의 CVdd 제어 회로가 복수의 열에 의해 공유되고, 가능하게는 SRAM 셀 어레이의 모든 열에 의해 공유된다. CVdd 제어 회로는, 예를 들어 동작 모드가 대기 모드인지의 여부에 따라, SRAM 셀의 복수의 열에 전압(Vdd_A 및 Vdd_B) 중 하나를 전달하도록 구성된다. 인에이블 제어 회로는 인에이블 제어 신호를 발생시킬 수 있고, 인에이블 제어 신호는 CVdd 제어 회로를 제어하여 적절한 전압을 발생시키는데 이용된다. 따라서, 표 1 내지 표 4의 Vdd(1) 전압 및 수정된 Vdd 전압은 도 24의 회로에 의해 지원된다.
도 25의 회로는, CVdd 제어 회로가 수신된 전원 전압[Vdd(1)]으로부터 적절한 전압을 발생시키고, 발생된 Vdd 전압은 Vdd(1) 그 자체이거나, 수정된 Vdd 전압일 수 있다는 것을 제외하면, 도 24와 근본적으로 동일하다. 또다시, 발생된 전압의 유형은 도 24에서와 동일한 기능을 갖는, 인에이블 제어 회로에 의해 제공된 수신 인에이블 제어 신호에 따를 수 있다.
도 26 및 도 27은 표 1 내지 표 3의 상이한 비트 라인 전압이 발생되고 SRAM 셀 어레이에 제공되는 방법을 도시한다. 도 26에서, 전압(BL_A 및 BL_B)은 버스로부터 전달되고, 서로 상이하다. 전압(BL_A 및 BL_B) 중 하나는 Vdd+ΔV2 (표 1 및 표 2)일 수 있고, 다른 하나는 Vss(0) 일 수 있다. 각각의 열의 비트 라인은 비트 라인 전압 제어 회로 중 하나에 접속되고, 비트 라인 전압 제어 회로는 전압(BL_A 및 BL_B) (또는 그 이상)을 선택하고, 표 1 및 표 2의 방식에 따라 적절한 비트 라인 및 비트 라인 바에 전달하도록 구성된다. 도 26 및 도 27이 각각의 열에 대해 2개의 비트 라인을 나타내고 있지만, 도 18, 도 20 및 도 21에 도시된 바와 같이, SRAM 셀 어레이가 2-포트 SRAM 셀 또는 듀얼 포트 SRAM 셀을 포함하면, 그 이상의 비트 라인이 있을 수 있다. 도 27은 상이한 비트 라인 전압이 외부에서 전달되는 대신에 비트 라인 전압 제어 회로에 의해 발생된다는 것을 제외하면, 유사한 회로를 나타낸다.
도 28은 수정된 비트 라인 전압[예컨대, Vdd+ ΔV2 (표 1 및 표 2)]을 발생시키기 위한 예시적인 회로를 도시한다. 본 개시는 Vss 전압 또는 Vdd 전압을 증가 또는 감소시키기 위한 다수의 방법을 포함하고, 도 28은 이러한 예들 중 하나를 나타낸다는 것을 유념한다. 도시된 회로는 도 26 및 도 27의 비트 라인 전압 제어 회로의 일부일 수 있다. 회로는 커패시터(C1)를 통해 비트 라인(BL1)에 결합되는 선택기 및 커플링 제어 회로를 포함한다. 비트 라인(BL1)은 표 1 및 표 3의 비트 라인 및 비트 라인 바 중 임의의 것일 수 있다. 선택기 및 커플링 제어 회로는 인에이블 제어 회로(도 26 및 도 27)로부터 인에이블 제어 신호를 수신한다. 처음에, 선택기 및 커플링 제어 회로는 전압(Vss)을 출력한다고 가정한다. 비트 라인(BL1)은 이때에 전압(Vdd)을 가질 수 있다. 다음에, 인에이블 제어 신호에 응답하여, 선택기 및 커플링 제어 회로는 출력을 Vdd로 증가시키기 위해 빠른 펄스를 전달한다. 커패시터(C1) 및 비트 라인(BL1)의 커패시턴스로 인해, 비트 라인(BL1)이 커패시턴스를 갖기 때문에, 전압차(ΔV2)가 발생되어 비트 라인(BL1) 상의 원래의 전압(Vdd)에 더해진다. 전압차의 크기는 커패시터(C1)의 커패시턴스 및 비트 라인(BL1)의 커패시턴스에 관련된다.
본 개시의 예시적인 실시형태에 따라, p형 패스 게이트 FinFET를 채택함으로써, 강한 구동 전류(Ion)가 획득될 수 있고, 각각의 SRAM 셀의 속도가 개선된다. 실시형태는 알파 입자가 유도된 에러에 대해 양호한 저항력을 갖는다. SRAM 셀에서 FinFET의 소스 영역 및 드레인 영역에 대한 상승된 SiGe 에피택시 영역은 낮은 콘택 저항을 야기할 수 있으므로, 구동 전류(Ion)가 더욱 부스트(boost)된다. 콘택 플러그를 소스 영역 및 드레인 영역 상에 놓기 위한 랜딩 마진(landing margin)이 또한 상승된 SiGe 에피택시 영역을 이용하여 개선된다. 비트 라인, 비트 라인 바, 워드 라인, 및 CVss-라인 전압 상의 전압을 조정함으로써, 읽기 및 쓰기 속도가 증가될 수 있고, 읽기 및 쓰기 신뢰성이 개선될 수 있다. 또한 CVss-라인 상의 전압을 증가시키거나 또는 CVdd-라인 상의 전압을 감소시킴으로써, SRAM 셀의 소비 전력이 감소될 수 있다.
일부 실시형태에 따라, 회로는 SRAM 어레이를 포함한다. SRAM 셀은 SRAM 어레이에 있고, P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. CVss 라인은 P웰 영역 위에 있고, CVss 라인은 P웰 영역과 제 1 N웰 영역 사이의 인터페이스에 평행하다. 비트 라인과 비트 라인 바는 CVss 라인의 대향하는 측면 상에 있다. CVdd 라인은 SRAM 셀 위를 가로지른다. CVss 제어 회로는 CVss 라인에 접속된다. CVss 제어 회로는 제 1 CVss 전압 및 제 2 CVss 전압을 CVss 라인에 제공하도록 구성되고, 제1 CVss 전압 및 제 2 CVss 전압은 서로 상이하다.
다른 실시형태에 따라, 회로는 복수의 행과 열의 SRAM 셀을 포함하는 SRAM 어레이를 포함한다. SRAM 셀의 각각은 P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. CVss 라인은 P웰 영역 위에 있고, 비트 라인과 비트 라인 바는 CVss 라인의 대향하는 측면 상에 있다. CVdd 라인은 SRAM 셀 위를 가로지른다. CVdd 제어 회로는 CVdd 라인에 접속된다. CVdd 제어 회로는 제 1 CVdd 전압 및 제 2 CVdd 전압을 CVdd 라인에 제공하도록 구성되고, 제1 CVdd 전압 및 제 2 CVdd 전압은 서로 상이하다.
또 다른 실시형태에 따라, 방법은 SRAM 어레이의 CVss 라인에 Vss 전압을 공급함으로써 SRAM 어레이 상에서 제 1 동작을 수행하는 단계를 포함한다. SRAM 어레이는 복수의 열의 SRAM 셀 및 복수의 행의 SRAM 셀을 갖는다. SRAM 셀의 각각은 P웰 영역, P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역, 및 제 1 N웰 영역과 제 2 N웰 영역 각각에 있는 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET를 포함한다. 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET이다. 방법은 수정된 Vss 전압을 CVss 라인에 공급함으로써 SRAM 어레이 상에서 제 2 동작을 수행하는 단계를 포함하고, Vss 전압과 수정된 Vss 전압은 서로 상이하다.
본 개시의 실시형태 및 이들의 장점들이 상세하게 설명되었지만, 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의되는 바와 같은 본 실시형태의 범위 및 사상으로부터 벗어나지 않고 여기서 행해질 수 있다는 것을 이해해야 한다. 더욱이, 본 출원의 범위는 상세한 설명에서 설명된 공정, 머신, 제품, 물질의 구성, 수단, 방법, 및 단계의 특정한 실시형태로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 본 개시에 따라 이용될 수 있는 본 명세서에서 설명된 대응하는 실시형태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 공정, 머신, 제품, 물질의 구성, 수단, 방법, 및 단계를 본 발명개시로부터 손쉽게 알 수 있을 것이다. 따라서, 첨부된 청구항들은 이와 같은 공정, 머신, 제품, 물질의 구성, 수단, 방법, 및 단계를 청구항의 범위 내에 포함하도록 의도된다. 게다가, 각각의 청구항들은 개별 실시형태를 구성하고, 다양한 청구항 및 실시형태의 조합은 본 개시의 범위 내에 있다.

Claims (10)

  1. 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 회로에 있어서,
    SRAM 어레이;
    상기 SRAM 어레이 내의 SRAM 셀로서, 상기 SRAM 셀은,
    P웰 영역;
    상기 P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역; 및
    제 1 패스 게이트 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)와 제 2 패스 게이트 FinFET - 상기 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET임 - 를 포함하는 것인 SRAM 셀;
    상기 P웰 영역 위에 있는 CVss 라인 - 상기 CVss 라인은 상기 P웰 영역과 제 1 N웰 영역 사이의 계면에 평행함 - ;
    상기 CVss 라인의 대향하는 측면 상의 비트 라인과 비트 라인 바;
    상기 SRAM 셀 위를 가로지르는 CVdd 라인; 및
    상기 CVss 라인에 접속되는 CVss 제어 회로 - 상기 CVss 제어 회로는 제 1 CVss 전압 및 제 2 CVss 전압을 상기 CVss 라인에 제공하도록 구성되고, 상기 제1 CVss 전압 및 제 2 CVss 전압은 서로 상이함 -
    를 포함하는 SRAM 회로.
  2. 제 1 항에 있어서, 상기 CVss 라인 및 P웰 영역은 서로 전기적으로 디커플링(decouple)되고 상이한 전압을 가질 수 있도록 구성되는 것인 SRAM 회로.
  3. 제 1 항에 있어서, 상기 SRAM 셀은,
    상기 제 1 N웰 영역 및 제 2 N웰 영역에 각각 있는 제 1 풀업(pull-up) FinFET 및 제 2 풀업 FinFET; 및
    상기 P웰 영역 내의 제 1 풀다운(pull-down) FinFET 및 제 2 풀다운 FinFET를 더 포함하는 것인 SRAM 회로.
  4. 제 1 항에 있어서,
    각각이 상기 SRAM 어레이의 하나의 열에 접속되는 복수의 CVss 라인; 및
    각각이 상기 복수의 CVss 라인 중 하나에 결합되는 복수의 CVss 제어 회로를 더 포함하고,
    상기 복수의 CVss 제어 회로 각각은 상기 복수의 CVss 라인의 각각에 적어도 2개의 상이한 전압을 공급하도록 구성되는 것인 SRAM 회로.
  5. 제 1 항에 있어서,
    상기 CVdd 라인에 접속되는 CVdd 제어 회로를 더 포함하고,
    상기 CVdd 제어 회로는 상기 CVdd 라인에 제 1 CVdd 전압 및 제 2 CVdd 전압을 제공하도록 구성되며, 상기 제 1 CVdd 전압 및 제 2 CVdd 전압은 서로 상이한 것인 SRAM 회로.
  6. 제 1 항에 있어서,
    상기 비트 라인과 비트 라인 바에 접속되는 비트 라인 전압 제어 회로를 더 포함하고,
    상기 비트 라인 전압 제어 회로는 전원 전압(Vdd 및 Vss)과는 상이한 비트 라인 전압을 제공하도록 구성되는 것인 SRAM 회로.
  7. 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 회로에 있어서,
    복수의 행과 열의 SRAM 셀을 포함하는 SRAM 어레이로서, 상기 SRAM 셀의 각각은,
    P웰 영역;
    상기 P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역; 및
    제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET - 상기 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET임 - 를 포함하는 것인 SRAM 어레이;
    상기 P웰 영역 위의 CVss 라인;
    상기 CVss 라인의 대향하는 측면 상의 비트 라인과 비트 라인 바;
    상기 SRAM 셀 위를 가로지르는 CVdd 라인; 및
    상기 CVdd 라인에 접속되는 CVdd 제어 회로 - 상기 CVdd 제어 회로는 제 1 CVdd 전압 및 제 2 CVdd 전압을 상기 CVdd 라인에 제공하도록 구성되고, 상기 제1 CVdd 전압 및 제 2 CVdd 전압은 서로 상이함 -
    를 포함하는 SRAM 회로.
  8. 제 7 항에 있어서,
    상기 CVdd 제어 회로에 결합되는 인에이블 제어 회로를 더 포함하고,
    상기 인에이블 제어 회로는 상기 SRAM 어레이의 상이한 동작 모드에 응답하여 상이한 인에이블 제어 신호를 발생시키도록 구성되는 것인 SRAM 회로.
  9. 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀을 동작하는 방법에 있어서,
    SRAM 어레이의 CVss 라인에 Vss 전압을 공급함으로써 SRAM 어레이 상에서 제 1 동작을 수행하는 단계로서, 상기 SRAM 어레이는 복수의 열의 SRAM 셀 및 복수의 행의 SRAM 셀을 포함하고, 상기 SRAM 셀의 각각은,
    P웰 영역;
    상기 P웰 영역의 대향하는 측면 상의 제 1 N웰 영역과 제 2 N웰 영역; 및
    상기 제 1 N웰 영역과 제 2 N웰 영역 각각에 있는 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET - 상기 제 1 패스 게이트 FinFET와 제 2 패스 게이트 FinFET는 p형 FinFET임 - 를 포함하는 것인 제 1 동작 수행 단계; 및
    수정된 Vss 전압을 상기 CVss 라인에 공급함으로써 상기 SRAM 어레이 상에서 제 2 동작을 수행하는 단계로서, 상기 Vss 전압과 수정된 Vss 전압은 서로 상이한 것인 제 2 동작 수행 단계
    를 포함하는, SRAM 셀을 동작하는 방법.
  10. 제 9 항에 있어서, 상기 SRAM 어레이의 대기 모드 동안에, 상기 Vss 전압보다 큰 제 3 전압으로 상기 CVss 라인 상의 전압을 증가시키는 단계를 더 포함하는, SRAM 셀을 동작하는 방법.
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