CN107026168B - 集成电路结构 - Google Patents

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Abstract

本发明提供一种集成电路，包括一SRAM阵列。SRAM阵列包括具有第一多行以及多列的SRAM单元的一第一子阵列以及具有第二多行以及多列的SRAM单元的一第二子阵列。第一位元线以及第一互补位元线连接至第一子阵列中的一列的第一以及第二沟道栅极金属氧化物半导体装置。第二位元线以及第二互补位元线连接至第二子阵列中的一列的静态随机存取存储器单元的第一以及第二沟道栅极金属氧化物半导体装置。第一位元线以及第一互补位元线与第二位元线以及第二互补位元线断开。感测放大器电路电性耦接至并用以感测第一位元线、第一互补位元线、第二位元线以及第二互补位元线。

Description

集成电路结构
技术领域
本发明涉及集成电路结构，特别涉及一种包括具有第一子阵列以及第二子阵列的静态随机存取存储器阵列的集成电路结构。
背景技术
静态随机存取存储器(Static Random Access Memory,静态随机存取存储器)是常用于集成电路中。静态随机存取存储器单元具有不用刷新即可保住数据的有利特征。随着对集成电路的速度要求越来越高，静态随机存取存储器单元的读取以及写入速度亦变得越来越重要。随着静态随机存取存储器单元的尺寸日益缩小，但由于原本的尺寸就已经非常小，因此上述的要求是难以实现。举例来说，形成静态随机存取存储器单元的字元线以及位元线的金属层导线的薄膜电阻将越来越高，因此静态随机存取存储器单元的字元线以及位元线的RC延迟将增加，这将阻碍读取速度以及写入速度的改善。
于纳米工艺时代中，静态随机存取存储器单元的数量非常多，以增加静态随机存取存储器单元的效率。然而，这将产生两个问题。第一，由于每个位元线必须连接至静态随机存取存储器单元更多的行，这将造成更高的位元线金属耦合电容，并因此降低差动位元线(即位元线以及位元线条)的差动速度。第二，由于每个字元线亦须连接至静态随机存取存储器更多的列，将造成更长的字元线，并因此形成更大的电阻值并增加RC延迟。
发明内容
本发明一实施例提供一种集成电路结构，包括一静态随机存取存储器阵列。静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及上述列的上述静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、与第一上拉金氧半导体装置以及第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置、以及连接至交叉栓锁反相器的一第一沟道栅极金属氧化物半导体装置以及一第二沟道栅极金属氧化物半导体装置。一第一位元线以及一第一互补位元线是连接至第一子阵列的一列中的静态随机存取存储器单元的第一沟道栅极金属氧化物半导体装置以及第二沟道栅极金属氧化物半导体装置。一第二位元线以及一第二互补位元线是连接至第二子阵列的一列中的静态随机存取存储器单元的第一沟道栅极金属氧化物半导体装置以及第二沟道栅极金属氧化物半导体装置。第一位元线以及第一互补位元线是与第二位元线以及第二互补位元线断开。感测放大器电路是电性耦接至第一位元线、第一互补位元线、第二位元线以及第二互补位元线，并用以感测第一位元线、第一互补位元线、第二位元线以及第二互补位元线。
本发明另一实施例提供一种集成电路架构，包括一静态随机存取存储器阵列。静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及上述列的静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、与第一上拉金氧半导体装置以及第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置、以及连接至交叉栓锁反相器的一第一沟沟道栅极金属氧化物半导体装置以及一第二沟道栅极金属氧化物半导体装置。一第一位元线、一第一互补位元线以及一第一核心电源电压供应线是位于一第一金属层中，并连接至第一子阵列中静态随机存取存储器单元的一列。一第二位元线、一第二互补位元线以及一第二核心电源电压供应线是位于第一金属层中，并连接至第二子阵列中静态随机存取存储器单元的上述列。一第一电源以及一第二电源是分别连接至第一核心电源电压供应线以及第二第一核心电源电压供应线。一第一桥接金属线以及一第二桥接金属线是跨越第二子阵列，并分别连接至第一位元线以及第一互补位元线。一多工器是分别连接至第二位元线、第二互补位元线、第一桥接金属线以及第二桥接金属线。
本发明另一实施例提供一种集成电路结构，包括一静态随机存取存储器阵列。静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及多列的静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个上述静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、以及与上述第一上拉金氧半导体装置以及上述第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置。位元线以及互补位元线皆划分为一第一部分以及一第二部分，其中位元线以及互补位元线的第一部分是连接至第一子阵列但未连接至第二子阵列，以及位元线以及互补位元线的第二部分是连接至第二子阵列但未连接至第一子阵列。一多工器是包括四个输入节点，每个节点连接至位元线的第一部分以及第二部分的一者，以及连接至互补位元线的第一部分以及第二部分。
附图说明
本发明可通过阅读以下的详细说明以及范例并配合相应的附图以更详细地了解。需要强调的是，依照业界的标准操作，各种特征并未依照比例绘制，并且仅用于的对其进行说明目的。事实上，为了清楚论述，各种特征的尺寸可以任意地增加或减少。
图1、2是显示根据本发明一些实施例所述的静态随机存取存储器单元的电路图；
图3是显示根据本发明一些实施例所述的静态随机存取存储器单元阵列中的层的剖视图；
图4是显示根据本发明一些实施例所述的静态随机存取存储器单元的前端特征的布局；
图5是显示根据本发明一些实施例所述的包括两个子阵列的静态随机存取存储器阵列；
图6是显示根据本发明一些实施例所述的连接至两个子阵列的互补位元线以及核心电源电压供应线；
图7是显示根据本发明一些实施例所述的静态随机存取存储器单元的布局；
图8是显示根据本发明一些实施例所述的包括两个子阵列的静态随机存取存储器阵列；
图9是显示根据本发明一些实施例所述的连接至两个子阵列的互补位元线以及两条核心电源电压供应线。
附图标记说明：
10～静态随机存取存储器单元
102、104～核心电源电压节点
106、108～核心接地电压节点
10A、10B、10C、10D～外边界
110、112～储存数据节点
114～位元线
114A、114B～位元线
116～位元线条
116A、116B～位元线
14、34～主动区域
16、36、38～栅极电极
20～鳍
42、44～栅极接点栓塞
45～矩形框
46～源极/漏极接点栓塞
47～带状单元
54A、54B～长条形接点栓塞
56～静态随机存取存储器阵列
56A、56B～子阵列
60、62～字元线
66～金属线
68A、68B～输入节点
70A、70B～输入节点
86、87～核心接地电压供应线
BLB～互补位元线
Inverter-1～第一反相器
Inverter-2～第二反相器
MUX～多工器
PD-1、PD-1～下拉电晶体
PG-1、PG-2～沟道栅极电晶体
PU-1、PU-2～上拉电晶体
WL～字元线
具体实施方式
下列是提供了许多不同的实施例、或示例，用于实现本发明的不同特征。以下是公开各种元件以及配置的具体实施例或者示例以简化描述本发明。当然这些仅为示例但不以此为限。举例来说，说明书中第一特征位于第二特征上方的结构可包括以第一特征与第二特征直接接触的形式，以及可包括以于第一特征与第二特征之间插入额外的特征的形式，使得第一特征以及第二特征并未直接接触。此外，本发明将于各个示例中重复标号和/或字母。上述的重复用以作为简单以及清楚的对其进行说明目的，并非用以指示本发明所讨论的各个实施例和/或配置之间的关系。
此外，空间相关术语，例如“下面(underlying)”、“下方(below)”、“下部(lower)”、“上方(overlying)”、“上部(upper)”等空间相关术语在此被用于描述图中例示的一个元件或特征与另一元件或特征的关系。空间相关术语可包括设备于使用或操作中除了图中描绘的方位以外的不同方位。设备可以其它方式被定向(旋转90度或处于其它方位)，并且在此使用的空间相关描述词应可被相应地理解。
本发明各种示例性实施例是提供静态随机存取存储器单元以及对应的静态随机存取存储器阵列。将讨论一些实施例的一些变化。于各个视图以及示例性实施例中，相同的标号是用以表示相同的元件。
图1是显示根据本发明一些实施例所述的静态随机存取存储器单元10的电路图。静态随机存取存储器单元10包括为P型金氧半导体(P-type Metal-Oxide-Semiconductor,PMOS)电晶体的上拉电晶体PU-1以及上拉电晶体PU-2，以及为N型金氧半导体(N-typeMetal-Oxide-Semiconductor,NMOS)电晶体的下拉电晶体PD-1、下拉电晶体PD2、沟道栅极电晶体PG-1以及沟道栅极电晶体PG-2。沟道栅极电晶体PG-1以及沟道栅极电晶体PG-2的栅极是通过字元线WL控制，字元线WL用以判断静态随机存取存储器单元10是否被选取。由上拉电晶体PU-1、上拉电晶体PU-2、下拉电晶体PD-1以及下拉电晶体PD-2所形成的闩锁是用以储存一个位元，其中该位元的互补值是储存于储存数据(Storage Date,SD)节点110以及储存数据节点112中。储存的位元可通过包括位元线(bit-line,BL)114以及位元线条(bit-line bar,BLB)116的互补位元线写入静态随机存取存储器单元10或者自静态随机存取存储器单元10读取。静态随机存取存储器单元10是通过具有正电源电压的正电源节点Vdd供电(亦可表示为VDD)。静态随机存取存储器单元10亦连接至电性接地的电源电压VSS(亦可表示为Vss)。上拉电晶体PU-1以及下拉电晶体PD-1是形成一第一反相器。上拉电晶体PU-2以及下拉电晶体PD-2是形成一第二反相器。第一反相器的输入端是连接至电晶体PG-1以及第二反相器的输出端。第一电晶体的输出端是连接至电晶体PG-2以及第二反相器的输入端。
上拉电晶体PU-1以及上拉电晶体PU-2的源极是分别连接至核心电源电压(亦可表示为CVdd)节点102以及核心电源电压节点104，核心电源电压节点102、104是连接至电源电压(以及供应线)Vdd。下拉电晶体PD-1以及下拉电晶体PD-2的源极是分别连接至核心接地电压(亦可表示为CVss)节点106以及核心接地电压节点108，核心接地电压节点106、108是连接至电源电压(以及供应线)Vss。上拉电晶体PU-1以及下拉电晶体PD-1的栅极是连接至上拉电晶体PU-2以及下拉电晶体PD-2的漏极，并形成表示为SD节点110的连接节点。上拉电晶体PU-2以及下拉电晶体PD-2的栅极是连接至上拉电晶体PU-1以及下拉电晶体PD-1的漏极，并形成表示为SD节点112的连接节点。沟道栅极电晶体PG-1的源极/漏极区域是于位元线节点上连接至位元线114。沟道栅极电晶体PG-2的源极/漏极区域是连接至位元线条116的字元线条节点。
图2是显示静态随机存取存储器单元10的另一电路图，其中图1中的电晶体PU-1以及电晶体PD-1是表示为第一反相器Inverter-1，以及电晶体PU-2以及电晶体PD-2是表示为第二反相器Inverter-2。第一反相器Inverter-1的输出端是连接至电晶体PG-1以及第二反相器Inverter-2的输入端。第二反相器Inverter-2的输出端是连接至电晶体PG-2以及第一反相器Inverter-1的输入端。
图3是显示静态随机存取存储器单元10中多层的示意剖视图，上述层是形成于半导体晶片或者晶圆上。值得注意的是，图3仅示例性地显示内连线结构以及电晶体的各个层位，并非反映静态随机存取存储器单元10的实际剖视图。内连线结构包括接点层位、OD(其中术语「OD」表示「主动区域」)层位、介层窗接点层位(Via_0层位、Via_1层位、Via_2层位以及Via_3层位)以及金属层层位(M1层位、M2层位、M3层位以及M4层位)。每个所述层位包括一个或者多个介电层，并具有导电特征元件形成于其中。位于同一层位的导电特征元件具有大体上彼此位于同一水平的上表面、大体上彼此位于同一水平的下表面，并可同时形成。接点层位可包括栅极接点(亦表示为接点栓塞)以及源极/漏极接点(标示为”接点(contact)”)，栅极接点用以连接电晶体(例如前述的示范电晶体PU-1以及PU-2)的栅极电极与上方的层位(例如Via_0层位)，以及源极/漏极接点用以连接电晶体的源极/漏极与上方的层位。
图4是显示根据本发明一些实施例所述的静态随机存取存储器单元10的前端特征部件的布局，其中前端特征包括位于Via_0层位(图1)以及位于Via_0层位下方的层位中的特征。静态随机存取存储器单元10的外边界10A、10B、10C以及10D是显示为虚线，虚线是标示一矩形区域。N型井区域是位于静态随机存取存储器单元10的中间，以及两个P型井区域是位于N型井区域的相对两侧。图1中所示的核心电源电压节点102、核心电源电压节点104、核心电源电压节点106、核心电源电压节点108、位元线节点以及位元线条节点亦显示于图4中。栅极电极16与下方的主动区域20(位于n型井区域中)形成上拉电晶体PU-1，其外型为鳍状，因此以下将表示为鳍20。栅极电极16更与下方的主动区域14(位于N型井区域左侧的第一P型井中)形成下拉电晶体PD-1，其外型为鳍状。栅极电极18与下方的主动区域14形成沟道栅极电晶体PG-1。栅极电极36与下方的主动区域40(位于n型井区域中)形成上拉电晶体PU-1。栅极电极36更与下方的主动区域34(位于N型井区域右侧的第二P型井区域中)形成下拉电晶体PD-2。栅极电极38与下方的主动区域34形成沟道栅极电晶体PG-2。根据本发明一些实施例，沟道栅极电晶体PG-1、沟道栅极电晶体PG-2、上拉电晶体PU-1、上拉电晶体PU-2、下拉电晶体PD-1以及下拉电晶体PD-2是为鳍式场效电晶体(Fin Field-EffectTransistors,FinFETs)。根据本发明的替代实施例中，沟道栅极电晶体PG-1、沟道栅极电晶体PG-2、上拉电晶体PU-1、上拉电晶体PU-2、下拉电晶体PD-1以及下拉电晶体PD-2为平面金属氧化物半导体装置(planar MOS device)。
图4是显示根据本发明一些实施例所述的两个鳍14(以及两个鳍34)。根据本发明其他实施例，鳍可能为一个、两个或者三个，其中鳍14的一者(以及鳍34的一者)是显示为点以指示额外的鳍可否存在。
如图4所示，储存数据节点110包括源极/漏极接点栓塞42以及栅极接点栓塞44，其为位于接点层位的特征部件(如图2所示)。接点栓塞42为长条型(elongated)，且其长轴是沿着X方向，即平行栅极电极16以及栅极电极36的延伸方向。栅极接点栓塞44包括一部分位于栅极电极36上，并与其电性连接。根据本发明一些实施例，栅极接点栓塞44的长轴是沿着垂直于X方向的Y方向。于实质(physical)半导体晶圆上的静态随机存取存储器单元10的制造过程中，接点栓塞42以及接点栓塞44是形成单一的连续对接接点栓塞。
储存数据节点112包括源极/漏极接点栓塞46以及栅极接点栓塞48。栅极接点栓塞48的一部分覆盖于源极/漏极接点栓塞46上。由于储存数据节点110是对称于储存数据节点112，在此即不重述栅极接点栓塞48以及源极/漏极接点栓塞46的细节，并可分别参阅栅极接点栓塞44以及源极/漏极接点栓塞42的相关叙述。
图4亦显示连接至栅极电极18以及栅极电极38的字元线接点(标示为”WLcontact”)。此外，利用圆圈以及”x”标示于圆圈中的多介层窗接点是位于个别的下方接点栓塞上，并分别连接至下方的接点栓塞。长条形接点栓塞54A以及长条形接点栓塞54B是用以分别将下拉电晶体PD-1以及下拉电晶体PD-2的源极区域连接至核心接地电压线。长条形接点栓塞54A以及长条形接点栓塞54B分别为核心接地电压接点106以及核心接地电压接点108的一部分。长条形接点栓塞54A以及长条形接点栓塞54B的长轴是平行于X方向，并覆盖于静态随机存取存储器单元10的转角上。除此之外，长条形接点栓塞54A以及长条形接点栓塞54B更延伸至与静态随机存取存储器单元10相邻的静态随机存取存储器单元中。
图5是显示静态随机存取存储器阵列56以及相关的电路的示意图。所示的示例性静态随机存取存储器阵列56包括八行以及四列，以简化实施例的解释。实际的静态随机存取存储器阵列56可具有更多数量的行以及列。举例来说，行的数量可为64、128、256、512或者更多，以及列的数量亦可为64、128、256、512或者更多。静态随机存取存储器阵列56中的静态随机存取存储器单元可具有如图1、2、4所示的结构。图中是标记静态随机存取存储器阵列56中的一些示例性静态随机存取存储器单元10。
静态随机存取存储器阵列56是通过跳线结构58划分为两个子阵列56A以及56B。子阵列56A以及子阵列56B具有不同的行但相同的列。举例来说，当静态随机存取存储器阵列56为256*256的阵列时，子阵列56A具有行1至行128以及列1至列256，子阵列56B具有行129至行256以及相同的列1至列256。跳线结构58包括多带状单元(strap cell)，每个带状单元是位于静态随机存取存储器阵列56的一列中。图中是显示带状单元47的一者。带状单元的长度(行方向，即所示的X方向)是与各个列的长度相同。带状单元(以及跳线结构58)并不具有静态随机存取存储器单元形成于其中。根据本发明一些实施例，字元线60以及字元线62(标示为”60/62”)是成对地沿着列方向设置，每对字元线60以及字元线62是延伸至静态随机存取存储器单元10的一行中。字元线60以及字元线62是连接至字元线驱动器43，字元线驱动器43提供适当的字元线信号以选取或者不选取行。根据本发明一些实施例，字元线60是形成于当字元线62未形成时。字元线60可形成于M2层位中(如图3所示)，以及字元线62是形成于M4层位中(亦显示于图7中)。除此之外，每个字元线60以及字元线62是延伸通过整个对应的行，并连接至个别的行中所有静态随机存取存储器单元10的核心电源电压节点102(如第1、4图所示)。
子阵列56A包括多对位元线，包括位元线114A(对应至图1中的”BL114”)以及其互补的位元线116A(对应至图1中的”BLB 116”)。位元线114A以及位元线116A是沿着列方向延伸。互补的位元线用以搭载互补位元线信号。每个位元线114A是连接至子阵列56A中的静态随机存取存储器单元10的各个行中的沟道栅极电晶体PG-1的漏极区域(如图1所示)。每个位元线116A是连接至子阵列56A中的静态随机存取存储器单元10的各个列中的沟道栅极电晶体PG-2的漏极区域(如图1所示)。于一些实施例中，位元线114A以及位元线116A是位于较低层位的金属层中，例如M1层位/层(如图3所示)。
子阵列56B包括多对位元线，包括位元线114B(对应至图1中的”BL114”)以及其互补的位元线116B(对应至图1中的”BLB 116”)。位元线114B以及位元线116B是沿着列方向延伸。每个位元线114B是连接至子阵列56B中的静态随机存取存储器单元10的各个列中的沟道栅极电晶体PG-1的漏极区域(如图1所示)。每个位元线116B是连接至子阵列56B中的静态随机存取存储器单元10的各个列中的沟道栅极电晶体PG-2的漏极区域(如图1所示)。于一些实施例中，位元线114B以及位元线116B亦位于较低层位的金属层中，例如M1层位/层(如图3所示)。
图6是显示位于静态随机存取存储器阵列56的相同列中的位元线114A、位元线114B、位元线116A以及位元线116B的示意图。所示的部分将以矩形框45标示于图5中。图6中所示的架构是重复于每列中，亦如图5中所示。请参阅图6，位元线114B以及位元线116B是分别连接至多工器MUX的输入节点68A以及输入节点68B。位元线114A以及位元线116A是连接至金属层导线66，金属层导线66更连接至输入节点70A以及输入节点70B。因此，位元线114A以及位元线116A亦分别电性连接至输入节点70A以及输入节点70B。位元线114A以及位元线116A与个别的金属层导线66之间的连接是通过连接模组65。金属层导线66跨过(但未连接)子阵列56B(如图5所示)。或者，尽管金属层导线66跨过子阵列56B，但金属层导线66并未连接至下方子阵列56B中的静态随机存取存储器单元10。因此，金属层导线66于说明书中亦可称为桥接金属线(bridging metal line)。如同图5中所示，桥接金属线66终止于跳线结构58，并可终止于将子阵列56A中的静态随机存取存储器单元以及子阵列56B中的静态随机存取存储器单元划分开的个别带状单元。
位元线114A以及位元线114B是彼此实质断开(physically disconnected)。尽管位于静态随机存取存储器阵列56的相同列中，位元线114A以及位元线114B是彼此电性断开，并用以搭载静态随机存取存储器阵列56操作中的不同信号。同样地，位元线116A以及位元线116B是彼此实质断开。尽管位于静态随机存取存储器阵列56的相同列中，位元线116A以及位元线116B是彼此电性断开，并用以搭载静态随机存取存储器阵列56操作中的不同信号。
如图5、6中所示，多工器MUX是连接至控制单元72，控制单元72是提供致能控制信号以操作多工器MUX，因此可选取位元线114A以及位元线116A上的信号并转发至多工器MUX的输出节点74，或者选取位元线114B以及位元线116B上的信号并转发至多工器MUX的输出节点74。于同一时间，多工器MUX最多选取成对的互补位元线114A/116A以及位元线114B/116B其中一对。成对的位元线114A/116A或者成对的位元线114B/116B上被选取的信号是提供至感测放大器电路76。
由于位元线114A以及位元线116A是连接至子阵列56A但并未连接至子阵列56B，以及位元线114B以及位元线116B是连接至子阵列56B但并未连接至子阵列56A，因此无论是选取成对的位元线114A/116A或者成对的位元线114B/116B，被选取的成对位元线将连接至被选取的列中的静态随机存取存储器单元的一半。当选取子阵列56A中的行以执列读取操作时，则选取位元线114A以及位元线116A，以及其信号是输出至输出节点74。同样地，当选取子阵列56B中的行以执列读取操作时，则选取位元线114B以及位元线116B，以及其信号是输出至输出节点74。输出节点74的一者于第5、6图中是标示为”BL”以及”BLB”，以指示输出节点74自被标记的成对位元线搭载信号。
有利的是，由于每个成对的位元线114A/116A以及114B/116B是连接至个别的列中的静态随机存取存储器单元的一半，位元线以及感测放大器电路76上的负载将减至一半，以及静态随机存取存储器单元阵列56的差动速度将被提升约20～30百分比。必须理解的是，尽管子阵列56A以及子阵列56B是连接至不同的位元线，但由于位元线是连接至同一多工器，故位元线仍然为同一静态随机存取存储器阵列的一部分，以及其信号是通过感测放大器电路76中的同一感应放大器感应。
请继续参阅图5，提供电源电压CVdd的多核心电源电压供应线78(亦显示于图6中)是设置于静态随机存取存储器阵列56中。根据本发明一些实施例，每个核心电源电源供应线78连续延伸至子阵列56A以及子阵列56B两者，并更延伸至跳线结构58。因此，无论是选取子阵列56A或者子阵列56B执行读取或者写入操作，子阵列56A以及子阵列56B是同时接收电源电压CVdd。
图7是显示根据本发明一些实施例所述的静态随机存取存储器单元阵列56中(如图5所示)的静态随机存取存储器单元10的金属层导线的布局，其中于此范例中是显示一个静态随机存取存储器单元10。根据本发明一些实施例，字元线的性能是通过如图7所示的双字元线的方式改进。举例来说，字元线60是设置于较低层位的金属层中，例如M2层位(如图3所示)。字元线62是设置于较高层位的金属层中，例如M4层位(如图3所示)。字元线60以及字元线62是通过连接模组64互连，连接模组64包括位于via_2层位的介层窗接点80、位于M3层位的金属垫片82以及位于via_3层位的介层窗接点84，其中介层窗接点层位以及金属层位是显示于图3中。通过连接模组64的连接，字元线60以及字元线62是作为厚度增厚的单一金属层导线，电阻将因此减小以及字元线的RC延迟亦将因此减少。
请继续参阅图5，字元线连接模组64可包括字元线连接模组64A和/或字元线连接模组64B。字元线连接模组64可设置于静态随机存取存储器单元10的内部或外部。举例来说，字元线连接模组64A是位于静态随机存取存储器单元10的外部。反之，字元线连接模组64B是位于静态随机存取存储器单元10的内部，并以重复的图样设置，例如每个第8、16、32个静态随机存取存储器单元等。
图7亦显示设置于M2层位(如图3所示)中的核心接地电压供应线(核心接地line)86和/或核心接地电压供应线87，其中核心接地电压供应线86以及核心接地电压供应线87的一者或者两者是被字元线62所覆盖。除此之外，核心接地电压供应线86以及核心接地电压供应线87是设置于字元线60的相对两侧。
图8是显示根据本发明一些实施例所述的静态随机存取存储器阵列56。除非另有说明，这些实施例中的元件的连接关系以及布局基本上与图5～7中所示的实施例中具有相同标号的元件相同。在此即不加以描述相同元件的细节。
如图8中所示，于静态随机存取存储器阵列56中的每列皆具有标示为78A以及78B的彼此断开的两个核心电源电压供应线。核心电源电压供应线78A以及核心电源电压供应线78B皆可或不可延伸至跳线结构58。核心电源电压供应线78A以及核心电源电压供应线78B是彼此实质断开以及电性断开，并搭载不影响彼此的不同电源供应电压。举例来说，若选取子阵列56A中的一行(用以执行读取或者写入操作)，核心电源电压供应线78A是提供充足的核心电源电压以操作选取的行。同时，由于子阵列56B并未操作，核心电源电压供应线78B将提供低于充足的核心电源电压或者充足的核心电源电压的一部分电源电压CVdd。部分电源电压可为低于充足的电源电压50百分比或者30百分比的电源电压以保留电源，取决于预设的节电以及自闲置模式(使用一部分电源)至完全操作模式(使用充足的电源)的预设转态速度。
核心电源电压供应线78A是电性连接至核心电源电源88A，并通过核心电源电源88A提供电源电压。核心电源电压供应线78B是电性连接至核心电源电源88B，并通过核心电源电源88AB提供电源电压。核心电源电源88A以及核心电源电源88B将独立操作(在不影响彼此且不依赖彼此的情况下)以提供预设电源电压至核心电源电压供应线78A以及核心电源电压供应线78B。
于本发明中，位元线114A以及位元线116A亦可作为由一位元线所划分的两个独立部分，位元线114B以及位元线116B亦可作为由一互补位元线所划分的两个独立部分，而核心电源电压供应线78A以及核心电源电压供应线78B亦可作为由一核心电源电压供应线所划分的两个独立部分。
请参阅图7，核心电源电压供应线78(亦于图5、6中显示为78、78A和/或78B)是沿着列方向延伸。根据本发明一些实施例，核心电源电压供应线78是设置于较低层位的金属层中，例如M1层(如图3所示)。位元线114以及位元线116(于第5、6、8图中亦显示为114A、114B、116A以及116B)亦可设置于与核心电源电压供应线相同的金属层中(例如M1层)。核心接地线90可设置于M3层位(如图3所示)以与核心接地电压线86以及核心接地电压线87于M1层位中形成电力网。
本发明的实施例具有一些有利的特征。通过将位元线划分为两个部分，每个位元线连接至静态随机存取存储器单元的其中一个子阵列，将可减少位元线的负载，并可改善位元线的速度。感应放大器的感应速度亦增加。以及，通过使用双字元线，将可降低字元线的电阻，使得RC延迟减少。此外，通过分开同一静态随机存取存储器阵列中的子阵列的核心电源电压供应，将可减少功率的消耗。
根据本发明一些实施例，一集成电路结构包括一静态随机存取存储器阵列，静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及上述列的静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、与第一上拉金氧半导体装置以及第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置、以及连接至交叉栓锁反相器的一第一沟沟道栅极金属氧化物半导体装置以及一第二沟道栅极金属氧化物半导体装置。一第一位元线以及一第一互补位元线是连接至第一子阵列的一列中的静态随机存取存储器单元的第一沟道栅极金属氧化物半导体装置以及第二沟道栅极金属氧化物半导体装置。一第二位元线以及一第二互补位元线是连接至第二子阵列的一列中的静态随机存取存储器单元的第一沟道栅极金属氧化物半导体装置以及第二沟道栅极金属氧化物半导体装置。第一位元线以及第一互补位元线是与第二位元线以及第二互补位元线断开。感测放大器电路是电性耦接至第一位元线、第一互补位元线、第二位元线以及第二互补位元线，并用以感测第一位元线、第一互补位元线、第二位元线以及第二互补位元线。
根据本发明一些实施例，一集成电路架构包括一静态随机存取存储器阵列，静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及上述列的静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、与第一上拉金氧半导体装置以及第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置、以及连接至交叉栓锁反相器的一第一沟道栅极金属氧化物半导体装置以及一第二沟道栅极金属氧化物半导体装置。一第一位元线、一第一互补位元线以及一第一核心电源电压供应线是位于一第一金属层中，并连接至第一子阵列中静态随机存取存储器单元的一行。一第二位元线、一第二互补位元线以及一第二核心电源电压供应线是位于第一金属层中，并连接至第二子阵列中静态随机存取存储器单元的上述列。一第一电源以及一第二电源是分别连接至第一核心电源电压供应线以及第二第一核心电源电压供应线。一第一桥接金属线以及一第二桥接金属线是跨越第二子阵列，并分别连接至第一位元线以及第一互补位元线。一多工器是分别连接至第二位元线、第二互补位元线、第一桥接金属线以及第二桥接金属线。
根据本发明一些实施例，一集成电路结构包括一静态随机存取存储器阵列，静态随机存取存储器阵列包括具有第一多行以及多列的静态随机存取存储器单元的一第一子阵列以及具有第二多行以及上述列的静态随机存取存储器单元的一第二子阵列。静态随机存取存储器阵列中的每个静态随机存取存储器单元包括一第一上拉金氧半导体装置、一第二上拉金氧半导体装置、以及与上述第一上拉金氧半导体装置以及上述第二上拉金氧半导体装置形成多交叉栓锁反相器的一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置。每个位元线以及互补位元线是划分为一第一部分以及一第二部分，其中位元线以及互补位元线的第一部分是连接至第一子阵列但未连接至第二子阵列，以及位元线以及互补位元线的第二部分是连接至第二子阵列但未连接至第一子阵列。一多工器是包括四个输入节点，每个节点连接至位元线的第一部分以及第二部分的一者，以及连接至互补位元线的第一部分以及第二部分。
前述的实施例或者示例已概述本发明的特征，本领域技术人员可更佳地理解本发明的各个方面。本领域技术人员应当理解，他们可轻易地使用本发明作为用于设计或者修改其他过程以及结构以实施相同的目的和/或实现本发明所介绍的实施例或示例的相同优点。本领域技术人员可理解的是，上述等效构造并未脱离本发明的精神和范围，并且可于不脱离本发明的精神和范围进行各种改变、替换和更改。

Claims (19)

1.一种集成电路结构，包括：
一静态随机存取存储器阵列，包括一第一子阵列以及一第二子阵列，上述第一子阵列包括具有一第一多行以及多列的静态随机存取存储器单元，上述第二子阵列包括具有一第二多行以及上述列的上述静态随机存取存储器单元，以及上述静态随机存取存储器阵列中的每个上述静态随机存取存储器单元包括：
一第一上拉金氧半导体装置以及一第二上拉金氧半导体装置；
一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置，与上述第一上拉金氧半导体装置以及上述第二上拉金氧半导体装置形成多交叉栓锁反相器；以及
一第一沟道栅极金属氧化物半导体装置以及一第二沟道栅极金属氧化物半导体装置，连接至上述交叉栓锁反相器；
一第一位元线以及一第一互补位元线，连接至上述第一子阵列的一行中的上述静态随机存取存储器单元的上述第一沟道栅极金属氧化物半导体装置以及上述第二沟道栅极金属氧化物半导体装置；
一第二位元线以及一第二互补位元线，连接至上述第二子阵列的一列中的上述静态随机存取存储器单元的上述第一沟道栅极金属氧化物半导体装置以及上述第二沟道栅极金属氧化物半导体装置，其中上述第一位元线以及上述第一互补位元线是与上述第二位元线以及上述第二互补位元线为断开；
一感测放大器电路，电性耦接至上述第一位元线、上述第一互补位元线、上述第二位元线以及上述第二互补位元线，并用以感测上述第一位元线、上述第一互补位元线、上述第二位元线以及上述第二互补位元线；以及
一第一桥接金属层导线以及一第二桥接金属层导线，分别连接至上述第一位元线以及上述第一互补位元线，其中上述第一桥接金属层导线以及上述第二桥接金属层导线于未连接至上述第二子阵列中的上述静态随机存取存储器单元的情况下跨越上述第二子阵列。
2.如权利要求1所述的集成电路结构，还包括一多工器，上述多工器包括分别连接至上述第一位元线、上述第一互补位元线、上述第二位元线以及上述第二互补位元线的一第一输入节点、一第二输入节点、一第三输入节点以及一第四输入节点。
3.如权利要求2所述的集成电路结构，其中上述多工器还包括：
一第一输出节点以及一第二输出节点，其中上述多工器用以将上述第一位元线以及上述第一互补位元线的信号发送至上述第一输出节点以及上述第二输出节点，或者于上述第二位元线以及上述第二互补位元线发送信号至上述第一输出节点以及上述第二输出节点。
4.如权利要求1所述的集成电路结构，其中上述第一桥接金属层导线以及上述第二桥接金属层导线是位于一金属层中，上述金属层是高于上述第一位元线以及上述第一互补位元线的一金属层。
5.如权利要求1所述的集成电路结构，还包括：
一跳线结构，位于上述第一子阵列以及上述第二子阵列之间，其中上述跳线结构中并不具有上述静态随机存取存储器单元；以及
多连接模组，位于上述跳线结构中，其中上述连接模组分别将上述第一桥接金属层导线以及上述第二桥接金属层导线连接至上述第一位元线以及上述第一互补位元线。
6.如权利要求1所述的集成电路结构，还包括：
一第一字元线，延伸于上述第一子阵列的一列中，其中上述第一字元线是位于一第一金属层中，并电性耦接至上述列中的上述静态随机存取存储器单元；以及
一第二字元线，延伸于上述第一子阵列的上述列中，并位于高于上述第一金属层的一第二金属层中，其中上述第一字元线以及上述第二字元线互连。
7.如权利要求1所述的集成电路结构，还包括：
一第一核心电源电压供应线，连接至位于上述第一子阵列中以及上述第一子阵列中的上述一列中的多第一静态随机存取存储器单元；以及
一第二核心电源电压供应线，连接至位于上述第二子阵列中以及上述第二子阵列的上述一列中的多第二静态随机存取存储器单元，其中上述第一核心电源电压供应线是与上述第二核心电源电压供应线断开。
8.如权利要求7所述的集成电路结构，还包括：
一第一电源，连接至上述第一核心电源电压供应线；以及
一第二电源，连接至上述第二核心电源电压供应线。
9.如权利要求8所述的集成电路结构，其中上述第一电源以及上述第二电源是用以提供不同电源电压至上述第一核心电源电压供应线以及上述第二核心电源电压供应线。
10.一种集成电路结构，包括：
一静态随机存取存储器阵列，包括一第一子阵列以及一第二子阵列，上述第一子阵列包括具有一第一多行以及多列的静态随机存取存储器单元，上述第二子阵列包括具有一第二多行以及上述列的上述静态随机存取存储器单元，以及上述静态随机存取存储器阵列中的每个上述静态随机存取存储器单元包括：
一第一上拉金氧半导体装置以及一第二上拉金氧半导体装置；以及
一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置，与上述第一上拉金氧半导体装置以及上述第二上拉金氧半导体装置形成多交叉栓锁反相器；
一第一位元线、一第一互补位元线以及一第一核心电源电压供应线，位于一第一金属层中，并连接至上述第一子阵列中上述静态随机存取存储器单元的一列；
一第二位元线、一第二互补位元线以及一第二核心电源电压供应线，位于上述第一金属层中，并连接至上述第二子阵列中上述静态随机存取存储器单元的上述一列；
一第一电源以及一第二电源，分别连接至上述第一核心电源电压供应线以及上述第二核心电源电压供应线；
一第一桥接金属线以及一第二桥接金属线，跨越上述第二子阵列，并分别连接至上述第一位元线以及上述第一互补位元线；以及
一多工器，分别连接至上述第二位元线、上述第二互补位元线、上述第一桥接金属线以及上述第二桥接金属线。
11.如权利要求10所述的集成电路结构，还包括：
一感测放大器电路，电性耦接至上述第一位元线、上述第一互补位元线、上述第二位元线以及上述第二互补位元线，并用以感测上述第一位元线、上述第一互补位元线、上述第二位元线以及上述第二互补位元线。
12.如权利要求10所述的集成电路结构，其中上述第一桥接金属线以及上述第二桥接金属线是与上述第二子阵列电性断开。
13.如权利要求10所述的集成电路结构，其中上述第一桥接金属线以及上述第二桥接金属线是位于比上述第一金属层高两个金属层的一第二金属层中。
14.如权利要求10所述的集成电路结构，其中，上述第一电源是与上述第二电源断开，并用以提供不同电压至上述第一核心电源电压供应线以及上述第二核心电源电压供应线。
15.如权利要求10所述的集成电路结构，其中，上述第一位元线以及上述第一互补位元线是与上述第二位元线以及上述第二互补位元线实质断开。
16.如权利要求10所述的集成电路结构，还包括：
一跳线结构，位于上述第一子阵列以及上述第二子阵列之间，其中上述跳线结构中并不具有上述静态随机存取存储器单元，以及上述第一位元线以及上述第一桥接金属线是通过上述跳线结构中一连接模组彼此连接。
17.一种集成电路结构，包括：
一静态随机存取存储器阵列，包括一第一子阵列以及一第二子阵列，上述第一子阵列包括具有一第一多行以及多列的静态随机存取存储器单元，上述第二子阵列包括具有一第二多行以及上述列的上述静态随机存取存储器单元，以及上述静态随机存取存储器阵列中的每个上述静态随机存取存储器单元包括：
一第一上拉金氧半导体装置以及一第二上拉金氧半导体装置；以及
一第一下拉金氧半导体装置以及一第二下拉金氧半导体装置，与上述第一上拉金氧半导体装置以及上述第二上拉金氧半导体装置形成多交叉栓锁反相器；
一位元线以及一互补位元线，上述位元线以及上述互补位元线皆划分为一第一部分以及一第二部分，其中上述位元线以及上述互补位元线的上述第一部分是连接至上述第一子阵列，但未连接至上述第二子阵列，并且上述位元线以及上述互补位元线的上述第二部分是连接至上述第二子阵列，但未连接至上述第一子阵列；以及
一多工器，包括四个输入节点，上述节点皆连接至上述位元线的上述第一部分与上述第二部分以及上述互补位元线的上述第一部分与上述第二部分的一者，其中上述多工器是在上述位元线的上述第一部分以及上述第二部分之间多工，以及在上述互补位元线的上述第一部分以及上述第二部分之间多工。
18.如权利要求17所述的集成电路结构，还包括：
一感测放大器电路，电性耦接至上述多工器的多个输出节点，其中上述多工器是用以将上述位元线以及上述互补位元线的一者的上述第一部分的信号发送至上述输出节点，或者将上述位元线以及上述互补位元线的上述第二部分的信号发送至上述输出节点。
19.如权利要求17所述的集成电路结构，还包括：
一核心电源电压供应线，分为一第一部分以及一第二部分，其中上述第一部分是连接至上述第一子阵列，但未连接至上述第二子阵列，并且上述第二部分是连接至上述第二子阵列，但未连接至上述第一子阵列；
一第一电源，连接至上述核心电源电压供应线的上述第一部分，其中上述第一电源是与上述核心电源电压供应线的上述第二部分断开；以及
一第二电源，连接至上述核心电源电压供应线的上述第二部分，其中上述第二电源是与上述核心电源电压供应线之上述第一部分断开。
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