TWI463493B - 靜態隨機存取記憶體胞元及其操作方法 - Google Patents

Description

靜態隨機存取記憶體胞元及其操作方法

本發明是關於一種靜態隨機存取記憶體(SRAM)胞元及其操作方法，特別是關於具有增強的寫入能力的一種單埠次臨界靜態隨機存取記憶體胞元及其操作方法。

資訊、通訊、生醫、消費性電子產品等的積體電路系統都朝向單晶片系統發展。嵌入式記憶體為單晶片系統不可或缺的一部分，其中又以靜態隨機存取記憶體的使用最為廣泛，其應用於資料暫存以及資料傳輸。

生醫電子是現今相當熱門的領域，對於應用於生醫的積體電路，不需要快速運作，但需要長時間運作而必須具備極低的功率消耗。使電路操作於次臨界電壓區域提供有效的方法來達成超低功率消耗，但可靠度問題將伴隨而來。特別是在奈米製程下的製程變異、電壓變異和溫度變異，使得穩定度成為最重要的設計考量。

一習知技術方案記載於美國第US 7,385,840 B2號公告專利，其揭露一種具有獨立靜態雜訊邊限、脫扣電壓、和讀取電流最佳化的靜態隨機存取記憶體胞元。

一習知技術方案記載於下列的文獻1中：J. Chang, J.-J. Kim. S. P. Park, and K. Roy, “A 32kbit 10T subthreshold SRAM array with bitinterleaving and differential read-scheme in 90 nm CMOS”, IEEE Journal of Solid-state Circuits, vol. 44, no. 2, Feb. 2009, pp. 650-658。

一習知技術方案記載於下列的文獻2中：Leland Chang, R. K. Montoye, Yutaka Nakamura, Kevin A. Batson, Richard J. Eickemeyer, Robert H. Dennard, Wilfried Haensch, and Damir Jamsek, “An 8T-SRAM for variability tolerance and low-voltage operation in high-performance caches”, IEEE JSSC, April 2008, pp. 956-963。

本發明的一目的在於提出一種靜態隨機存取記憶體(SRAM)胞元，該SRAM胞元操作於次臨界電壓區域；當該SRAM胞元操作於該次臨界電壓區域時仍舊能夠提供穩健的操作以適合應用於與生醫相關的積體電路。

本發明的另一目的在於提出一種SRAM胞元，該SRAM胞元在寫入時切斷正回授的一儲存節點以增強寫入能力。

本發明的還另一目的在於提出一種SRAM胞元，該SRAM胞元具有位元交錯的架構，在該位元交錯的架構下對於軟錯誤的影響有益處，使在讀、寫時不會有半選定的干擾(half-selected disturbance)。

本發明的還另一目的在於提出一種SRAM胞元，在該SRAM胞元中用於資料儲存的反相器採用高臨界電壓元件來增強資料維持穩定度。

本發明的還另一目的在於提出一種SRAM胞元，在該SRAM胞元中，藉由資料儲存節點(data storage node)與位元線解耦而使讀取穩定度有所提昇。

本發明的還另一目的在於提出一種SRAM胞元，在該SRAM胞元中的讀/寫電晶體應用反短通道效應(reverse short channel effect)以增強讀/寫能力並減少臨界電壓因製程造成的變化程度。

本發明的還另一目的在於提出一種SRAM胞元，該SRAM胞元具有單端讀寫埠的架構，以進一步降低因為長位元線所造成的功率消耗。

本發明的第一構想在於提出一種靜態隨機存取記憶體胞元。該靜態隨機存取記憶體胞元包括一閂鎖單元。該閂鎖單元包括一雙反相電路和一開關電路。該雙反相電路具有一第一端和一第二端。該開關電路電連接在該第一端和該第二端之間，其中當該開關電路接通時，該開關電路在該第一端和該第二端之間形成一回授以閂鎖該閂鎖單元，且當該開關電路關斷時，解除該回授以使該靜態隨機存取記憶體胞元將一第一資料位元寫到該閂鎖單元。

本發明的第二構想在於提出一種靜態隨機存取記憶體胞元的操作方法，其中該靜態隨機存取記憶體胞元包括一閂鎖單元，該閂鎖單元包括一雙反相電路和電連接在該雙反相電路的第一端和第二端之間的一開關電路，該方法包括下列步驟：藉由控制該開關電路而在該第一端和該第二端之間建立一回授以閂鎖該閂鎖單元；以及藉由控制該開關電路而解除該回授以將一第一資料位元寫到該閂鎖單元。

本發明的第三構想在於提出一種靜態隨機存取記憶體胞元。該靜態隨機存取記憶體胞元包括一雙反相電路和一 開關電路。該雙反相電路具有一第一端及一第二端。該開關電路電連接在該第一端和該第二端之間，俾於其間形成一第一連接狀態，並因應一輸入訊號而將該第一端與該第二端之間改變成一第二連接狀態。

請參閱第一圖，其為本發明一實施例所提靜態隨機存取記憶體(SRAM)胞元20的示意圖。如圖所示，SRAM胞元20包括一閂鎖單元28。閂鎖單元28包括一雙反相電路21和一開關電路22，開關電路22電連接於雙反相電路21。在一實施例中，雙反相電路21具有一第一端21A及一第二端21B。開關電路22電連接在第一端21A和第二端21B之間，其中當開關電路22接通時，開關電路22在第一端21A和第二端21B之間形成一回授FB1以閂鎖閂鎖單元28，且當開關電路22關斷時，解除回授FB1以使SRAM胞元20將一資料位元DB1寫到閂鎖單元28。

例如，SRAM胞元20是一個次臨界電路，且具有一單一讀寫埠。SRAM胞元20可以應用一反短通道效應(reverse short channel effect)。例如，回授FB1是一正回授，且回授FB1的方向是從第二端21B到第一端21A。

在一實施例中，雙反相電路21包括反相器211和反相器212，反相器212電連接於反相器211。反相器211具有輸入端211A和儲存節點211B，反相器212具有輸入端212A和儲存節點212B，且輸入端212A電連接於儲存節點211B。例如，雙反相電路21的第一端21A是輸入端211A， 且雙反相電路21的第二端21B是儲存節點212B。例如，第一端21A作為存取節點，且輸入端212A僅僅接收儲存節點211B的輸出以使SRAM胞元20具有該單一讀寫埠。

在一實施例中，開關電路22包括一傳輸電晶體(pass transistor)221和一傳輸電晶體222，傳輸電晶體222電連接於傳輸電晶體221。傳輸電晶體221與雙反相電路21並聯，且具有一第一端221A、一第二端221B、一控制端221C和p型導電性。例如，傳輸電晶體221還具有一受控制路徑，該受控制路徑在第一端221A和第二端221B之間。傳輸電晶體222與傳輸電晶體221並聯，且具有一第一端222A、一第二端222B、一控制端222C和n型導電性，其中第一端21A電連接於第一端221A和第一端222A，且第二端21B電連接於第二端221B和第二端222B。

在一實施例中，開關電路22接收一輸入訊號S1，且根據輸入訊號S1而被接通或關斷以建立或解除回授FB1。輸入訊號S1可以包括訊號S11和S12，例如，訊號S11是一行向寫入字線訊號，且訊號S12是一列向反相寫入字線訊號。例如，控制端221C接收訊號S11，且控制端222C接收訊號S12。

如第一圖所示，在一實施例中，SRAM胞元20包括閂鎖單元28、一輔助電路23、三條字線WL、WWL與WWLb、一條位元線BL和一條虛公用線VVSS，其中在SRAM胞元20中，位元線BL是單一的，且作為該單一讀寫埠。閂鎖單元28包括雙反相電路21和開關電路22，且閂鎖單元28電連接於輔助電路23、字線WWL和字線WWLb。例 如，所述三條字線WL、WWL與WWLb分別是一列向字線、一行向寫入字線和一列向反相寫入字線，其中字線WWL電連接於控制端221C並接收訊號S11，且字線WWLb電連接於控制端222C並接收訊號S12。

輔助電路23用以控制閂鎖單元28，且電連接於第一端21A、位元線BL、字線WL、字線WWL和虛公用線VVSS。在一實施例中，輔助電路23包括一傳輸電晶體231、一傳輸電晶體232、一讀取緩衝電晶體233和一傳輸節點23A。傳輸電晶體231電連接於第一端21A和傳輸節點23A之間，且具有一控制端231C和n型導電性，其中控制端231C電連接於字線WWL。

傳輸電晶體232電連接於傳輸節點23A和位元線BL之間，且具有一控制端232C和n型導電性，其中控制端232C電連接於字線WL。讀取緩衝電晶體233電連接於傳輸節點23A和虛公用線VVSS之間，且具有一控制端233C和n型導電性，其中控制端233C電連接於第一端21A。

在一實施例中，傳輸電晶體231、傳輸電晶體232和讀取緩衝電晶體233均具有一反短通道效應的特性，且較SRAM胞元20中的其他電晶體具有較長的通道長度。雙反相電路21包括四個電晶體(顯示於第二圖中)。傳輸電晶體221、222、231和232的每一電晶體具有金屬氧化物半導體場效應電晶體(MOSFET)的正規臨界電壓。讀取緩衝電晶體233和所述四個電晶體的每一電晶體具有金屬氧化物半導體場效應電晶體(MOSFET)的高臨界電壓。雙反相電路21的所述四個電晶體和讀取緩衝電晶體233的每一電晶體 的臨界電壓大於傳輸電晶體221、222、231和232的每一電晶體的臨界電壓。

SRAM胞元20在多個不同的時段中能夠分別具有維持狀態、讀取選定狀態、寫入選定狀態、讀取半選定狀態、第一寫入半選定狀態、和第二寫入半選定狀態。當SRAM胞元20在該寫入選定狀態中時，傳輸電晶體221和222被關斷以關斷開關電路22，且傳輸電晶體231和232被接通以將在位元線BL上的資料位元DB1寫到閂鎖單元28。當SRAM胞元20從該寫入選定狀態轉換到上述狀態中的另一狀態時，開關電路22被接通且雙反相電路21保持資料位元DB1。當SRAM胞元20在該讀取選定狀態中時，傳輸電晶體221、222和232被接通，且傳輸電晶體231被關斷以在位元線BL和第一端21A解耦的條件下讀取在閂鎖單元28中的資料位元DB1。

在一實施例中，當SRAM胞元20被配置在該維持狀態、該讀取選定狀態、該讀取半選定狀態、該第一寫入半選定狀態和該第二寫入半選定狀態的其中之一中時，回授FB1被建立。當SRAM胞元20被配置在該寫入選定狀態中時，藉由控制開關電路22，回授FB1被解除。例如，傳輸電晶體221和222分別響應訊號S11和訊號S12而使閂鎖單元28在所述多個不同的時段中分別適用於該維持狀態、該讀取選定狀態、該寫入選定狀態、該讀取半選定狀態、該第一寫入半選定狀態、和該第二寫入半選定狀態。

在根據第一圖的一實施例中，SRAM胞元20包括一雙反相電路21和一開關電路22，開關電路22電連接於雙反 相電路21。雙反相電路21具有第一端21A及第二端21B。開關電路22電連接在第一端21A和第二端21B之間，俾於其間形成一第一連接狀態，並因應一輸入訊號S1而將第一端21A與第二端21B之間改變成一第二連接狀態。例如，該第一連接狀態是一接通狀態和一關斷狀態的其中之一，且該第一連接狀態和該第二連接狀態具有相反的接通關斷狀態。在一實施例中，當開關電路22響應輸入訊號S1而使該第一連接狀態被配置為該接通狀態時，開關電路22在第一端21A和第二端21B之間形成回授FB1以閂鎖雙反相電路21。當開關電路22響應輸入訊號S1而使該第一連接狀態被改變成該第二連接狀態(該關斷狀態)時，開關電路22解除回授FB1。

在一實施例中，SRAM胞元20的設計採用多臨界互補金屬氧化物半導體(MTCMOS)設計，MTCMOS設計帶來減少洩漏和增加寫入邊限/靜態雜訊邊限(WM/SNM)的好處。反短通道效應應用在傳輸電晶體231、傳輸電晶體232和讀取緩衝電晶體233；在次臨界區域中，導致小的面積懲罰；較長的通道長度具有“減少次臨界電壓區域的變化和改善接通關斷(ON-OFF)電流比率”的用處以導致較高的效能。

在一實施例中，SRAM胞元20的組成電晶體均操作於MOS電晶體的次臨界區域中以使SRAM胞元20成為次臨界電路並操作於次臨界電壓中。SRAM胞元20具有一單一的讀寫埠和反短通道效應的特性，在該讀取選定狀態中，閂鎖單元28的儲存節點212B與位元線BL解耦；在該寫 入選定狀態中，來自閂鎖單元28的儲存節點212B的正回授被切斷；當SRAM胞元20操作於該次臨界區域中時，能夠保持在該維持狀態和該讀取選定狀態中的穩定度，且提昇寫入能力。

反短通道效應應用在傳輸電晶體231、傳輸電晶體232和讀取緩衝電晶體233使其臨界電壓降低並減少其漏電流，因此提昇其讀/寫能力並減少其臨界電壓因製程造成的變化程度。在該讀取選定狀態中，閂鎖單元28的儲存節點212B與位元線BL解耦，因此，儲存節點211B或儲存節點212B不受位元線BL上訊號的干擾，進而增強讀取時的抗雜訊能力。在該寫入選定狀態中，來自閂鎖單元28的儲存節點212B的正回授被切斷，因此，大幅增強寫入能力。SRAM胞元20的單端讀、寫的架構可以減少位元線數目，進而降低位元線所造成的功率消耗。

在根據第一圖的一實施例中，SRAM胞元20的操作方法包括下列步驟：藉由控制開關電路22而在第一端21A和第二端21B之間建立一回授FB1以閂鎖閂鎖單元28；以及，藉由控制開關電路22而解除回授FB1以將資料位元DB1寫到閂鎖單元28。

請參閱第二圖，其為本發明一實施例所提SRAM胞元20的一配置201的示意圖。與第一圖比較，第二圖顯示閂鎖單元28的細部結構，且在第一圖和第二圖中相同的元件符號具有相同的名稱和功能。在第二圖中，SRAM胞元20的配置201包括閂鎖單元28、輔助電路23、字線WL、WWL與WWLb、單一位元線BL和虛公用線VVSS。閂鎖 單元28包括雙反相電路21和開關電路22，且雙反相電路21包括反相器211和反相器212。反相器211包括一拉升電晶體2111和一下拉電晶體2112，且反相器212包括一拉升電晶體2121和一下拉電晶體2122。拉升電晶體2111、下拉電晶體2112、拉升電晶體2121和下拉電晶體2122之間的連接關係顯示於第二圖中。反相器211和反相器212均具有一供應電壓VDD。供應電壓VDD的大小使SRAM胞元20的每一電晶體均操作於次臨界區域。

請參閱第三圖，其為本發明一實施例所提SRAM陣列90在讀取模式中的一配置901的示意圖。如圖所示，SRAM陣列90的配置901包括SRAM胞元30和SRAM胞元40，SRAM胞元30和SRAM胞元40相鄰且在SRAM陣列90的同一列中。SRAM陣列90具有一讀取模式。在該讀取模式期間，SRAM胞元30的閂鎖單元28具有資料位元DB2，SRAM胞元30被配置在一讀取選定狀態中，且SRAM胞元40被配置在一讀取半選定狀態中，以便從SRAM胞元30的閂鎖單元28將資料位元DB2讀取到位元線BL1。

在第三圖中，“1”狀態表示高電壓位準狀態，且“0”狀態表示低電壓位準狀態。在該讀取模式期間，字線WL和WWLb的電壓位準分別被配置為在“1”狀態和“1”狀態中，虛公用線VVSS的電壓位準被配置為在“0”狀態中。位元線BL0被預充電到“1”狀態，且字線WWL0、位元線BL1和字線WWL1的電壓位準分別被配置為在“0”狀態、“浮動(floating)”狀態、和“0”狀態中。

在該讀取模式期間，在SRAM胞元30中的傳輸電晶 體231和在SRAM胞元40中的傳輸電晶體231均被關斷，藉此將資料儲存節點與干擾雜訊隔離。

請參閱第四圖，其為本發明一實施例所提SRAM陣列90在寫入模式中的一配置902的示意圖。如圖所示，SRAM陣列90的配置902包括SRAM胞元50、60、70和80。SRAM胞元50和SRAM胞元60相鄰且在SRAM陣列90的同一列中。SRAM胞元50和SRAM胞元70相鄰且在SRAM陣列90的同一行中。SRAM胞元80和SRAM胞元60相鄰且在SRAM陣列90的同一行中。SRAM胞元80和SRAM胞元70相鄰且在SRAM陣列90的同一列中。SRAM陣列90具有一寫入模式。在該寫入模式期間，SRAM胞元50被配置在一寫入選定狀態中，SRAM胞元60被配置在一第一寫入半選定狀態中，SRAM胞元70被配置在一第二寫入半選定狀態中，且SRAM胞元80被配置在一維持狀態中，以便將位元線BL0上的一資料位元DB3寫到SRAM胞元50的閂鎖單元28。

在第四圖中，在該寫入模式期間，字線WL0、WWLb0、WL1和WWLb0的電壓位準分別被配置為在“1”狀態、“0”狀態、“0”狀態和“1”狀態中，虛公用線VVSS0和VVSS1的電壓位準均被配置為在“1”狀態中。位元線BL0接收資料位元DB3，且字線WWL0、位元線BL1和字線WWL1的電壓位準分別被配置為在“1”狀態、“1”狀態、和“0”狀態中。在該寫入模式期間，藉由關斷在SRAM胞元50中的傳輸電晶體221和222而切斷儲存點正回授，以致大幅增強在該寫入選定狀態中的SRAM胞元50的寫入能力。

請參閱第五圖(a)，其為本發明第四圖和文獻2所提SRAM胞元在寫入半選定狀態中的靜態雜訊邊限(SNM)分佈的示意圖。第五圖(a)顯示曲線SNM_1、SNM_L和SNM_V。曲線SNM_1表示文獻2所提8T SRAM胞元在寫入半選定狀態中的SNM分佈，曲線SNM_L和SNM_V分別表示本發明第四圖SRAM胞元60和70在第一寫入半選定狀態和第二寫入半選定狀態中的SNM分佈。請參閱第五圖(b)，其為本發明第四圖所提SRAM胞元在維持狀態中的SNM分佈的示意圖。在第五圖(b)中，曲線SNM_H表示本發明第四圖SRAM胞元80在該維持狀態中的SNM分佈。

如第五圖(a)和第五圖(b)所示，SRAM陣列90操作在該寫入模式期間，SRAM胞元50被配置在該寫入選定狀態中，分別在該第一和該第二寫入半選定狀態中的SRAM胞元60和70具有與在該維持狀態中的SRAM胞元80幾乎相同的靜態雜訊邊限(SNM)。雖然，在SRAM胞元60和70的每一胞元中，在開關電路22中的傳輸電晶體221和傳輸電晶體222其中僅僅具有正規臨界電壓的一個傳輸電晶體是接通的，它們的SNM與在維持狀態中的SRAM胞元80的SNM幾乎相同。

如第五圖(a)所示，由於在寫入半選定狀態中的干擾，文獻2所提8T SRAM胞元具有嚴重惡化的SNM分佈。如第三圖、第四圖、第五圖(a)和第五圖(b)所示，SRAM陣列90利用字線WWL0和WWL1來形成一位元交錯的結構，該位元交錯的結構對於軟錯誤(soft error)的影響有益處，且 在讀、寫時不會有半選定的干擾。

實施例

1.一種靜態隨機存取記憶體胞元包括一閂鎖單元。該閂鎖單元包括一雙反相電路和一開關電路。該雙反相電路具有一第一端和一第二端。該開關電路電連接在該第一端和該第二端之間，其中當該開關電路接通時，該開關電路在該第一端和該第二端之間形成一回授以閂鎖該閂鎖單元，且當該開關電路關斷時，解除該回授以使該靜態隨機存取記憶體胞元將一第一資料位元寫到該閂鎖單元。

2.根據實施例1所述的記憶體胞元，該靜態隨機存取記憶體胞元是一個次臨界電路，且具有一單一讀寫埠。該靜態隨機存取記憶體胞元應用一反短通道效應。

3.根據上述實施例中任意一個實施例所述的記憶體胞元，該雙反相電路包括一第一反相器和一第二反相器。該第一反相器具有一第一輸入端和一第一儲存節點。該第二反相器具有一第二輸入端和一第二儲存節點，該第二輸入端電連接於該第一儲存節點。該回授是一正回授。該第一端是該第一輸入端，且該第二端是該第二儲存節點。該開關電路包括一第一傳輸電晶體和一第二傳輸電晶體。該第一傳輸電晶體與該雙反相電路並聯，且具有一第一控制端和p型導電性。該第二傳輸電晶體，與該第一傳遞電晶體並聯，且具有一第二控制端和n型導電性。

4.根據上述實施例中任意一個實施例所述的記憶體胞元，所述的記憶體胞元更包括一列向字線、一列向反相寫入字線、一虛公用線、一單一位元線、一行向寫入字線、 一第三傳輸電晶體、一第四傳輸電晶體和、一讀取緩衝電晶體。該列向反相寫入字線電連接於該第二控制端。該行向寫入字線電連接於該第一控制端。該第三傳輸電晶體電連接於該第一端和一傳輸節點之間，且具有一第三控制端和n型導電性，其中該第三控制端電連接於該行向寫入字線。該第四傳輸電晶體電連接於該傳輸節點和該單一位元線之間，且具有一第四控制端和n型導電性，其中該第四控制端電連接於該列向字線。該讀取緩衝電晶體電連接於該傳輸節點和該虛公用線之間，且具有一第五控制端和n型導電性，其中該第五控制端電連接於該第一端。

5.根據上述實施例中任意一個實施例所述的記憶體胞元，該第三傳輸電晶體、該第四傳輸電晶體和該讀取緩衝電晶體均具有一反短通道效應的特性。該雙反相電路包括四個電晶體。所述四個電晶體和該讀取緩衝電晶體的每一電晶體的臨界電壓大於該第一、該第二、該第三和該第四傳輸電晶體的每一電晶體的臨界電壓。當該靜態隨機存取記憶體胞元在一寫入選定狀態中時，該第一和該第二傳輸電晶體被關斷以關斷該開關電路，且該第三和該第四傳輸電晶體被接通以將在該單一位元線上的該第一資料位元寫到該閂鎖單元。當該開關電路接通時，該雙反相電路保持該第一資料位元。當該靜態隨機存取記憶體胞元在一讀取選定狀態中時，該第一、該第二和該第四傳輸電晶體被接通，且該第三傳輸電晶體被關斷以在該單一位元線和該第一端解耦的條件下讀取該第一資料位元。

6.根據上述實施例中任意一個實施例所述的記憶體 胞元，該靜態隨機存取記憶體胞元包括於一靜態隨機存取記憶體陣列中，以及該靜態隨機存取記憶體陣列利用該行向寫入字線形成一位元交錯的結構。

7.一種靜態隨機存取記憶體胞元的操作方法，其中該靜態隨機存取記憶體胞元包括一閂鎖單元，該閂鎖單元包括一雙反相電路和電連接在該雙反相電路的第一端和第二端之間的一開關電路，該方法包括下列步驟：藉由控制該開關電路而在該第一端和該第二端之間建立一回授以閂鎖該閂鎖單元；以及，藉由控制該開關電路而解除該回授以將一第一資料位元寫到該閂鎖單元。

8.根據實施例7所述的操作方法，該雙反相電路包括一第一反相器和一第二反相器。該第一反相器具有一第一輸入端和一第一儲存節點。該第二反相器具有一第二輸入端和一第二儲存節點，該第二輸入端電連接於該第一儲存節點。該開關電路包括一第一傳輸電晶體和一第二傳輸電晶體。該第一傳輸電晶體與該雙反相電路並聯，且具有一第一控制端和p型導電性。該第二傳輸電晶體與該第一傳遞電晶體並聯，且具有一第二控制端和n型導電性。該靜態隨機存取記憶體胞元更包括一行向寫入字線和一列向反相寫入字線。該行向寫入字線，電連接於該第一控制端，且接收一第一訊號。該列向反相寫入字線，電連接於該第二控制端，且接收一第二訊號。該靜態隨機存取記憶體胞元是一個次臨界電路，且具有一單一讀寫埠。該回授是一正回授。該第一端是該第一輸入端，且該該第二端是該第二儲存節點。該靜態隨機存取記憶體胞元在多個不同的時 段中分別具有一維持狀態、一讀取選定狀態、一寫入選定狀態、一讀取半選定狀態、一第一寫入半選定狀態、和一第二寫入半選定狀態。當該靜態隨機存取記憶體胞元被配置在該維持狀態、該讀取選定狀態、該讀取半選定狀態、該第一寫入半選定狀態和該第二寫入半選定狀態的其中之一中時，該回授被建立。當該靜態隨機存取記憶體胞元被配置在該寫入選定狀態中時，該回授被解除。

9.根據實施例7-8中任意一個實施例所述的操作方法，更包括步驟：藉由該第一和該第二傳輸電晶體分別響應該第一訊號和該第二訊號而使該閂鎖單元適用於該維持狀態、該讀取選定狀態、該寫入選定狀態、該讀取半選定狀態、該第一寫入半選定狀態、和該第二寫入半選定狀態。

10.一種靜態隨機存取記憶體胞元，包括一雙反相電路和一開關電路。該雙反相電路具有一第一端及一第二端。該開關電路電連接在該第一端和該第二端之間，俾於其間形成一第一連接狀態，並因應一輸入訊號而將該第一端與該第二端之間改變成一第二連接狀態。

綜上所述，本案所提出的技術方案達成了發明內容所設定的功效。唯，以上所述者僅為本案之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本案精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。

20、30、40、50、60、70、80‧‧‧靜態隨機存取記憶體胞元

201、901、902‧‧‧配置

28‧‧‧閂鎖單元

21‧‧‧雙反相電路

211、212‧‧‧反相器

2111、2121‧‧‧拉升電晶體

2112、2122‧‧‧下拉電晶體

211A、212A‧‧‧輸入端

211B、212B‧‧‧儲存節點

21A‧‧‧第一端

21B‧‧‧第二端

22‧‧‧開關電路

221、222、231、232‧‧‧傳輸電晶體

221C、222C、231C、232C‧‧‧控制端

23‧‧‧輔助電路

233‧‧‧讀取緩衝電晶體

23A‧‧‧傳輸節點

90‧‧‧靜態隨機存取記憶體陣列

BL‧‧‧位元線

DB1、DB2、DB3‧‧‧資料位元

FB1‧‧‧回授

S1‧‧‧輸入訊號

S11、S12‧‧‧訊號

SNM_1、SNM_L、SNM_V、SNM_H‧‧‧曲線

VDD‧‧‧供應電壓

VVSS‧‧‧虛公用線

WL、WWL、WWLb‧‧‧字線

本案得藉由下列圖式之詳細說明，俾得更深入之瞭解： 第一圖：本發明一實施例所提靜態隨機存取記憶體(SRAM)胞元的示意圖；第二圖：本發明一實施例所提SRAM胞元的一配置的示意圖；第三圖：本發明一實施例所提SRAM陣列在讀取模式中的一配置的示意圖；第四圖：本發明一實施例所提SRAM陣列在寫入模式中的一配置的示意圖；第五圖(a)：本發明第四圖和文獻2所提SRAM胞元在寫入半選定狀態中的靜態雜訊邊限(SNM)分佈的示意圖；以及第五圖(b)：本發明第四圖所提SRAM胞元在維持狀態中的SNM分佈的示意圖。

20‧‧‧靜態隨機存取記憶體胞元

28‧‧‧閂鎖單元

21‧‧‧雙反相電路

211、212‧‧‧反相器

211A、212A‧‧‧輸入端

211B、212B‧‧‧儲存節點

21A‧‧‧第一端

21B‧‧‧第二端

22‧‧‧開關電路

221、222、231、232‧‧‧傳輸電晶體

221C、222C、231C、232C‧‧‧控制端

23‧‧‧輔助電路

233‧‧‧讀取緩衝電晶體

23A‧‧‧傳輸節點

BL‧‧‧位元線

DB1‧‧‧資料位元

FB1‧‧‧回授

S1‧‧‧輸入訊號

S11、S12‧‧‧訊號

VVSS‧‧‧虛公用線

WL、WWL、WWLb‧‧‧字線

Claims (10)

1. 一種靜態隨機存取記憶體胞元，包括：一閂鎖單元，包括：一雙反相電路，具有一第一端和一第二端；以及一開關電路，電連接在該第一端和該第二端之間，並包括一第一傳輸電晶體和一第二傳輸電晶體，其中該第一傳輸電晶體與該雙反相電路並聯，並具有一第一控制端和p型導電性，且該第二傳輸電晶體與該第一傳遞電晶體並聯，並具有一第二控制端和n型導電性；一列向字線；一列向反相寫入字線，電連接於該第二控制端；一虛公用線；一單一位元線；一行向寫入字線，電連接於該第一控制端；以及一輔助電路，電連接於該閂鎖單元、該單一位元線、該列向字線、該行向寫入字線和該虛公用線，以控制該閂鎖單元，其中當該開關電路接通時，該開關電路在該第一端和該第二端之間形成一回授以閂鎖該閂鎖單元，且當該開關電路關斷時，解除該回授以使該靜態隨機存取記憶體胞元將一第一資料位元寫到該閂鎖單元。
2. 如申請專利範圍第1項的記憶體胞元，其中：該靜態隨機存取記憶體胞元是一個次臨界電路，且具有一單一讀寫埠；以及該靜態隨機存取記憶體胞元應用一反短通道效應。
3. 如申請專利範圍第1項的記憶體胞元，其中： 該雙反相電路包括：一第一反相器，具有一第一輸入端和一第一儲存節點；以及一第二反相器，具有一第二輸入端和一第二儲存節點，該第二輸入端電連接於該第一儲存節點；該回授是一正回授；該第一端是該第一輸入端，且該第二端是該第二儲存節點。
4. 如申請專利範圍第1項的記憶體胞元，其中該輔助電路包括：一傳輸節點；一第三傳輸電晶體，電連接於該第一端和該傳輸節點之間，且具有一第三控制端和n型導電性，其中該第三控制端電連接於該行向寫入字線；一第四傳輸電晶體，電連接於該傳輸節點和該單一位元線之間，且具有一第四控制端和n型導電性，其中該第四控制端電連接於該列向字線；以及一讀取緩衝電晶體，電連接於該傳輸節點和該虛公用線之間，且具有一第五控制端和n型導電性，其中該第五控制端電連接於該第一端。
5. 如申請專利範圍第4項的記憶體胞元，其中：該第三傳輸電晶體、該第四傳輸電晶體和該讀取緩衝電晶體均具有一反短通道效應的特性；該雙反相電路包括四個電晶體；所述四個電晶體和該讀取緩衝電晶體的每一電晶體的 臨界電壓大於該第一、該第二、該第三和該第四傳輸電晶體的每一電晶體的臨界電壓；當該靜態隨機存取記憶體胞元在一寫入選定狀態中時，該第一和該第二傳輸電晶體被關斷以關斷該開關電路，且該第三和該第四傳輸電晶體被接通以將在該單一位元線上的該第一資料位元寫到該閂鎖單元；當該開關電路接通時，該雙反相電路保持該第一資料位元；以及當該靜態隨機存取記憶體胞元在一讀取選定狀態中時，該第一、該第二和該第四傳輸電晶體被接通，且該第三傳輸電晶體被關斷以在該單一位元線和該第一端解耦的條件下讀取在該閂鎖單元中的該第一資料位元。
6. 如申請專利範圍第1項的記憶體胞元，其中：該靜態隨機存取記憶體胞元包括於一靜態隨機存取記憶體陣列中；以及該靜態隨機存取記憶體陣列利用該行向寫入字線形成一位元交錯的結構。
7. 一種靜態隨機存取記憶體胞元的操作方法，其中該靜態隨機存取記憶體胞元包括一閂鎖單元，該閂鎖單元包括一雙反相電路和電連接在該雙反相電路的第一端和第二端之間的一開關電路，該開關電路包括一第一傳輸電晶體和一第二傳輸電晶體，該第一傳輸電晶體與該雙反相電路並聯，並具有一第一控制端和p型導電性，且該第二傳輸電晶體與該第一傳遞電晶體並聯，並具有一第二控制端和n型導電性，該方法包括下列步驟： 藉由控制該第一傳輸電晶體和該第二傳輸電晶體，使該靜態隨機存取記憶體胞元在多個不同的時段中分別具有一維持狀態、一讀取選定狀態、一寫入選定狀態、一讀取半選定狀態、一第一寫入半選定狀態、和一第二寫入半選定狀態；當該靜態隨機存取記憶體胞元被配置在該維持狀態、該讀取選定狀態、該讀取半選定狀態、該第一寫入半選定狀態和該第二寫入半選定狀態的其中之一中時，在該第一端和該第二端之間建立一回授以閂鎖該雙反相電路；以及當該靜態隨機存取記憶體胞元被配置在該寫入選定狀態中時，解除該回授以將一第一資料位元寫到該雙反相電路。
8. 如申請專利範圍第7項的操作方法，其中：該雙反相電路包括：一第一反相器，具有一第一輸入端和一第一儲存節點；以及一第二反相器，具有一第二輸入端和一第二儲存節點，該第二輸入端電連接於該第一儲存節點；該靜態隨機存取記憶體胞元更包括：一行向寫入字線，電連接於該第一控制端，且接收一第一訊號；以及一列向反相寫入字線，電連接於該第二控制端，且接收一第二訊號；該靜態隨機存取記憶體胞元是一個次臨界電路，且具有一單一讀寫埠； 該回授是一正回授；以及該第一端是該第一輸入端，且該該第二端是該第二儲存節點。
9. 如申請專利範圍第8項的操作方法，更包括步驟：藉由該第一和該第二傳輸電晶體分別響應該第一訊號和該第二訊號而使該閂鎖單元在所述多個不同的時段中分別適用於該維持狀態、該讀取選定狀態、該寫入選定狀態、該讀取半選定狀態、該第一寫入半選定狀態、和該第二寫入半選定狀態。
10. 一種靜態隨機存取記憶體胞元，包括：一閂鎖單元，包括：一雙反相電路，具有一第一端及一第二端；以及一開關電路，包括一第一傳輸電晶體和一第二傳輸電晶體，電連接在該第一端和該第二端之間，俾於其間形成一第一連接狀態，並因應一輸入訊號而將該第一端與該第二端之間改變成一第二連接狀態，其中該第一傳輸電晶體與該雙反相電路並聯，並具有一第一控制端和p型導電性，且該第二傳輸電晶體與該第一傳遞電晶體並聯，並具有一第二控制端和n型導電性；一列向字線；一列向反相寫入字線，電連接於該第二控制端；一虛公用線；一單一位元線；一行向寫入字線，電連接於該第一控制端；以及一輔助電路，電連接於該閂鎖單元、該單一位元線、 該列向字線、該行向寫入字線和該虛公用線，以控制該閂鎖單元。