TWI509606B - 靜態記憶體及記憶胞 - Google Patents

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Ching Te Chuang
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    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Description

靜態記憶體及記憶胞
本發明是有關於一種靜態記憶胞及靜態記憶體，且特別是有關於一種可工作在次臨界電壓的靜態記憶胞及靜態記憶體。
請參照圖1，圖1繪示習知的靜態記憶胞100的電路圖。靜態記憶胞100包括電晶體M1~M6以及電晶體MP1及MP2。當要對靜態記憶胞100進行資料寫入動作時，透過橫向字線信號WL以及行選擇信號CS來使電晶體MP1以及MP2處於斷開的狀態，並使電晶體M1~M4與參考操作電源VDD隔離，同時，並藉由字線信號WL來導通電晶體M5以及M6，使位元線BL以及反向位元線BLB上的資料可以傳送至電晶體M1~M4。在電晶體MP1以及MP2處於斷開的狀態下，位元線BL以及反向位元線BLB上的資料可以更簡單且快速的被寫入至電晶體M1~M4所形成的閂鎖電路中。有效提升資料寫入的效益。
習知的靜態記憶胞100進行資料寫入動作時，僅能透過N型的電晶體M3以及M4依據接地端GND的電壓來寫入等於邏輯準位0的資料。然而，在進行邏輯準位1的資料寫入動作，並無P 型的電晶體可以支援這項動作，而導致寫入過程中亦受雜訊的影響而降低了寫入的可靠度。另外，在靜態記憶胞100進行資料寫入動作時，儲存資料的儲存點ST上的電壓亦受到電晶體M5以及電晶體M3的分壓現象的影響，在電晶體M3的驅動能力較強的狀態下，儲存點ST上的電壓會偏低而容易受到雜訊的影響。這個現象在參考操作電源VDD的電壓值較低的情況下將更為嚴重，因此，靜態記憶胞100無法在低的參考操作電源VDD下進行操作。
本發明提供多種靜態記憶體及靜態記憶胞，具有可低電壓操作，且具有可工作在次臨界電壓下的特性。
本發明所提出的靜態記憶胞，包括第一至第六電晶體、第一至第三開關、第一下拉開關以及第二下拉開關。第一電晶體的第一端耦接至一參考操作電源，第二電晶體的第一端耦接至第一電晶體的第二端，第二電晶體的第二端耦接至第一輸出端，第二電晶體的控制端接收第一寫入字線信號。第三電晶體的第一端耦接至第一輸出端，第三電晶體的控制端耦接至第一電晶體的控制端及第二輸出端，第三電晶體的第二端耦接至接地端。第四電晶體的第一端耦接至參考操作電源，第五電晶體的第一端耦接至第四電晶體的第二端，第五電晶體的第二端耦接至第二輸出端，第五電晶體的控制端接收第二寫入字線信號。第六電晶體的第一端耦接至第二輸出端，第六電晶體的控制端耦接至第四電晶體的 控制端及第一輸出端，第六電晶體的第二端耦接至接地端。第一開關耦接至第一輸出端，並受控於讀取字線信號以導通或斷開。第二開關耦接至第二輸出端，並受控於第二寫入字線信號以導通或斷開。第三開關的其第一端接至第二開關的第二端，第三開關的第二端耦接至第一位元線，第三開關受控於讀取字線以導通或斷開。第一下拉開關串接在第一開關的第二端與參考接地電壓間，並受控於第一寫入字線信號電壓以導通或斷開。第二下拉開關串接在第二開關的第二端與參考接地電壓間，第二下拉開關受控於第二輸出端上的電壓以導通或斷開。
本發明所提出的再一種靜態記憶胞，包括第一至第六電晶體、第一至第四開關、第一下拉開關以及第二下拉開關。第一電晶體具有第一端、第二端以及控制端，其第一端耦接至參考操作電源。第二電晶體具有第一端、第二端以及控制端，其第一端耦接至第一電晶體的第二端，第二電晶體的第二端耦接至第一輸出端，第二電晶體的控制端接收第一寫入字線信號。第三電晶體具有第一端、第二端以及控制端，第三電晶體的第一端耦接至第一輸出端，第三電晶體的控制端耦接至第一電晶體的控制端及第二輸出端，第三電晶體的第二端耦接至接地端。第四電晶體具有第一端、第二端以及控制端，第四電晶體的第一端耦接至參考操作電源。第五電晶體具有第一端、第二端以及控制端，第五電晶體的第一端耦接至第四電晶體的第二端，第五電晶體的第二端耦接至第二輸出端，第五電晶體的控制端接收第二寫入字線信號。 第六電晶體具有第一端、第二端以及控制端，第六電晶體的第一端耦接至第二輸出端，第六電晶體的控制端耦接至第四電晶體的控制端及第一輸出端，第六電晶體的第二端耦接至接地端。第一開關的第一端耦接至第一輸出端，第一開關受控於第一寫入字線信號以導通或斷開。第二開關的第一端耦接至第二輸出端，第二開關受控於第二寫入字線信號以導通或斷開。第三開關的第一端接至第二開關的第二端，第三開關的第二端耦接至第一位元線，第三開關受控於讀取字線以導通或斷開。第一下拉開關串接在第一開關的第二端與參考接地電壓間。第一下拉開關受控於第一輸出端上的電壓以導通或斷開。第二下拉開關串接在第二開關的第二端與參考接地電壓間，第二下拉開關受控於第二輸出端上的電壓以導通或斷開。第四開關的第一端耦接至第一開關的第二端，第四開關的第二端耦接至第二位元線，第四開關受控於讀取字線信號以導通或斷開。
本發明所提出的再一種靜態記憶胞，包括第一至第八電晶體以及第一至第四開關。第一電晶體耦接至參考操作電源，第二電晶體的第一端耦接至第一電晶體的第二端，第二電晶體的第二端耦接至第一輸出端，第二電晶體的控制端接收寫入字線信號。第三電晶體的第一端及第二端分別耦接至第二電晶體的第一及第二端，第三電晶體的控制端接收資料信號。第四電晶體的第一端耦接至第一輸出端，第四電晶體的控制端耦接至第一電晶體的控制端及第二輸出端，第四電晶體的第二端耦接至接地端。第 五電晶體的第一端耦接至該參考操作電源。第六電晶體的第一端耦接至第五電晶體的第二端，第六電晶體的第二端耦接至第二輸出端，第六電晶體的控制端接收寫入字線信號。第七電晶體的第一端及第二端分別耦接至第六電晶體的第一及第二端，第七電晶體的控制端接收反向資料信號。第八電晶體的第一端耦接至第二輸出端，第八電晶體的控制端耦接至第五電晶體的控制端及第一輸出端，第八電晶體的第二端耦接至接地端。第一開關的第一端耦接至反向位元線，第一開關的第二端耦接至第一輸出端，第一開關受控於寫入字線信號以導通或斷開。第二開關的第一端耦接至位元線，第二開關的第二端耦接至第二輸出端，第二開關受控於寫入字線信號以導通或斷開。第四開關受控於第二輸出端上的電壓以導通或斷開。第三開關的第二端耦接讀取位元線，第三開關受控於讀取字線信號以導通或斷開。
本發明所提出的靜態記憶體包括多數條讀取字線、多數條位元線對以及多數個如上述的靜態記憶胞。多數條讀取字線用以分別傳送多數個讀取字線信號。多數條位元線對分別包括多數條位元線與多數條反向位元線。靜態記憶胞以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列。記憶胞行中的靜態記憶胞分別耦接至位元線對，記憶胞列中的靜態記憶胞分別耦接至讀取字線。
本發明另提出的靜態記憶體包括多數條讀取字線、多數條位元線對以及多數個靜態記憶胞。讀取字線，用以分別傳送多 數個讀取字線信號。位元線對分別包括多數條位元線與多數條反向位元線。靜態記憶胞以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，記憶胞行中的靜態記憶胞分別耦接至位元線對，記憶胞列中的靜態記憶胞分別耦接至讀取字線。
本發明再提出的靜態記憶體包括多數條讀取字線、多數條寫入字線信號、多數條讀取位元線以及多數個靜態記憶胞。讀取字線用以分別傳送多數個讀取字線信號。寫入字線信號用以分別傳送多數個寫入字線信號。位元線對分別包括多數條位元線與多數條反向位元線。靜態記憶胞以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，記憶胞行中的靜態記憶胞分別耦接至位元線對，記憶胞列中的靜態記憶胞分別耦接至讀取字線。
基於上述，本發明所提供的靜態記憶胞可以有效的減低進行資料讀寫時所需要的時間，從而加快靜態記憶體的寫入速度。並且，透過本發明所提供的靜態記憶胞的結構，靜態記憶胞中的電晶體的通道大小可以有效的得到縮減，降低靜態記憶體的面積。另外，本發明所提供的靜態記憶胞也可以有效的降低其所可能產生的電力消耗，在作為內嵌式記憶體的應用中，可以大幅降低系統晶片的電力消耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200、300、400、5111~51NM、5211~52NM、5311~53NM‧‧‧靜態記憶胞
500‧‧‧靜態記憶體
M1~M11、MP1~MP2‧‧‧電晶體
SW1~SW4‧‧‧開關
PSW1~PSW2‧‧‧下拉開關
GND‧‧‧接地端
Q、QB‧‧‧輸出端
WWLA、WWLB、WWL1~WWLN‧‧‧寫入字線信號
BL、WBL、BL1~BLM、BLB1~BLBM、WBL1~WBLM‧‧‧位元線
BLB、WBLB、WBLB1~WBLBM‧‧‧反向位元線
RWL、RWL1~RWLN‧‧‧讀取字線
RBL、RBL1~RBLM‧‧‧讀取位元線
VVSS‧‧‧參考接地電壓
VDD‧‧‧參考操作電源
ST‧‧‧儲存點
D、D1~DM‧‧‧資料信號
DB、DB1~DBM‧‧‧反向資料信號
圖1繪示習知的靜態記憶胞100的電路圖。
圖2繪示本發明實施例的靜態記憶胞200的示意圖。
圖3繪示本發明另一實施例的靜態記憶胞300的示意圖。
圖4繪示本發明再一實施例的靜態記憶胞400的示意圖。
圖5A~圖5C分別繪示本發明多個實施例的靜態記憶體510~530。
請參照圖2，圖2繪示本發明實施例的靜態記憶胞200的示意圖。靜態記憶胞200包括電晶體M1~M6、開關SW1~SW3以及下拉開關PSW1~PSW2。電晶體M1的第一端耦接至參考操作電源VDD。電晶體M2的第一端耦接至電晶體M1的第二端，電晶體M2的第二端耦接至輸出端QB，並且，電晶體M2的控制端接收寫入字線信號WWLB。電晶體M3的第一端耦接至輸出端QB，電晶體M3的控制端耦接至電晶體M1的控制端及輸出端Q，電晶體M3的第二端耦接至接地端GND。電晶體M4的第一端耦接至參考操作電源VDD。電晶體M5的第一端耦接至電晶體M4的第二端，電晶體M5的第二端耦接至輸出端Q，並且，電晶體M5的控制端接收寫入字線信號WWLA。電晶體M6的第一端耦接至輸出端Q，電晶體M6的控制端耦接至電晶體M4的控制端及輸出端QB，電晶體M6的第二端耦接至接地端GND。
上述的電晶體M1、M2、M4及M5可以是P型電晶體，而電晶體M3、M6則可以是N型電晶體。電晶體M1~M6的控制端可以是其閘極，而電晶體M1、M2、M4及M5的第一端可以是其源極，電晶體M1、M2、M4及M5的第二端可以是其汲極。電晶體M3、M6的第一端可以是其汲極，而電晶體M3、M6的第二端則可以是其源極。
開關SW1的第一端耦接至輸出端QB，開關SW1的第二端則耦接至下拉開關PSW1。開關SW1受控於讀取字線信號RWL以導通或斷開。開關SW2的第一端耦接至輸出端Q，開關SW2受控於寫入字線信號WWLA以導通或斷開。開關SW3的第一端接至開關SW2的第二端，開關SW3的第二端耦接至位元線BL，開關SW3受控於讀取字線RWL以導通或斷開。
下拉開關PSW1串接在開關SW1的第二端與參考接地電壓VVSS間。下拉開關PSW1受控於第一寫入字線信號WWLB以導通或斷開。下拉開關PSW2串接在開關SW2的第二端與參考接地電壓VVSS間，下拉開關PSW2受控於輸出端Q上的電壓以導通或斷開。
值得一提的是，在進行資料寫入動作時，寫入字線信號WWLA以及WWLB是互補的信號。另外，開關SW1~SW3、下拉開關PSW1以及PSW2都可以分別是透過電晶體M7~M9、M10及M11來建構的開關。
在整體的作動上，首先，需要將被選中的靜態記憶胞所 接收的參考接地電壓設定為等於接地端GND上的電壓(例如0伏特)。當要對靜態記憶胞200寫入邏輯準位0的資料時，邏輯準位0的資料被傳送到位元線BL上，讀取字線信號RWL以及寫入字線信號WWLA均為邏輯準位1，而寫入字線信號WWLB則為邏輯準位0。此時，開關SW1、SW3以及SW2被導通，下拉開關PSW1被斷開，電晶體M5被斷開(截止)，而電晶體M2則被導通。透過導通的開關SW2以及SW3，位元線BL上的邏輯準位0被傳送至輸出端Q。在電晶體M5被斷開的情況下，邏輯準位0的資料可以很容易的寫入至輸出端Q。而輸出端Q上的邏輯準位0則會被傳送至電晶體M1及M3的控制端，並使輸出端QB的電壓準位透過被導通的電晶體M1及M2而上拉至等於邏輯準位1。
相對的，當要對靜態記憶胞200寫入邏輯準位1的資料時，邏輯準位0的資料被傳送到位元線BL上，讀取字線信號RWL以及寫入字線信號WWLB均為邏輯準位1，而寫入字線信號WWLA則為邏輯準位0。此時，開關SW1、SW3被導通，開關SW2被斷開，下拉開關PSW1被導通，電晶體M2被斷開(截止)，而電晶體M5則被導通。透過導通的開關SW1以及下拉開關PSW1，參考接地電壓VVSS上的邏輯準位0被傳送至輸出端QB。在電晶體M2被斷開的情況下，邏輯準位0的資料可以很容易的寫入至輸出端QB。而輸出端QB上的邏輯準位0則會被傳送至電晶體M4及M6的控制端，並使輸出端Q的電壓準位透過被導通的電晶體M4及M5而上拉至等於邏輯準位1。
在對靜態記憶胞200進行資料讀取的動作前，則要對位元線BL進行預充電的動作，並使位元線BL被預充電至等於邏輯準位1。在對靜態記憶胞200進行資料讀取的動作時，則同時使寫入字線信號WWLA以及WWLB等於邏輯準位0，並使讀取字線信號RWL等於邏輯準位1。此時，開關SW1、SW3導通，而下拉開關PSW1與開關SW2被斷開。若輸出端Q上的電壓等於邏輯準位1，則位元線BL上可以透過被導通的下拉開關PSW2來讀取由參考接地電壓VVSS所提供的等於邏輯準位0的資料。相對的，若輸出端Q上的電壓等於邏輯準位0，則下拉開關PSW2會被斷開，並且，位元線BL上的電壓不會被影響而保持等於邏輯準位1。
附帶一提的，當靜態記憶胞為非被選中要進行讀寫動作的記憶胞時，參考接地電壓VVSS的電壓值會被設定為等於參考操作電源VDD的電壓值。
以下請參照圖3，圖3繪示本發明另一實施例的靜態記憶胞300的示意圖。靜態記憶胞300包括電晶體M1~M6、開關SW1~SW4以及下拉開關PSW1~PSW2。與前一實施例不相同的，靜態記憶胞200是一個單端的靜態記憶體胞，而靜態記憶胞300則是一個雙端的靜態記憶體胞。也就是說，在本實施例中，開關SW1與下拉開關PSW1的耦接點上，更連接開關SW4且下拉關關PSW1的導通或斷開的動作受控於輸出端QB上的電壓。開關SW4更耦接至位元線BLB，並且，開關SW4受控於讀取字線信號RWL以導通或斷開。開關SW4可以是電晶體開關。此外，本實施例中 開關SW1串接在寫入字線信號WWLB與輸出端QB間，開關SW1受控於寫入字線信號WWLB以導通或斷開。下拉開關PSW1則是耦接在開關SW1耦接開關SW4的端點與參考接地電壓VVSS間，下拉開關PSW1受控於輸出端QB上的電壓以導通或斷開。
本實施例的靜態記憶胞300整體的動作方式與前一實施例的靜態記憶胞200的動作方式相類似，差別僅在於本實施例的靜態記憶胞300提供雙端的位元線BL以及BLB已進行差動信號的寫入及讀取的動作。並藉以加快靜態記憶胞300的存取速度。
以下請參照圖4，圖4繪示本發明再一實施例的靜態記憶胞400的示意圖。靜態記憶胞400包括電晶體M1~M8以及開關SW1~SW4。電晶體M1的第一端耦接至參考操作電源VDD。第二電晶體M2的第一端耦接至電晶體M1的第二端，電晶體M2的第二端耦接至輸出端QB，電晶體M2的控制端接收寫入字線信號WWL。電晶體M3的第一端及第二端分別耦接至電晶體M2的第一及第二端，電晶體M3的控制端接收資料信號D。電晶體M4的第一端耦接至輸出端QB，電晶體M4的控制端耦接至電晶體M1的控制端及輸出端Q，電晶體M4的第二端耦接至接地端GND。
電晶體M5的第一端耦接至參考操作電源VDD。第二電晶體M6的第一端耦接至電晶體M5的第二端，電晶體M6的第二端耦接至輸出端Q，電晶體M6的控制端接收寫入字線信號WWL。電晶體M7的第一端及第二端分別耦接至電晶體M6的第一及第二端，電晶體M7的控制端接收反向資料信號DB。電晶體 M8的第一端耦接至輸出端Q，電晶體M8的控制端耦接至電晶體M5的控制端及輸出端QB，電晶體M8的第二端耦接至接地端GND。
上述的電晶體M1~M3、M5~M7可以是P型電晶體，而電晶體M4、M8則可以是N型電晶體。電晶體M1~M8的控制端可以是其閘極，而電晶體M1~M3、M5~M7的第一端可以是其源極，電晶體M1~M3、M5~M7的第二端可以是其汲極。電晶體M4、M8的第一端可以是其汲極，而電晶體M4、M8的第二端則可以是其源極。
開關SW1的第一端耦接至反向位元線WBLB，開關SW1的第二端耦接至第一輸出端QB，開關SW1受控於寫入字線信號WWL以導通或斷開。開關SW2的第一端耦接至位元線WBL，開關SW2的第二端耦接至該第二輸出端Q，開關SW2受控於寫入字線信號WWL以導通或斷開。開關SW4的第一端耦接至接地端GND，開關SW4受控於輸出端Q上的電壓以導通或斷開。開關SW3的第一端耦接至開關SW4的第二端，開關SW3的第二端耦接讀取位元線RBL，開關SW3受控於讀取字線信號RWL以導通或斷開。
在本實施例中，開關SW1~SW4分別可利用電晶體M9~M12來建構。此外，電晶體M3的控制端可以由資料信號D控制，電晶體M7的控制端由反向資料信號DB控制。
在整體動作方面，在針對靜態記憶胞400進行資料寫入 時，當寫入的資料為邏輯準位1時，寫入字線信號WWL、資料信號D以及位元線WBL上的電壓均為邏輯準位1，而反向位元線WBLB與反向資料信號DB均為邏輯準位0。電晶體M2以及M3會被截止，而電晶體M7被導通。透過被導通的開關SW1以及SW2，位元線WBL以及反向位元線WBLB上的資料分別被傳送至輸出端Q以及QB，並完成資料寫入的動作。當寫入的資料為邏輯準位0時，寫入字線信號WWL、資料信號D以及位元線WBL上的電壓均為邏輯準位0，而反向位元線WBLB與反向資料信號DB均為邏輯準位1。電晶體M6以及M7會被截止，而電晶體M3被導通。並且，透過被導通的開關SW1以及SW2，位元線WBL以及反向位元線WBLB上的資料分別被傳送至輸出端Q以及QB，同樣可以完成資料寫入的動作。
在上述的實施例中，透過使電晶體M2、M3或使電晶體M7、M6截止，來切斷電晶體M1~M8所形成的閂鎖電路的閂鎖能力，可以使得要被寫入的資料可以輕易且快速的被寫入至閂鎖電路中，提升靜態記憶胞400的寫入能力。
請參照圖5A，圖5A繪示本發明實施例的靜態記憶體510。靜態記憶體510包括多數條讀取字線RWL1~RWLN、多數條位元線BL1~BLM以及多數個靜態記憶胞5111~51NM。讀取字線RWL1~RWLN用以分別傳送多數個讀取字線信號，上述的位元線對則分別包括多數條位元線BL1~BLM。靜態記憶胞5111~51NM以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，記 憶胞行中的靜態記憶胞分別耦接至位元線對，記憶胞列中的靜態記憶胞分別耦接至讀取字線RWL1~RWLN。以靜態記憶胞511~51M的記憶胞列為範例，靜態記憶胞5111~511M共同耦接至讀取字線RWL1。再以靜態記憶胞5111~51N1所形成的記憶胞行為範例，靜態記憶胞511~5N1共同耦接至位元線BL1。
此外，排列於相同的記憶胞行的靜態記憶胞亦接收相同的寫入字線信號。舉例來說，靜態記憶胞5111及51N1均接收寫入字線信號WWLB1及WWLA1，靜態記憶胞5112及51N2均接收寫入字線信號WWLB2及WWLA2，靜態記憶胞511M及51NM則均接收寫入字線信號WWLBM及WWLAM。並且，排列於相同的記憶胞列的靜態記憶胞則共同耦接至參考接地電壓，排列於不同的記憶胞列的靜態記憶胞則耦接至不同的參考接地電壓。舉例來說，靜態記憶胞5111、5112~511M耦接至參考接地電壓VVSS1，靜態記憶胞51N1、51M2~51NM則耦接至參考接地電壓VVSSN。
值得一提的是，靜態記憶胞5111~51NM可以利用前述實施例的靜態記憶胞200來建構。相關動作細節在前數的實施例中均有詳係的介紹，以下不多贅述。
請參照圖5B，圖5繪示本發明實施例的靜態記憶體520。靜態記憶體520包括多數條讀取字線RWL1~RWLN、多數條位元線BL1~BLM、BLB1~BLBM形成的位元線對以及多數個靜態記憶胞5211~52NM。讀取字線RWL1~RWLN用以分別傳送多數個讀取字線信號，上述的位元線對則分別包括多數條位元線BL1~BLM與 多數條反向位元線BLB1~BLBM。靜態記憶胞5211~52NM以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，記憶胞行中的靜態記憶胞分別耦接至位元線對，記憶胞列中的靜態記憶胞分別耦接至讀取字線RWL1~RWLN。以靜態記憶胞5211~521M的記憶胞列為範例，靜態記憶胞5211~521M共同耦接至讀取字線RWL1。再以靜態記憶胞5211~52N1所形成的記憶胞行為範例，靜態記憶胞5211~52N1共同耦接至位元線BL1、BLB1所形成的位元線對。
此外，排列於相同的記憶胞行的靜態記憶胞亦接收相同的寫入字線信號。舉例來說，靜態記憶胞5111及51N1均接收寫入字線信號WWLB1及WWLA1，靜態記憶胞5112及51N2均接收寫入字線信號WWLB2及WWLA2，靜態記憶胞511M及51NM則均接收寫入字線信號WWLBM及WWLAM。並且，排列於相同的記憶胞列的靜態記憶胞則共同耦接至參考接地電壓，排列於不同的記憶胞列的靜態記憶胞則耦接至不同的參考接地電壓。舉例來說，靜態記憶胞5111、5112~511M耦接至參考接地電壓VVSS1，靜態記憶胞51N1、51M2~51NM則耦接至參考接地電壓VVSSN。
值得一提的是，靜態記憶胞5211~52NM可以利用前述實施例的靜態記憶胞300來建構。相關動作細節在前數的實施例中均有詳係的介紹，以下不多贅述。
請參照圖5C，圖5C繪示本發明實施例的靜態記憶體530。靜態記憶體530包括多數條讀取字線RWL1~RWLN、多數條位元線WBL1~WBLM、WBLB1~WBLBM形成的位元線對、多數 條寫入字線WWL1~WWLN以及多數條讀取位元線RBL1~RBLM、多數個靜態記憶胞5311~53NM。讀取字線RWL1~RWLN用以分別傳送多數個讀取字線信號。靜態記憶胞5311~53NM以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，記憶胞行中的靜態記憶胞分別耦接至位元線WBL1~WBLM、WBLB1~WBLBM以及讀取位元線RBL1~RBLM，記憶胞列中的靜態記憶胞分別耦接至讀取字線RWL1~RWLN以及寫入字線WWL1~WWLN。以靜態記憶胞5311~531M的記憶胞列為範例，靜態記憶胞5211~521M共同耦接至讀取字線RWL1及寫入字線WWL1。再以靜態記憶胞5311~53N1所形成的記憶胞行為範例，靜態記憶胞5311~53N1共同耦接至位元線WBL1、WBLB1所形成的位元線對以及讀取位元線RBL1。
此外，排列於相同的的記憶胞行的靜態記憶胞亦接收相同的資料信號以及反向資料信號。舉例來說，靜態記憶胞5311及53N1均接收資料信號D1以及反向資料信號DB1，靜態記憶胞5312及53N2均接收資料信號D2以及反向資料信號DB2，靜態記憶胞531M及53NM均接收資料信號DM以及反向資料信號DBM。
值得一提的是，靜態記憶胞5311~53NM可以利用前述實施例的靜態記憶胞400來建構。相關動作細節在前數的實施例中均有詳係的介紹，以下不多贅述。
綜上所述，本發明提出的靜態記憶胞透過切斷記憶胞中閂鎖電路的作法，來增強資料的寫入能力與加快資料的寫入速 度，並且，本發明所提出的靜態記憶胞的實施例，其所進行的資料讀寫動作，並不需要借助於操作電源與存取輔助週邊電路，也因此，本發明提出的靜態記憶胞可以工作在較低的操作電壓下，降低所述系統的功率消耗以及增強靜態記憶體的資料寫入能力。
200‧‧‧靜態記憶胞
M1~M11‧‧‧電晶體
SW1~SW3‧‧‧開關
PSW1~PSW2‧‧‧下拉開關
GND‧‧‧接地端
Q、QB‧‧‧輸出端
WWLA、WWLB‧‧‧寫入字線信號
BL‧‧‧位元線
RWL‧‧‧讀取字線
VVSS‧‧‧參考接地電壓
VDD‧‧‧參考操作電源

Claims (16)

  1. 一種靜態記憶胞，包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接至一參考操作電源；一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一第一輸出端，該第二電晶體的控制端接收一第一寫入字線信號；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第一輸出端，該第三電晶體的控制端耦接至該第一電晶體的控制端及一第二輸出端，該第三電晶體的第二端耦接至一接地端；一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該參考操作電源；一第五電晶體，具有第一端、第二端以及控制端，該第五電晶體的第一端耦接至該第四電晶體的第二端，該第五電晶體的第二端耦接至該第二輸出端，該第五電晶體的控制端接收一第二寫入字線信號；一第六電晶體，具有第一端、第二端以及控制端，該第六電晶體的第一端耦接至該第二輸出端，該第六電晶體的控制端耦接至該第四電晶體的控制端及該第一輸出端，該第六電晶體的第二端耦接至該接地端；一第一開關，其第一端耦接至該第一輸出端，該第一開關受 控於一讀取字線信號以導通或斷開；一第二開關，其第一端耦接至該第二輸出端，該第二開關受控於該第二寫入字線信號以導通或斷開；一第三開關，其第一端接至該第二開關的第二端，該第三開關的第二端耦接至一第一位元線，該第三開關受控於該讀取字線以導通或斷開；一第一下拉開關，串接在該第一開關的第二端與一參考接地電壓間，該第一下拉開關受控於該第一寫入字線信號上的電壓以導通或斷開；以及一第二下拉開關，串接在該第二開關的第二端與該參考接地電壓間，該第二下拉開關受控於該第二輸出端上的電壓以導通或斷開。
  2. 如申請專利範圍第1項所述的靜態記憶胞，其中對該靜態記憶胞進行寫入動作時，該第一寫入字線信號與該第二寫入字線信號的電壓準位互補。
  3. 如申請專利範圍第1項所述的靜態記憶胞，其中該第一輸出端與該第二輸出端上的電壓準位互補。
  4. 如申請專利範圍第1項所述的靜態記憶胞，其中該接地端與該參考接地電壓的電壓準位相同。
  5. 如申請專利範圍第1項所述的靜態記憶胞，其中該第一、第二、第四及第五電晶體為P型電晶體，該第二及第六電晶體為N型電晶體。
  6. 如申請專利範圍第1項所述的靜態記憶胞，其中該第一、第二及第三開關為電晶體開關，且該第一及該第二下拉開關亦為電晶體開關。
  7. 一種靜態記憶胞，包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接至一參考操作電源；一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一第一輸出端，該第二電晶體的控制端接收一第一寫入字線信號；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第一輸出端，該第三電晶體的控制端耦接至該第一電晶體的控制端及一第二輸出端，該第三電晶體的第二端耦接至一接地端；一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該參考操作電源；一第五電晶體，具有第一端、第二端以及控制端，該第五電晶體的第一端耦接至該第四電晶體的第二端，該第五電晶體的第二端耦接至該第二輸出端，該第五電晶體的控制端接收一第二寫入字線信號；一第六電晶體，具有第一端、第二端以及控制端，該第六電晶體的第一端耦接至該第二輸出端，該第六電晶體的控制端耦接至該第四電晶體的控制端及該第一輸出端，該第六電晶體的第二 端耦接至該接地端；一第一開關，其第一端耦接至該第一輸出端，該第一開關受控於該第一寫入字線信號以導通或斷開；一第二開關，其第一端耦接至該第二輸出端，該第二開關受控於該第二寫入字線信號以導通或斷開；一第三開關，其第一端接至該第二開關的第二端，該第三開關的第二端耦接至一第一位元線，該第三開關受控於該讀取字線以導通或斷開；一第一下拉開關，串接在該第一開關的第二端與一參考接地電壓間，該第一下拉開關受控於該第一輸出端上的電壓以導通或斷開，一第二下拉開關，串接在該第二開關的第二端與該參考接地電壓間，該第二下拉開關受控於該第二輸出端上的電壓以導通或斷開；以及一第四開關，其第一端耦接至該第一開關的第二端，該第四開關的第二端耦接至一第二位元線，該第四開關受控於該讀取字線信號以導通或斷開。
  8. 如申請專利範圍第7項所述的靜態記憶胞，其中該第四開關為電晶體開關。
  9. 一種靜態記憶胞，包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接至一參考操作電源； 一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一第一輸出端，該第二電晶體的控制端接收一寫入字線信號；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端及第二端分別耦接至該第二電晶體的第一及第二端，該第三電晶體的控制端接收一資料信號；一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該第一輸出端，該第四電晶體的控制端耦接至該第一電晶體的控制端及一第二輸出端，該第四電晶體的第二端耦接至一接地端；一第五電晶體，具有第一端、第二端以及控制端，其第一端耦接至該參考操作電源；一第六電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第五電晶體的第二端，該第六電晶體的第二端耦接至該第二輸出端，該第六電晶體的控制端接收該寫入字線信號；一第七電晶體，具有第一端、第二端以及控制端，該第七電晶體的第一端及第二端分別耦接至該第六電晶體的第一及第二端，該第七電晶體的控制端接收一反向資料信號；一第八電晶體，具有第一端、第二端以及控制端，該第八電晶體的第一端耦接至該第二輸出端，該第八電晶體的控制端耦接至該第五電晶體的控制端及該第一輸出端，該第八電晶體的第二端耦接至該接地端； 一第一開關，其第一端耦接至一反向位元線，該第一開關的第二端耦接至該第一輸出端，該第一開關受控於該寫入字線信號以導通或斷開；一第二開關，其第一端耦接至一位元線，該第二開關的第二端耦接至該第二輸出端，該第二開關受控於該寫入字線信號以導通或斷開；一第四開關，其第一端耦接至該接地端，該第四開關受控於該第二輸出端上的電壓以導通或斷開；以及一第三開關，其第一端耦接至該第四開關的第二端，該第三開關的第二端耦接一讀取位元線，該第三開關受控於一讀取字線信號以導通或斷開。
  10. 如申請專利範圍第9項所述的靜態記憶胞，其中該第三電晶體的控制端耦接至資料信號。
  11. 如申請專利範圍第9項所述的靜態記憶胞，其中該第七電晶體的控制端耦接至該反向資料信號。
  12. 如申請專利範圍第9項所述的靜態記憶胞，其中該第一、第二、第三、第五、第六及第七電晶體為P型電晶體，該第四及第八電晶體為N型電晶體。
  13. 如申請專利範圍第9項所述的靜態記憶胞，其中該第一、第二、第三及第四開關為電晶體開關。
  14. 一種靜態記憶體，包括：多數條讀取字線，用以分別傳送多數個讀取字線信號； 多數條位元線；以及多數個靜態記憶胞，該些靜態記憶胞以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，該些記憶胞行中的靜態記憶胞分別耦接至該些位元線，該些記憶胞列中的靜態記憶胞分別耦接至該些讀取字線，各該靜態記憶胞包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接至一參考操作電源；一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一第一輸出端，該第二電晶體的控制端接收一第一寫入字線信號；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第一輸出端，該第三電晶體的控制端耦接至該第一電晶體的控制端及一第二輸出端，該第三電晶體的第二端耦接至一接地端；一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該參考操作電源；一第五電晶體，具有第一端、第二端以及控制端，該第五電晶體的第一端耦接至該第四電晶體的第二端，該第五電晶體的第二端耦接至該第二輸出端，該第五電晶體的控制端接收一第二寫入字線信號；一第六電晶體，具有第一端、第二端以及控制端，該第 六電晶體的第一端耦接至該第二輸出端，該第六電晶體的控制端耦接至該第四電晶體的控制端及該第一輸出端，該第六電晶體的第二端耦接至該接地端；一第一開關，其第一端耦接至該第一輸出端，該第一開關受控於對應的讀取字線信號以導通或斷開；一第二開關，其第一端耦接至該第二輸出端，該第二開關受控於該第二寫入字線信號以導通或斷開；一第三開關，其第一端接至該第二開關的第二端，該第三開關的第二端耦接至對應的位元線，該第三開關受控於對應的讀取字線信號以導通或斷開；一第一下拉開關，串接在該第一開關的第二端與一參考接地電壓間，該第一下拉開關受控於該第一寫入字線信號以導通或斷開；以及一第二下開關，串接在該第二開關的第二端與該參考接地電壓間，該第二下拉開關受控於該第二輸出端上的電壓以導通或斷開。
  15. 一種靜態記憶體，包括：多數條讀取字線，用以分別傳送多數個讀取字線信號；多數條位元線對，分別包括多數條位元線與多數條反向位元線；以及多數個靜態記憶胞，該些靜態記憶胞以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，該些記憶胞行中的靜態記 憶胞分別耦接至該些位元線對，該些記憶胞列中的靜態記憶胞分別耦接至該些讀取字線，各該靜態記憶胞包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接至一參考操作電源；一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一第一輸出端，該第二電晶體的控制端接收一第一寫入字線信號；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端耦接至該第一輸出端，該第三電晶體的控制端耦接至該第一電晶體的控制端及一第二輸出端，該第三電晶體的第二端耦接至一接地端；一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該參考操作電源；一第五電晶體，具有第一端、第二端以及控制端，該第五電晶體的第一端耦接至該第四電晶體的第二端，該第五電晶體的第二端耦接至該第二輸出端，該第五電晶體的控制端接收一第二寫入字線信號；一第六電晶體，具有第一端、第二端以及控制端，該第六電晶體的第一端耦接至該第二輸出端，該第六電晶體的控制端耦接至該第四電晶體的控制端及該第一輸出端，該第六電晶體的第二端耦接至該接地端； 一第一開關，其第一端耦接至該第一輸出端，該第一開關受控於該第一寫入字線信號以導通或斷開；一第二開關，其第一端耦接至該第二輸出端，該第二開關受控於該第二寫入字線信號以導通或斷開；一第三開關，其第一端接至該第二開關的第二端，該第三開關的第二端耦接至該些位元線中的一第一位元線，該第三開關受控於該讀取字線以導通或斷開；一第一下拉開關，串接在該第一開關的第二端與一參考接地電壓間，該第一下拉開關受控於該第一輸出端上的電壓以導通或斷開；一第二下拉開關，串接在該第二開關的第二端與該參考接地電壓間，該第二下拉開關受控於該第二輸出端上的電壓以導通或斷開；以及一第四開關，其第一端耦接至該第一開關的第二端，該第四開關的第二端耦接至該些反向位元線中的一第二位元線，該第四開關受控於該讀取字線信號以導通或斷開。
  16. 一種靜態記憶體，包括：多數條讀取字線，用以分別傳送多數個讀取字線信號；多數條寫入字線，用以分別傳送多數個寫入字線信號；多數條位元線對，分別包括多數條位元線與多數條反向位元線；多數條讀取位元線；以及 多數個靜態記憶胞，該些靜態記憶胞以陣列方式排列以形成多數個記憶胞行以及多數個記憶胞列，該些記憶胞行中的靜態記憶胞分別耦接至該些位元線對，該些記憶胞列中的靜態記憶胞分別耦接至該些讀取字線，各該靜態記憶胞包括：一第一電晶體，具有第一端、第二端以及控制端，其第一端耦接至一參考操作電源；一第二電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至一第一輸出端，該第二電晶體的控制端接收對應的寫入字線信號；一第三電晶體，具有第一端、第二端以及控制端，該第三電晶體的第一端及第二端分別耦接至該第二電晶體的第一及第二端，該第三電晶體的控制端接收一資料信號；一第四電晶體，具有第一端、第二端以及控制端，該第四電晶體的第一端耦接至該第一輸出端，該第四電晶體的控制端耦接至該第一電晶體的控制端及一第二輸出端，該第四電晶體的第二端耦接至一接地端；一第五電晶體，具有第一端、第二端以及控制端，其第一端耦接至該參考操作電源；一第六電晶體，具有第一端、第二端以及控制端，其第一端耦接至該第五電晶體的第二端，該第六電晶體的第二端耦接至該第二輸出端，該第六電晶體的控制端接收該寫入字線信號； 一第七電晶體，具有第一端、第二端以及控制端，該第七電晶體的第一端及第二端分別耦接至該第六電晶體的第一及第二端，該第七電晶體的控制端接收一反向資料信號；一第八電晶體，具有第一端、第二端以及控制端，該第八電晶體的第一端耦接至該第二輸出端，該第八電晶體的控制端耦接至該第五電晶體的控制端及該第一輸出端，該第八電晶體的第二端耦接至該接地端；一第一開關，其第一端耦接至對應的反向位元線，該第一開關的第二端耦接至該第一輸出端，該第一開關受控於對應的寫入字線信號以導通或斷開；一第二開關，其第一端耦接至對應的位元線，該第二開關的第二端耦接至該第二輸出端，該第二開關受控於對應的寫入字線信號以導通或斷開；一第四開關，其第一端耦接至該接地端，該第四開關受控於該第二輸出端上的電壓以導通或斷開；以及一第三開關，其第一端耦接至該第四開關的第二端，該第三開關的第二端耦接對應的讀取位元線，該第三開關受控於對應的讀取字線信號以導通或斷開。
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