TWI431624B - 依據資料動態供電之隨機存取記憶體 - Google Patents

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Description

依據資料動態供電之隨機存取記憶體
本發明係有關一種隨機存取記憶體，尤指一種以直行為基礎而對同一直行靜態記憶單元中的兩個反相器分別進行獨立供電控制以兼顧讀寫性能的隨機存取記憶體。
隨機存取記憶體，譬如說是靜態隨機存取記憶體，是現代電子系統最重要的建構元件之一。縮減隨機存取記憶體的布局面積、降低隨機存取記憶體工作電壓以改善功耗散結構則是現代隨機存取記憶體的發展趨勢。
隨機存取記憶體設有複數個循直行(column)、橫列(row)排列為矩陣的記憶單元，各記憶單元儲存一位元資料以供存取。舉例來說，基本的六電晶體(6 transistors,6T)靜態記憶單元中有兩個反相器與兩個閘道電晶體，各反相器分別由一對互補電晶體形成。其中，一反相器的輸出端耦接另一反相器的輸入端，形成閂鎖資料的閂鎖架構；而兩反相器的輸出端可視為一對資料節點，分別以差動形式記錄一位元的資料與其反相。在同一直行的各個記憶單元中，每一記憶單元的一對資料節點分別經由一閘道電晶體而各自耦接同一對位元線中的其中之一。在同一橫列的記憶單元中，每一記憶單元的閘道電晶體則於閘極耦接同一字元線，使各閘道電晶體根據字元線的電壓控制對應資料節點與對應位元線間的導通。另外，也有五電晶體(5 transistors,5T)的記憶單元與八電晶體(8 transistors,8T)的記憶單元。五電晶體記憶單元中只設置一個閘道電晶體，同一直行的各個記憶單元僅經由單一位元線存取。八電晶體的記憶單元用以實現偶埠(dual-port)或雙埠(two-port)隨機存取記憶體，各記憶單元可由兩對位元線進行存取。八電晶體記憶單元中設有兩對閘道電晶體，每一對閘道電晶體依據同一對字元線的電壓而分別控制兩資料節點是否導通至一對對應的位元線。
隨機存取記憶體對記憶單元的存取運作可描述如下。當要讀取某一記憶單元的資料時，對應的位元線會先被預充電至邏輯1的高電壓。讀取啟始時，該記憶單元的一個資料節點會被對應的閘道電晶體導通至該位元線；若該資料節點儲存的是低電壓的邏輯0，該位元線的電壓就會被記憶單元中的反相器拉低，以反映邏輯0的資料內容。當讀取尚未開始時，閘道電晶體未導通，該資料節點是由反相器中的n通道金氧半電晶體導通至低電壓以儲存邏輯0。不過，當讀取啟始後，由於該資料節點會另行被閘道電晶體導通至高電壓的位元線，該資料節點的電壓會因此而升高。等效地說，當在讀取開始進行時，閘道電晶體與反相器中的n通道金氧半電晶體會以該資料節點作為分壓點而在邏輯1高電壓與邏輯0低電壓間進行分壓。若該資料節點的電壓被拉昇過高，就會超過記憶單元閂鎖架構的跳脫電壓(trip voltage)而被記憶單元誤認為邏輯1，並經由閂鎖電路的回饋機制錯誤地將該資料節點的資料由邏輯0翻轉為邏輯1。為了防止在讀取資料時引發錯誤的資料翻轉，在實現記憶單元時通常會採用一個較弱(通道較長或窄、導通程度較差，源極與汲極間導通電阻較大)的閘道電晶體；如此一來，當在讀取進行時，反相器中的n通道金氧半電晶體相對具有較低的電阻，能使該資料節點的電壓比較接近邏輯0的低電壓，並與跳脫電壓保持較大的雜訊邊界(margin)。
較弱的閘道電晶體有利於資料讀取，但對資料寫入卻會造成負面的影響。譬如說，當要將低電壓邏輯0經由一位元線寫入至某一記憶單元的一資料節點時，該資料節點會被閘道電晶體導通至該位元線，使該資料節點的電壓能達到邏輯0的低電壓。假設該資料節點原本由反相器中的p通道金氧半電晶體導通至高電壓而儲存邏輯1，當要將邏輯0寫入至該資料節點時，導通的閘道電晶體與反相器中的p通道金氧半電晶體於該資料節點分壓。若閘道電晶體較弱，該資料節點的電壓就會較為接近邏輯1的高電壓，不易被拉低至邏輯0的低電壓。等效地說，在將邏輯0寫入邏輯1的資料節點時，閘道電晶體傾向將資料節點拉低至低電壓，反相器中的p通道金氧半電晶體則傾向將資料節點維持於高電壓，兩者會相互競爭。若為了資料讀取的考量而採用較弱的閘道電晶體，閘道電晶體在寫入時的競爭力就會減弱，不利於資料寫入。另一方面，當要將高電壓邏輯1經由一位元線寫入至某一記憶單元的一資料節點時，該資料節點會被閘道電晶體導通至該位元線，使該資料節點的電壓能達到邏輯1的高電壓。假設該資料節點原本由反相器中的n通道金氧半電晶體導通至低電壓而儲存邏輯0，當要將邏輯1寫入至該資料節點時，導通的閘道電晶體與反相器中的n通道金氧半電晶體於該資料節點分壓。若閘道電晶體較弱，該資料節點的電壓就會較為接近邏輯0的低電壓，不易被拉高至邏輯1的高電壓。等效地說，在將邏輯1寫入邏輯0的資料節點時，閘道電晶體傾向將資料節點拉高至高電壓，反相器中的n通道金氧半電晶體則傾向將資料節點維持於低電壓，兩者會相互競爭。若為了資料讀取的考量而採用較弱的閘道電晶體，閘道電晶體在寫入時的競爭力就會減弱，不利於資料寫入。
換句話說，資料讀取與資料寫入的需求是相互衝突的；對於小尺寸、低工作電壓的先進製程隨機存取記憶體/記憶單元來說，上述矛盾更為明顯。為了兼顧資料讀取與寫入，本發明提出一種以直行為基礎、依據位元線資料(電壓)而為同一直行各記憶單元中的兩反相器獨立供電的隨機存取記憶體。在本發明中，可先依資料讀取需求採用較弱的閘道電晶體。針對寫入需求，當要將邏輯0經由一位元線寫入至一個原本儲存邏輯1的資料節點時，假設該資料節點原本由一第一反相器中的p通道金氧半電晶體導通至高電壓，在進行寫入時，本發明可經由對反相器的供電控制而在第一反相器中減少其p通道金氧半電晶體的源極供電電壓(使其源極浮接)，但在第二反相器中維持其p通道金氧半電晶體的源極供電電壓。在第一反相器中減少p通道金氧半電晶體的源極供電電壓會降低其源極電壓與導通程度，使閘道電晶體更易將原本儲存邏輯1的資料節點拉低至邏輯0的低電壓。同時，對第二反相器的p通道金氧半電晶體來說，由於其源極供電電壓維持不變，其導通程度不受影響，使其能將對應資料節點的電壓快速提昇至邏輯1的高電壓。在實現時，本發明可根據位元線上的電壓(亦即欲寫入資料)判斷應該對那一個反相器中的p通道金氧半電晶體減少源極供電電壓。
對稱地，延續上一段的討論，本發明亦可對第一反相器中的n通道金氧半電晶體增加其源極供電電壓(使其源極浮接)，同樣可減少其閘極與源極間電壓差，減少其導通程度，以俾將邏輯1經由一位元線寫入至一個原本儲存邏輯0的資料節點；同時，對第二反相器中的n通道金氧半電晶體，其源極供電電壓則維持不變，其導通程度不受影響，使其能快速地將其對應資料節點的電壓拉低至邏輯0的低電壓。
本發明的目的是提供一種隨機存取記憶體，其包含有複數個排列為一直行(column)的記憶單元及一對應的電源電路。各記憶單元設有一第一電力端、一第二電力端與一位元端，該複數個記憶單元的位元端均耦接至同一位元線。每一記憶單元中設有一第一反相器、一第二反相器與一閘道電晶體。第一反相器具有一電源端、一輸入端與一輸出端，分別耦接該第一電力端、一第二資料節點與一第一資料節點。第二反相器亦具有一電源端、一輸入端與一輸出端，分別耦接該第二電力端、該第一資料節點與該第二資料節點。閘道電晶體一端耦接該位元端，另一端耦接該第二資料節點與該第一資料節點的其中之一。電源電路設有一供電端，耦接同一直行複數記憶單元的第一電力端；該電源電路包含有一電力開關，耦接該位元線與該供電端，以根據該位元線上的電壓決定是否要將該供電端導通至一工作電壓。
為了使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。
請參考第1圖，其所示意的是本發明隨機存取記憶體的一實施例101。隨機存取記憶體101可以是一靜態隨機存取記憶體，具有複數個記憶單元，在第1圖中以記憶單元U(m,n)、U(m,n’)、U(m’,n)與U(m’,n’)作為代表；各記憶單元可以為六電晶體的靜態記憶單元。這些記憶單元排列為陣列，舉例來說，記憶單元U(m,n)與U(m,n’)排列於同一橫列，對應於同一字元線W(m)；記憶單元U(m’,n)與U(m’,n’)則排列於另一橫列，對應於字元線W(m’)。再者，記憶單元U(m,n)與U(m’,n)排列於同一直行，對應於一對位元線BL(n)與BLB(n)；記憶單元U(m,n’)與U(m’,n’)則屬於同一直行，對應另一對位元線BL(n’)與BLB(n’)。
在隨機存取記憶體101中，各記憶單元U(m,n)至U(m’,n’)的架構相同；以記憶單元U(m,n)為例，其具有兩相互匹配的電晶體N1與N2(可為n通道金氧半電晶體)、兩相互匹配的電晶體P1與P2(可為p通道金氧半電晶體)與兩相互匹配的電晶體T1與T2(可為n通道金氧半電晶體)。電晶體P1與N1形成一反相器iv1，輸入端耦接節點QB、輸出端耦接節點Q、電晶體P1的源極耦接節點ns1，電晶體N1的源極耦接工作電壓VSS(如一地端電壓)。對稱地，電晶體P2與N2形成一反相器iv2，輸入端耦接節點Q、輸出端耦接節點QB、電晶體P2的源極耦接節點ns2，電晶體N2的源極耦接工作電壓VSS。電晶體T1與T2作為閘道電晶體，兩者的閘極受控於字元線WL(m)；電晶體T1耦接於節點nb1與Q之間，電晶體T2則耦接於節點nb2與QB之間。節點ns1與ns2可視為記憶單元U(m,n)的兩個電力端，節點Q與QB為兩資料節點，節點nb1與nb2則可視為兩位元端。
為了實現本發明的技術，隨機存取記憶體101中還設有複數個電源電路，各電源電路對應於一直行的記憶單元；在第1圖中，電源電路PC1(n)即對應於記憶單元U(m,n)與U(m’,n)所屬的直行，電源電路PC1(n’)則對應記憶單元U(m,n’)與U(m’,n’)所屬的另一直行。各電源電路PC1(n)與PC1(n’)的電路架構相同且匹配，以下即以電源電路PC1(n)為例來說明。
在第1圖的實施例中，本發明電源電路PC1(n)中設有兩電力開關21a與21b，以及兩電力維持器31a與31b。其中，節點np1與np2可視為電源電路PC1(n)的供電端，節點np1耦接至各記憶單元U(m,n)與U(m’,n)的節點ns1’為記憶單元中的反相器iv1供應電壓VVDD1。對稱地，節點np2耦接至各記憶單元U(m,n)與U(m’,n)的節點ns2’為記憶單元中的反相器iv2供應電壓VVDD2。電力開關21a與21b中分別設有相互匹配的電晶體M1與M2(可為p通道金氧半電晶體)以及兩相互匹配的反或閘NR1與NR2。電晶體M1的源極耦接工作電壓VDD，汲極耦接節點np1，反或閘NR1則耦接於位元線BL(n)與電晶體M1之間；反或閘NR1針對位元線BL(n)的電壓與一寫入控制訊號WEB作反或邏輯運算，其輸出端耦接電晶體M1的閘極，使電晶體M1得以依據反或邏輯運算結果決定是否將點np1導通至工作電壓VDD(其可為一個高於工作電壓VSS的電壓)。對稱地，反或閘NR2則針對位元線BLB(n)的電壓與寫入控制訊號WEB作反或邏輯運算，使電晶體M2可依據反或邏輯運算結果決定是否將點np2導通至工作電壓VDD。電力維持器31a與31b設有兩相互匹配的電晶體M3與M4(可以是p型金氧半電晶體)，其閘極耦接工作電壓VSS，源極耦接工作電壓VDD，汲極分別耦接節點np1與np2。在本發明的較佳實施例中，電晶體M1與M2會設計的比電晶體M3與M4更強；換句話說，與電晶體M1(M2)相比，電晶體M3(M4)的通道較長或較窄，驅動能力較差，源極與汲極間的導通電阻較大。
延續第1圖的實施例，請參考第2圖；其係以電源電路PC1(n)的相關訊號與狀態為例來示意本發明隨機存取記憶體101的運作情形。隨機存取記憶體101可交替運作於讀取模式(第2圖中標示為「read」)、待機模式(「standby」)與寫入模式(「write」)。當隨機存取記憶體101運作於待機模式時，字元線WL(m)(與WL(m’))皆為邏輯0，不存取任何記憶單元；位元線BL(n)與BLB(n)會被維持在邏輯1的高電壓(譬如說是工作電壓VDD)，寫入控制訊號WEB則被控制為邏輯1。經由反或閘NR1與NR2的邏輯運算，電晶體M1與M2皆被導通(第2圖中標示為「on」)，將節點np1與np2分別導通至工作電壓VDD，使電壓VVDD1與VVDD2皆等於工作電壓VDD。在此情形下，各記憶單元U(m,n)與U(m’,n)中的反相器iv1與iv2皆正常運作以閂鎖資料。
隨機存取記憶體101可運作於讀取模式以將記憶單元U(m,n)中的資料讀出。在此模式下，寫入控制訊號WEB仍為邏輯1而使電壓VVDD1與VVDD2皆等於工作電壓VDD，位元線BL(n)與BLB(n)會先被預充電至邏輯1的高電壓，然後字元線WL(m)會以邏輯1來導通記憶單元U(m,n)中的電晶體T1與T2，使位元線BL(n)與BLB(n)的電壓可追隨節點Q與QB的電壓，於是在第2圖中以記號「x」代表邏輯上的隨意(don’t care)。舉例來說，假設記憶單元U(m,n)的節點Q與QB分別儲存邏輯1與邏輯0；當讀取啟始而使電晶體T2開始導通時，導通的電晶體N2傾向將節點QB維持於工作電壓VSS，電晶體T2則傾向將節點QB的電壓拉昇至節點nb2的邏輯1高電壓；電晶體T2的源極汲極間導通電阻和電晶體N2的源極汲極間導通電阻會以節點QB為分壓點而分壓。在電路設計時，為防止節點QB的電壓被電晶體T2錯誤地拉高，電晶體T2(與T1)會被設計為較弱的電晶體。
隨機存取記憶體101亦可運作於寫入模式而將一位元的資料寫入至記憶單元U(m,n)。以寫入邏輯1為例(第2圖中標示為「write “1”」)來說明；要在記憶單元U(m,n)中寫入邏輯1，就是要使節點Q為邏輯1的高電壓，並使反相的節點QB為邏輯0低電壓。故在寫入啟始時，位元線BL(n)為邏輯1，位元線BLB(n)為邏輯0，字元線WL(m)為邏輯1以導通電晶體T1與T2，而寫入控制訊號WEB則為邏輯0。假設節點Q原本儲存的是低電壓的邏輯0，節點QB會儲存反相的邏輯1。當寫入啟始時，導通的電晶體P2會傾向將節點QB維持在邏輯1，導通的電晶體N1會傾向將節點Q維持為邏輯0，且這兩個電晶體N1與P2會經由閂鎖架構而相互加強其維持電壓的傾向：當電晶體P2將節點OB維持於高電壓時，也確保電晶體N1的導通；對稱地，當電晶體N1將節點Q維持於低電壓時，也確保電晶體P2的導通。為達成寫入的目的而使節點Q與QB的電壓翻轉，電晶體T1應該拉高節點Q的電壓，電晶體T2則應該拉低節點QB的電壓。不過，與電晶體N1與N2相比，由於電晶體T1與T2較弱，較難有效地驅使節點Q與QB改變電壓。
不過，在本發明電源電路PC1(n)的運作下，當寫入啟始時，位元線BLB(n)的邏輯0與寫入控制訊號WEB的邏輯0會經由反或閘NR2而將電力開關21b中的電晶體M2關閉(第2圖中以「off」代表)，只以電晶體M4調控維持節點np2的電壓VVDD2。相對於電晶體M2，由於電晶體M4是被設計成一個較弱的電晶體，故即使電晶體M4導通，節點np2的電壓VVDD2也不再維持於工作電壓VDD而會降低。如此一來，電晶體P2在節點ns2的源極電壓也變小，使電晶體P2的導通程度變弱，從而使電晶體T2較易將節點QB拉低至邏輯0的低電壓。再者，由於節點QB的電壓降低，電晶體N1也較難將節點Q的電壓維持於低電壓，使位元線BL(n)能更快速地將節點Q的電壓提昇。
另一方面，當寫入啟始時，位元線BL(n)的邏輯1與寫入控制訊號WEB的邏輯0會經由反或閘NR1而使電力開關21a中的電晶體M1維持導通，故電壓VVDD1維持在工作電壓VDD正常供電至反相器iv1中的電晶體P1。也就是說，當節點QB的電壓開始下降，電晶體P1會正常地開始導通，以將節點Q的電壓拉高至工作電壓VDD；經由閂鎖架構，加速節點Q的電壓上升也會使電晶體N2更快地導通，進一步助益將節點QB的電壓拉低至工作電壓VSS。
換句話說，在本發明電源電路PC1(n)的運作下，若要在節點QB寫入邏輯0，電晶體P2所對應的電力開關21b會關閉不導通，使節點np2近似浮接，降低電晶體P2的源極供電電壓(也就是電壓VVDD2)；在反相節點Q，電晶體P1的源極供電電壓(電壓VVDD1)則不受影響，仍相當於工作電壓VDD。以上皆能有效加快資料寫入的速度與效率，並改善靜態雜訊邊界(Static Noise Margin)。對稱地，當要在記憶單元U(m,n)中寫入邏輯0，也就是要在節點QB寫入邏輯1而在節點Q寫入邏輯0時，電晶體P1所對應的電力開關21a會關閉，節點np1會近似浮接而使電晶體P1的源極供電電壓VVDD1小於工作電壓VDD；電晶體P2的源極供電電壓VVDD2則不受影響。也就是說，本發明電力開關21a與21b是兩者獨立運作的，在同一直行的各記憶單元中分別控制反相器iv1與反相器iv2的源極供電電壓；依據位元線BL(n)/BLB(n)上的寫入資料(分別為邏輯0/邏輯1或邏輯1/邏輯0)，兩反相器iv1與iv2只有其中一個的源極供電電壓會降低，另一個的源極供電電壓則維持不變，以保留其驅動電壓的能力及閂鎖電路的回饋機制。
在一種習知技術中，當要進行資料寫入時，會統一對記憶單元中的兩個反相器一併降低供電電壓。譬如說，當要在節點QB寫入邏輯0時，一併使電晶體P1與P2的源極供電電壓降低。雖然這可以降低電晶體P2的導通程度以減少電晶體P2在節點QB維持電壓的能力，但也會傷害電晶體P1的導通能力，使電晶體P1不能正常地隨節點OB的電壓降低而增加導通程度，影響電晶體P1拉高，本發明會依據資料寫入的需求動態地調整，只在兩個反相器中降低其中一個的供電，以有效地增進本發明隨機存取記憶體的寫入性能。另外，由於本發明只切換改變一個反相器的供電電壓，故本發明在切換供電電壓的功耗也會比較低，完成切換的速度也會比較快。
在本發明隨機存取記憶體101中，當電力開關21a(21b)關閉時，節點np1(np2)的電壓VVDD1(VVDD2)會與同一直行各記憶單元的漏電流有關。譬如說，當要經由位元線BLB(n)而在記憶單元U(m,n)的節點QB寫入邏輯0時，電力開關21b中的電晶體M2關閉不導通，使節點np2呈現近似浮接的狀態。由於節點np2會以一電力繞線耦接至同一直行的各個記憶單元U(m,n)乃至於U(m’,n)，此電力繞線的等效電容會以電荷維持節點np2的電壓；在各記憶單元U(m,n)乃至於U(m’,n)中的各電晶體P2則會由此電力繞線汲取漏電流(不論各記憶單元中的電晶體P2是否導通)，使節點np2的電壓VVDD2因放電而降低。妥善地設計電晶體M4的參數，可使電晶體M4導通一適當的電流I4來補償同一直行各記憶單元的漏電流，使節點np2的電壓VVDD2可以穩定地維持於低於工作電壓VDD但不會過低的程度，以維護同一直行各記憶單元中所儲存的資料。對稱地，當電力開關21a中的電晶體M1停止導通時，電晶體M3也會提供電流I3來補償同一直行各記憶單元的漏電流。
請參考第3圖與第4圖；第3圖示意的是本發明隨機存取記憶體另一實施例102，第4圖示意的則是隨機存取記憶體102運作於各種模式的情形。類似於隨機存取記憶體101(第1圖)，本發明隨機存取記憶體102亦為第n個直行的各記憶單元(以U(m,n)與U(m’,n)代表)設置一對應的電源電路PC2(n)。節點np1與np2為電源電路PC2(n)的兩個供電端，分別以電力繞線耦接至同一直行各記憶單元中的節點ns1與ns2，以提供電壓VVDD1與VVDD2作為電晶體P1與P2的源極供電電壓。電源電路PC2(n)中亦設有兩電力開關22a與22b，以及兩電力維持器32a與32b。電力維持器32a與32b可分別以電晶體M3與M4(可為兩匹配的p通道金氧半電晶體)實現，電晶體M3的閘極與源極分別耦接工作電壓VSS與VDD，汲極則耦接節點np1；對稱地，電晶體M4的汲極則耦接節點np2。電力開關32a設有一電晶體M1與一反相器Iva；反相器IVa將位元線BL(n)的資料(電壓)反相以控制電晶體M1的閘極。電晶體M1則作為一電力電晶體(譬如說是一p通道金氧半電晶體)，其源極與汲極分別耦接工作電壓VDD與節點np1。對稱地，電力開關32b設有一電晶體M2(可以是一個和電晶體M1匹配的電晶體)與一反相器IVb，使電晶體M2可依據位元線BLB(n)的反相電壓決定是否在其源極汲極間將工作電壓VDD導通至節點np2。
電源電路PC2(n)的工作原理類似於第1圖中的電源電路PC1(n)，可依據位元線BL(n)與BLB(n)的資料電壓而為同一直行記憶單元的反相器iv1與iv2分別供應兩相互獨立的電壓VVDD1與VVDD2，以作為電晶體P1與P2的源極供電電壓。不過，隨機存取記憶體102取消了第1圖中的寫入控制訊號WEB，故電源電路PC2(n)的開關電路22a可以只依據位元線BL(n)來調控電壓VVDD1，開關電路22b可以只依據位元線BLB(n)來調控電壓VVDD2。如第4圖所示，當在進行資料寫入時，電源電路PC2(n)的運作情形可由電源電路PC1(n)的運作情形類推，故電源電路PC2(n)亦承襲電源電路PC1(n)的優點。譬如說，當要在資料單元U(m,n)中寫入邏輯1的位元時，位元線BLB(n)會被拉低至邏輯0的低電壓，經由反相器IVb的運作，電晶體M2的導通程度降低乃至於完全關閉，使節點np2近似浮接；同一直行記憶單元U(m,n)乃至於其他未被存取的記憶單元U(m’,n)會經由節點np2的電力繞線汲取漏電流而將電壓VVDD2拉低，電力維持器M4則提供電流I4以適當地補償同一直行記憶單元的漏電流，將電壓VVDD2維持於一個低於工作電壓VDD的適當電壓。此電壓VVDD2可在記憶單元U(m,n)中降低電晶體N1與P2的導通程度，改善對記憶單元U(m,n)的資料寫入，但不會影響其他記憶單元U(m’,n)中的資料。電力開關22a中導通的電晶體M1則將電壓VVDD1維持於工作電壓VDD，協助記憶單元U(m,n)中的電晶體P1與N2快速無誤地完成寫入。
另一方面，當隨機存取記憶體102要在記憶單元U(m,n)中讀取資料時，若記憶單元U(m,n)中儲存的位元是邏輯1(在第4圖中標示為「read“1”」)，節點Q與QB會分別儲存邏輯1與邏輯0；在讀取進行時，位元線BLB(n)的電壓會被拉低，電力開關22b中的電晶體M2會對應地降低導通程度，放鬆對電壓VVDD2的控制；此時，同一直行記憶單元U(m,n)乃至於未被存取的記憶單元U(m’,n)都會由節點np2的電力繞線汲取漏電流，使電壓VVDD2減少。不過，與寫入邏輯1的運作相比較，在讀取邏輯1時，位元線BLB(n)的電壓被拉低的程度較小，且速度較慢，故對同一直行的記憶單元的影響相對較小。換句話說，經由適當的電路設計，只要電力維持器32b的電晶體M4能在寫入邏輯1時維持適當的電壓VVDD2，就能確保讀取邏輯1的運作無誤，不會影響同一直行各記憶單元中儲存的資料。對稱地，若電晶體M3能在寫入邏輯0時維持適當的電壓VVDD1，讀取邏輯0的運作也會正確無誤。此外，經由適當的電路設計，若讀取時所使用的感測放大器(未圖示)偵測邏輯0的標準高於反相器IVa與IVb將其輸出由邏輯0轉變為邏輯1的標準，亦可確保讀取運作的正確性。譬如說，在讀取邏輯1時，當位元線BLB(n)的位準下降至(VDD-dV)時，其中dV為差異電壓，此時感測放大器已經可以將位元線BLB(n)上的資料辨識為邏輯0，但反相器IVb仍將位元線BLB(n)認定為邏輯1而仍向電晶體M2輸出邏輯0，電晶體M2就不會降低導通程度。
請參考第5圖與第6圖；第5圖示意的是本發明隨機存取記憶體另一實施例103，第6圖示意的則是隨機存取記憶體103於各種模式下的運作情形。隨機存取記憶體103中設有電源電路PC3(n)以為第n個直行的各記憶單元(如記憶單元U(m,n)與U(m’,n))分別提供電壓VVDD1與VVDD2。類似於第1圖電源電路PC1(n)的電力開關21a與21b，電源電路PC3(n)中亦設有電力開關23a與23b，但省略了電力維持器。在寫入控制訊號WEB的控制下，電力開關23a與23b可在進行寫入時根據位元線BL(n)與BLB(n)的電壓分別為同一直行各記憶單元的反相器iv1與iv2供應兩獨立電壓VVDD1與VVDD2。譬如說，當要在資料單元U(m,n)寫入資料1時，由於寫入控制訊號WEB與位元線BLB(n)均為邏輯0，電力開關23b中的電晶體M2不導通，使節點np2近似浮接，電壓VVDD2也就會降低，以改善寫入運作。在適當的電路設計下，只要節點np2能在電晶體M2不導通時以等效電容/寄生電容的電荷適當地抗衡同一直行各記憶單元的漏電流，就能確保寫入運作的正常無誤，也不會影響同一直行中未被存取的記憶單元。
請參考第7圖與第8圖；第7圖示意的是本發明隨機存取記憶體又一實施例104，第8圖示意的則是隨機存取記憶體104運作於各種模式的情形。隨機存取記憶體104亦為第n個直行的記憶單元設置一對應的電源電路PC4(n)。電源電路PC4(n)中設有電力開關24a、24b與電力維持器34a與34b。電力開關24a與24b分別以電晶體NM1與NM2實現；電晶體NM1與NM2可以是兩個相互匹配的n通道金氧半電晶體。電晶體NM1的汲極、閘極與源極分別耦接工作電壓VDD、位元線BL(n)與節點np1；對稱地，電晶體NM2的汲極、閘極與源極分別耦接工作電壓VDD、位元線BLB(n)與節點np2。電力維持器34a與34b則分別由電晶體NM3與NM4實現；這兩個電晶體可以是相互匹配的n通道金氧半電晶體，兩電晶體各自呈二極體連接，汲極與閘極共同耦接至工作電壓VDD，源極則分別耦接節點np1與np2。
根據位元線BL(n)的資料電壓，電力開關24a可決定是否將工作電壓VDD導通至節點np1；譬如說，如第8圖所示，當隨機存取記憶體104要在記憶單元U(m,n)中寫入邏輯0而使位元線BL(n)為邏輯0時，電力開關24a中的電晶體NM1不導通，使節點np1近似浮接，而節點np1為各記憶單元提供的源極供電電壓VVDD1就會降低，以增進資料寫入的效能。不論讀取或寫入，電力維持器34a中的電晶體NM3會在電晶體NM1不導通或導通程度較低時提供補償電流I3以適當地維持電壓VVDD1，使電壓VVDD1低於工作電壓VDD，但不至於過低，以確保同一直行中，除了正要被寫入資料的記憶單元之外的各記憶單元中所儲存的資料不會受影響。對稱地，電力開關24b與電力維持器34b可依據位元線BLB(n)的資料調控節點np2的電壓VVDD2。
請參考第9圖與第10圖；第9圖示意的是本發明隨機存取記憶體又一實施例105，第10圖示意的則是隨機存取記憶體105運作於各種模式的情形。在前述各實施例中，本發明隨機存取記憶體101至104的電源電路是為同一直行各記憶單元中的電晶體P1與P2提供源極供電電壓VVDD1與VVDD2，並根據字元線的資料電壓動態地分別調整電壓VVDD1與VVDD2。在第9圖與第10圖的實施例中，本發明隨機存取記憶體105不僅以電源電路PC5(n)來為第n個直行的各記憶單元(如記憶單元U(m,n)與U(m’,n))提供電壓VVDD1與VVDD2，還另以一增設的電源電路PC5N(n)來為同一直行各記憶單元中的電晶體N1與N2分別提供電壓VVSS1與VVSS2。
在隨機存取記憶體105中，電源電路PC5(n)的電路架構與配置類似第1圖的電源電路PC1(n)。在記憶單元U(m,n)(與U(m’,n))中，反相器iv1與iv2的電晶體P1與P2分別由節點ns1與ns2耦接電源電路PC5(n)的節點np1與np2，而電源電路PC5(n)在節點np1與np2提供的電壓VVDD1與VVDD2就成為電晶體P1與P2的源極供電電壓。電源電路PC5(n)設有電力開關25a、25b與電力維持器35a、35b。電力開關25a依據寫入控制訊號WEB與位元線BL(n)的電壓決定是否將節點np1導通至工作電壓VDD；對稱地，電力開關25b依據寫入控制訊號WEB與位元線BLB(n)的電壓決定是否將節點np2導通至工作電壓VDD。當電力開關25a使節點np1近似浮接時，電力維持器25a會協助使電壓VVDD1低於電壓VDD但不至於過低；同理，電力維持器25b會在節點np2近似浮接時協助維持適當的電壓VVDD2。
另一方面，電源電路PC5N(n)的兩個節點nn1與nn2可視為兩個供電端，分別供應電壓VVSS1與VVSS2；在記憶單元U(m,n)(乃至於U(m’,n))的兩個反相器iv1與iv2中，電晶體N1與N2的源極即分別由節點ns3與ns4耦接節點nn1與nn2，以電壓VVSS1與VVSS2作為電晶體N1與N2的源極供電電壓。電源電路PC5N(n)中設有電力開關25c、25d與電力維持器35c、35d。電力開關25c中設有電晶體M5與一反及閘ND1；對稱地，電力開關25d中則設置電晶體M6與反及閘ND2。電晶體M5與M6可以是兩匹配的n通道金氧半電晶體，源極耦接至工作電壓VSS。反及閘ND1將位元線BL(n)的資料電壓與另一寫入控制訊號WE作反及邏輯運算，並據此控制電晶體M5的閘極。根據反及閘ND1的輸出，電晶體M5可決定是否在其汲極與源極間將節點nn1導通至工作電壓VSS。對稱地，反及閘ND2針對位元線BLB(n)與寫入控制訊號WE作反及運算，使電晶體M6能據以控制節點nn2與工作電壓VSS間的導通。電力維持器35c與35d分別以電晶體M7與M8實現，這兩個電晶體可以是相互匹配的n通道金氧半電晶體，閘極與源極分別耦接工作電壓VDD與VSS，汲極則分別耦接節點nn1與nn2。當電晶體M5關閉不導通時，節點nn1近似浮接，同一直行各記憶單元注入節點nn1的漏電流會使電壓VVSS1高於工作電壓VSS，而電晶體M7則會汲取適當的電流I7，以使電壓VVSS1高於工作電壓VSS，但不會過高。對稱地，當電力開關25d中的電晶體M6不導通時，電力維持器35d中的電晶體M8會導通電流I8以協助維持適當的電壓VVSS2。
電源電路PC5(n)與PC5N(n)協同運作的情形可說明如下。寫入控制訊號WEB與WE互為反相訊號，當隨機存取記憶體105運作於讀取或待機模式時，寫入控制訊號WE會失能為邏輯0，寫入控制訊號WEB則為邏輯1。在電源電路PC5(n)中，邏輯1的寫入控制訊號WEB會使電晶體M1與M2導通，使電壓VVDD1與VVDD2均維持於工作電壓VDD，正常供電給同一直行各記憶單元中的電晶體P1與P2。同理，邏輯0寫入控制訊號WE會使電源電路PC5N(n)中的電晶體M5與M6導通，使電壓VVSS1與VVSS2均維持於工作電壓VSS，正常地為同一直行各記憶單元中的電晶體N1與N2提供源極供電電壓。
當隨機存取記憶體105要進行寫入時，寫入控制訊號WE致能為邏輯1，寫入控制訊號WEB則為反相的邏輯0，促使電源電路PC5(n)與PC5N(n)根據位元線BL(n)與BLB(n)來個別調控電壓VVDD1、VVDD2、VVSS1與VVSS2。譬如說，當要在記憶單元U(m,n)中寫入邏輯1時，位元線BLB(n)為邏輯0，電源電路PC5(n)中的電晶體M2停止導通，使節點np2近似浮接，降低電壓VVDD2，位元線BL(n)的邏輯1則使電晶體M1維持導通，將電壓VVDD1維持在正常的工作電壓VDD。另一方面，邏輯1的位元線BL(n)與邏輯1寫入控制訊號WE經由反及閘ND1關閉電力開關25c中的電晶體M5，節點nn1近似浮接，使電壓VVSS1向上漂移而超過工作電壓VSS；電晶體M7則使電壓VVSS1不至於過高，讓同一直行中未被存取的其他記憶單元(如記憶單元U(m’,n))仍能正確儲存資料。邏輯0位元線BLB(n)則使電力開關25d中的電晶體M6正常導通，將電壓VVSS2維持在正常的工作電壓VSS。
假設記憶單元U(m,n)原本儲存邏輯0(節點Q為邏輯0，節點QB為邏輯1)，當隨機存取記憶體105要在記憶單元U(m,n)中寫入邏輯1時，就像前段所述，電壓VVDD2會降低，並在記憶單元U(m,n)中降低電晶體P2的導通程度，也使節點QB的電壓經由閘道電晶體T2放電而降低，讓節點QB能更快地由邏輯1翻轉為邏輯0。此外，電壓VVSS1則升高，降低電晶體N1的導通程度，也使節點Q的電壓升高，讓節點Q能更迅速地經由電晶體P1充電而由邏輯0翻轉為邏輯1。在此同時，電壓VVDD1會正常地維持於工作電壓VDD，協助電晶體P1正常導通而將節點Q提高至邏輯1的高電壓，同理，電壓VVSS2會正常地維持於工作電壓VSS，使電晶體N1能正常導通而將節點QB拉低至邏輯0的低電壓。也就是說，經由本發明電源電路PC5(n)與PC5N(n)對電壓VVDD1、VVDD2、VVSS1與VVSS2的個別調控，本發明隨機存取記憶體105能有效提昇資料寫入的效能。
在隨機存取記憶體105中，電源電路PC5(n)與PC5N(n)可分別視為頭(header)電源電路與腳(footer)電源電路。第9圖中的電源電路PC5N(n)僅為本發明的一種實施例；其他種類的實施例可由第3圖、第5圖與第7圖的電源電路PC2(n)、PC3(n)與PC4(n)類推。此外，第3圖、第5圖與第7圖中的隨機存取記憶體亦可比照隨機存取記憶體105的架構，以類似於電源電路PC5N(n)的電路來為同一直行各記憶單元中的電晶體N1與N2分別調控源極供電電壓。
請參考第11圖與第12圖；第11圖示意的是本發明隨機存取記憶體應用於五電晶體靜態記憶單元的一種實施例106，第12圖示意的是隨機存取記憶體106運作的情形。本發明隨機存取記憶體106可以有複數個分列於複數個直行的記憶單元，第11圖中以第n個直行中的記憶單元Uf(m,n)與Uf(m’,n)作為代表。類似於前述的六電晶體靜態記憶單元U(m,n)，記憶單元Uf(m,n)中以電晶體P1與N1、電晶體P2與N2分別形成兩反相器iv1與iv2，並以節點Q與QB作為資料節點。不過，在隨機存取記憶體106中，同一直行各記憶單元Uf(m,n)與Uf(m’,n)只經由單一一條位元線BL(n)存取資料；故記憶單元Uf(m,n)(與Uf(m’,n))也只有一個閘道電晶體T1，其閘極耦接字元線WL(m)，源極汲極耦接於節點nb1與Q之間，以根據字元線WL(m)的電壓決定是否將節點Q導通至位元線BL(n)。
對五電晶體的記憶單元來說，由於節點QB上沒有反相位元線提供電壓控制，故在寫入運作中，需經由位元線BL(n)寫入邏輯1(使節點Q為邏輯1，節點QB為邏輯0)，是較為困難的。為了協助邏輯1的寫入，本發明隨機存取記憶體106會為第n個直行的各記憶單元設置電源電路PC6(n)與PC6N(n)。電源電路PC6(n)中設有一電力開關26及一電力維持器36，以在節點np2提供一電壓VVDD2；節點np2會耦接至各記憶單元Uf(m,n)與Uf(m’,n)的節點ns2，使電壓VVDD2可為同一直行各記憶單元中的電晶體P2提供源極供電電壓。在電力開關26中，電晶體M2(譬如說是一p通道金氧半電晶體)作為一電力電晶體，源極與汲極分別耦接工作電壓VDD與節點np2。反相器IVc與反或閘NR2則形成一邏輯電路，使電晶體M2得以根據寫入控制訊號WEB與位元線BL(n)的資料電壓決定是否將節點np2導通至工作電壓VDD。電力維持器36可用一電晶體M4(如一p通道金氧半電晶體)實現，其源極、閘極與汲極分別耦接工作電壓VDD、工作電壓VSS與節點np2。相較於電晶體M2，電晶體M4可以是一個較弱的電晶體；當電晶體M2不導通時，節點np2會近似浮接使電壓VVDD2偏離工作電壓VDD，而電晶體M4就會提供電流I4補償同一直行記憶單元由節點np2汲取的漏電流，使電壓VVDD2低於工作電壓VDD，但不會過低，以維護同一直行各記憶單元中的資料。
基於類似的技術精神，電源電路PC6N(n)中設有電力開關26c與電力維持器36c，以調控節點nn1的電壓VVSS1。節點nn1會耦接至同一直行各記憶單元中的節點ns3，使電壓VVSS1可為同一直行各記憶單元的電晶體N1提供源極供電電壓。電力開關26c中設有一電晶體M5(如一n通道金氧半電晶體)，並以反及閘ND1與反相器IVd形成一邏輯電路。電晶體M5的汲極與源極分別耦接節點nn1與工作電壓VSS，反及閘ND1將寫入控制訊號WEB的反相訊號和位元線BL(n)的資料電壓作反及邏輯運算，電晶體M5即根據反及邏輯運算的結果控制節點nn1與工作電壓VSS間的導通。電力維持器36c可由一電晶體M7(如一n通道金氧半電晶體)實現，其汲極、閘極與源極分別耦接節點nn1、工作電壓VDD與VSS。相較於電晶體M5，電晶體M7可以是一較弱的電晶體。當電晶體M5停止導通，節點nn1會近似浮接，使電壓VVSS1偏離工作電壓VSS，而電晶體M7則可導通電流I7以汲取同一直行各記憶單元充至節點nn1的漏電流，使電壓VVSS1高於工作電壓VSS，但不會過高，不影響同一直行記憶單元中的資料。
本發明隨機存取記憶體106的運作可簡介如下。當在讀取或待機模式時，寫入控制訊號WEB為邏輯1以代表不進行寫入。邏輯1寫入控制訊號WEB會使電晶體M2與M5導通，不論位元線BL(n)為邏輯0或1。因此，電源電路PC6(n)與PC6N(n)將電壓VVDD2與VVSS1分別維持於工作電壓VDD與VSS，使同一直行各記憶單元能獲得正常供電。
當要進行寫入時，寫入控制訊號WEB會改變為邏輯0，而電源電路PC6(n)與PC6N(n)就會根據位元線BL(n)的電壓分別調控電壓VVDD2與VVSS1。當位元線BL(n)為邏輯0而要在記憶單元Uf(m,n)中寫入邏輯0時，電晶體M2與M5還是會正常導通，電壓VVDD2與VVSS1會正常地維持於工作電壓VDD與VSS。相對地，當位元線BL(n)為邏輯1以在記憶單元Uf(m,n)中寫入邏輯1時，電晶體M2與M5都會停止導通；因此，節點np2與nn1皆近似浮接，使電壓VVDD2降低、電壓VVSS1升高。在記憶單元Uf(m,n)中，降低的電壓VVDD2會弱化電晶體P2的導通程度，並降低節點QB的電壓，使節點QB更容易經由電晶體N2放電而轉為邏輯0；升高的電壓VVSS1則弱化電晶體N1的導通程度，並提高節點Q的電壓，使節點Q更容易經由電晶體P1充電而轉為邏輯1以完成邏輯1的寫入。
延續第11圖的實施例，請參考第13圖與第14圖。第13圖示意的是本發明隨機存取記憶體的又一實施例107，第14圖則示意隨機存取記憶體107的運作情形。類似於第11圖中的隨機存取記憶體106，隨機存取記憶體107亦採用五電晶體的靜態記憶單元，並為第n直行設置一對應的電源電路PC7(n)與PC7N(n)。不過，隨機存取記憶體106的電源電路PC6(n)與PC6N(n)主要用以改善邏輯1的寫入，故電源電路PC6(n)中僅設置一組電力開關與電力維持器。為完整地使邏輯0與邏輯1的寫入均獲得改善，隨機存取記憶體107的電源電路PC7(n)設有兩組電力開關與電力維持器。如第13圖所示，電源電路PC7(n)中設有電力開關27a、27b與電力維持器37a、37b。電力開關27b與電力維持器37b的基本架構與功能與第11圖的電力開關26、電力維持器36相同。電力開關27a、電力維持器37a則在節點np1調控電壓VVDD1；此電壓VVDD1會在同一直行記憶單元的節點ns1為電晶體P1提供源極供電電壓。
在電力開關27a中設有一電晶體M1與一反或閘NR1，電晶體M1與電晶體M2匹配；反或閘NR1則對寫入控制訊號WEB與位元線BL(n)上的資料作反或邏輯運算，使電晶體M1可依據反或邏輯運算的結果決定是否將節點np1導通至工作電壓VDD。電力維持器37a中的電晶體M3與電力維持器37b的電晶體M4相互匹配；當電晶體M1不導通時，電晶體M3提供電流I3以維持適當的電壓VVDD1。
隨機存取記憶體107進行寫入運作的情形可描述如下。當要在記憶單元Uf(m,n)中寫入邏輯1時，邏輯0寫入控制訊號WEB與邏輯1位元線BL(n)使電晶體M1導通，電晶體M2與M5則不導通。因此，電壓VVDD2降低、電壓VVSS1升高，電壓VVDD1則正常地維持為工作電壓VDD。因此，在記憶單元Uf(m,n)中，電晶體P2、N1的導通程度減弱，而電晶體P1的導通能力則不受影響，能正常地將節點Q導通至邏輯1。
相對地，當在記憶單元Uf(m,n)中寫入邏輯0時，位元線BL(n)的邏輯0使電晶體M2與M5導通，電晶體M1則關閉使節點np1近似浮接，電壓VVDD1下降，以在記憶單元Uf(m,n)中弱化電晶體P1的導通程度，加速經由閘道電晶體T1放電降低節點Q的電壓，使邏輯0的寫入能進行地更為順利。如此，隨機存取記憶體107就能較為全面地改善邏輯1的寫入與邏輯0的寫入。
請參考第15圖與第16圖；第15圖為本發明隨機存取記憶體應用於雙埠八電晶體靜態記憶單元的一種實施例108,第16圖示意隨機存取記憶體108的運作情形。隨機存取記憶體108中設有複數個排列於複數直行的記憶單元，第15圖中以第n個直行的記憶單元Ue(m,n)與Ue(m’,n)作為代表。以記憶單元Ue(m,n)為例，其係為雙埠靜態記憶單元，其中，電晶體P1與N1形成反相器iv1、電晶體P2與N2形成另一反相器iv2，此兩反相器iv1與iv2形成閂鎖架構，以在節點Q與QB儲存一位元的資料。記憶單元Ue(m,n)的節點nb1與nb2可視為同一埠的兩差動位元端，分別耦接位元線BL1(n)與反相的位元線BLB1(n)；電晶體T1與T2這對閘道電晶體根據字元線WL1(m)的電壓分別控制節點Q與QB是否能導通至位元線BL1(n)與BLB1(n)。同理，節點nb3與nb4為另一埠的兩差動位元端，分別耦接位元線BL2(n)與BLB2(n)，閘道電晶體T3與T4依據另一字元線WL2(m)分別控制位元線BL2(n)與BLB2(n)對節點Q與QB的存取。利用八電晶體的記憶單元，隨機存取記憶體108可實現出一偶埠(dual port)的靜態隨機存取記憶體。
為增進八電晶體靜態記憶單元的寫入效能、改進寫入運作的特性，隨機存取記憶體108中會為各直行記憶單元設置對應的電源電路，第15圖中的電源電路PC8(n)即對應於第n個直行的各記憶單元Ue(m,n)與Ue(m’,n)。電源電路PC8(n)中設有電力開關28a、28b與電力維持器38a、38b，以調控節點np1與np2的電壓VVDD1與VVDD2。節點np1與np2分別耦接至同一直行各記憶單元中的節點ns1與ns2，使電壓VVDD1與VVDD2可分別作為電晶體P1與P2的源極供電電壓。電力開關28a中設有電晶體M1與反及閘ND1；電晶體M1(如一p通道金氧半電晶體)的源極與汲極分別耦接工作電壓VDD與節點np1，反及閘ND1將位元線BL1(n)與BL2(n)的資料電壓作反及邏輯運算，電晶體M1則根據反及邏輯運算結果控制節點np1與工作電壓VDD間的導通。電力維持器38a可由電晶體M3(如一p通道金氧半電晶體)實現；相較於電晶體M1，電晶體M3是一個導通能力較弱的電晶體。當電晶體M1停止導通，節點np1近似浮接而使電壓VVDD1下降偏離工作電壓VDD；電晶體M3導通的電流I3則可協助維持適當的電壓VVDD1。對稱地，電力開關28b中設有電晶體M2(可和電晶體M1匹配)與反及閘ND2，以根據位元線BLB1(n)與BLB2(n)的反及邏輯運算結果控制節點np2與工作電壓VDD間的導通。電力維持器38b中的電晶體M4則可和電晶體M3匹配；當電晶體M2關閉而使節點np2近似浮接時，電晶體M4導通的電流I4可協助維持適當的電壓VVDD2。
隨機存取記憶體108的運作情形可簡述如下。當隨機存取記憶體108運作於待機模式時，各位元線BL1(n)、BL2(n)、BLB1(n)與BLB2(n)皆為邏輯1，電晶體M1與M2導通，使電壓VVDD1與VVDD2正常維持於工作電壓VDD。於任何一對位元線BL1(n)/BLB1(n)或BL2(n)/BLB2(n)進行寫入時，電源電路PC8(n)的運作情形類似於第3圖中的電源電路PC2(n)。
在進行寫入時，假設隨機存取記憶體108要經由位元線BL1(n)/BLB1(n)這個埠來將邏輯1寫入至記憶單元Ue(m,n)，故字元線WL1(m)會導通電晶體T1與T2，位元線BL1(n)為邏輯1，位元線BLB1(n)為邏輯0。邏輯0的位元線BLB1(n)會關閉電晶體M2，使節點np2近似浮接並降低電壓VVDD2；在記憶單元Ue(m,n)中，電晶體P2的導通程度會因此降低，節點QB的電壓也會下降，使節點QB更容易經由閘道電晶體T2放電而翻轉為邏輯0。此外，邏輯1位元線BL1(n)使電晶體M1導通，將電壓VVDD正常維持於工作電壓VDD，使記憶單元Ue(m,n)中的電晶體P1能順利地將節點Q導通至邏輯1的高電壓。
隨機存取記憶體108可運作於讀取模式以將記憶單元Ue(m,n)中的資料讀出。在此模式下，位元線BL1(n)、BLB1(n)、BL2(n)與BLB2(n)會先被預充電至邏輯1的高電壓，然後字元線WL1(m)與WL2(m)會以邏輯1來導通記憶單元Ue(m,n)中的電晶體T1、T2、T3與T2，使位元線BL1(n)與BL2(n)的電壓可追隨節點Q的電壓，而位元線BL1B(n)與BL2B(n)的電壓可追隨節點QB的電壓。故第16圖中以記號「x」代表邏輯上的隨意(don’t care)。
隨機存取記憶體108僅為本發明應用於雙埠(多埠)記憶單元的一種實施例；電源電路PC8(n)的其他種類實施例可由第1圖、第5圖與第7圖類推而得。此外，隨機存取記憶體108也可依據第9圖揭露的原理設置另一個腳電源電路，以為各記憶單元中的電晶體N1與N2提供電壓VVSS1與VVSS2。
總結來說，如前面討論過的，現代隨機存取記憶體面臨讀取與寫入間的需求矛盾。若針對讀取需求進行優化(像是在記憶單元中採用較弱的閘道電晶體)，寫入運作的效能與特性就會相對劣化。為兼顧寫入運作，本發明隨機存取記憶體係以各直行為基礎，依據位元線的資料來對同一直行各記憶單元中形成閂鎖架構的兩反相器分別進行供電的調控，可弱化記憶單元抵抗資料寫入(資料翻轉)的傾向，並維持/強化記憶單元接受/驅動資料寫入(資料翻轉)的傾向，以增進資料寫入的效能，改善寫入運作的特性(像是訊號雜訊邊界)，也使本發明隨機存取記憶體能兼顧讀取與寫入的速度、效能與特性。
在某些習知技術中，會在寫入某一記憶單元時為對應字元線提供額外高電壓(高於邏輯1的電壓)以增加閘道電晶體的導通程度，但這會導致較為嚴重的半選擇干擾(half-select disturb)問題與穩定度(stability)疑慮；也就是說，對同一橫列、耦接同一字元線的其他記憶單元來說，其閘道電晶體的導通程度也會增加，容易使其所儲存的資料被錯誤地翻轉。相較之下，本發明在存取某一橫列的記憶單元時不需額外提高字元線電壓，不會引發半選擇干擾問題。在另外的習知技術中，則會在進行寫入時統一對各記憶單元的兩反相器提供較弱的供電電壓；此種習知技術雖能弱化記憶單元抵抗資料寫入的傾向，但閂鎖電路的回饋機制也連帶被弱化，無法全面地改善資料寫入運作。而且，由於此習知技術要同時為記憶單元的兩反相器一併切換供電電壓，功耗較高，速度也較慢，完成切換的時間較長。相較之下，本發明係針對各記憶單元中的每一反相器各自進行供電電壓調控，故可更全面地增進寫入效能；而且本發明只需為一個反相器切換供電電壓，功耗可減為一半，切換速度也能加快。
某些習知技術會在記憶單元中增加額外的電晶體來為閂鎖架構的兩反相器進行供電電壓調控。不過，這將使記憶單元的布局面積增加，不利於布局集積度的提昇。另外，由於同一直行的每個記憶單元中都需設置額外的電晶體，故會大幅增加位元線的長度與負載，使位元線的響應速度降低，對資料讀取與寫入都有不利的影響。相較於此種習知技術，本發明不需改變記憶單元的基本架構，不會在記憶單元中增設額外的電晶體，同一直行記憶單元共用同一電源電路，故對位元線負載、運作效能、布局面積及總閘數(gate count)的影響都很小。此外，由於本發明係依據位元線資料的時序進行供電電壓調控，故不需額外的時序控制，亦可抵抗製程、溫度及/或電壓漂移所引發的各種電路特性變異。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101-108．．．隨機存取記憶體
U(m,n)-U(m’,n’)、Uf(m,n)-Uf(m’,n)、Ue(m,n)-Ue(m’,n)．．．記憶單元
21a-25a、21b-25b、25c-25d、26、26c、27a-27c、28a-28b．．．電力開關
31a-35a、31b-35b、35c-35d、36、36c、37a-37c、38a-38b．．．電力保持器
PC1(n)-PC8(n)、PC1(n’)、PC5N(n)-PC7N(n)．．．電源電路
BL(n)、BLB(n)、BL(n’)、BLB(n’)、BL1(n)-BL2(n)、BLB1(n)-BLB2(n)．．．位元線
WL(m)、WL(m’)、WL1(m)-WL2(m)、WL1(m’)-WL2(m’)．．．字元線
WEB、WE．．．寫入控制訊號
VDD、VSS．．．工作電壓
VVDD1、VVDD2、VVSS1、VVSS2．．．電壓
M1-M8、N1-N2、P1-P2、T1-T4、NM1-NM4．．．電晶體
NR1-NR2．．．反或閘
ND1-ND2．．．反及閘
iv1-iv2、IVa-IVd．．．反相器
I3-I4、I7-I8．．．電流
nb1-nb4、ns1-ns4、np1-np2、Q、QB、nn1-nn2．．．節點
第1圖與第2圖分別示意本發明隨機存取記憶體的一種實施例與其運作情形。
第3圖與第4圖分別示意本發明隨機存取記憶體另一實施例與其運作情形。
第5圖與第6圖分別示意本發明隨機存取記憶體又一實施例與其運作情形。
第7圖與第8圖分別示意本發明隨機存取記憶體再一實施例與其運作情形。
第9圖與第10圖分別示意本發明隨機存取記憶體另一實施例與其運作情形。
第11圖與第12圖分別示意本發明隨機存取記憶體又一實施例與其運作情形。
第13圖與第14圖分別示意本發明隨機存取記憶體再一實施例與其運作情形。
第15圖與第16圖分別示意本發明隨機存取記憶體另一實施例與其運作情形。
101‧‧‧隨機存取記憶體
U(m,n)-U(m’,n’)‧‧‧記憶單元
21a-21b‧‧‧電力開關
31a-31b‧‧‧電力保持器
PC1(n)、PC1(n’)‧‧‧電源電路
BL(n)、BLB(n)、BL(n’)、BLB(n’)‧‧‧位元線
WL(m)、WL(m’)‧‧‧字元線
WEB‧‧‧寫入控制訊號
VDD、VSS‧‧‧工作電壓
VVDD1、VVDD2‧‧‧電壓
M1-M4、N1-N2、P1-P2、T1-T2‧‧‧電晶體
NR1-NR2‧‧‧反或閘
iv1-iv2‧‧‧反相器
I3-I4‧‧‧電流
nb1-nb2、ns1-ns2、np1-np2、Q、QB‧‧‧節點

Claims (10)

  1. 一種隨機存取記憶體，其包含有：複數個排列為一直行(column)的記憶單元，各記憶單元設有一第一電力端、一第二電力端與一位元端，該複數個記憶單元的位元端均耦接至同一位元線，而每一記憶單元包含有：一第一反相器，具有一電源端、一輸入端與一輸出端，分別耦接該第一電力端、一第二資料節點與一第一資料節點；一第二反相器，具有一電源端、一輸入端與一輸出端，分別耦接該第二電力端、該第一資料節點與該第二資料節點；以及一閘道電晶體，一端耦接該位元端，另一端耦接該第二資料節點與該第一資料節點的其中之一；以及一電源電路，設有一供電端，耦接該複數個記憶單元的第一電力端；該電源電路包含有：一電力開關，耦接該位元線與該供電端，以根據該位元線上的電壓決定是否要將該供電端導通至一工作電壓。
  2. 如申請專利範圍第1項的隨機存取記憶體，其中該電源電路另包含有：一電力維持器，耦接該供電端；當該電力開關未將該供電端導通至該工作電壓時，該電力維持器於該供電端提供一電流。
  3. 如申請專利範圍第1項的隨機存取記憶體，其中該電力開關包含有：一電力電晶體，具有一閘極與兩連接端，分別耦接該位元線、該工作電壓與該供電端。
  4. 如申請專利範圍第3項的隨機存取記憶體，其中該電力開關另包含有：一邏輯電路，耦接於該閘極與該位元線之間；該邏輯電路將該位元線的電壓與一寫入控制訊號進行邏輯運算，而該電力電晶體係根據該邏輯電路的運算結果決定是否將該供電端導通至該工作電壓。
  5. 如申請專利範圍第1項的隨機存取記憶體，其中，每一記憶單元中的閘道電晶體係耦接於該第一資料節點與該位元端之間，而每一記憶單元另設有一第二位元端，並另包含有一第二閘道電晶體，耦接於該第二資料節點與該第二位元端之間；該複數個記憶單元的第二位元端均耦接至一第二位元線；該電源電路另設有一第二供電端，耦接該複數個記憶單元的第二電力端，而該電源電路另包含有：一第二電力開關，耦接該第二位元線與該第二供電端，以根據該第二位元線上的電壓決定是否要將該第二供電端導通至該工作電壓。
  6. 如申請專利範圍第1項的隨機存取記憶體，其中，該複數個記憶單元中的每一記憶單元另設有一第三電力端與一第四電力端；每一記憶單元中的第一反相器另設有一第二電源端，耦接該第三電力端；每一記憶單元中的第二反相器另設有一第二電源端，耦接該第四電力端；而該隨機存取記憶體另包含有：一第二電源電路，設有一供電端，耦接該複數個記憶單元的第四電力端；而該第二電源電路包含有：一第二電力開關，耦接該位元線與該第二電源電路的供電端，以根據該位元線上的電壓決定是否要將該第二電源電路的供電端導通至一第二工作電壓；其中該第二工作電壓與該工作電壓相異。
  7. 如申請專利範圍第6項的隨機存取記憶體，其中該第二電源電路另包含有：一第二電力維持器，耦接至該第二電源電路的供電端；當該第二電力開關未將第二電源電路的供電端導通至該第二工作電壓時，該第二電力維持器於該第二電源電路的供電端提供一電流。
  8. 如申請專利範圍第1項的隨機存取記憶體，其中，每一記憶單元中的閘道電晶體係耦接於該第一資料節點與該位元端之間，而每一記憶單元另設有一第二位元端、一第三電力端與一第四電力端，並另包含有一第二閘道電晶體，耦接於該第二資料節點與該第二位元端之間；而每一記憶單元中的第一反相器另設有一第二電源端，耦接該第三電力端；每一記憶單元中的第二反相器另設有一第二電源端，耦接該第四電力端；該複數個記憶單元的第二位元端均耦接至一第二位元線，而該隨機存取記憶體另包含有：一第二電源電路，設有一供電端，耦接該複數個記憶單元的第四電力端；而該第二電源電路包含有：一第二電力開關，耦接該第二位元線與該第二電源電路的供電端，以根據該第二位元線上的電壓決定是否要將該第二電源電路的供電端導通至一第二工作電壓；其中該第二工作電壓與該工作電壓相異。
  9. 如申請專利範圍第1項的隨機存取記憶體，其中，每一記憶單元中的閘道電晶體係耦接於該第一資料節點與該位元端之間，而每一記憶單元另設有一第二位元端與一第二閘道電晶體，該第二閘道電晶體耦接於該第一資料節點與該第二位元端之間；該複數個記憶單元的第二位元端均耦接至一第二位元線，而該電源電路中的電力開關係依據該位元線的電壓與該第二位元線的電壓決定是否將該工作電壓導通至該供電端。
  10. 如申請專利範圍第9項的隨機存取記憶體，其中，該電力開關中包含有：一電力電晶體，具有一閘極與兩連接端，該兩連接端分別耦接該工作電壓與該供電端；一邏輯電路，耦接於該電力電晶體的閘極、該位元線與該第二位元線之間；該邏輯電路將該位元線的電壓與該第二位元線的電壓進行邏輯運算，而該電力電晶體係根據該邏輯電路的運算結果決定是否將該供電端導通至該工作電壓。
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