TWI757190B - 靜態隨機存取記憶體 - Google Patents

靜態隨機存取記憶體 Download PDF

Info

Publication number
TWI757190B
TWI757190B TW110118920A TW110118920A TWI757190B TW I757190 B TWI757190 B TW I757190B TW 110118920 A TW110118920 A TW 110118920A TW 110118920 A TW110118920 A TW 110118920A TW I757190 B TWI757190 B TW I757190B
Authority
TW
Taiwan
Prior art keywords
transistor
electrically connected
loop
storage node
pull
Prior art date
Application number
TW110118920A
Other languages
English (en)
Other versions
TW202247167A (zh
Inventor
王朝欽
郭千平
Original Assignee
國立中山大學
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 國立中山大學 filed Critical 國立中山大學
Priority to TW110118920A priority Critical patent/TWI757190B/zh
Application granted granted Critical
Publication of TWI757190B publication Critical patent/TWI757190B/zh
Publication of TW202247167A publication Critical patent/TW202247167A/zh

Links

Images

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種靜態隨機存取記憶體包含一記憶體單元及一資料讀寫單元，該資料讀寫單元電性連接該記憶體單元，該記憶體單元具有一電晶體對、一上拉迴路電晶體、一傳輸電晶體、一防擾動電晶體及一放電電晶體，該電晶體對用以鎖存資料，該上拉迴路電晶體可選擇性地斷開或建立一上拉迴路，藉此提高靜態隨機存取記憶體的靜態雜訊邊際。

Description

靜態隨機存取記憶體
本發明是關於一種靜態隨機存取記憶體，特別是關於一種可將上拉迴路斷開之靜態隨機存取記憶體。
請參查中華民國發明專利證書號第I700695號，其為本案發明人已核准之發明專利「靜態隨機存取記憶體」，其中，該靜態隨機存取記憶體包含一電源門控電路、一SRAM單元及一資料讀寫單元，該SRAM單元於一存取模式時，該電源門控電路傳送一電源電壓至該SRAM單元，而該SRAM單元於一待命模式時，該電源門控電路傳送一降壓電壓至該SRAM單元，由於該SRAM單元藉由該電源門控電路能夠於待命模式下使用電壓較該電源電壓低之該降壓電壓，而可大幅降低功率消耗。雖然藉由該電源門控電路可降低該靜態隨機存取記憶體於待命時的功率消耗，但卻會造成整體之該靜態隨機存取記憶體的靜態雜訊邊際(Static Noise Margin, SNM)下降。
本發明的主要目的在於透過上拉迴路電晶體的設置，讓該記憶體單元在寫入資料1時能夠將上拉迴路斷開，並在寫入資料0時將上拉迴路導通，而讓該靜態隨機存取記憶體具有極佳的靜態雜訊邊際。
本發明之一種靜態隨機存取記憶體包含一記憶體單元及一資料讀寫單元，該記憶體單元具有一電晶體對、一上拉迴路電晶體、一傳輸電晶體、一防擾動電晶體及一放電電晶體，該電晶體對具有一第一電晶體及一第二電晶體，該第一電晶體接收一電源電壓並電性連接一儲存節點及一反儲存節點，該上拉迴路電晶體接收該電源電壓並電性連接該第二電晶體及一傳輸節點，該第二電晶體電性連接該儲存節點、該反儲存節點及該傳輸節點，且該第二電晶體經由該上拉迴路電晶體接收該電源電壓，該傳輸電晶體電性連接該反儲存節點及該傳輸節點，該防擾動電晶體電性連接該傳輸節點，該放電電晶體電性連接該儲存節點、該反儲存節點及一接地端，其中，該上拉迴路電晶體可選擇性地截止或導通該第二電晶體接收該電源電壓，該資料讀寫單元電性連接該防擾動電晶體。
本發明藉由該上拉迴路電晶體可選擇性的斷開或建立上拉迴路，且資料皆是藉由改變該反儲存節點的電位來對該儲存節點完成資料寫入，可有效地提高該靜態隨機存取記憶體的靜態雜訊邊際。
請參閱第1圖，其為本發明之一第一實施例，一種靜態隨機存取記憶體100的電路圖，該靜態隨機存取記憶體100具有複數個記憶體單元110及一資料讀寫單元120，該些記憶體單元110電性連接該資料讀寫單元120，由於多個該記憶體單元110能共用一個該資料讀寫單元120，圖式中是以同一欄之該些記憶體單元110連接同一個該資料讀寫單元120為例，在其他實施例中，該靜態隨機存取記憶體100可由多欄之該些記憶體單元110及多個該資料讀寫單元120構成。
在本實施例中，該記憶體單元110具有一電晶體對111、一上拉迴路電晶體112、一傳輸電晶體113、一防擾動電晶體114及一放電電晶體115。該電晶體對111具有一第一電晶體111a及一第二電晶體111b，該第一電晶體111a接收一電源電壓VDD並電性連接一儲存節點Q及一反儲存節點Qb，該上拉迴路電晶體112接收該電源電壓VDD並電性連接該第二電晶體111b及一傳輸節點N，該第二電晶體111b電性連接該儲存節點Q、該反儲存節點Qb及該傳輸節點N，且該第二電晶體111b經由該上拉迴路電晶體112接收該電源電壓VDD，該上拉迴路電晶體112可選擇性地截止或導通該第二電晶體111b接收該電源電壓VDD，而能夠斷開該第二電晶體111b的上拉迴路。其中，該第一電晶體111a、該第二電晶體111b及該上拉迴路電晶體112皆為高門檻值P型電晶體(High threshold voltage PMOS)，具有較小驅動電流以避免漏電流對儲存資料的影響，而對該儲存節點Q及該反儲存節點Qb有著較佳的資料鎖存能力。
該第一電晶體111a之一源極接收該電源電壓VDD，該第一電晶體111a之一閘極電性連接該反儲存節點Qb，該第一電晶體111a之一汲極電性連接該儲存節點Q，該反儲存節點Qb的電位用以控制該第一電晶體111a導通或截止。該上拉迴路電晶體112之一源極接收該電源電壓VDD，該上拉迴路電晶體112之一閘極接收一上拉迴路控制訊號WLO，該上拉迴路電晶體112之一汲極電性連接該第二電晶體111b及該傳輸節點N，該上拉迴路電晶體112受該上拉迴路控制訊號WLO的電位控制其導通或截止，而在截止時斷開該第二電晶體111b的上拉迴路。該第二電晶體111b之一源極電性連接該上拉迴路電晶體112之該汲極，該第二電晶體111b之一閘極電性連接該儲存節點Q，該第二電晶體111b之一汲極電性連接該反儲存節點Qb，該儲存節點Q的電位用以控制該第二電晶體111b導通或截止。
該傳輸電晶體113電性連接該反儲存節點Qb及該傳輸節點N，該防擾動電晶體114電性連接該傳輸節點N，該放電電晶體115電性連接該儲存節點Q、該反儲存節點Qb及一接地端，其中，該傳輸電晶體113及該防擾動電晶體114為超低門檻值N型電晶體(Ultra-Low threshold voltage NMOS)，具有較大驅動電流而有著較佳的反應速度。該放電電晶體115則為高門檻值N型電晶體(High threshold voltage NMOS)，具有較小驅動電流而在截止時避免漏電流影響該儲存節點Q之儲存資料。
該傳輸電晶體113之一汲極電性連接該反儲存節點Qb，該傳輸電晶體113之一閘極接收一寫入訊號WA，該傳輸電晶體113之一源極電性連接該傳輸節點N，該傳輸電晶體113受該寫入訊號WA的電位控制其導通或截止。該防擾動電晶體114之一汲極電性連接該傳輸節點N，該防擾動電晶體114之一閘極接收一字元線訊號WL，該防擾動電晶體114之一源極電性連接該資料讀寫單元120，該防擾動電晶體114受該字元線訊號WL的電位控制其導通或截止。
該放電電晶體115之一汲極電性連接電性連接該儲存節點Q，該放電電晶體115之一閘極電性連接該反儲存節點Qb，該放電電晶體115之一源極電性連接該接地端，該反儲存節點Qb的電位用以控制該放電電晶體115導通或截止。其中該反儲存節點Qb儲存的數據為1、該儲存節點Q儲存數據為0時，該放電電晶體115導通而提供該儲存節點Q一個漏電流路徑，以避免漏電流於該儲存節點Q累積。
該資料讀寫單元120具有一反位元線121、一預放電電晶體122、一反向元件123及一位元線124，該反位元線121電性連接該防擾動電晶體114，且該反位元線121輸出一反位元值BLB，該預放電電晶體122電性連接該反位元線121及該接地端，該反向元件123電性連接該反位元線121，該位元線124電性連接該反向元件123，且該位元線124輸出一位元值BL。該預放電電晶體122受一預放電控制訊號PreD控制其是否將該反位元線121接地，較佳的，該預放電電晶體122為一超低門檻值N型電晶體，具有較大驅動電流而有著較快的放電速度。
較佳的，請參閱第2圖，該反向元件123為一正回授感測放大器架構(Positive Feedback Op-Amp Sensing Architecture)，其另接收一感測放大器控制訊號SA_EN，當該感測放大器控制訊號SA_EN為低電位時，可讀取到該位元值BL為1，反之，在該感測放大器控制訊號SA_EN為高電位時，可讀取到該位元值BL為0，藉由正回授感測放大器架構可解決習知之單端讀取靜態隨機存取記憶體在讀取“0”時無法達到全擺幅以及讀取時間過長的問題。
請參閱第3圖，其為該靜態隨機存取記憶體100之相關控制訊號的電位變化。在寫入資料1時，該預放電控制訊號PreD、該寫入訊號WA、該上拉迴路控制訊號WLO及該字元線訊號WL為高電位，使該預放電電晶體122、該傳輸電晶體113及該防擾動電晶體114導通，該上拉迴路電晶體112截止。請配合參閱第1圖，此時，該反位元線121經由該預放電電晶體122接地使該反位元值BLB為低電位，該位元值BL為高電位，該反儲存節點Qb則經由該傳輸電晶體113及該防擾動電晶體114接地而為低電位並導通該第一電晶體111a，使該儲存節點Q接收該電源電壓VDD而拉至高電位完成寫入資料1。較佳的，由於在寫入資料1時透過了該上拉迴路電晶體112的截止使得該第二電晶體111b連接至該電源電壓VDD的上拉迴路斷開，而能夠有效提高該靜態隨機存取記憶體100的靜態雜訊邊際。
請參閱第3圖，在讀取資料1時，該寫入訊號WA、該上拉迴路控制訊號WLO及該字元線訊號WL為高電位，該預放電控制訊號PreD為低電位，使該傳輸電晶體113及該防擾動電晶體114導通，該上拉迴路電晶體112及該預放電電晶體122截止。請配合參閱第1圖，此時，該反位元線121經由該傳輸電晶體113及該防擾動電晶體114電性連接該反儲存節點Qb，使得該反位元值BLB與該反儲存節點Qb同樣為低電位，再經由該反向元件123反向至該位元線124而得到該位元值BL為高電位完成讀取資料1。
請參閱第3圖，在寫入資料0時，該預放電控制訊號PreD及該寫入訊號WA為高電位，該上拉迴路控制訊號WLO及該字元線訊號WL為低電位，使該上拉迴路電晶體112、該預放電電晶體122及該傳輸電晶體113導通，該防擾動電晶體114截止。請配合參閱第1圖，此時，該反儲存節點Qb經由該傳輸電晶體113及該上拉迴路電晶體112接收該電源電壓VDD而拉高至高電位，使得該第一電晶體111a截止、該放電電晶體115導通，使該儲存節點Q為低電位而完成寫入資料0。
請參閱第3圖，在讀取資料0時，該寫入訊號WA及該字元線訊號WL為高電位，該上拉迴路控制訊號WLO及該預放電控制訊號PreD為低電位，使該上拉迴路電晶體112、該傳輸電晶體113及該防擾動電晶體114導通。請配合參閱第1圖，此時，該反位元線121經由該傳輸電晶體113及該防擾動電晶體114電性連接該反儲存節點Qb，使得該反位元值BLB與該反儲存節點Qb同樣為高電位，再經由該反向元件123反向至該位元線124而得到該位元值BL為低電位完成讀取資料0，此外，由於該第二電晶體111b及該上拉迴路電晶體112亦導通，該反儲存節點Qb經由該第二電晶體111b及該上拉迴路電晶體112接收該電源電壓VDD而可持續地維持在高電位。
本實施例在寫入資料1時將該上拉迴路電晶體112截止而斷開上拉迴路，並在寫入資料0時該上拉迴路電晶體112導通而建立上拉迴路，且寫入資料1及0都是透過改變該反儲存節點Qb的電位大小來達成，藉此可有效地提高該靜態隨機存取記憶體100的靜態雜訊邊際。
請參閱第4圖，其為本發明之一第二實施例之該靜態隨機存取記憶體100的電路圖，其與第一實施例的差異在於其另包含有一電源門控電路130，該電源門控電路130具有一第一迴路L1及一第二迴路L2，該第一迴路L1及該第二迴路L2接收該電源電壓VDD，該第一迴路L1具有一第一開關電晶體131，且該第一開關電晶體131受一門控電路控制訊號WLB控制，該第一迴路L1用以輸出該電源電壓VDD，該第二迴路L2具有一第二開關電晶體132及一降壓電晶體133，且該第二開關電晶體132受該字元線訊號WL控制，該第二迴路L2用以將該電源電壓VDD降壓，其中該記憶體單元110經由該第一迴路L1或該第二迴路L2接收該電源電壓VDD或降壓後之該電源電壓VDD。較佳的，同一欄之該些記憶體單元110可使用同一個該電源門控電路130，若同一欄之該些記憶體單元110其中之一在使用時(寫入或讀取)，該門控電路控制訊號WLB為低電位，以透過該第一迴路L1將該電源電壓VDD傳送至該些記憶體單元110。相對地，若同一欄之該些記憶體單元110皆為待命狀態時，該門控電路控制訊號WLB為高電位而截止該第一開關電晶體131，且該字元線訊號WL導通並經由該降壓電晶體133將降壓後之該電源電壓VDD傳送至該些記憶體單元110，而可降低該靜態隨機存取記憶體100的功率消耗。
本發明藉由該上拉迴路電晶體112可選擇性的斷開或建立上拉迴路，且資料皆是藉由改變該反儲存節點Qb的電位來對該儲存節點Q完成資料寫入，可有效地提高該靜態隨機存取記憶體100的靜態雜訊邊際。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100:靜態隨機存取記憶體 110:記憶體單元 111:電晶體對 111a:第一電晶體 111b:第二電晶體 112:上拉迴路電晶體 113:傳輸電晶體 114:防擾動電晶體 115:放電電晶體 120:資料讀寫單元 121:反位元線 122:預放電電晶體 123:反向元件 124:位元線 130:電源門控電路 131:第一開關電晶體 132:第二開關電晶體 133:降壓電晶體 L1:第一迴路 PreD:預放電控制訊號 L2:第二迴路 VDD:電源電壓 Q:儲存節點 Qb:反儲存節點 N:傳輸節點 WLO:上拉迴路控制訊號 WA:寫入訊號 WL:字元線訊號 WLB:門控電路控制訊號 BLB:反位元值 BL:位元值 SA_EN:感測放大器控制訊號
第1圖：依據本發明之一第一實施例，一靜態隨機存取記憶體的電路圖。 第2圖：依據本發明之一第一實施例，一反向元件的電路圖。 第3圖：依據本發明之一第一實施例，該靜態隨機存取記憶體之相關控制訊號的電位變化表。 第4圖：依據本發明之一第二實施例，一靜態隨機存取記憶體的電路圖。
100:靜態隨機存取記憶體
110:記憶體單元
111:電晶體對
111a:第一電晶體
111b:第二電晶體
112:上拉電晶體
113:傳輸電晶體
114:防擾動電晶體
115:放電電晶體
120:資料讀寫單元
121:反位元線
122:預放電電晶體
123:反向元件
124:位元線
VDD:電源電壓
Q:儲存節點
Qb:反儲存節點
N:傳輸節點
WLO:上拉迴路控制訊號
WA:寫入訊號
WL:字元線訊號
BLB:反位元值
BL:位元值
PreD:預放電控制訊號

Claims (10)

  1. 一種靜態隨機存取記憶體，其包含： 一記憶體單元，具有一電晶體對、一上拉迴路電晶體、一傳輸電晶體、一防擾動電晶體及一放電電晶體，該電晶體對具有一第一電晶體及一第二電晶體，該第一電晶體接收一電源電壓並電性連接一儲存節點及一反儲存節點，該上拉迴路電晶體接收該電源電壓並電性連接該第二電晶體及一傳輸節點，該第二電晶體電性連接該儲存節點、該反儲存節點及該傳輸節點，且該第二電晶體經由該上拉迴路電晶體接收該電源電壓，該傳輸電晶體電性連接該反儲存節點及該傳輸節點，該防擾動電晶體電性連接該傳輸節點，該放電電晶體電性連接該儲存節點、該反儲存節點及一接地端，其中，該上拉迴路電晶體可選擇性地截止或導通該第二電晶體接收該電源電壓；以及 一資料讀寫單元，電性連接該防擾動電晶體。
  2. 如請求項1之靜態隨機存取記憶體，其中該第一電晶體之一源極接收該電源電壓，該第一電晶體之一閘極電性連接該反儲存節點，該第一電晶體之一汲極電性連接該儲存節點。
  3. 如請求項1或2之靜態隨機存取記憶體，其中該上拉迴路電晶體之一源極接收該電源電壓，該上拉迴路電晶體之一閘極接收一上拉迴路控制訊號，該上拉迴路電晶體之一汲極電性連接該第二電晶體及該傳輸節點。
  4. 如請求項3之靜態隨機存取記憶體，其中該第二電晶體之一源極電性連接該上拉迴路電晶體之該汲極，該第二電晶體之一閘極電性連接該儲存節點，該第二電晶體之一汲極電性連接該反儲存節點。
  5. 如請求項1之靜態隨機存取記憶體，其中該傳輸電晶體之一汲極電性連接該反儲存節點，該傳輸電晶體之一閘極接收一寫入訊號，該傳輸電晶體之一源極電性連接該傳輸節點。
  6. 如請求項1之靜態隨機存取記憶體，其中該防擾動電晶體之一汲極電性連接該傳輸節點，該防擾動電晶體之一閘極接收一字元線訊號，該防擾動電晶體之一源極電性連接該資料讀寫單元。
  7. 如請求項1之靜態隨機存取記憶體，其中該放電電晶體之一汲極電性連接電性連接該儲存節點，該放電電晶體之一閘極電性連接該反儲存節點，該放電電晶體之一源極電性連接該接地端。
  8. 如請求項1之靜態隨機存取記憶體，其中該資料讀寫單元具有一反位元線、一預放電電晶體、一反向元件及一位元線，該反位元線電性連接該防擾動電晶體，該預放電電晶體電性連接該反位元線及該接地端，該反向元件電性連接該反位元線，該位元線電性連接該反向元件。
  9. 如請求項8之靜態隨機存取記憶體，其中該反向元件為一正回授感測放大器架構(Positive Feedback Op-Amp Sensing Architecture)。
  10. 如請求項1之靜態隨機存取記憶體，其包含有一電源門控電路，該電源門控電路具有一第一迴路及一第二迴路，該第一迴路及該第二迴路接收該電源電壓，該第一迴路具有一第一開關電晶體，且該第一開關電晶體受一門控電路控制訊號控制，該第一迴路用以輸出該電源電壓，該第二迴路具有一第二開關電晶體及一降壓電晶體，且該第二開關電晶體受一字元線訊號控制，該第二迴路用以將該電源電壓降壓，其中該記憶體單元經由該第一迴路或該第二迴路接收該電源電壓或降壓之該電源電壓。
TW110118920A 2021-05-25 2021-05-25 靜態隨機存取記憶體 TWI757190B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW110118920A TWI757190B (zh) 2021-05-25 2021-05-25 靜態隨機存取記憶體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110118920A TWI757190B (zh) 2021-05-25 2021-05-25 靜態隨機存取記憶體

Publications (2)

Publication Number Publication Date
TWI757190B true TWI757190B (zh) 2022-03-01
TW202247167A TW202247167A (zh) 2022-12-01

Family

ID=81710566

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110118920A TWI757190B (zh) 2021-05-25 2021-05-25 靜態隨機存取記憶體

Country Status (1)

Country Link
TW (1) TWI757190B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050281109A1 (en) * 2002-11-26 2005-12-22 Yannick Martelloni SRAM memory cell and method for compensating a leakage current flowing into the SRAM memory cell
US8693237B2 (en) * 2012-02-01 2014-04-08 National Chiao Tung University Single-ended SRAM with cross-point data-aware write operation
TWI482154B (zh) * 2012-11-27 2015-04-21 Univ Nat Sun Yat Sen 單端無載式靜態隨機存取記憶體
TW201601151A (zh) * 2014-06-18 2016-01-01 國立中山大學 靜態隨機存取記憶體之讀取延遲補償電路
US20170084314A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Single ended bitline current sense amplifier for sram applications
TWI630611B (zh) * 2017-06-12 2018-07-21 國立中山大學 單端無載式靜態隨機存取記憶體
TWI689925B (zh) * 2018-11-06 2020-04-01 國立中山大學 單端讀寫無擾動式靜態隨機存取記憶體
TWI700695B (zh) * 2020-01-02 2020-08-01 國立中山大學 靜態隨機存取記憶體

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050281109A1 (en) * 2002-11-26 2005-12-22 Yannick Martelloni SRAM memory cell and method for compensating a leakage current flowing into the SRAM memory cell
US8693237B2 (en) * 2012-02-01 2014-04-08 National Chiao Tung University Single-ended SRAM with cross-point data-aware write operation
TWI482154B (zh) * 2012-11-27 2015-04-21 Univ Nat Sun Yat Sen 單端無載式靜態隨機存取記憶體
TW201601151A (zh) * 2014-06-18 2016-01-01 國立中山大學 靜態隨機存取記憶體之讀取延遲補償電路
US20170084314A1 (en) * 2015-09-17 2017-03-23 International Business Machines Corporation Single ended bitline current sense amplifier for sram applications
TWI630611B (zh) * 2017-06-12 2018-07-21 國立中山大學 單端無載式靜態隨機存取記憶體
TWI689925B (zh) * 2018-11-06 2020-04-01 國立中山大學 單端讀寫無擾動式靜態隨機存取記憶體
TWI700695B (zh) * 2020-01-02 2020-08-01 國立中山大學 靜態隨機存取記憶體

Also Published As

Publication number Publication date
TW202247167A (zh) 2022-12-01

Similar Documents

Publication Publication Date Title
US6181640B1 (en) Control circuit for semiconductor memory device
JP5675105B2 (ja) 改良形書込み動作を行う２ポートｓｒａｍ
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
JP5712299B2 (ja) 独立ゲートＦｉｎＦＥＴを使用する安定ＳＲＡＭビットセル設計
JP3326560B2 (ja) 半導体メモリ装置
CN109658960B (zh) 一种具有超低功耗和高写裕度的12t tfet sram单元电路
TWI463493B (zh) 靜態隨機存取記憶體胞元及其操作方法
US11854652B2 (en) Sense amplifier sleep state for leakage savings without bias mismatch
JP2005085454A (ja) メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法
US7082048B2 (en) Low voltage operation DRAM control circuits
US11430507B2 (en) Memory device with enhanced access capability and associated method
JPWO2004077441A1 (ja) 半導体記憶装置
CN109859791B (zh) 一种全隔离结构9管sram存储单元及其读写操作方法
CN109935260B (zh) 一种利用多次复用策略的平均7t1r单元电路
US8611162B2 (en) Circuit for preventing a dummy read in a memory
TWI757190B (zh) 靜態隨機存取記憶體
CN111916125A (zh) 一种低压下提升读写速度和稳定性的sram存储单元电路
TWI700695B (zh) 靜態隨機存取記憶體
CN108766494B (zh) 一种具有高读噪声容限的sram存储单元电路
US9406374B1 (en) Mitigating leakage in memory circuits
TWI699764B (zh) 記憶體寫入裝置及方法
TW201826274A (zh) 六電晶體靜態隨機存取記憶體單元及其操作方法
TWI838913B (zh) 靜態隨機存取記憶體位元單元
KR20190033961A (ko) 초저전압 메모리 장치 및 그 동작 방법
KR100662215B1 (ko) 에스램 회로 및 그 구동방법