CN108766494B - 一种具有高读噪声容限的sram存储单元电路 - Google Patents

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Abstract

一种具有高读噪声容限的SRAM存储单元电路，属于集成电路技术领域。第一NMOS管的栅极连接第二NMOS管的栅极和字线，其漏极作为共享传输端，其源极连接第二PMOS管、第三PMOS管、第四NMOS管和第六NMOS管的栅极以及第一PMOS管和第三NMOS管的漏极；第二NMOS管的漏极连接位线，其源极连接第一PMOS管和第五NMOS管的栅极以及第三PMOS管和第六NMOS管的漏极；第二PMOS管的源极连接第一PMOS管的源极并连接电源电压，其漏极连接第三NMOS管的栅极、第三PMOS管的源极和第四NMOS管的漏极；第五NMOS管的漏极连接第三NMOS管的源极，其源极连接第四NMOS管和第六NMOS管的源极并接地。本发明具有较高的读噪声容限，能够解决半选问题，用于位交错阵列结构中可以改善存储器的软错误率问题。

Description

一种具有高读噪声容限的SRAM存储单元电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种具有高读噪声容限SRAM存储单元电路，可以应用于位交错结构解决半选问题。
背景技术
近年来，以无线传感网络和医疗电子设备为代表的应用领域对片上系统的功耗和性能要求越来越高，嵌入式静态随机存储器SRAM是片上系统的关键组成模块之一。降低电源电压是保证SRAM低功耗的有效手段，然而，电源电压的降低会带来一些不好的影响，例如降低了读写稳定性，因此，设计低压SRAM的一个标准是提高单元的读写性能。
低压SRAM单元设计的另一个标准是解决写操作时的半选问题，工艺节点进入纳米级以后，多比特位软错误率呈指数增加，而传统的纠错编码技术也只能解决单位比特的软错误率。位交错结构的提出解决了多比特软错误，但是会带来半选问题，破坏半选单元的存储状态。因此，设计一种能够用于位交错结构的SRAM单元很有必要。
目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，6T用于位交错结构时，会导致半选问题，在较低电压下，写操作变得困难。通过器件尺寸的调节可以满足一定的设计需要，但是单纯地靠调节器件尺寸来实现设计目标已经变得不太现实了，而且读噪声容限的提高和写裕度的提升是矛盾的。
发明内容
针对上述传统SRAM存储单元电路存在的读写性能较低且用于位交错结构时会导致半选问题等不足之处，本发明提出一种9T结构的SRAM存储单元电路，通过在结构上的改进在不影响写稳定性的同时来提升SRAM存储单元的读噪声容限，能够应用于位交错结构中解决单选问题，改善软错误率。
本发明的技术方案为：
一种具有高读噪声容限的SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3，
第一NMOS管MN1的栅极连接第二NMOS管MN2的栅极和字线WL，其漏极作为共享传输端，其源极连接第二PMOS管MP2、第三PMOS管MP3、第四NMOS管MN4和第六NMOS管MN6的栅极以及第一PMOS管MP1和第三NMOS管MN3的漏极；
第二NMOS管MN2的漏极连接位线BL，其源极连接第一PMOS管MP1和第五NMOS管MN5的栅极以及第三PMOS管MP3和第六NMOS管MN6的漏极；
第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接电源电压，其漏极连接第三NMOS管MN3的栅极、第三PMOS管MP3的源极和第四NMOS管MN4的漏极；
第五NMOS管MN5的漏极连接第三NMOS管MN3的源极，其源极连接第四NMOS管MN4和第六NMOS管MN6的源极并接地；
所有的NMOS管的体端均接地，所有的PMOS管的体端均连接电源电压。
具体的，所述SRAM存储单元电路组成存储阵列时，同一列中相邻的两个SRAM存储单元阵列连接同一个共享传输管SPT，所述共享传输管SPT的漏极连接所述SRAM存储单元阵列的共享传输端，其栅极连接写字线WWL，其源极接地。
本发明的有益效果为：本发明提供了一种SRAM存储单元电路，结合基于该电路的读写方式，使得本发明具有较高的读噪声容限；本发明能够解决半选问题，能够用于位交错阵列结构改善存储器的软错误率问题。
附图说明
图1为传统的6T SRAM存储单元电路的结构示意图。
图2为本发明提出的一种具有高读噪声容限的SRAM存储单元电路的结构示意图。
图3为本发明提出的一种具有高读噪声容限的SRAM存储单元电路的工作原理波形图。
图4为传统6T SRAM和本发明的9T SRAM在不同电源电压下读噪声容限的对比图。
图5为本发明提出的一种具有高读噪声容限的SRAM存储单元电路用于位交错阵列结构时解决半选问题示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
本发明提出的SRAM存储单元电路，为9T结构，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3，第一NMOS管MN1的栅极连接第二NMOS管MN2的栅极和字线WL，其漏极作为共享传输端，其源极连接第二PMOS管MP2、第三PMOS管MP3、第四NMOS管MN4和第六NMOS管MN6的栅极以及第一PMOS管MP1和第三NMOS管MN3的漏极；第二NMOS管MN2的漏极连接位线BL，其源极连接第一PMOS管MP1和第五NMOS管MN5的栅极以及第三PMOS管MP3和第六NMOS管MN6的漏极；第二PMOS管MP2的源极连接第一PMOS管MP1的源极并连接电源电压，其漏极连接第三NMOS管MN3的栅极、第三PMOS管MP3的源极和第四NMOS管MN4的漏极；第五NMOS管MN5的漏极连接第三NMOS管MN3的源极，其源极连接第四NMOS管MN4和第六NMOS管MN6的源极并接地；所有的NMOS管的体端均接地，所有的PMOS管的体端均连接电源电压。
其中第一PMOS管MP1的漏极为第一存储点QB，第二PMOS管MP2的漏极为第二存储点SQ，第三PMOS管MP3的源极为第三存储点Q。
将本发明提出的SRAM存储单元电路组成存储阵列时，同一列中相邻的几个SRAM存储单元电路连接同一个共享传输管SPT，其中共享传输管SPT的漏极连接SRAM存储单元阵列的共享传输端，其栅极连接写字线WWL，其源极接地。出于保证驱动能力和节省面积的考虑，一般两个SRAM存储单元电路共享一个共享传输管SPT。
下面结合图2、图3、图4具体说明本发明提供的SRAM存储单元电路的工作原理：
1、保持操作
在SRAM存储单元电路保持数据期间，字线WL与写字线WWL保持低电平，此时第一NMOS管MN1和第二NMOS管MN2关闭，这样位线BL上信号的变化无法对第三存储点Q和第一存储点QB产生影响，由第一PMOS管MP1、第三NMOS管MN3、第五NMOS管MN5、第二PMOS管MP2、第三PMOS管MP3和第六NMOS管MN6可以正常锁存数据，使得数据稳定保存。传统6T结构的SRAM存储单元电路和本发明提出的9T结构的SRAM存储单元电路在不同电源电压下有几乎相等的保持噪声容限。
2、写操作
假如原先第三存储点Q为高电平，在写低电平0操作期间，字线WL被拉为高电平，写字线WWL保持为低电平，位线BL为低电平。由于第一存储点QB为低电平，所以第六NMOS管MN6关断，由于字线WL为高电平，第二NMOS管MN2开启，位线BL为低电平，则第三存储点Q的电荷通过第二NMOS管MN2、位线BL释放为0，从而实现了写0操作。
写高电平1时，假如原先第三存储点Q为低电平，则第二存储点SQ和第一存储点QB分别为低电平和高电平，字线WL和写字线WWL被拉为高电平，所以共享传输管SPT和第一NMOS管MN1导通，第一存储点QB的电荷通过第一NMOS管MN1、共享传输管SPT释放到0，使得第一存储点QB变为低电位，第一存储点QB电位为低，则第二PMOS管MP2和第三PMOS管MP3导通，第三存储点Q被拉为高电平，从而完成写1操作。传统6T结构的SRAM存储单元电路和本发明提出的9T结构的SRAM存储单元电路在在写裕度方面能够保持基本相等。
3、读操作
读操作时，字线WL为高电平，写字线WWL为低电平，位线BL被预充为高电平，如果第三存储点Q为高电平、第一存储点QB为低电平，下拉管及第六NMOS管MN6关断，位线BL上的电荷无法放电，仍保持为高电平，说明读出了高电平1，此时第三存储点Q可以安全保存高电平。
若第三存储点Q为低电平、第一存储点QB为高电平，则第六NMOS管MN6导通，位线BL上的电荷通过第二NMOS管MN2和第六NMOS管MN6放电，位线BL位线电压下降，通过灵敏放大器读出数据0，说明读出了低电平0。图4为传统6T结构的SRAM存储单元电路和本发明提出的9T结构的SRAM存储单元电路在不同电源电压下读噪声容限的对比图，可以发现，本发明提出的9T结构的SRAM存储单元电路的读噪声容限较传统6T结构的SRAM存储单元电路有很大改善，为传统6T结构的SRAM存储单元电路的2.0倍左右。
4、位交错阵列结构
图4所示为本发明提出的SRAM存储单元电路用于位交错阵列结构中解决写半选问题示意图，图中显示的是写1操作时的(a)选中单元；(b)行半选单元；(c)列半选单元和(d)保持单元。
在写操作中，对于选中单元为正常写操作，对于行半选单元相应的字线WL1为高电平，写字线WWL2为低电平，位线BL为高电平。此时需要关心的是第三存储点Q是否会被误写为1，假设第三存储点Q为低电平，第一存储点QB为高电平，则下拉管即第六NMOS管MN6导通，位线BL通过导通的第二NMOS管MN2和第六NMOS管MN6将第三存储点Q的电平充到一个中间的电压值VDD-Vth，其中VDD为电源电压，Vth为MOS管的阈值电压，此时，第五NMOS管MN5导通，但由于第三NMOS管MN3是关闭的(因为第二存储点SQ为“0”)，所以第一存储点QB的电位短时间内不会被拉低到0，因而能够保证在写操作时，行半选单元的状态不会发生改变，这样就保证了行半选单元的正常工作。
对于列半选单元，由于字线WL2为低电平，第一NMOS管MN1和第二NMOS管MN2关断，则第三存储点Q和第一存储点QB的电位不会受到位线BL的影响，列半选单元可以保持原来的电位。所以，本发明提供的9T结构的SRAM存储单元电路可以解决半选问题，从而可以用于位交错结构用以改善多比特软错误问题。
在传统6T结构的SRAM存储单元电路中，存在两条位线BL和BLB，在保持状态下，位线BL和BLB都为高电平，这样就会使得6T结构的SRAM存储单元电路在保持过程中会有较大的漏电流。而本发明提出的9T结构的存储单元电路，一方面只有一条位线BL，这会降低漏电流，另一方面本发明中存在堆叠的结构，例如第三NMOS管MN3和第五NMOS管MN5堆叠组成一个下拉通路，第二PMOS管MP2和第三PMOS管MP3是一个堆叠的上拉通路，这样有利于减小漏电流。通过仿真可以看到本发明提出的9T结构的SRAM存储单元电路的静态功耗较传统的6T结构的SRAM存储单元电路有轻微改善，传统的6T结构的SRAM存储单元电路的静态功耗大约是本发明提出的9T结构的SRAM存储单元电路的1.05倍。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (2)

1.一种具有高读噪声容限的SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)，
第一NMOS管(MN1)的栅极连接第二NMOS管(MN2)的栅极和字线(WL)，第一NMOS管(MN1)的漏极作为共享传输端，第一NMOS管(MN1)的源极连接第二PMOS管(MP2)的栅极、第三PMOS管(MP3)的栅极、第四NMOS管(MN4)的栅极和第六NMOS管(MN6)的栅极以及第一PMOS管(MP1)的漏极和第三NMOS管(MN3)的漏极；
第二NMOS管(MN2)的漏极连接位线(BL)，第二NMOS管(MN2)的源极连接第一PMOS管(MP1)的栅极和第五NMOS管(MN5)的栅极以及第三PMOS管(MP3)的漏极和第六NMOS管(MN6)的漏极；
第二PMOS管(MP2)的源极连接电源电压，第二PMOS管(MP2)的漏极连接第三NMOS管(MN3)的栅极、第三PMOS管(MP3)的源极和第四NMOS管(MN4)的漏极；第一PMOS管(MP1)的源极连接电源电压；
第五NMOS管(MN5)的漏极连接第三NMOS管(MN3)的源极，第五NMOS管(MN5)的源极接地；第四NMOS管(MN4)的源极接地，第六NMOS管(MN6)的源极接地；
所有的NMOS管的体端均接地，所有的PMOS管的体端均连接电源电压。
2.根据权利要求1所述的具有高读噪声容限的SRAM存储单元电路，其特征在于，所述SRAM存储单元电路组成存储阵列时，同一列中相邻的两个SRAM存储单元阵列连接同一个共享传输管(SPT)，所述共享传输管(SPT)的漏极连接所述SRAM存储单元阵列的共享传输端，所述共享传输管(SPT)的栅极连接写字线(WWL)，所述共享传输管(SPT)的源极接地。
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