CN109065088B - 一种低位线漏电流的sram存储单元电路 - Google Patents

Abstract

一种低位线漏电流的SRAM存储单元电路，属于集成电路技术领域。第五NMOS管的漏极连接共享位线，其栅极连接第六NMOS管的栅极并连接字线，其源极连接第三NMOS管、第一PMOS管和第三PMOS管的漏极以及第二NMOS管、第四NMOS管、第二PMOS管和第四PMOS管的栅极；第一NMOS管的栅极连接第一PMOS管的栅极、第六NMOS管的源极以及第二NMOS管和第四PMOS管的漏极，其漏极连接第三NMOS管的源极，其源极连接第四NMOS管的源极并接地；第二PMOS管的源极连接第一PMOS管和第三PMOS管的源极并连接电源电压，其漏极连接第四PMOS管的源极、第四NMOS管的漏极以及第三NMOS管和第三PMOS管的栅极；第二NMOS管的源极连接控制信号线，第六NMOS管的漏极连接位线。本发明具有高读噪声容限、高写裕度、高稳定性和低静态功耗的特点。

Description

一种低位线漏电流的SRAM存储单元电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种低位线漏电流的SRAM存储单元电路，以及应用该SRAM存储单元电路组成的存储阵列。

背景技术

低压设计因其低能耗的特性而逐渐被广泛应用，特别是对SRAM存储单元这样具有高密度集成的电路。然而，随着电源电压的降低，SRAM存储单元受工艺波动影响更为显著，结果使得SRAM存储单元的读写稳定性降低甚至发生错误，这对SRAM存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高。利用传统的纠错编码技术也只能解决单比特位的软错误率，随着工艺节点进入纳米级以后，多比特位软错误率会呈指数增加，为了解决此问题，位交错阵列结构得到应用。然而位交错结构的使用会产生半选问题，这会导致半选单元稳定性的降低，甚至破坏存储器原有的存储状态。另外，在低压下，位线的漏电流会降低读操作的稳定性，甚至发生错误。同时，静态功耗在SRAM存储单元设计中具有重要的地位，因为大多数SRAM存储单元处于保持状态，只有少数SRAM存储单元处于读写状态。

目前SRAM的主流单元为6T结构，如图1所示为传统的6T SRAM存储单元电路结构示意图，为了使6T SRAM存储单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6TSRAM存储单元的管子的读写能力提高有限，并且由于存在要写入的数据与已保存的数据值之间的竞争关系，写操作在低压下时容易失败，若6T单元用于位交错结构中，会导致读干扰和写半选问题。

发明内容

针对上述传统SRAM存储单元电路在静态功耗、读写稳定性和位交错阵列中的不足之处，本发明提出了一种低位线漏电流的SRAM存储单元电路，减少位线的漏电流用以改善读稳定性，具有高的读稳定性和写裕度性，另外还减少了静态功耗；利用本发明的SRAM存储单元电路组成存储阵列，可以用于位交错结构中改善软错误率高的问题。

本发明的技术方案为：

一种低位线漏电流的SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，

第五NMOS管MN5的漏极连接共享位线BLS，其栅极连接第六NMOS管MN6的栅极并连接字线WL，其源极连接第三NMOS管MN3、第一PMOS管MP1和第三PMOS管MP3的漏极以及第二NMOS管MN2、第四NMOS管MN4、第二PMOS管MP2和第四PMOS管MP4的栅极；

第一NMOS管MN1的栅极连接第一PMOS管MP1的栅极、第六NMOS管MN6的源极以及第二NMOS管MN2和第四PMOS管MP4的漏极，其漏极连接第三NMOS管MN3的源极，其源极连接第四NMOS管MN4的源极并接地；

第二PMOS管MP2的源极连接第一PMOS管MP1和第三PMOS管MP3的源极并连接电源电压，其漏极连接第四PMOS管MP4的源极、第四NMOS管MN4的漏极以及第三NMOS管MN3和第三PMOS管MP3的栅极；

第二NMOS管MN2的源极连接控制信号线VVSS，第六NMOS管MN6的漏极连接位线BL。

具体的，第三NMOS管MN3、第三PMOS管MP3和第四PMOS管MP4为高阈值MOS管，第五NMOS管MN5和第六NMOS管MN6为低阈值MOS管。

具体的，多个所述SRAM存储单元电路按行和列排布组成存储阵列，其中同一列中的所述SRAM存储单元电路共用一条共享位线BLS和一条位线BL，同一行中的所述位线BL共用一条字线WL和一条控制信号线VVSS。

具体的，一条共享位线BLS连接一个共享传输管，所述共享传输管的漏极连接共享位线BLS，其栅极连接写字线WWL，源极接地。

本发明的有益效果为：本发明提出了一种SRAM存储单元电路，结合基于该电路的读写方式，使得本发明具有高读噪声容限、高写裕度和低静态功耗的特点；本发明能够用于位交错阵列结构来改善存储器软错误率问题；另外，本发明可以明显降低位线的漏电流，有效地改善了本发明在低压下的读稳定性，在组成存储阵列时能够节省面积和功耗。

附图说明

图1为传统的6T SRAM存储单元电路的结构示意图。

图2为本发明提出的一种低位线漏电流的SRAM存储单元电路的结构示意图。

图3为将本发明提出的一种低位线漏电流的SRAM存储单元电路组成的存储阵列中的列阵列结构示意图。

图4为本发明提出的一种低位线漏电流的SRAM存储单元电路的工作原理波形图。

图5为将本发明提出的一种低位线漏电流的SRAM存储单元电路用于位交错阵列结构解决半选问题的结构示意图。

图6为传统的6T SRAM存储单元和本发明的10T SRAM存储单元在保持状态下的位线漏电流示意图。

图7为传统6T SRAM存储单元和本发明10T SRAM存储单元在不同电源电压下的保持噪声容限对比示意图。

图8为传统6T SRAM存储单元和本发明10T SRAM存储单元在不同电源电压下的写裕度对比示意图。

图9为传统6T SRAM存储单元和本发明10T SRAM存储单元在不同电源电压下的读噪声容限对比示意图。

图10为传统6T SRAM存储单元和本发明10T SRAM存储单元在不同电源电压下的读电流与位线漏电流比率对比示意图。

图11为传统6T SRAM存储单元和本发明10T SRAM存储单元在不同电源电压下的静态功耗对比示意图。

具体实施方式

下面结合附图和应用实施例对本发明进行详细的描述。

本发明提出的低位线漏电流的SRAM存储单元电路为10T结构，其具体电路结构如图2所示，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，其中为了提高SRAM存储单元电路的读写性能，可以将第三NMOS管MN3、第三PMOS管MP3和第四PMOS管MP4设置为高阈值MOS管，将第五NMOS管MN5和第六NMOS管MN6设置为低阈值MOS管；第五NMOS管MN5的漏极连接共享位线BLS，其栅极连接第六NMOS管MN6的栅极并连接字线WL，其源极连接第三NMOS管MN3、第一PMOS管MP1和第三PMOS管MP3的漏极以及第二NMOS管MN2、第四NMOS管MN4、第二PMOS管MP2和第四PMOS管MP4的栅极；第一NMOS管MN1的栅极连接第一PMOS管MP1的栅极、第六NMOS管MN6的源极以及第二NMOS管MN2和第四PMOS管MP4的漏极，其漏极连接第三NMOS管MN3的源极，其源极连接第四NMOS管MN4的源极并接地；第二PMOS管MP2的源极连接第一PMOS管MP1和第三PMOS管MP3的源极并连接电源电压，其漏极连接第四PMOS管MP4的源极、第四NMOS管MN4的漏极以及第三NMOS管MN3和第三PMOS管MP3的栅极；第二NMOS管MN2的源极连接控制信号线VVSS，第六NMOS管MN6的漏极连接位线BL。

第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6的体端均与接地电压相连，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的体端均与电源电压相连。

本发明提出的SRAM存储单元电路中将第二PMOS管MP2的漏极定为第一存储点Q，第一PMOS管MP1的漏极定为第二存储点QB，第二NMOS管的漏极定为第三存储点SQ。

将多个本发明提出的低位线漏电流的SRAM存储单元电路按行和列排布组成存储阵列时，同一列中的SRAM存储单元电路共用一条共享位线BLS和一条位线BL，同一行中的位线BL共用一条字线WL和一条控制信号线VVSS，如图3所示是存储阵列中其中的一列，该列中包括n个本发明提出的低位线漏电流的SRAM存储单元电路，这n个SRAM存储单元电路共用一条位线BL和一条共享位线BLS，该条共享位线BLS连接一个共享传输管的漏极，共享传输管的栅极连接写字线WWL，源极接地，体端连接地电压。

图4所示为本发明提出的SRAM存储单元电路的工作原理波形图，图5为将本发明提出的SRAM存储单元电路用于位交错阵列结构时解决半选问题的示意图，图6为传统的6TSRAM存储单元和本发明提出的10T SRAM存储单元在保持状态下的位线漏电流示意图。

下面结合图2、图3、图4和图6具体说明本发明的SRAM存储单元电路在组成存储阵列进行工作时的其中一个SRAM存储单元电路的工作原理，并结合图5说明本发明在用于位交错阵列时解决半选问题的工作原理。

1、保持操作：

在本发明的SRAM存储单元电路保持数据期间，字线WL与写字线WWL保持低电平，控制信号线VVSS保持高电平，此时第五NMOS管MN5、第六NMOS管MN6和共享传输管SPT关闭，此时第三PMOS管MP3、第三NMOS管MN3、第二PMOS管MP2和第四NMOS管MN4可以正常锁存数据，由于第六NMOS管MN6被关闭，这样位线BL上信号的变化无法对第一存储点Q和第二存储点QB产生影响，使得数据稳定保存。

图7所示为传统6T结构的SRAM存储单元电路和本发明提出的10T结构的SRAM存储单元电路在不同电源电压下的保持噪声容限对比图，可以看出二者几乎是重合的，说明它们有几乎相等的保持噪声容限。

2、写操作

假如原先第一存储点Q为高电平，在写低电平0操作期间，字线WL拉为高电平，写字线WWL保持为低电平，控制信号线VVSS保持为高电平，此时位线BL被设置为低电平，由于字线WL为高电平，所以第六NMOS管MN6被开启，此时的第三存储点SQ的高电平通过第六NMOS管MN6被拉为低电平，随后第一PMOS管MP1被开启，第一NMOS管MN1被关闭，从而使得第二存储点QB由原先的低电平变为高电平，最后第二PMOS管MP2和第四NMOS管MN4分别被第二存储点QB的高电平关闭和开启，第一存储点Q被拉为低电平，最终完成写0操作。

写高电平1时，假如原先第一存储点Q为低电平，则第三存储点SQ和第二存储点QB为高电平，字线WL和写字线WWL被拉为高电平，控制信号线VVSS保持为高电平，此时位线BL被设置为高电平，由于写字线WWL为高电平则共享传输管SPT被开启，此时第二存储点QB的高电平通过第五NMOS管MN5和共享传输管SPT被拉为低电平，则第二PMOS管MP2被开启，第四NMOS管MN4被关闭，第一存储点Q被拉为高电平，最终完成写1操作。

在写0操作时，由于上拉路径中存在高阈值电压的第四PMOS管MP4，和低阈值电压的第六NMOS管MN6，所以第三存储点SQ的高电平会很容易被拉为低电平；在写1操作时，由于第三存储点SQ为高电平，使得第一PMOS管MP1被关闭，此时只有第五NMOS管MN5和第三PMOS管MP3产生竞争关系，由于第三PMOS管MP3为高阈值电压MOS管，第五NMOS管MN5为低阈值电压MOS管，所以第二存储点QB会很容易拉为低电平，所以在写操作中，本发明提出的10T结构的SRAM存储单元电路有较高的写能力，即具有较高的写裕度，特别是在低电压下。

图8所示为传统6T结构的SRAM存储单元电路和本发明的10T结构的SRAM存储单元电路在不同电源电压下的写裕度对比图，可以看出本发明的10T结构的SRAM存储单元电路的写裕度在低压下较传统6T结构的SRAM存储单元电路有较大改善，另外一些实施例中由于同时采用常规阈值电压MOS管、高阈值电压MOS管和低阈值电压MOS管，提高了写能力，特别是在低压情况下，在电源电压为0.4V时，其写裕度为传统6T单元的1.83倍。

3、读操作

读操作时字线WL为高电平，写字线WWL为低电平，控制信号线VVSS为低电平，位线BL被预充为高电平，如果第一存储点Q为高电平、第二存储点QB为低电平，则第二NMOS管MN2关断，位线BL的电荷就无法放电，仍保持为高电平，说明读出了高电平1。

若第一存储点Q为低电平、第二存储点QB为高电平，则第二NMOS管MN2开启，位线BL的电荷通过第六NMOS管MN6和第二NMOS管MN2进行放电，位线BL上电压下降，通过灵敏放大器读出数据0，说明读出了低电平0。

由于第一存储点Q通过第四PMOS管MP4与第三存储点SQ隔离开，第三存储点SQ的变化不会直接影响第一存储点Q，在读0操作时，第三存储点SQ的低电平会被第二NMOS管MN2和第六NMOS管MN6分压到某一高于低电平的电压，在最坏的情况下，第三存储点SQ变为高电平，使得第一NMOS管MN1开启，第一PMOS管MP1关闭，但是由于第一存储点Q依然为低电平，则第三NMOS管MN3依然被关断，第三PMOS管MP3依然处于开启状态，这样第二存储点QB的高电平并不会由于第三存储点SQ的改变而被改变，所以读0操作不会对内部存储点造成任何影响。在读1操作时，由于第四PMOS管MP4为高阈值电压MOS管，这样第三存储点SQ在低压下保持高电平的能力会稍弱一点，但是还是有较大的读稳定性。

图9所示为传统6T结构的SRAM存储单元电路和本发明的10T结构的SRAM存储单元电路在不同电源电压下的读噪声容限对比图，可以看到本发明的10T结构的SRAM存储单元电路的读噪声容限较传统6T结构的SRAM存储单元电路有很大改善，在1.85倍左右波动。

4、位交错阵列结构

图5所示为将本发明提出的SRAM存储单元电路用于位交错阵列结构中解决写半选问题示意图，其中选中单元和列半选单元共用一条共享位线，连接同一个共享传输管SPT1，由写字线WWL1控制，且共用一条位线BL1；行半选单元和未选中单元共用一条共享位线，连接同一个共享传输管SPT2，由写字线WWL2控制，且共用一条位线BL2；选中单元和行半选单元共用一条字线WL1和一条控制信号线VVSS1；列半选单元和未选中单元共用一条字线WL2和一条控制信号线VVSS2。

在此假设为写1操作，对于选中单元为正常写操作。

对于行半选单元，相应的字线WL1为高电平，写字线WWL2为低电平，从而共享传输管SPT2关闭，行半选单元中第五NMOS管MN5和第六NMOS管MN6开启，共享传输管SPT2把地电平与第二存储点QB隔绝，第四PMOS管MP4把位线BL2上的高电平与第一存储点Q隔绝，从而不会对行半选单元的存储点进行破坏。

对于列半选单元，相应的字线WL2为低电平，控制信号线VVSS2为高电平，从而列半选单元的第五NMOS管MN5和第六NMOS管MN6关闭，使得第一存储点Q和第二存储点QB被隔绝，从而保护了存储点免受干扰。

所以本发明提出的10T结构的SRAM存储单元电路可以解决半选问题，从而可以用于位交错结构用以改善多比特软错误问题。

5、读操作中位线漏电流

在读操作中，会把位线BL预充到高电平，然后根据位线BL电平的变化，读出为1或者0。一根位线BL上会连接若干个SRAM存储单元，除了其中一个SRAM存储单元被打开进行读操作，其余SRAM存储单元都处于保持状态，而位线BL会通过保持状态的SRAM存储单元产生漏电流；当位线BL连接的SRAM存储单元数量达到一定程度时，通过每个SRAM存储单元的漏电流就会叠加成为比较大的位线漏电流，这会导致位线BL的电压下降，即使SRAM存储单元是读1状态，也可能会错误的读为0，从而产生读错误。

图6为传统6T结构的SRAM存储单元电路和本发明的10T结构的SRAM存储单元电路在保持状态下的位线漏电流示意图，对于传统6T结构的SRAM存储单元电路，当存储为低电平时候，N2管开启，此时会有最坏的位线漏电流，而对于本发明的10T结构的SRAM存储单元电路，当SRAM存储单元处于保持状态的时候控制信号线VVSS为高电平，从而几乎没有从位线BL通过第六NMOS管MN6和第二NMOS管MN2到控制信号线VVSS的漏电流，从而大大减少了位线的漏电流，提高了低压下读操作的稳定性。

图10所示为传统6T结构的SRAM存储单元电路和本发明的10T结构的SRAM存储单元电路在不同电源下的读电流与位线漏电流比率对比图，可以看到1本发明的10T结构的SRAM存储单元电路的读电流与位线漏电流比率较传统6T结构的SRAM存储单元电路有很大的改善，这说明本发明的10T结构的SRAM存储单元电路的一根位线BL上可以连接更多的SRAM存储单元电路，从而增加了集成度，节省了额外的面积和功耗。

6、静态功耗

在传统6T结构的SRAM存储单元电路中，存在两条位线BL和BLB，在保持状态下，这两条位线BL和BLB都为高电平，这样就会使得传统6T结构的SRAM存储单元电路在保持过程中会有较大的漏电流。而本发明的10T结构的SRAM存储单元电路，在保持过程中控制信号线VVSS是高电平，这样第六NMOS管MN6和第二NMOS管MN2有特别小的漏电流，这会降低漏电流；另一方面本发明的10T结构的SRAM存储单元电路中存在堆叠的结构，例如第一NMOS管MN1和第三NMOS管MN3堆叠组成一个下拉通路，第二PMOS管MP2和第四PMOS管MP4是一个堆叠的上拉通路，这样也有利于减小漏电流。

图11所示为传统6T结构的SRAM存储单元电路和本发明的10T结构的SRAM存储单元电路在不同电源电压下的静态功耗对比图，可以看到本发明的10T结构的SRAM存储单元电路的静态功耗较传统6T结构的SRAM存储单元电路有明显改善，传统6T结构的SRAM存储单元电路的静态功耗大约是本发明的10T结构的SRAM存储单元电路的1.45倍。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种低位线漏电流的SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，

第五NMOS管(MN5)的漏极连接共享位线(BLS)，第五NMOS管(MN5)的栅极连接第六NMOS管(MN6)的栅极并连接字线(WL)，第五NMOS管(MN5)的源极连接第三NMOS管(MN3)的漏极、第一PMOS管(MP1)的漏极和第三PMOS管(MP3)的漏极以及第二NMOS管(MN2)的栅极、第四NMOS管(MN4)的栅极、第二PMOS管(MP2)的栅极和第四PMOS管(MP4)的栅极；

第一NMOS管(MN1)的栅极连接第一PMOS管(MP1)的栅极、第六NMOS管(MN6)的源极以及第二NMOS管(MN2)的漏极和第四PMOS管(MP4)的漏极，第一NMOS管(MN1)的漏极连接第三NMOS管(MN3)的源极，第一NMOS管(MN1)的源极连接第四NMOS管(MN4)的源极并接地；

第二PMOS管(MP2)的源极连接电源电压，第二PMOS管(MP2)的漏极连接第四PMOS管(MP4)的源极、第四NMOS管(MN4)的漏极以及第三NMOS管(MN3)的栅极和第三PMOS管(MP3)的栅极；第一PMOS管(MP1)的源极连接电源电压，第三PMOS管(MP3)的源极连接电源电压；

第二NMOS管(MN2)的源极连接控制信号线(VVSS)，第六NMOS管(MN6)的漏极连接位线(BL)。

2.根据权利要求1所述的低位线漏电流的SRAM存储单元电路，其特征在于，第三NMOS管(MN3)、第三PMOS管(MP3)和第四PMOS管(MP4)为高阈值MOS管，第五NMOS管(MN5)和第六NMOS管(MN6)为低阈值MOS管。

3.根据权利要求1或2所述的低位线漏电流的SRAM存储单元电路，其特征在于，多个所述SRAM存储单元电路按行和列排布组成存储阵列，其中同一列中的所述SRAM存储单元电路共用一条共享位线(BLS)和一条位线(BL)，同一行中的所述位线(BL)共用一条字线(WL)和一条控制信号线(VVSS)。

4.根据权利要求3所述的低位线漏电流的SRAM存储单元电路，其特征在于，一条共享位线(BLS)连接一个共享传输管，所述共享传输管的漏极连接共享位线(BLS)，所述共享传输管的栅极连接写字线(WWL)，所述共享传输管的源极接地。

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