CN112233714B - 一种数据输出驱动电路及非易失型闪存器 - Google Patents
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Abstract
本发明公开了一种数据输出驱动电路及非易失型闪存器，通过优化前置驱动模块，使得数据翻转时PMOS驱动管和NMOS驱动管的栅极电压、开启程度不同步变化，而是实现一种非交叠时序，在打开PMOS驱动管时，NMOS驱动管的栅极电压已经接近0V，NMOS驱动管关闭；在打开NMOS驱动管时，PMOS驱动管栅极电压已经接近电源电压，PMOS驱动管关闭，避免了PMOS驱动管和NMOS驱动管两个驱动管同时开启而形成穿通电流，解决了PMOS驱动管和NMOS驱动管同时开启形成穿通电流从而引起驱动管总的峰值电流的增加和数据读出时的功耗增加的问题。
Description
技术领域
本发明涉及电路技术领域，尤其涉及的是一种数据输出驱动电路及非易失型闪存器。
背景技术
在现有的数据输出驱动电路中，输出数据从1到0或者从0到1翻转时，作为驱动管的NMOS管和PMOS管会有一段时间同时导通形成穿通电流，导致充电电流和放电电流同时存在，引起驱动管的总的峰值电流的增加和数据读出时的功耗增加，如图1所示。
因此，现有的技术还有待于改进和发展。
发明内容
本发明的目的在于提供一种数据输出驱动电路及非易失型闪存器，旨在解决现有的数据输出驱动电路中NMOS管和PMOS管同时开启而形成穿通电流，引起驱动管总的峰值电流的增加和数据读出时的功耗增加的问题。
本发明的技术方案如下：一种数据输出驱动电路，其中，包括：
第一驱动管和第二驱动管；
第一前置驱动模块PMOS predriver，用于给第一驱动管提供栅极电压；
第二前置驱动模块NMOS predriver，用于给第二驱动管提供栅极电压；
在输出数据翻转时，第一前置驱动模块PMOS predriver控制第一驱动管的栅极电压、第二前置驱动模块NMOS predriver控制第二驱动管的栅极不同步变化，在打开第一驱动管时第二驱动管关闭，在打开第二驱动管时第一驱动管关闭。
所述的数据输出驱动电路，其中，所述第一驱动管采用pmos管；所述第二驱动管采用nmos管。
所述的数据输出驱动电路，其中，所述第一前置驱动模块PMOS predriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第一前置驱动模块PMOSpredriver连接数字模块送到IO的数据data_in，第一前置驱动模块PMOS predriver与第一驱动管PM0的栅极连接，第一驱动管PM0的源极连接电源电压VCC，第一驱动管PM0的漏极极连接数据输出端data_out；第二前置驱动模块NMOS predriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第二前置驱动模块NMOS predriver连接数字模块送到IO的数据data_in，第二前置驱动模块NMOS predriver与第二驱动管NM0的栅极连接，第二驱动管NM0的漏极连接数据输出端data_out，第二驱动管NM0的源极接地。
所述的数据输出驱动电路，其中，所述第一前置驱动模块PMOS predriver包括第二nmos管NM1、第三nmos管NM2、第二pmos管PM1、第三pmos管PM2，第二前置驱动模块NMOSpredriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4；所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4到3/4。
所述的数据输出驱动电路，其中，所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4。
所述的数据输出驱动电路，其中，所述第三pmos管PM2的源极连接电源电压，第三pmos管PM2的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第三pmos管PM2的漏极与第二pmos管PM1的漏极连接，第二pmos管PM1的源极连接电源电压，第二pmos管PM1的栅极连接数字模块送到IO的数据data_in，第二pmos管PM1的漏极与第一驱动管PM0的栅极连接，第二pmos管PM1的漏极与第二nmos管NM1的漏极连接，第二nmos管NM1的栅极连接数字模块送到IO的数据data_in，第二nmos管NM1的源极与第三nmos管NM2的漏极连接，第三nmos管NM2的的源极接地，第三nmos管NM2的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en。
所述的数据输出驱动电路，其中，所述第四pmos管PM3的源极连接电源电压，第四pmos管PM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第四pmos管PM3的漏极与第五pmos管PM4的源极连接，第五pmos管PM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的漏极与第二驱动管NM0的栅极连接，第五pmos管PM4的漏极与第五nmos管NM4的漏极连接，第五nmos管NM4源极接地，第五nmos管NM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的漏极与第四nmos管NM3的漏极连接，第四nmos管NM3的源极接地，第四nmos管NM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en。
所述的数据输出驱动电路，其中，所述数据输出驱动电路还包括用于使第一驱动管PM0和第二驱动管NM0的输入信号相反的反相模块，所述反相模块与第一前置驱动模块PMOS predriver连接。
所述的数据输出驱动电路，其中，所述反相模块包括第六pmos管PM5和第六nmos管NM5，所述第六pmos管PM5的栅极和第六nmos管NM5栅极连接在一起后连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第六pmos管PM5的源极连接电源电压，第六pmos管PM5的漏极与第六nmos管NM5的漏极连接在一起后与第一前置驱动模块PMOSpredriver连接，第六nmos管NM5的源极接地。
一种非易失型闪存器，其中，包括如上述任一所述的数据输出驱动电路。
本发明的有益效果：本发明通过提供一种数据输出驱动电路及非易失型闪存器，通过优化前置驱动模块，使得数据翻转时PMOS驱动管和NMOS驱动管的栅极电压不同步变化，而是实现一种非交叠时序，在打开PMOS驱动管时，NMOS驱动管的栅极电压已经接近0V，NMOS驱动管关闭；在打开NMOS驱动管时，PMOS驱动管栅极电压已经接近电源电压，PMOS驱动管关闭，避免了PMOS驱动管和NMOS驱动管两个驱动管同时开启而形成穿通电流，解决了PMOS驱动管和NMOS驱动管同时开启形成穿通电流从而引起驱动管总的峰值电流的增加和数据读出时的功耗增加的问题。
附图说明
图1是现有技术中数据输出驱动电路的仿真波形图。
图2是本发明中数据输出驱动电路的示意图。
图3是本发明中数据输出驱动电路的仿真波形图。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图2所示，一种数据输出驱动电路，包括：
第一驱动管和第二驱动管；
第一前置驱动模块PMOS predriver，用于给第一驱动管提供栅极电压；
第二前置驱动模块NMOS predriver，用于给第二驱动管提供栅极电压；
在输出数据翻转时，第一前置驱动模块PMOS predriver控制第一驱动管的栅极电压、第二前置驱动模块NMOS predriver控制第二驱动管的栅极电压不同步变化，即在打开第一驱动管时，第二驱动管关闭，在打开第二驱动管时第一驱动管关闭。
在某些具体实施中，所述第一驱动管采用pmos管，记为PM0；所述第二驱动管采用nmos管，记为NM0。
在某些具体实施中，所述第一前置驱动模块PMOS predriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第一前置驱动模块PMOS predriver连接数字模块送到IO的数据data_in，第一前置驱动模块PMOS predriver与第一驱动管PM0的栅极连接，第一驱动管PM0的漏极连接电源电压VCC，第一驱动管PM0的源极连接数据输出端data_out；第二前置驱动模块NMOS predriver连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第二前置驱动模块NMOS predriver连接数字模块送到IO的数据data_in，第二前置驱动模块NMOS predriver与第二驱动管NM0的栅极连接，第二驱动管NM0的漏极连接数据输出端data_out，第二驱动管NM0的源极接地。
在实际应用时，所述数据输出端data_out与输出负载（即电容CL）的一端连接，输出负载的另一端接地。
在某些具体实施中，所述第一前置驱动模块PMOS predriver包括第二nmos管NM1、第三nmos管NM2、第二pmos管PM1、第三pmos管PM2，第二前置驱动模块NMOS predriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4；所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4到3/4。
作为一种优选实施例，所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4。
在某些具体实施中，所述第三pmos管PM2的源极连接电源电压，第三pmos管PM2的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第三pmos管PM2的漏极与第二pmos管PM1的漏极连接，第二pmos管PM1的源极连接电源电压，第二pmos管PM1的栅极连接数字模块送到IO的数据data_in，第二pmos管PM1的漏极与第一驱动管PM0的栅极连接，第二pmos管PM1的漏极与第二nmos管NM1的漏极连接，第二nmos管NM1的栅极连接数字模块送到IO的数据data_in，第二nmos管NM1的源极与第三nmos管NM2的漏极连接，第三nmos管NM2的的源极接地，第三nmos管NM2的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en。
在某些具体实施中，所述第四pmos管PM3的源极连接电源电压，第四pmos管PM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第四pmos管PM3的漏极与第五pmos管PM4的源极连接，第五pmos管PM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的漏极与第二驱动管NM0的栅极连接，第五pmos管PM4的漏极与第五nmos管NM4的漏极连接，第五nmos管NM4源极接地，第五nmos管NM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的漏极与第四nmos管NM3的漏极连接，第四nmos管NM3的源极接地，第四nmos管NM3的栅极连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en。
在某些具体实施例中，所述数据输出驱动电路还包括用于使第一驱动管PM0和第二驱动管NM0的输入信号相反的反相模块，所述反相模块与第一前置驱动模块PMOSpredriver连接。
在某些具体实施例中，所述反相模块包括第六pmos管PM5和第六nmos管NM5，所述第六pmos管PM5的栅极和第六nmos管NM5栅极连接在一起后连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第六pmos管PM5的源极连接电源电压，第六pmos管PM5的漏极与第六nmos管NM5的漏极连接在一起后与第三nmos管NM2的栅极连接，第六pmos管PM5的漏极与第六nmos管NM5的漏极连接在一起后与第三pmos管PM2的栅极连接，第六nmos管NM5的源极接地。
本数据输出驱动电路的动作过程如下：
当数字模块送到IO的数据data_in为0时，PG和NG均为高电平，数据输出端data_out输出也为0，当数字模块送到IO的数据data_in从0变1时，第二nmos管NM1 和第五nmos管NM4的Gate端电压逐渐升高，PG和NG点的电压逐渐下降，其下降速度取决于第二nmos管NM1下拉通路和第五nmos管NM4下拉通路的导通电阻大小以及PG和NG点寄生电容的大小，假设PG和NG点寄生电容近似相等，那么两个下拉通路的导通电阻大小直接决定PG和NG点的下降速度。在现有技术中，因为没有特别设定第二nmos管NM1 、第三nmos管NM2和第四nmos管NM3、第五nmos管NM4的宽长比相对大小，因此其下拉通路的导通电阻基本可比，PG和NG点的下降速度大致相同。本技术方案中，通过设置第二nmos管NM1 、第三nmos管NM2和第四nmos管NM3、第五nmos管NM4的宽长比，将第二nmos管NM1下拉通路和第五nmos管NM4下拉通路的导通电阻设置为不一样，使得PG和NG两点的下降速度存在明显的差别，从而保证在第一驱动管PM0开启之前，第二驱动管NM0的Gate电压已经低于或者接近其开启电压，第二驱动管NM0的穿通电流可以控制在很小的峰值以内。图3是本技术方案中将第二nmos管NM1 、第三nmos管NM2的宽长比设置为第四nmos管NM3、第五nmos管NM4的宽长比的四分之一后的仿真波形图，从图3可以看到，在数字模块送到IO的数据data_in从0变1时，PG点下降速度明显慢于NG点，从而在第一驱动管PM0开启的时候，NG点电压已经接近0，从而第二驱动管NM0的穿通电流很小。
同理，数字模块送到IO的数据data_in为1时，PG和NG均为低电平，数据输出端data_out输出也为1，当数字模块送到IO的数据data_in从1变0时，第二pmos管PM1和第五pmos管PM4的Gate端电压逐渐下降，PG和NG点的电压逐渐上升，其上升速度取决于第二pmos管PM1上拉通路和第五pmos管PM4上拉通路的导通电阻大小以及PG和NG点寄生电容的大小，假设PG和NG点寄生电容近似相等，那么两个上拉通路的导通电阻大小直接决定PG和NG点的上升速度。在现有技术中，没有特别设定第二pmos管PM1、第三pmos管PM2、第四pmos管PM3、第五pmos管PM4的宽长比相对大小，因此其上拉通路的导通电阻基本可比，PG和NG点的上升速度大致相同。本技术方案中，通过设置第二pmos管PM1、第三pmos管PM2、第四pmos管PM3、第五pmos管PM4的宽长比，其设置的出发点是人为地将第二pmos管PM1下拉通路和第五pmos管PM4上拉通路的导通电阻设置为不一样，使得PG和NG两点的上升速度存在明显的差别，从而保证在第二驱动管NM0开启之前，第一驱动管PM0的Gate电压已经高于或者接近其开启电压，第一驱动管PM0的穿通电流可以控制在很小的峰值以内。图3为本技术方案中将第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的四分之一后的仿真波形图，从图3可以看到，在数字模块送到IO的数据data_in从1变0时，NG点上升速度明显慢于PG点，从而在第二驱动管NM0开启的时候，PG点电压已经接近电源电压，从而第一驱动管PM0的穿通电流很小。
本技术方案还包括一种非易失型闪存器，包括如上述所述的数据输出驱动电路。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (4)
1.一种数据输出驱动电路，其特征在于，包括：
第一驱动管和第二驱动管；
第一前置驱动模块PMOS predriver，用于给第一驱动管提供栅极电压；
第二前置驱动模块NMOS predriver，用于给第二驱动管提供栅极电压；
在输出数据翻转时，第一前置驱动模块PMOS predriver控制第一驱动管的栅极电压、第二前置驱动模块NMOS predriver控制第二驱动管的栅极电压不同步变化，在打开第一驱动管时第二驱动管关闭，在打开第二驱动管时第一驱动管关闭；
所述第一前置驱动模块PMOS predriver包括第二nmos管NM1、第三nmos管NM2、第二pmos管PM1、第三pmos管PM2，第二前置驱动模块NMOS predriver包括第四nmos管NM3、第五nmos管NM4、第四pmos管PM3、第五pmos管PM4；所述第二nmos管NM1和第三nmos管NM2的宽长比设置为第四nmos管NM3和第五nmos管NM4的宽长比的1/4到3/4，第四pmos管PM3和第五pmos管PM4的宽长比设置为第二pmos管PM1和第三pmos管PM2的宽长比的1/4到3/4；
所述第三pmos管PM2的源极连接电源电压，第三pmos管PM2的栅极连接反相模块的输出端，反相模块的输入端与逻辑电路logic的输出端连接，逻辑电路logic的输入端连接调节IO输出驱动能力的控制信号io_drive和输出使能do_en，第三pmos管PM2的漏极与第二pmos管PM1的漏极连接，第二pmos管PM1的源极连接电源电压，第二pmos管PM1的栅极连接数字模块送到IO的数据data_in，第二pmos管PM1的漏极与第一驱动管的栅极连接，第二pmos管PM1的漏极与第二nmos管NM1的漏极连接，第二nmos管NM1的栅极连接数字模块送到IO的数据data_in，第二nmos管NM1的源极与第三nmos管NM2的漏极连接，第三nmos管NM2的的源极接地，第三nmos管NM2的栅极连接反相模块的输出端；
所述第四pmos管PM3的源极连接电源电压，第四pmos管PM3的栅极连接逻辑电路logic的输出端，第四pmos管PM3的漏极与第五pmos管PM4的源极连接，第五pmos管PM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的漏极与第二驱动管的栅极连接，第五pmos管PM4的漏极与第五nmos管NM4的漏极连接，第五nmos管NM4源极接地，第五nmos管NM4的栅极连接数字模块送到IO的数据data_in，第五pmos管PM4的漏极与第四nmos管NM3的漏极连接，第四nmos管NM3的源极接地，第四nmos管NM3的栅极连接逻辑电路logic的输出端。
2.根据权利要求1所述的数据输出驱动电路，其特征在于，所述第一驱动管采用pmos管；所述第二驱动管采用nmos管。
3.根据权利要求1所述的数据输出驱动电路，其特征在于，所述反相模块包括第六pmos管PM5和第六nmos管NM5，所述第六pmos管PM5的栅极和第六nmos管NM5栅极连接在一起后连接反相模块的输出端，第六pmos管PM5的源极连接电源电压，第六pmos管PM5的漏极与第六nmos管NM5的漏极连接在一起后与第一前置驱动模块PMOS predriver连接，第六nmos管NM5的源极接地。
4.一种非易失型闪存器，其特征在于，包括如权利要求1至3任一所述的数据输出驱动电路。
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