CN100573712C - 存储器输出级电路以及存储器数据输出的方法 - Google Patents

Abstract

一种存储器输出级电路，包括：第一预充电电路，耦接至读取位线，该读取位线耦接至多个存储器单元的输出端，而该第一预充电电路用以于读取该等多个存储器单元前将该读取位线充电至高电位；感测放大器电路，耦接至该读取位线，用于检测该读取位在线的电压，并与该高电位相比较后，输出比较结果信号于两输出节点。

Description

存储器输出级电路以及存储器数据输出的方法

技术领域

本发明是关于存储器的输出级电路，特别是有关于静态随机存取存储器(static random access memory，SRAM)的输出级电路。

背景技术

于存储器中，数据大多是二进制位(binary bit)，每一位需有一个电路单元负责存储其状态是0或1，此电路单元称为存储单元，它们排列成矩形数组，构成存储器的主体。在存储器内，被选中的存储单元可由控制电路的输出信号决定数据的写入及读出。在写入时，可通过输入输出选取电路选定存储单元，再将欲写入的位存入存储单元内。反之，在读出时，可通过输入输出选取电路选定存储单元，将其所储存的位状态以电流或电压方式经由输出级电路送出来。因为从存储单元读出的电流或电压很小，所以要经输出放大器增强其电流或电压，使其成为标准的数字信号(digital signal)后再输出。

静态随机存取存储器(static random access memory，SRAM)为一种只要电源供应不中断，便能于其中保留住所储存的数据位的随机存取存储器。与动态随机存取存储器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性的刷新(refresh)，而SRAM的数据存取速度亦较DRAM为快。因此SRAM经常被用来作计算机的高速缓存(cache memory)，或做为视频卡中数字至模拟信号转换器的部分随机存取存储器。

SRAM的存取时间决定了SRAM的效能，因为该存取时间决定了存储器与控制单元或中央处理单元间协同运作的速度。由于SRAM中有数以千计的SRAM单元耦接至输出级电路，造成输出级电路上耦接了大量的寄生电容，由于SRAM单元的驱动力(driving ability)很弱，而该等寄生电容会造成输出上的延迟，便形成影响SRAM读取时间的关键因素。因此如何设计输出级电路以缩短SRAM的读取时间，便成为提升SRAM效能的重点课题。

发明内容

本发明提供一种存储器输出级电路，以解决现有技术存在的问题。在一实施例中，该存储器输出级电路包括：第一预充电电路，耦接至读取位线，该读取位线耦接至多个存储器单元的输出端，而该第一预充电电路用以于读取该等多个存储器单元时，于选定该等多个存储器单元中的目标存储单元前将该读取位线充电至高电位。感测放大器电路，耦接至该读取位线，用以于读取该等多个存储器单元时，于该目标存储单元被选定后检测该读取位在线的电压，并与该高电位相比较后，输出比较结果信号于第一输出节点与该比较结果信号的反相信号于第二输出节点。

本发明还提供一种存储器数据输出的方法，用于将目标存储单元的数据读取出来。该存储器数据的输出方法包含下列步骤：首先，预充电读取位线至高电位，该读取位线耦接至该目标存储单元。其次选定该目标存储单元，以释放该目标读取单元中储存的电位至该读取位在线。接着检测该读取位线的电压并与高电位电压源比较。接着输出比较结果信号于第一输出节点，同时输出该比较结果信号的反相信号于第二输出节点。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合所附图示，作详细说明如下。

附图说明

图1为一静态随机存取存储器单元的电路图；

图2为一静态随机存取存储器的输出级电路；

图3为本发明的静态随机存取存储器的输出级电路；

图4a为预充电信号与读取字符线的电压的时序图；

图4b为读取位线的电压的时序图；

图4c为感测放大器控制信号的电压的时序图；

图4d为输出信号的时序图。

[标号简单说明]

100～静态随机存取存储器(SRAM)单元；

112、116～拉升晶体管；

114、118～拉降晶体管；

122、124～通路门晶体管；

126、128～读出端口晶体管；

WWL～写入字符线；

WBL～写入位线；WBL～写入反相位线；

RWL～读取字符线；RBL～读取位线；

Vdd～电压源；

130～节点；

200～相关技术的静态随机存取存储器(SRAM)的输出级电路；

202～寄生电容；

204～预充电电路(pre-charge circuit)；

206～数据储存电路；

208～反相电路(inverter)；

PRE～预充电信号；

OUT～输出信号；

212、214、218、222～PMOS晶体管；

216、220、224～NMOS晶体管；

300～静态随机存取存储器(SRAM)的输出级电路；

302～寄生电容；

304～第一预充电电路；

308～第二预充电电路；

306～感测放大器电路(sense amplifier)；

310～锁存电路(latch)；

311～反相器(inverter)；

312、314、318、330、332、334～PMOS晶体管；

316、320、322、324、326～NMOS晶体管；

336、338～“与非”门；

SAC～感测放大器控制信号；

342、344～节点；

具体实施方式

图1为一静态随机存取存储器单元100的电路图。静态随机存取存储器单元100为一双端口(dual port)的8晶体管(8T)结构的存储单元，其具有单一输出端。该等8个晶体管包括拉升晶体管112与116、拉降晶体管114与118、通路门晶体管122与124、以及读出端口晶体管126与128。其中拉升晶体管112与116为PMOS晶体管，而拉降晶体管114与118、通路门晶体管122与124、以及读出端口晶体管126与128为NMOS晶体管。但本发明仍可容许其它的NMOS与PMOS晶体管的配置。

拉升晶体管112与116的源极耦接至电压源Vdd。拉升晶体管112的漏极耦接至通路门晶体管124的源极、拉降晶体管114的漏极、与拉升晶体管116的栅极。同样地，拉升晶体管116的漏极耦接至通路门晶体管122的源极、拉降晶体管118的漏极、与拉升晶体管112的栅极。拉升晶体管112的栅极亦耦接至拉降晶体管114的栅极。同样地，拉升晶体管116的栅极亦耦接至拉降晶体管118的栅极，以及读出端口晶体管126的栅极。拉降晶体管114与118的源极接地。读出端口晶体管126的源极亦接地。

通路门晶体管122与124的漏极分别耦接至写入位线WBL(write bit line)及写入反相位线WBL(write bit bar line)。通路门晶体管122、124的栅极耦接至写入字符线WWL(write word line)。读出端口晶体管126与128耦接介于地电压与读取位线RBL(read bit line)之间，其中读出端口晶体管128的栅极耦接至读取字符线RWL(read word line)。写入位线WBL、写入反相位线WBL、写入字符线WWL、读取位线RBL、读取字符线RWL可延伸至其它SRAM存储单元或其它元件，包括数据的行列锁存器(row and column latch)、解码器(decoder)、选择驱动器(select driver)、控制逻辑电路、感应放大器、多工器、缓冲器等等。

图2为一静态随机存取存储器的输出级电路200。输出级电路200包含预充电电路(pre-charge circuit)204、数据储存电路206、以及反相电路(inverter)208。其中晶体管212、214、218与222为PMOS晶体管，而晶体管216、220与224为NMOS晶体管。输出级电路200的输入端为读取位线RBL，该读取位线RBL耦接至多个的SRAM单元100的输出端。由于经由读取位线RBL耦接了为数甚多的SRAM单元，因此读取位线RBL上等同于耦接了甚大的寄生电容，该寄生电容以耦接于读取位线RBL与地电压间的寄生电容202表示。

图1中的SRAM单元100，其中所储存的值可能为0或1，因此节点130亦视SRAM的储存值而可能为高电位或低电位。若节点130为高电位，则读出端口晶体管126导通；反之若节点130为低电位，则读出端口晶体管126关闭。此时假设欲对该SRAM单元进行读取。于读取SRAM单元之前，必须藉由预充电电路204，将读取位线RBL预先充电至高电位Vdd；而进行充电时，先将预先充电信号PRE下降至低电位，PMOS晶体管212便导通，连带将读取位线RBL预先充电至高电位。当读取位线RBL充电完毕后，便将预先充电信号PRE提升至高电位，以关闭PMOS晶体管212。然后，被选取的SRAM单元100的读取字符线RWL的电压将升至高电位，以导通读出端口晶体管128。

此时若节点130为高电位，则读出端口晶体管126与128将均呈导通状态；而由于晶体管126的源极接地，因此连带整条读取位线RBL的电压也会逐渐被下拉至地电位。但因为寄生电容202的存在，因此读取位线RBL的电压将呈缓慢下降，也因而延长了SRAM的读取时间。当数据储存电路206收到读取位线RBL的低电位，将输出高电位。然后，由NMOS晶体管224与PMOS晶体管222组成的反相电路208便反转数据储存电路206的输出，而于输出端OUT输出低电位。

若节点130为低电位，则读出端口晶体管126将呈关闭状态，无法拉低读取位线RBL的电压；因此整条读取位线RBL的电压仍然维持于预充电后的高电位。当数据储存电路206收到读取字符线RWL的高电位，将输出低电位。然后，反相电路208便反转数据储存电路206的输出，而于输出端OUT输出高电位。

图3所示为本发明实施例的一静态随机存取存储器的输出级电路300。输出级电路300包含第一预充电电路(pre-charge circuit)304、第二预充电电路308、感测放大器电路(sense amplifier)306、锁存电路(latch)310、以及反相器(inverter)311。其中晶体管312、314、318、330、332与334为PMOS晶体管，而晶体管316、320、322、324与326为NMOS晶体管。输出级电路300的输入端为读取位线RBL，该读取位线RBL耦接至多个的SRAM单元100的输出端。由于经由读取位线RBL耦接了为数甚多的SRAM单元，因此读取位线RBL上等同于耦接了甚大的寄生电容，该寄生电容以耦接于读取位线RBL与地电压间的寄生电容302表示。

第一预充电电路304包括耦接于电压源Vdd与读取位线RBL之间的PMOS晶体管312，其栅极耦接至预先充电信号PRE。感测放大器电路306将读取位线RBL的电压与高电位Vdd相比较后，于节点342与344输出两反相的输出信号。感测放大器电路306包括NMOS晶体管316、320、322、324、326与PMOS晶体管314、318。其中晶体管326的漏极耦接至差动输入晶体管324与322的源极，晶体管326的源极接地，其栅极耦接至感测放大器控制信号SAC。差动输入晶体管322的栅极耦接至读取位线RBL，而其漏极耦接至晶体管316的源极。差动输入晶体管324的栅极耦接至电压源Vdd，而其漏极耦接至晶体管320的源极。PMOS晶体管314的栅极与NMOS晶体管316的栅极相耦接后，更与PMOS晶体管318的漏极及NMOS晶体管320的漏极耦接于节点342。PMOS晶体管318的栅极与NMOS晶体管320的栅极相耦接后，更与PMOS晶体管314的漏极及NMOS晶体管316的漏极耦接于节点344。而PMOS晶体管314与318的源极耦接至电压源Vdd。

第二预充电电路308包括PMOS晶体管330、332与334，三者的栅极均耦接至预先充电信号PRE。PMOS晶体管330的源极耦接至电压源Vdd，其漏极耦接至节点342。PMOS晶体管332的源极耦接至电压源Vdd，其漏极耦接至节点344。PMOS晶体管334耦接于节点342与344之间。锁存电路310用于锁定并储存节点342与344输出的电压，包括NAND(“与非”)门336与338。其中NAND门336的一输入端耦接至节点342，另一输入端耦接至NAND门338的输出端；而NAND门338的一输入端耦接至节点344，另一输入端耦接至NAND门336的输出端。反相器311耦接至锁存电路310的NAND门336的输出端。

图1中的SRAM单元100，其中所储存的值可能为0或1，因此节点130亦视SRAM的储存值而可能为高电位或低电位。若节点130为高电位，则读出端口晶体管126导通；反之若节点130为低电位，则读出端口晶体管126关闭。此时假设欲对该SRAM单元进行读取。于读取SRAM单元之前，必须藉由第一预充电电路304，将读取位线RBL预先充电至高电位(例如为电压源Vdd的高电位)；而进行充电时，先将预先充电信号PRE下降至低电位，PMOS晶体管312便导通，连带将读取位线RBL预先充电至高电位。于此同时，第二预充电电路308中的预先充电信号PRE亦下降至低电位，PMOS晶体管330、332与334便导通，以将节点342与344充电至高电位(例如为电压源Vdd的高电位)。节点342与334为感测放大器电路306的两反相输出端与锁存电路310的两反相输入端的耦接点。当读取位线RBL充电完毕后，便将PMOS晶体管312的栅极的预先充电信号PRE提升至高电位，以关闭PMOS晶体管312。此时由于预先充电信号PRE提升至高电位，PMOS晶体管330、332与334亦被关闭，因此节点342与344两者互相独立不相耦接。然后，被选取的SRAM单元100的读取字符线RWL的电压将升至高电位，以导通读出端口晶体管128。见图4a，其中预先充电信号PRE先提升至高电位，接着读取字符线RWL亦升至高电位。

此时若节点130为高电位，则读出端口晶体管126与128将均呈导通状态；而由于晶体管126的源极接地，因此连带整条读取位线RBL的电压也会逐渐被下拉至地电位。但因为寄生电容302的存在，因此读取位线RBL的电压将呈缓慢下降，如图4b所示。此时将藉由感测放大器电路306，检测两差动输入晶体管322与324的栅极电压并进行比较，并将结果输出两互为反相的电压于节点342与344。此时由于读取位线RBL的电压下降较慢，必须取适当时间点启动感测放大器电路306，使NMOS晶体管322的栅极电压下降量够大以输出正确的读取结果，但又不会将读取时间拖延过长。当感测放大器控制信号SAC升至高电位时，NMOS晶体管326便导通，以启动感测放大器电路306。请见图4c，若感测放大器控制信号SAC如虚线c1～c3所示般过早升至高电位时，则感测放大器306会于节点342输出错误的高电位，如图4d中的虚线d1～d3所示。若感测放大器控制信号SAC如实线c4～c8所示般于恰当时间升至高电位时，则感测放大器306会于节点342输出正确的低电位(如图4d中的实线d4～d8所示)，并于节点344输出与节点342反相的高电位。

然后，由NAND门336与338组成的锁存电路310便接收感测放大器电路306于节点342与344的输出，并持续输出与节点342反相的高电位。最后，反相器311反转锁存电路310的输出，而于输出端OUT输出低电位。

反之，若节点130为低电位，则读出端口晶体管126将呈关闭状态，无法拉低读取位线RBL的电压；因此整条读取位线RBL的电压仍然维持于预充电后的高电位。由于此时感测放大器306的差动输入晶体管322与324的栅极电压皆为高电位，将无法得到正确的输出。为解决此一问题，本发明特地加大差动输入晶体管322的栅极宽度(gate width)，例如差动输入晶体管322的栅极宽度可为差动输入晶体管324的栅极宽度的1.5倍，以便使差动输入晶体管322与324的栅极接至相同电压Vdd时晶体管322有较小的导通电阻，以便于差动输入晶体管322的漏极产生较差动输入晶体管324的漏极为大的电位下拉能力，进而使晶体管316的漏极产生低电位，晶体管320的漏极产生高电位。因此当感测放大器电路306收到读取字符线RWL的高电位，将于节点342输出高电位，并于节点344输出低电位。然后，由NAND门336与338组成的锁存电路310便接收感测放大器电路306于节点342与344的输出，并持续输出与节点342反相的低电位。最后，反相器311反转锁存电路310的输出，而于输出端OUT输出高电位。

最后，我们可于图4d中比较图3的本发明实施例与图2的相关技术的输出结果。若感测放大器控制信号SAC是于适当的时点启动，如图4c中的c4～c8，则其对应的输出如图4d中的d4～d8所示。而图2的相关技术的输出结果如图4d中标为e的虚线所示。于图中可见d4～d8的输出较相关技术的输出快约1～3ns，因此使用本电路于SRAM的输出级可比传统的电路更快得到输出结果。

本发明于单端输出的SRAM的输出电路中运用感测放大器，藉此将为小的差动信号放大，以加快SRAM的读取速度。该感测放大器的两输入端分别接上电压源Vdd与读取位线。而为了避免当读取位在线的SRAM输出亦为高电位时，感测放大器的两输入端皆为高电位所导致无法正确判读的情形，因此采用非对称的设计，将感测放大器中耦接到读取位线的晶体管栅极宽度增大，以减小该晶体管的导通电阻，而于感测放大器的两输入端皆为高电位时能得到正确的输出。因此使用本电路作为SRAM的输出级电路可有效减少SRAM的读取时间，而增进该SRAM的效能。

上述已描述了本发明的数实施例。本领域技术人员应明了，他们可将本发明实施例修改或作为设计的基础，以达到与本文所介绍的实施例相同的目的或便利性。本领域技术人员亦应明了，上述的等值结构物并未超越本发明的精神与范畴，即使本领域技术人员作出各种形式的修改、替换或改变，只要仍符合本发明的精神，便仍然属于本发明的保护范畴。

Claims (21)

1.一种存储器输出级电路，包括：

第一预充电电路，耦接至读取位线，该读取位线耦接至多个存储器单元的输出端，而该第一预充电电路用以于读取该多个存储器单元时，于选定该多个存储器单元中的目标存储单元前将该读取位线充电至高电位；以及

感测放大器电路，耦接至该读取位线，用以于读取该多个存储器单元时，于该目标存储单元被选定后检测该读取位线的电压，并与该高电位相比较后，输出比较结果信号于第一输出节点与该比较结果信号的反相信号于第二输出节点。

2.根据权利要求1所述的存储器输出级电路，其中该感测放大器电路包括第一差动输入晶体管与第二差动输入晶体管，该第一差动输入晶体管的栅极耦接至该读取位线，而该第二差动输入晶体管的栅极耦接至该高电位，其中该第一差动输入晶体管的栅极宽度大于该第二差动输入晶体管的栅极宽度，藉以降低该第一差动输入晶体管的导通电阻，以便于该读取位线电位为高电位时使该感测放大器仍可输出正确的该比较结果信号。

3.根据权利要求2所述的存储器输出级电路，其中该第一与第二差动输入晶体管皆为NMOS晶体管。

4.根据权利要求2所述的存储器输出级电路，其中该第一差动输入晶体管的栅极宽度为该第二差动输入晶体管的栅极宽度的1.5倍。

5.根据权利要求2所述的存储器输出级电路，其中该感测放大器电路还包括：

第一PMOS晶体管，耦接于该高电位与第一输出节点之间，其栅极耦接至第二输出节点；

第二PMOS晶体管，耦接于该高电位与该第二输出节点之间，其栅极耦接至该第一输出节点；

第一NMOS晶体管，耦接于该第一输出节点与该第一差动输入晶体管的漏极之间，其栅极耦接至该第二输入节点；

第二NMOS晶体管，耦接于该第二输出节点与该第二差动输入晶体管的漏极之间，其栅极耦接至该第一输入节点；以及

第三NMOS晶体管，耦接于该第一与第二差动输入晶体管的源极与接地电压之间，其栅极耦接至感测放大器控制信号，而该感测放大器控制信号可导通该第三NMOS晶体管以启动该感测放大器电路。

6.根据权利要求1所述的存储器输出级电路，还包括第二预充电电路，耦接至该第一与第二输出节点，用以于该目标存储单元被选定前将该第一与第二输出节点的电位提升至高电位。

7.根据权利要求6所述的存储器输出级电路，其中该第二预充电电路包括：

第三PMOS晶体管，耦接于该高电位与该第二输出节点之间，其栅极耦接至预充电信号，而该预充电信号可导通该第三PMOS晶体管以将该第二输出节点提升至高电位；

第四PMOS晶体管，耦接于该高电位与该第一输出节点之间，其栅极耦接至该预充电信号，而该预充电信号可导通该第四PMOS晶体管以将该第一输出节点提升至高电位；以及

第五PMOS晶体管，耦接于该第一与第二输出节点之间，其栅极耦接至该预充电信号，而该预充电信号可导通该第五PMOS晶体管以连接该第一与第二输出节点。

8.根据权利要求1所述的存储器输出级电路，其中该第一预充电电路包括第六PMOS晶体管，耦接于该高电位与该读取位线之间，其栅极耦接至预充电信号，而该预充电信号可导通该第六PMOS晶体管以将该读取位线提升至高电位。

9.根据权利要求1所述的存储器输出级电路，还包含锁存电路，经该第一与第二输出节点耦接至该感测放大器，用于储存该感测放大器电路所输出的该比较结果信号。

10.根据权利要求9所述的存储器输出级电路，其中该锁存电路包括：

第一“与非”门，其两输入端分别耦接至该第一输出节点与第二“与非”门的输出端；以及

该第二“与非”门，其两输入端分别耦接至该第二输出节点与该第一“与非”门的输出端；

11.根据权利要求9所述的存储器输出级电路，还包括反相器，耦接至该锁存电路，用于将该比较结果信号反相并输出于输出端。

12.根据权利要求1所述的存储器输出级电路，其中各该多个存储器单元皆包括：

第一读出端口晶体管，耦接于第二读出端口晶体管的漏极与该读取位线之间，其栅极耦接至读取字符线，而该读取字符线可导通该第一读出端口晶体管以使该读取位线与该第二读出端口晶体管的漏极相耦接，而当耦接至静态随机存取存储器单元的该读取字符线的电压升至高电位时，便可选定一存储器单元为该目标存储单元；以及

该第二读出端口晶体管，其源极耦接于低电位，其栅极电压视该静态随机存取存储器单元所储存的位而为高电位或低电位；

其中当该静态随机存取存储器单元受选定，且该第二读出端口晶体管的栅极电压为高电位时，可导通该第一与该第二读出端口晶体管，而下拉该读取位线的电位至低电位。

13.根据权利要求1所述的存储器输出级电路，其中该电路为静态随机存取存储器的输出级电路。

14.一种存储器数据输出的方法，用于将目标存储单元的数据读取出来，包含有：

预充电读取位线至高电位，该读取位线耦接至该目标存储单元；

选定该目标存储单元，以释放该目标读取单元中储存的电位至该读取位线；

检测该读取位线的电压并与高电位电压源比较；以及

输出比较结果信号于第一输出节点，同时输出该比较结果信号的反相信号于第二输出节点。

15.根据权利要求14所述的存储器数据输出方法，还包含于选定该目标存储单元前，将该第一输出节点以及第二输出节点的电位提升至该高电位。

16.根据权利要求14所述的存储器数据输出方法，还包含将该比较结果信号反相后输出。

17.根据权利要求14所述的存储器数据输出方法，其中当该存储器数据为1时，使得该读取位线的电压拉至低电位，比较该读取位线的电压与该高电位电压源后，于该第一输出节点输出低电位，于该第二输出节点输出高电位。

18.根据权利要求14所述的存储器数据输出方法，其中还包含利用控制信号比较该读取位线的电压与该高电位电压源，使得输出正确的读取结果，但又不会将读取时间拖延过长。

19.根据权利要求14所述的存储器数据输出方法，其中当该存储器数据为0时，读取位线的电压上拉至高电位，比较该读取位线的电压与该高电位电压源后，于该第一输出节点输出高电位，于该第二输出节点输出低电位。

20.根据权利要求14所述的存储器数据输出方法，其中利用非对称感测放大器使得当该读取位线的电压充电至如同该高电位电压源的高电位时，可以区分该读取位线的电压与该电压源的差异。

21.根据权利要求14所述的存储器数据输出方法，其中该方法适用于静态随机存取存储器。

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