JPH0210593A - メモリ用センス・アンプ及びデータ読出し方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はランダム・アクセス・メモリに関係し、さらに
詳しくは、そのようなメモリのメモリ・セルからデータ
を読み出すための二重のステージのセンス−アンプに関
する。

Ｂ、従来技術 ランダム・アクセス・メモリにおいては、膨大な数のメ
モリ・セルを行列マトリックス状に配列させている。デ
ータは、列バスあるいはビット線と呼ばれる一対の線に
よって同一列のメモリ・セルへまたはメモリ・セルから
転送される。一対のビット線間に接続された全メモリ・
セルのうちの特定のメモリ・セルが行アドレス線、ある
いはビット線と呼ばれるところの同一行の全メモリ・セ
ルを活動開始にする線によって選択される。

メモリ・セルはＳＲＡＭでもＤＲＡＭでもよいが、ＳＲ
ＡＭであれば、データは交差結合トランジスタのラッチ
中に記憶され、ラッチは選択的に接地できる１つまたは
複数の経路を備えている。

ＤＲＡＭであれば、データは１つまたは複数のトランジ
スタで操作されるキャパシタに記憶される。

スタティック型セルにアクセス、あるいは読出しを行な
うには、従来は、セルに記憶された「１」（あるいは「
Ｏ」）を検知するためにメモリ・セルに通じる電流によ
ってビット線の１つをグランドに放電させる必要があっ
た。ビット線は容量が大きいので、セルから有効なデー
タが読み出されるようにビット線が十分に放電されるま
でには長時間を要することになる。ＤＲＡＭでは、セル
は破壊的読出しサイクルを要し、アドレス指定時にメモ
リ・セルのキャパシタが充電あるいは放電されたことに
伴う列線上の電圧パルスを検知することによってデータ
がメモリ・セルから読み出される。ビット線の容量に比
較してメモリ・セルの容量は小さいので、電圧振幅は小
さい。電圧振幅が小さいので、信顆性良（動作するセン
ス・アンプを設計することが極めて難しくなる。

一般的に言って、ランダム・アクセス・メモリに関して
は、それがどのような型でも、論理レベルの全振幅が不
足しているので、ビット線上の情報を出力あるいは検知
することは難しい。また、記憶されたデータに短時間で
アクセスすることは大スケールＭＯ８ＦＥＴ集積回路で
は難しい。というのは、製造工程によってメモリ・セル
の種々のノードに容量が生じるからである。

すでに多数の特許が、ビット線より受信するデータから
完全な論理レベルの出力を得るための種々の技術を提案
してきている。たとえば、米国特許第３８００６０９に
は、交差結合した一対のＩＧＦＥＴ装置が競合的に接続
され、かつ、■ＧＦＥＴのインバータに結合され、ＩＧ
ＦＥＴメモリの差動二重出力が完全論理レベルに変換さ
れるような装置が示されている。しかし、この装置でも
、読出しアンプはビット線の容量を負担しており、出力
信号を生じさせるときにビット線を分離させてはいない
。さらに、この装置は適当な信号レベルを有する完全論
理出力を得るために付加的な増幅ステージを必要とする
。

米国特許第３８７９６２１には、二重差動メモリ出力信
号を完全論理出力信号に変換するための単独ステージＦ
ＥＴセンス・アンプが述べられている。このアンプは一
対の共通ノードに一緒に接続された第１及び第２の対の
ＦＥＴから成り、標準的ラッチ構造となっている。第２
導電型の第３のＦＥＴはＦＥＴの対の一方に接続され、
活動開始装置として用いられ、制御クロック信号によっ
て制御される。その一実施例では、同一導電型の第１及
び第２のＦＥＴはビット線とラッチとの間の良好な分離
を行なうビット・スイッチとして働く。第１、第２、第
３トランジスタは相互接続され、第１及び第２トランジ
スタが導通状態のときに第３トランジスタが非導通とな
る。

このように動作すると、センス・アンプは感知動作中に
ビット線を分離して完全論理レベル出力を生じさせるこ
とができる。これは最初の高性能クロック制御型センス
・アンプの良い例であり、ＣＭＯ８に適している。

第４図は従来のＣＭＯＳスタティック・ランダム・アク
セス・メモリ１を示している。このメモリ１は前述の分
離手段を備えたアンプを利用している。

クロック制御センス・アンプ２は第１及び第２の交差ト
ランジスタ対３及び４を有している。第１の交差トラン
ジスタ対３は２つのＰＦＥＴ　　Ｔ１及びＴ２からなり
、第２の交差トランジスタ対４はＮＦＥＴ　　Ｔ３及び
Ｔ４からなる。

トランジスタＴＩ及びＴ２のソースは第１の電源（ＶＨ
）に接続され、トランジスタＴ３及びＴ４のソースは低
電圧の第２の電源（ＧＮＤ）に接続され、この第２の電
源との間にはＮＦＥＴ　　ＴＳから成る活動開始装置が
設けられ、トランジスタＴ５のゲートには側御用クロッ
ク信号（ＳＳＡ）が印加されるようになっている。これ
ら５つのトランジスタＴ１〜Ｔ５によってクロック制御
型ラッチ５が構成されている。

ＦＥＴ相互接続のインピーダンスは無視できる。

Ｔ１とＴ３のドレイン、及びＴ２とＴ４のドレインはそ
れぞれノード６及び７を形成し、ノードの選択された１
つからの出力信号がセンス・アンプによって増幅されて
利用可能となっている。これらのノード６及び７は出力
ラッチあるいは出力バッファ８の入力に接続され、その
出力は出力ドライバ９に導入されている。ノード６及び
７はデータ線Ｄ　Ｌ　Ｔ　（Ｄａｔａ　Ｌｉｎｅ　Ｔｒ
ｕｅ）及びＤ　Ｌ　Ｃ（Ｄａｔａ。

Ｌｉｎｅ　Ｃｏｓ＋ｐｌｅｍｅｎｔ）と同じ電位である
のでしばしばデータ出力ノードと呼ばれる。ノード６及
び７とラッチ８とをつなぐ線は短い。さらに後の処理に
利用されるデータ出力信号あるいはデータＤ。

はデータ出力端子１０から入手できる。

センス・アンプ２はクロック制御型ラッチ５を分離する
手段及びノード６及び７を有し、左の真のビット線ＢＬ
Ｔ及び右の相補ビット線ＢＬＣから、ビット線によりロ
ードされなくても前記ノードがフル（完全）信号レベル
（フル・ロジック出力）に上昇することができる。前記
分離手段はビット・スイッチと呼ばれるスイッチより成
る。ＮＦＥＴ　　Ｔ８及びＴ７がこの目的で用いられ、
所望のときに、ノード６及び７をビット線ＢＬＴ及びＢ
ＬＣのそれぞれから分離させる。制御信号ＢＳがＴ６及
びＴ７のゲートに印加される。

複数の４トランジスタ・セルＣＡからＣＮは、２つのＮ
ＦＥＴ　　Ｔ８ＡからＴ８Ｎ及びＴ９Ａから７９Ｎを介
してビット線ＢＬＴ及びＢＬＣに接続され、これらによ
りアレイ１１が構成されている。セルＣＡについてのＦ
ＥＴ　　Ｔ８Ａ及びＴ９Ａのゲートは対応するワード線
ＷＬＡに接続され、ＷＬＡによりリード及びライト操作
が行なわれる。

ビット線ＢＬＴ及びＢＬＣはアレイ部分からのデータの
出入れについての入力（ライト）パスあるいは出力（リ
ード）バスとして用いられる。

これらのビット線は、転送装置（Ｔ８ＡからＴ８Ｎ及び
Ｔ９ＡからＴ９Ｎ）の全拡散の合算したものにより、及
びこれらのビット線を形成する長いメタル線のために、
非常に大きな容量を有している。この容量を図中、Ｃ１
及びＣ２で表わしている。

ノード６及び７の浮遊容量はＣ３及びＣ４で表わされ、
非常に小さな値であるが、これらに比較して、Ｃ１及び
Ｃ２は非常に大きな値である。

場合によっては、ビット線の他の対に接続される付加的
メモリ・セルがバス１３を通じてセンス・アンプ２のノ
ードθ及び７に接続されてもよい。

この場合は、１つのセンス・アンプが複数のセル列に対
して働くことになる。追加するセル列の総数ＦはＯから
Ｐまで変化し、Ｐは使用技術、メモリ・サイズ及びその
構造などにより定まる。今日では、Ｐ＝１５のビット線
対まで可能である。別言すると、第４図のセンス・アン
プは１つで１６個のメモリ・セル列に対して働くことが
できる。

このＰはセンス・アンプのスピードにより制限され、セ
ンス・アンプは第４図の構造の中で低ゲイン・アンプで
あることが必要である。もちろん、別々のクロック制御
信号が採用されてノードへの適切なゲート操作が行なわ
れなければならない。

最後に、メモリ回路１は復元回路１２を含み、この復元
回路１２はビット線ＢＬＴ及びＢＬＣを参照電圧Ｖ　Ｒ
ＥＦ　＝　Ｖ　ＨＶ　Ｔにプル・アップするためのもの
である。ここで、ＶＴは第４図には示されない参照電圧
発生器内のＮＦＥＴのスレショルド電圧である。回路１
２は３つのＰＦＥＴ　　Ｔ１０、Ｔｌｌ、及びＴＩ２を
含み、これらのゲートにはビット線復元信号ＢＬＲが印
加されるようになっている。ＴＩＯ及びＴｌｌは参照電
圧発生器に接続されている。Ｔ１２はキャパシタＣ１及
びＣ２の電荷を均等化して２つのビット線の電位を等し
くさせる。その結果、前記ノードの電位は、リード動作
が開始したときにアクセスするセルの内容に対して反対
の２値を有し、その後、ゆっくり低下してくる。

リード動作は次のようである。まず、両ビット線ＢＬＴ
及びＢＬＣがｖＲＥ、にチャージされる。

所望のワード線制御信号ＷＬがＶＨに上昇させられるこ
とにより、特定のセルが選択される。選択されたワード
線はこの電圧に、ビット線の１つが所定量だけ放電でき
るのに十分な時間だけ維持される。制御クロック信号Ｓ
ＳＡをＶＨに上昇させることにより、クロック制御型ラ
ッチ５がセットされ、出力ラッチ８に転送されるべきフ
ル・スイング・ロジック出力が達成される。クロック制
御型ラッチ５は適切なセットを確実にするために高ゲイ
ン型である。

このようなリード動作の間、センス・アンプ２は最初は
ビット線ＢＬＴ及びＢＬＣの間の差動電圧を、そして、
次にはデータ線ＤＬＴ及びＤＬＣの間の差動電圧を増幅
する。このようなメモリ構造はスピードが制限される。

というのは、センス・アンプ内のノード６及び７の間、
したがって、２つのデータ線の間の差動電圧が大きいこ
とが要求されるからである。さらに、センス・アンプ２
内ではフル・スイング動作が必要であるため、出力ラッ
チ８内に読出し信号を与えるには、アクセス時間が増大
する。加えて、ノード６及び７の電位は均等化されず、
メモリ・セルがアクセスされたときのビット線上のセン
スされているデータに対して反対の２値に対応するかも
しれない。その結果、クロック制御型ラッチＳのセット
を遅らせてデータが正しくデータ線上に設定されること
を確実にさせなければならない。最後に、このリード動
作は、メモリ・サイズの増大に伴ってこれらのノードが
大容量になるので、非常に消費電力が大きい。

Ｃ３発明が解決しようとする問題点 本発明の目的は、アクセス時間が短く、消費電力が極め
て少なく、サイクル時間が短くなるような、センス・ア
ンプの構造及びデータ読出し方法を提供することである
。

Ｄ０問題点を解決するための手段 本発明に係るセンス・アンプは２段構造である。

第１段は低ゲイン・アンプである。これは第１のクロッ
ク制御ラッチを含み、このラッチは、第１の制御信号で
ゲート制御される活動化装置及び前記第１のクロック制
御ラッチのノードと前記ビット線との間に接続されたビ
ット・スイッチを有している。前記ビット・スイッチは
ビット・スイッチ制御信号によりゲート制御されて第１
データ線上に出力信号を生じさせる。第２段は高ゲイン
・アンプである。これは第２のクロック制御ラッチを含
み、このラッチは、第２の制御信号でゲート制御される
活動化装置及び前記第２のクロック制御ラッチのノード
と前記第１のデータ線との間に接続されたデータ・スイ
ッチを何している。前記データ・スイッチはデータ・ス
イッチ制御信号によりゲート制御されて第２データ線上
のデータ出力ノードにおいて出力信号を生じさせる。

前記データ・スイッチ制御信号はビット・スイッチ制御
信号から誘導され、第１段と第２段の動作が続いて行な
われるようになっており、ビット線間の差動電圧が続い
て増幅されるようになっている。第２段は高ゲイン増幅
器としてだけでなく、バッファとしても動作する。デー
タ出力ノードは出力ドライバーに接続されており、その
出力において、データ出力信号Ｄｏが得られる。

本発明の他の特徴は、復元及び等化手段が第１段及び第
２段に設けられ、復元期間中に第１、第２のデータ線及
びデータ出力ノードの電位が高電位ＶＨに上昇されるこ
とである。

また、本発明では、書込み手段がセンス・アンプの第１
段に設けられ１選択したセルにおけるライト動作が、リ
ード動作が第１段から分離されている第２段で行なわれ
ている最中に、第１段において行なわれ得る。

簡単に要約すると、本発明は２つの連続する段を有し、
増幅時間を短縮する。そのような２構造は、第２段の出
力においてフル・ラッチ動作が遂行されている最中に、
データ・アクセス動作を迅速に行なう。これらの少なく
とも２段は高速モードで連続的にアクセスされ、両ビッ
ト線間の差動電圧が拡大化され、データ線に沿って連続
的に増幅及び加速が行なわれて出力ドライバへと至る。

Ｅ、実施例 第１図には本発明の一実施例が適用されるメモリ構造１
４が示されている。第４図と共通番号の部分は同様の構
成である。本発明のセンス・アンプは１５である。セン
ス・アンブエ５は、２つの段１６及び１７から成る。第
１段１６は第４図のセンス・アンプ２と同様の構成であ
る。ただし、幾つかの新しい機能部分が加えられている
。まず、制御信号ＤＬＲでゲート制御される２つのＰＦ
ＥＴ　　Ｔ１３及びＴ１４がノード６及び７に接続され
、Ｔ１３及びＴｉ４が導通状態のときは、第１のデータ
線ＤＬＲ及びＤＬＣの電位はＶＨに上昇し、このため、
第１のデータ線はより良く復元されることになる。さら
に、各ノード６及び７には一対のＮＦＥＴ　　Ｔ１５、
Ｔ１６及びＴ１７、Ｔ１８が接続されている。Ｔ１５及
びＴｉ７はライト制御信号ＷＲによりゲート制御され、
Ｔ１６及び７１８はデータ入力信号ＤＩ及びＤＩにより
ゲート制御される。これらのトランジスタはライト動作
中に使用されることになる。第１段１６は、比較的小容
量のキャパシタＣ３及びＣ４を備えたノード６及び７に
接続されている低ゲイン・アンプであり、前記キャパシ
タＣ３及びＣ４の小さな差動電圧を増幅する。

第２段１７は同様の構造であり、ＦＥＴの２つの対１８
及び１９を有し、これらはラッチ機能を有するように適
切に交差結合されている。第１の対１８は２つのＰＦＥ
Ｔ　　Ｔ２０及びＴ２１を有し、第２の対１９は２つの
ＮＦＥＴ　　Ｔ２２及びＴ２３を有している。また、活
動化装置も設けられている。これはＮＦＥＴ　　Ｔ２４
であり、そのゲートはセット・ラッチ信号ＳＬを受信す
るようになっている。ＮＦＥＴ　　Ｔ２０からＴ２４は
クロック制御ラッチ２０を形成する。ノード２１及び２
２は第２段１７のデータ出力ノードであり、センス・ア
ンプ１５のデータ出力ノードでもある。

これらのノード２１及び２２にはＮＦＥＴ　　Ｔ２５及
びＴ２Ｅｔが接続され、Ｔ２５及びＴ２Ｏはラッチ復元
制御信号ＬＲによりゲート制御され、第２のデータ線Ｄ
Ｔ及びＤＣはＶＨに上昇される。また、Ｔ２７はキャパ
シタＣ５及びＣ６の電荷を均等化するためのものである
。同様の装置をクロック制御ラッチ５のノード６及び７
の間にも接続してもよい。トランジスタＴ１３、Ｔ１４
、及びＴ２５、Ｔ２６、Ｔ２７は復元及び均等化手段と
して動作し、データ線（すなわち、データ出力ノード）
の第１及び第２の対を復元サイクル中にＶＨに上昇させ
る。その結果、両データ線は均等化され、リード／ライ
ト動作が開始されるまでフローティング状態にされる。

本発明によれば、アレイ１１及び第１段１６（すなわち
、ノード６及び７に関連するキャパシタＣ３及び０．４
）はすべて、データ線スイッチと呼ばれる２つのスイッ
チによって第２段１７から分離される。これらのスイッ
チはＮＦＥＴ　　Ｔ２８及びＴ２Ｏから成り、ゲートに
はデータ・スイッチ制御信号ＤＳが与えられる。これに
より、第１段１６を小さな容ｆｆ１ｃ３及び０４間の小
さな差動電圧にセットし、次に、小さな容ｆｆ１ｃ５及
び０６間の大きな差動電圧にし、最終的には第２段１７
の動作を高ゲイン差動増幅としてのものにさせることが
できる。第１及び第２段は、はじめはビット線対間の差
動電圧を、後にはデータ線対間の差動電圧を増幅し、別
言すると、感知動作の連続がメモリ回路のデータ経路で
あると言える。第２段１７はアンプとしてだけではなく
、第４図の出力ラッチ８としても機能する。データはデ
ータ出力ノード２１及び２２から取り出し可能であり、
それはデータ線ＤＴ及びＤＣの第２の対と同じ電位であ
る。データ線ＤＴ及びＤＣは出力ドライバ２３に接続さ
れ、出力端子２４にデータ出力信号、すなわちデータＤ
ｏが現われるようになっている。

出力ドライバ２３は、各々がデータ出力ノードに接続さ
れた２つの別々のインバータから構成されているもので
あってもよく、ＤＯとＤｏとが別々に得られるものであ
ってもよい。

Ｐ個のビット線対がビット・スイッチの後ろの位置にお
いてバス１３を通じて接続されていてもよい。第１図の
Ｐは第４図のＰよりも大きな値をとり得る。たとえば、
Ｐ＝３１までのビット線対を追加することができ、第１
段１６は３２個のセル列に対して働くことができる。

さらに、バス２５を通じて複数（Ｆ’＝ＯからＭ）のセ
ル列を接続することができ、これらのセル列の各々には
第１段（ＩＥ３’　　１６”・・・・・・）が設けられ
ている。実施上、Ｍは３まで位である。

第１図に示されているように、バス２５はデータ・スイ
ッチの後ろの位置に接続される方がよい。追加した分も
含めてすべてのセル列に対して１つの第２段が働くこと
になる。

次に、回路の動作について第３図をも参照して説明する
。

復元サイクル期間中、ＢＬＲ信号は両ビット線をＶＲＥ
Ｆ＝ＶＨ−ＶＴに維持し、ＤＬＲ信号は第１データ線を
高レベル（ＶＨ）に維持し、ＬＲ倍信号第２データ線を
高レベルに維持するとともに均等化する。

リード・サイクルの動作は次のようである。

リード・サイクル期間中、１つのワード線（ＷＬＡ）が
、ワード線制御信号ＷＬをＶＨに上昇させることにより
、高レベルになり、１つの行のすべてのメモリ・セルが
活動化される。ビット線間に差動電圧が現われる。ビッ
ト線スイッチ・トランジスタＴ６及びＴ７が、ビット・
スイッチ制御信号ＢＳにより、オープン（ターン・オン
）される。ビット線ＢＬＴ及びＢＬＣ及び第１のデータ
線ＤＬＴ及びＤＬＣのキャパシタが選択したセル内に放
電を開始する。小さな電位差（たとえば、１００ｍＶ）
が第１段１６のノード６及び７の間に現われ、フローテ
ィング状態にされる。放電のこの部分の最中、データ線
スイッチ・トランジスタ７２８及びＴ２Ｏはオフに維持
されている。

センス・アンプ２の第１段ｊ６のセツティングが制御信
号ＳＳＡにより行なわれ、信号ＳＳＡはダミー・ワード
線ＤＷＬの上昇により発生され、期待される差′動電圧
降下が適切に行なわれるようにされる。ＤＷＬ信号はＷ
Ｌ上昇の最悪のケースとしての役割を果たす。ＳＳＡ信
号が高レベルになるとき、第１段１６が活動化され、ノ
ード６と７との間の差動電圧が増幅されてクロック制御
ラッチ５にストアされる。

セツティングの後、ただちに、データ線スイッチ・トラ
ンジスタＴ２８及びＴ２ＯがＤＳ信号（ＢＳ信号から誘
導される）によって開かれ、データが第２段１７のラッ
チ２０へと転送される。ラッチ２０のノード２１及び２
２は以前からＶＨに復元されるとともにＬＲ倍信号通じ
て均等化されている。第１段のときと同様にして、ラッ
チ２０はフローティング状態となる。それは、ＳＬ信号
により不活動化されるＴ２４によってラッチ２０はＧＮ
Ｄから分離されるからである。復元の後、これら２つの
７−ドはＶＨレベルの７０−ティング状態のままに維持
され、データ・スイッチ・トランジスタＴ２８及びＴ２
Ｏが開く時まで、そのままである。

データ・スイッチ・トランジスタＴ２８及びＴ２Ｏが開
かれると、ノード２１及び２２の間に差動電圧が単連に
現われる。適当なときに、ラッチ２０が、高レベルにな
るＳＬ信号（ＳＳＡ信号から誘導される）によってセッ
トされ、ラッチ２０が活動化してデータをストアする。

Ｔ２８及びＴ２ＯはＤＳ信号をプルダウンすることによ
り次にターン・オフされ、第２のデータ線は第１のデー
タ線から分離される。この結果、第１段の復元を早く行
なうことが許され、復元をただちに開始することができ
る。

ノード６．７、あるいは２１．２２はビット線と比較し
て容量が小さい。結果として、これらのノードの放電は
ビット線の放電よりも極めて高速度で行なわれる。一定
の電流値を通じ放電する場合には、キャパシタの放電に
要する時間はそのキャパシタの大きさに直接的に比例す
るので、これらの小さな容量のノードによって、データ
出力ノード２１及び２２上に有効なデータが非常な高速
で現われることになる。

この結果、センス・アンプ１５は第２段内にデータがラ
ッチされるまでに差動電圧を増幅させる。

データ線スイッチ・トランジスタＴ２８及びＴ２Ｏを用
いることにより、サイクル効率が大幅に改良される。ラ
ッチ２０の働きにより出力の誘導がサイクル内の早い時
期に可能となり、ノード２１及び２２上でのフル・スイ
ングを待つ必要がなくなった。

次に、ライト・サイクルについて説明する。

ライト・サイクル期間中は、ワード線の選択はリード・
サイクルのときと同様である。ライト信号ＷＲは入力デ
ータ「データ・イン」あるいはＤＩ及びＤＩの第１段へ
の書込みを可能にさせ、このとき、ワード線はＷＬ倍信
号通じて高レベルにされる。ラッチ５はリード動作のた
めにＳＳＡ信号によりセットされる。データ線スイッチ
・トランジスタＴ２８及びＴ２ＯはＤＳ信号を低レベル
に維持することによりオフ状態に保たれる。こうして、
ライト動作中にはデータが出力回路側へ転送されないこ
とになる。ＢＳ信号がハイになると、。

トランジスタＴ６及びＴ７がターン・オフしてデータが
メモリ・セル内に書き込まれる。この「ノ１−フ・リー
ド」動作はライト・サイクルを改良し、第１段増幅器と
しての感度を向上させ、ビット線の放電を助けている間
の「データ・イン」を保持する。

全体的動作説明は以下のようである。

第３Ａ図、第３Ｂ図、及び第３Ｃ図に示されているよう
に、第１図のセンス・アンプによれば２つの連続する動
作が第１及び第２の段によって行なわれる。これらの図
はそれぞれ、時間に対するビット線、第１データ線及び
第２データ線（データ出力ノード）上の電位変化を表わ
している。第３Ａ図はビット線上の電位変化を示し、初
期状態ではワード線信号ＷＬは低レベルである。両ビッ
ト線ともＶＲＥＦの電位になっている。ビット・スイッ
チ制御信号ＢＳがハイになると（第２図参照）、トラン
ジスタＴ６及びＴ７は導通状態になろうとするがいまだ
オフである（ＶＧＳ＝ＶＴ）。

メモリ・セルが時刻１０において対応するワード線信号
ＷＬをＶＨにすることにより選択される。

選択されたセル（たとえばＣＡ）はビット線ＢＬＣ及び
ＢＬＴを異なる形態で穏やかに引き下げる。

このときのスロープを８１としておく（Ｓ１自体は図示
せず）。データの内容がトランジスタＴ９Ａを導通トラ
ンジスタにするようなものであるとすれば、Ｔ９Ａはビ
ット線ＢＬＣの電位を引き下げることになる（第３Ａ図
）。ＢＬＴ、！：ＢＬＣとの間の差動電圧が増大すると
ただちに、ビット・スイッチは導通され、第３Ｂ図に示
されるように、第１のデータ線ＤＬＴ及びＤＬＣ間に差
動電圧が生じる。時刻ｔ１において、両データ線間の差
動電圧は、ＳＳＡ制御信号をＶＨまで上昇することによ
り第１段をセットするに十分な量に到達している。なお
、第３Ｂ図の時刻ｔ１は第３Ａ図における両ビット線間
の差動電圧Δｖ１を生じさせる時刻ｔ１にもちろん対応
している。第１データ線ＤＬＴ及びＤＬＣ間の差動電圧
は十分に増大し、データ線ＤＬＣは前述のスロープＳ１
よりも急峻なスロープ５２（Ｓ２自体は図示せず）を表
わすことになる。時刻ｔ１の少し後に、ＤＬＲ信号（降
下をはじめる端部）を用いてビット線が復元される。時
刻ｔ１の後、Ｔ２８及びＴ２Ｏは導通状態の始まりの端
部にあり（ＴＥＩ及びＴ７についての前述の説明と同様
である）。

時刻ｔ２において、Ｔ２８及びＴ２Ｏは導通状態となり
、第２のデータ線ＤＣ及びＤＴ間の差動電圧が第３Ｃ図
に示されるように発生する。第２のデータ線ＤＣ及びＤ
Ｔ間の差動電圧が十分な大きさに到達したときには、第
２段が制御信号ＳＬをＶＨに上昇させることによりセッ
トされる。これは時刻ｔ３において有効となり、このと
き同第１データ線間の差動電圧はΔｖ２になる。時刻ｔ
３の少し後に、データ・スイッチ・トランジスタは制御
信号ＤＳがＧＮＤに引っばられることによりターン・オ
フされる。時刻ｔ４では、降下する信号ＤＬＲを通じて
第１のデータ線が復元される。

第３Ｃ図に示されるように、第２のデータ線ＤＣの電位
はフル・スイングに向かって非常に急速に変化し、急激
なスロープ８３（８３自体は図示せず）を生じる。

したがって、第１段が急速増幅を行なった後、ただちに
、データは第２段へと転送される。第２段は再びスピー
ド・アップを行ない、データ線の変化を一層急激なもの
にする。スロープＳ１、Ｓ２、及びＳ３はそれぞれ、Ｂ
ＬＣ，ＤＬＣ，及びＤＣの曲線に対応するが、スロープ
Ｓ１、Ｓ２、Ｓ３はこの順序で急激に勾配が大きくなっ
ていく。

出力データＤｏは時刻ｔ４の少し後ろに取り出し可能と
なる（第３Ｃ図参照）。種々の制御信号の重要な上昇端
あるいは下降端のタイミング関係については第２図に関
連してすでに説明したとおりである。

Ｆ０発明の効果 このような構成により高速アクセス及び短い動作サイク
ル時間の両方が実現される。本発明の主な効果は以下の
とおりである。

本発明によれば、リード動作において、差動電圧が小さ
くても足りるのでアクセス時間が短くなる。

前述の利点と同じ理由により消費電力が小さ（なる。

リード動作に続く動作（たとえば、復元動作やライト動
作）をリード動作の完了以前に開始できるので、サイク
ル時間が短くなる。

第１段を設けたことにより、ビット線上のデータ・イン
のライト動作を高速モードで行なうことができる。とい
うのは、ライト動作は、Ｃ１及びＣ２、Ｃ３及びＣ４を
放電させる交差結合回路の助けを受けて行なわれるから
である。

２つの連続する動作量にオーバーラツプする線のおかげ
により、擬似的なデュアル・ポート動作が実行可能とな
る。すなわち、第１段のライト動作を第２段のリード動
作にオーバーラツプさせることができる。

幾つかのクロック信号（ＳＬｌｏＳ、・・・・・・）を
付加することになるが、これらのクロック信号は簡単で
内部発生されるものであり、大きな欠点を生じさせるも
のではない。また、第２段の構成のために幾つかの装置
を必要とすることになるが、それによって得られる効果
と比較すると、大きな不利益とは言えない。

本発明はＳＲＡＭ以外にも種々のメモリ、たとえばリー
ド・オンリー・メモリにも適用できる。

【図面の簡単な説明】

第１図は、本発明に係るセンス・アンプの一実施例の構
成を示す回路図である。 第２図は、前記実施例のリート動作及びライト動作にお
ける種々のクロック信号を示す波形図である。 第３Ａ図、第３Ｂ図、及び第３Ｃ図は、前記実施例のリ
ード動作におけるビット線、第１データ線、及び第２デ
ータ線の電位変化を示す波形図で１・ある。

Claims (2)

【特許請求の範囲】
1. （１）各々がビット線容量を有する２本のビット線の間
   に接続された複数のメモリ・セルを含むメモリ用のセン
   ス・アンプであって、 イ、低利得型の第１ステージであって、第１電源と第１
   制御信号でゲート制御される活動開始手段を有する第２
   電源との間でバイアスされる第１のクロック制御ラッチ
   と、前記第１のクロック制御ラッチと前記ビット線との
   間に接続された第１スイッチング手段と、を備え、メモ
   リ・セルがアクセスされたときに２本の第１データ線に
   互いに異なる出力信号を与える第１ステージと、ロ、高
   利得型の第２ステージであって、第１電源と第２制御信
   号でゲート制御される活動開始手段を有する第２電源と
   の間でバイアスされる第２のクロック制御ラッチと、前
   記第２のクロック制御ラッチと前記第１データ線との間
   に接続された第２スイッチング手段と、を備え、第２デ
   ータ線及び出力ノードにデータ出力信号を与える第２ス
   テージと、 ハ、読出し動作中に、前記第１及び第２のスイッチング
   手段を適正な回数だけオープンさせることによって、前
   記第１及び第２のステージが選択されたメモリ・セルに
   記憶されているデータを連続的に増幅するように動作さ
   せるための制御手段と、 を備えたメモリ用センス・アンプ。
2. （２）複数のメモリ・セルと、前記メモリ・セルのデー
   タの経路である一対のビット線の間に接続された２重の
   ステージのセンス・アンプと、を有するようなメモリか
   らデータを読み出す方法であって、 イ、選択されたワード線に適当な電位を印加して選択さ
   れたメモリ・セルがその一対のビット線に互いに異なる
   電圧を生じさせるようにすることにより選択されたメモ
   リ・セルをアドレス指定するステップと、 ロ、前記センス・アンプのうちの低利得でクロック制御
   型の第１のステージの一対の第１データ線に前記一対の
   ビット線の異なる電圧を転送するステップと、 ハ、前記異なる電圧間の値が十分な大きさに達したとき
   に第１の制御信号で前記低利得のクロック制御型のラッ
   チをセットすることにより前記異なる電圧間の値を増幅
   し、かつ、記憶するステップと、 ニ、前記増幅された異なる電圧間の値を前記センス・ア
   ンプのうちの高利得でクロック制御型の第２のステージ
   の一対の第２のデータ線に転送するステップと、 ホ、前記異なる電圧間の値が十分な大きさに達したとき
   に第２の制御信号で前記高利得のクロック制御型のラッ
   チをセットすることにより前記異なる電圧間の値を更に
   増幅し、かつ、記憶するステップと、 ヘ、前記第２のデータ線に現われる電圧から２値信号を
   読み出すステップと、 を含むデータ読出し方法。