JP2010015614A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置内のメモリマクロのセンスアンプにおいて、その特性の経時変化を低減し、設計の信頼性向上と、市場における製品の故障率の低減を達成することができる技術を提供する。
【解決手段】センスアンプ部を、ラッチ型センスアンプ２０１，２０２の２段構成とし、精度の必要な初段のラッチ型センスアンプ２０１に印加される電圧ストレスを低減する。２段目をラッチ型センスアンプ２０２にすることによって、初段のラッチ型センスアンプ２０１の増幅出力がある電圧（例えば、５０ｍＶ）程度に達した時点で、次段のラッチ型センスアンプ２０２の増幅動作への移行が可能になり、初段のラッチ型センスアンプ２０１を動作させる時間（ストレスを受ける時間）を極めて短くできる。また、初段のラッチ型センスアンプ２０１にクランプ回路２０５を設け、印加されるストレス電圧そのものを低減させる。
【選択図】図２

Description

本発明は、半導体装置に関し、特にその装置に設けられるメモリに用いられるセンスアンプ回路の構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、半導体装置のセンスアンプ回路においては、以下の技術が考えられる。

例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、メモリセルの選択により、対をなすビット線に読み出された微小電位差を増幅するセンスアンプ回路として、２個の差動増幅回路を並列に並べたカレントミラー型センスアンプ回路がある。

なお、本出願人は、発明した結果に基づき、センスアンプを２段で構成したＳＲＡＭ、という観点で先行技術調査を行った。その結果、特許文献１〜３が抽出された。特許文献１は、カレントミラー型とラッチ型の２段のセンスアンプ構成により、高速で低消費電力な増幅動作を実現したものである。特許文献２は、２段のカレントミラー型センスアンプで構成し、データ確定後センス動作をオフすることで低消費電力を実現したものである。特許文献３は、カレントミラー型のセンスアンプを２段接続し、高速化を図り、さらに、反転・非反転のラッチを並列に用いることでデータの極性に依存しない構成をとったものである。なお、特許文献１〜３には、それぞれ２段構成のセンスアンプが記載されているが、ラッチ型のセンスアンプを２段で構成したものについての記載はない。
特開２０００−３５９５号公報（図２、図３等） 特開２００１−２７３７７７号公報（図３等） 特開２００１−３０７４８８号公報（図１等）

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、９０ｎｍ世代以降のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）において、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの特性ばらつきが大きくなりつつある。特にメモリセルは、その世代のプロセスで可能な最小寸法のトランジスタを使用するため、最も特性ばらつきが問題になる部位の一つである。

すでに、９０ｎｍ世代のメモリセルにおいては、チップ内ばらつきだけでも従来に比べ大きくなってきている。いずれ、３２ｎｍ世代、２２ｎｍ世代ともなれば、メモリセルの読み出し電流が、設計電流の１／２〜１／３になるようなばらつきを考慮して設計する必要に迫られる可能性も考えられる。

この時、問題となるのがセンスアンプの感度と精度である。メモリセルの読み出し電流が減ると、センスアンプの入力であるビット線振幅が減る。従来は数十ｍＶのセンスアンプ入力があれば許容できた。しかし、今後、センスアンプ入力は、１０ｍＶを切るような値に対しても動作保障することが要求される。なぜなら、メモリセルの読み出し電流が大きくばらつくからである。

設計上１０ｍＶの感度を得ることはそれほど困難ではない。センスアンプの動作タイミングに多少の余裕を持たせてやればよい。例えば９０ｎｍ世代であれば、２００ｐｓ程度のマージンで、数ｍＶの感度を得ることができる。

しかし、問題は精度である。問題は大きく分けて３つある。第１はビット線に乗る外来ノイズである。これはメモリマクロのレイアウト設計と、メモリマクロ組み込み時のチップアーキテクチャの問題である。

なお、ここでメモリマクロとは、メモリ動作を行う単位であり、メモリセルがアレイ状に配列されたメモリセルアレイ、アドレス信号に基づいてメモリセルを選択するアドレスデコーダー、メモリセルから読み出されるデータを増幅するセンスアンプ、メモリセルにデータを書き込む書き込みドライバ等が設けられている。

一般にマイコンやシステムＬＳＩチップ等には複数のメモリマクロが分散して設けられている。

なお、メモリ専用チップは、チップ全体で１つのメモリマクロに相当する。

以後、メモリマクロについては、特に断りがない限り、上記を意味する。

第２はセンスアンプの設計である。電気的設計とレイアウト的設計の問題がある。電気的には素子寸法の選択と動作タイミングのマージンの持たせ方である。レイアウト的には、電気的およびプロセス的な対称性の考慮である。そして第３は素子特性のばらつきの問題である。素子特性のばらつきには、初期ばらつきと経時変化とがある。初期ばらつきに関しては、設計とテストにより対処が可能である。一方の経時変化が問題である。

初期ばらつきは素子の寸法を大きくすることや、レイアウト的対称性によって軽減することができる。しかし、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）やＨＣ（Ｈｏｔ Ｃａｒｒｉｅｒ）に代表されるような経時変化は、そのような方法で軽減することができない。この問題に対する基本的対処方法は２つで、あらかじめビット線振幅にマージンを持たせるか、素子への印加ストレス（主に電圧ストレス）を低減させることである。

ＮＢＴＩやＨＣによるＭＯＳトランジスタの閾値電圧変動は、使用する条件が厳しい場合には数十ｍＶにもなる。設計上の最小振幅が１０ｍＶの場合に、数十ｍＶをマージンとして乗せることは厳しい。ビット線の応答時間を数倍に延ばさねばならず、メモリマクロの動作を大変遅くしてしまう。また、信号振幅よりも変動要因の方が数倍もあるという状態は、設計の信頼性や、製品が市場に出てからの故障率において問題を発生させやすい。

したがって、メモリマクロの速度を低下させず、設計の信頼性や、製品での故障率の問題を解決するためには、素子への印加ストレスそのものを低減し、センスアンプの経時変化を数ｍＶ程度、あるいはそれ以下に抑えることが必要である。

そこで、本発明の目的は、半導体装置内のメモリマクロのセンスアンプにおいて、その特性の経時変化を低減し、設計の信頼性向上と、市場における製品の故障率の低減を達成することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、代表的な実施例による半導体装置は、メモリマクロにおいて、センスアンプ部をラッチ型センスアンプ２段で構成し、精度の必要な初段に印加されるストレスを低減していることが特徴である。すなわち、２段目をラッチ型センスアンプにすることによって、初段の増幅出力がある電圧（例えば、５０ｍＶ）程度に達した時点で次段の増幅動作への移行が可能になり、初段を動作させる時間（ストレスを受ける時間）を極めて短くできることである。

また、初段にクランプ回路を設けることにより、印加されるストレス電圧そのものを低減させることも可能である。

本願において開示される実施例のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）メモリマクロのセンスアンプにおいて、その特性の経時変化を低減し、信頼性向上を達成することが可能となる。

（２）センスアンプ部をラッチ型センスアンプ２段で構成し、精度の要求される初段に印加されるストレス電圧とストレス時間を低減している。これにより、初段のラッチ型センスアンプの特性変動（経時変化）を抑えることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

（実施の形態１）
図８は本発明の実施の形態１による半導体装置において、メモリマクロの全体構成例を示すブロック図である。

まず、図８により、本実施の形態１の半導体装置におけるメモリマクロの全体構成の一例を説明する。本実施の形態１による半導体装置は、特に制限されないが、公知の半導体集積回路製造技術によってシリコン基板などの一つの半導体基板上に形成される。

本実施の形態１によるメモリマクロは、例えば、複数個のスタティック型メモリセル（ＭＣ）１がマトリクス状（行列状）に配置されたメモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）５と、メモリセル１の選択端子に接続されたワード線ＷＬ０〜ＷＬｎを駆動するためのワードドライバ２と、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）３と、ＳＲＡＭモジュールの書き込み／読み出し動作等を制御するコントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）４と、カラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）１１と、カラムスイッチ（Ｃｏｌｕｍｎ Ｓｗｉｔｃｈ）１２と、ライトアンプ（Ｗｒｉｔｅ Ａｍｐ）１３と、センスアンプ（Ｓｅｎｓｅ Ａｍｐ）１４などから構成される。また、これが１つのメモリマクロの単位であり、マイコンやシステムＬＳＩチップには複数分散されて配置されている。

メモリセル１の選択端子はロウ方向毎にワード線ＷＬ０〜ＷＬｎに接続され、メモリセル１のデータ入出力端子はカラム方向毎に相補ビット線に接続されている。それぞれの相補ビット線は、カラムスイッチ１２に接続されている。

アドレス選択信号ＡＸ，ＡＹは、コントロールロジック４を経由してそれぞれロウデコーダ３とカラムデコーダ１１に入力されてデコードされる。ロウデコーダ３の出力はワードドライバ２に入力され、ワード線ＷＬ０〜ＷＬｎの一本を活性化する。

一方、カラムデコーダ１１の出力はカラムスイッチ（Ｃｏｌｕｍｎ Ｓｗｉｔｃｈ）１２に入力され、メモリセルアレイ５内の複数の相補ビット線の内一対と、ライトアンプ１３、センスアンプ１４とを導通させる。

図１は、本発明の実施の形態１による半導体装置において、メモリマクロの概略構成を示す回路図である。図１は、メモリセルの読み出し動作に関係ある部位のみを等価回路として示している。なお、図１において、メモリセル１０２は図８のメモリセル（ＭＣ）１に、Ｙ選択スイッチ１０３は図８のカラムスイッチ（Ｃｏｌｕｍｎ Ｓｗｉｔｃｈ）１２に、センスアンプ１０４は図８のセンスアンプ（Ｓｅｎｓｅ Ａｍｐ）１４に、ワード線ＷＤは図８のワード線ＷＬ０〜ＷＬｎに、それぞれ対応する。また、メモリセル１０２、センスアンプ１０４等は、便宜上１つしか表示していないが、実際は、複数のメモリセル１０２等がマトリクス状に配置され、複数のセンスアンプ１０４が複数のビット線毎に並んで配置されている。以後に示される回路図は、メモリセルのオン状態への移行からセンスアンプの増幅動作の終了までに直接関連する部分のみの等価回路を示すものである。

まず、図１により、本実施の形態１による半導体装置の構成の一例を説明する。本実施の形態１の半導体装置は、例えば、メモリマクロを有する半導体集積回路とされ、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスによって１個の半導体チップ上に形成されている。メモリマクロ内のメモリセルアレイ部分は、例えば、ビット線対ＢＴ／ＢＮをプリチャージして等電位にするためのイコライズ回路１０１と、ワード線ＷＤとビット線対ＢＴ／ＢＮの交差点にマトリクス状に配置されたメモリセル１０２と、メモリセル１０２の読み出しによりビット線対ＢＴ／ＢＮに生じた電位差をセンスして増幅するためのセンスアンプ１０４と、複数のビット線対ＢＴ／ＢＮの中のいずれかとセンスアンプ１０４のデータ線対ＤＴ／ＤＮとの間を接続するためのＹ選択スイッチ１０３などから構成される。

イコライズ回路１０１は、ｐ型ＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７から構成される。ｐ型ＭＯＳトランジスタＭＰ５，ＭＰ６のソースはＶＤＤ（電源電位）に接続され、ｐ型ＭＯＳトランジスタＭＰ５，ＭＰ６のドレインはビット線対ＢＴ／ＢＮとｐ型ＭＯＳトランジスタのソース／ドレインに接続されている。また、ｐ型ＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７のゲートは信号ＥＱに接続されている。

メモリセル１０２は、ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２、ｎ型ＭＯＳトランジスタＭＮ１〜ＭＮ４から構成される。ｐ型ＭＯＳトランジスタＭＰ１とｎ型ＭＯＳトランジスタＭＮ３から成るインバータ回路と、ｐ型ＭＯＳトランジスタＭＰ２とｎ型ＭＯＳトランジスタＭＮ４から成るインバータ回路が内部端子ＣＴ，ＣＮで相補的に接続されラッチを構成し、データが記憶される。また、ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２によりメモリセル１０２がビット線対ＢＴ／ＢＮに接続／遮断され、データの書き込み及び読み出しが行われる。ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２のゲートはワード線ＷＤに接続されている。また、ビット線対ＢＴ／ＢＮは寄生容量ＣＢＴ，ＣＢＮを有する。

Ｙ選択スイッチ１０３は、ｐ型ＭＯＳトランジスタＭＰ３，ＭＰ４から構成される。ｐ型ＭＯＳトランジスタＭＰ３，ＭＰ４のソース／ドレインはビット線対ＢＴ／ＢＮ及びデータ線対ＤＴ／ＤＮに接続されている。ｐ型ＭＯＳトランジスタＭＰ３，ＭＰ４のゲートは信号ＹＳに接続されていて、信号ＹＳにより、ビット線対ＢＴ／ＢＮとデータ線対ＤＴ／ＤＮとの間が接続／遮断されるようになっている。データ線対ＤＴ／ＤＮは寄生容量ＣＤＴ，ＣＤＮを有する。

次に、図１により、本実施の形態１の半導体装置について、メモリセルの読み出し動作を説明する。なお、以後の説明では、ワード線ＷＤの立ち上がりからセンスアンプ１０４の増幅動作の終了までを示し、メモリセル１０２の選択動作やメモリセル１０２への書き込み動作については省略している。

まず、信号ＥＱ，ＹＳ、ワード線ＷＤの信号が切り換わる。信号ＥＱが０ＶからＶＤＤ（電源電位）になることによって、イコライズ回路１０１を構成するトランジスタＭＰ５，ＭＰ６，ＭＰ７がオフとなり、メモリセル１０２のデータを読み出すビット線対ＢＴ／ＢＮが読み出し可能な状態になる。この時のビット線対ＢＴ／ＢＮの電位はＶＤＤである。次に、信号ＹＳが０Ｖになることによって、Ｙ選択スイッチ１０３であるＭＰ３，ＭＰ４がオンになる。これによってビット線対ＢＴ／ＢＮと、センスアンプ１０４の入力であるデータ線対ＤＴ／ＤＮが接続される。その次に、ワード線ＷＤがＶＤＤになることによって、メモリセル１０２を構成するｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２がオンとなる。メモリセル１０２は、通常、内部端子ＣＴ，ＣＮのいずれか一方がＶＤＤ、他方が０Ｖになることによりデータを保持している。ここでは内部端子ＣＮの初期値が０Ｖであったとする。その場合、ｎ型ＭＯＳトランジスタＭＮ２に読み出し電流Ｉｒが流れる。この読み出し電流Ｉｒは寄生容量ＣＢＮ，ＣＤＮの電荷を放電するため、ビット線ＢＮは、ほぼ一定のスロープで電位が降下する。

一定時間経過した後、センスアンプ起動信号ＳＳが切り換わる。その後、データ線対ＤＴ／ＤＮの電位差がセンスアンプ１０４により増幅され、データ出力対ＱＴ／ＱＮの電位が０ＶとＶＤＤに開かれる。

図２は、本発明の実施の形態１による半導体装置において、センスアンプ１０４の構成例を示す回路図である。

図２に示すように、センスアンプ１０４は、初段のラッチ型センスアンプ（第１ラッチ型センスアンプ）２０１と、次段のラッチ型センスアンプ（第２ラッチ型センスアンプ）２０２と、初段のイコライズ回路２０３と、次段のイコライズ回路２０４と、クランプ回路２０５と、ラッチ型センスアンプ２０１，２０２の接続と切り離しを制御するトランスファゲート対２０６と、ラッチ型センスアンプ２０１，２０２の動作タイミングを生成するための論理回路２０７などから構成される。

ラッチ型センスアンプ２０１は、ｐ型ＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１８及びｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１８によって構成され、ラッチ型の差動増幅回路となっている。ラッチ型センスアンプ２０２は、ｐ型ＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ２８及びｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２８によって構成され、ラッチ型の差動増幅回路となっている。イコライズ回路２０３は、ｐ型ＭＯＳトランジスタＭＰ１５〜ＭＰ１７によって構成される。イコライズ回路２０４は、ｐ型ＭＯＳトランジスタＭＰ２５〜ＭＰ２７によって構成される。クランプ回路２０５は、ｎ型ＭＯＳトランジスタＭＮ１３，ＭＮ１４によって構成される。クランプ回路２０５は、データ線対ＤＴ／ＤＮの電位差を一定電圧以下に保つ回路である。トランスファゲート対２０６は、ｐ型ＭＯＳトランジスタＭＰ１３，ＭＰ１４によって構成される。論理回路２０７は、インバータＩＮＶ２〜ＩＮＶ６、ＮＯＲ回路ＮＲ１によって構成される。なお、トランスファゲート対２０６により、ラッチ型センスアンプ２０１（第１ラッチ型センスアンプ）とラッチ型センスアンプ２０２（第２ラッチ型センスアンプ）を切り離すことが可能であり、一定期間、相互の影響を受けなくすることができる。

次に、図２及び図３により、センスアンプ１０４の動作を説明する。図３は、センスアンプ１０４の動作例を示す波形図である。

初期状態ではイコライズ回路２０３，２０４はオフである。ラッチ型センスアンプ２０１，２０２もオフとなっており、このときの信号ＳＤ，ＳＤ２は電源電位（ＶＤＤ）である。トランスファゲート対２０６のｐ型ＭＯＳトランジスタＭＰ１３，ＭＰ１４はオンとなっており、ここでは初期値として、データ線ＤＴ及びデータ出力ＱＴの電位はＶＤＤ、データ線ＤＮ及びデータ出力ＱＮの電位にはＶＤＤ−１０ｍＶを与えている。

次に、センスアンプ起動後の動作を説明する。センスアンプ起動信号ＳＳがＶＤＤから０Ｖになり、信号ＳＣが０ＶからＶＤＤへ上がる。これにより、ｎ型ＭＯＳトランジスタＭＮ１８がオンとなり。ｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２に駆動電流Ｉｓが流される。この駆動電流Ｉｓによりデータ線対ＤＴ／ＤＮの電位が引き下げられるのと同時に、その電位差（初期値１０ｍＶ）は広がっていく。データ線ＤＮが０．６Ｖを下回るあたりでｐ型ＭＯＳトランジスタＭＰ１１がオンとなりデータ線ＤＴの電位を引き上げるようになり、データ線対ＤＴ／ＤＮの電位差はさらに拡大して行く。

このとき、従来の技術では、データ線対ＤＴ／ＤＮの電位差は１Ｖ、信号ＳＤの電位は０Ｖとなり、ラッチ型センスアンプ２０１の増幅部であるｐ型ＭＯＳトランジスタＭＰ１１，ＭＰ１２、ｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２にストレス電圧Ｖｄ（Ｖｄ＝１Ｖ）が加わる。

それに対し、本実施の形態１のラッチ型センスアンプでは、図３に示すようにストレス電圧ＶｄがＶｄ＝０．７２Ｖに軽減されている。これは、ｎ型ＭＯＳトランジスタＭＮ１３，ＭＮ１４が電位差の拡張を止めるように働くクランプ効果による。データ線対ＤＴ／ＤＮの電位差がｎ型ＭＯＳトランジスタの閾値電圧以上になると、データ線ＤＴが高電位の場合はｎ型ＭＯＳトランジスタＭＮ１４が、データ線ＤＮが高電位の場合はｎ型ＭＯＳトランジスタＭＮ１３がオンとなる。
これによりデータ線ＤＴもしくはＤＮの低い側の電位が下がらないようになる。

以上説明してきたように、本実施の形態１による半導体装置では、精度の要求されるラッチ型センスアンプの初段に電圧クランプ機構が装備されており、ここではストレス電圧を約３割減じることができる。

つまり、ドレインがデータ線対のＨｉｇｈ側に接続されたｎ型ＭＯＳトランジスタで電圧ストレスが改善される。

具体的には、図２でデータ線ＤＴにドレインが接続されたｎ型ＭＯＳトランジスタＭＮ１１のドレインソース間電圧が、図３に示すように０．７２Ｖになり、従来の１Ｖから小さくできる。

また、ドレインがデータ線対のＬｏｗ側に接続されたｐ型ＭＯＳトランジスタで電圧ストレスが改善される。

具体的には、図２でデータ線ＤＮにドレインが接続されたｐ型ＭＯＳトランジスタＭＰ１２のドレインソース間電圧が、図３に示すように０．５９Ｖとなり、従来の１Ｖから小さくできる。

次に、初段から次段に動作が切り換わる様子を説明する。信号ＳＳＤは、インバータＩＮＶ２〜ＩＮＶ６によってセンスアンプ起動信号ＳＳを遅延させて反転したものである。この信号の作用について順を追って説明する。

信号ＳＳＤが高電位になることによってトランスファゲート対２０６のｐ型ＭＯＳトランジスタＭＰ１３，ＭＰ１４がオフになり、初段と次段の接続が切り離される。次に、信号ＳＤ２が低電位になり、初段のイコライズ回路２０３のｐ型ＭＯＳトランジスタＭＰ１５，ＭＰ１６，ＭＰ１７がオンになるのと同時に次段のラッチ型センスアンプ２０２が起動される。これにより、データ出力対ＱＴ／ＱＮの電位差は電源電位（ＶＤＤ）いっぱいに開かれる。

なお、トランスファゲート対２０６の構成として、ｐ型ＭＯＳトランジスタＭＰ１３，ＭＰ１４の代わりに、ｎ型ＭＯＳトランジスタを使用したり、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタの両方を使用したりする構成が考えられる。しかし、本実施の形態１のように、ｐ型ＭＯＳトランジスタのみを使用した方がより望ましい。なぜなら、データ線対ＤＴ／ＤＮはセンス動作前に、ＶＤＤにプリチャージされるし、回路構成も小さくできるからである。

また、初段のラッチ型センスアンプ２０１は、トランジスタにかかる電圧が小さくなるものの、次段のラッチ型センスアンプ２０２は、トランジスタにかかる電圧が従来と変わらない。つまり電源電圧分の電圧がかかってしまう。

しかしながら、初段のラッチ型センスアンプ２０１がデータ線ＤＴとＤＮの微小な電圧、例えば１０ｍＶ程度の差をセンスする。

これに対し、次段のラッチ型センスアンプ２０２は、初段のラッチ型センスアンプ２０１から増幅された電圧、例えば５０から１００ｍＶ程度の差をセンスする。

このため、初段のセンスアンプは電圧ストレスによってトランジスタのしきい値電圧がわずかにずれても影響が大きい。これに対し、次段のセンスアンプは初段ほど小さな電圧差をセンスするものではないようにしたので、電圧ストレスによるしきい値電圧のずれは、初段よりは許容される。

以上のように、初段と次段のセンスアンプの役割を考慮して構成することで、センスアンプトータルとして、電圧ストレスによるしきい値の変化に対する影響を小さくした。

次に、本実施の形態１による半導体装置の他の利点を説明する。図３では、クランプ回路２０５の動作を明瞭にするため、初段と次段の起動時間にあえて差を持たせた。実際は、この起動時間の差をもっと詰めることができる。図４にそれを示す。

図４は、本発明の実施の形態１による半導体装置において、センスアンプ１０４の他の動作例を示す波形図である。なお、図４では、見易さのために信号ＳＣ，ＳＳＤの電位を０．２倍にして表示した。

この例では、次段のラッチ型センスアンプ２０２の入力電位差（データ出力対ＱＴ／ＱＮの電位差）が５０ｍＶに達した時点で、次段のラッチ型センスアンプ２０２の起動を行っている（図４の信号ＳＳＤ）。次段のラッチ型センスアンプ２０２の入力感度を５０ｍＶと設定して高速動作が可能なように設計すれば、このように初段のラッチ型センスアンプ２０１にストレスが印加される時間を極めて短くすることができる。

図５は、本発明の実施の形態１による半導体装置において、センスアンプ１０４の構成例を示すレイアウトパターン図である。

図５に示すように、ラッチ型センスアンプ２０１を構成するｐ型ＭＯＳトランジスタＭＰ１１，ＭＰ１２及びｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲート長Ｌ１は、ラッチ型センスアンプ２０２を構成するｐ型ＭＯＳトランジスタＭＰ２１，ＭＰ２２及びｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲート長Ｌ２より大きくなっている。また、ラッチ型センスアンプ２０２を構成するｐ型ＭＯＳトランジスタＭＰ２１，ＭＰ２２及びｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２のゲート長Ｌ２は、クランプ回路２０５を構成するｎ型ＭＯＳトランジスタＭＮ１３，ＭＮ１４、イコライズ回路２０３を構成するｐ型ＭＯＳトランジスタＭＰ１５〜ＭＰ１７及びイコライズ回路２０４を構成するｐ型ＭＯＳトランジスタＭＰ２５〜ＭＰ２７のゲート長Ｌ３より大きくなっている。これらは、ラッチ型センスアンプ２０１のｐ型ＭＯＳトランジスタＭＰ１１，ＭＰ１２及びｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２は、信号振幅が小さく（例えば１０ｍＶ程度）微小電位差を検知して増幅するので、ゲート長を大きくすることにより、電圧ストレスによる特性劣化の影響を軽減するためである。ラッチ型センスアンプ２０２のｐ型ＭＯＳトランジスタＭＰ２１，ＭＰ２２及びｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２は、ラッチ型センスアンプ２０１より大きい電位差（例えば５０〜１００ｍＶ程度）を検知して増幅するので、電圧ストレスの影響はラッチ型センスアンプ２０１ほどではないが、わずかに電圧ストレスの影響を受ける。そこで、クランプ回路２０５、イコライズ回路２０３，２０４を構成するＭＯＳトランジスタのゲート長よりも大きくしてある。

したがって、ラッチ型センスアンプを構成するＭＯＳトランジスタ２０１のゲート長は、ラッチ型センスアンプ２０２を構成するＭＯＳトランジスタのゲート長より大きいことがより好ましいが、少なくとも等しいことが好ましい。また、ラッチ型センスアンプ２０２を構成するＭＯＳトランジスタのゲート長は、クランプ回路２０５、イコライズ回路２０３，２０４を構成するＭＯＳトランジスタのゲート長より大きいことがより好ましいが、少なくとも等しいことが好ましい。

また、クランプ効果を優先させた場合、クランプ回路２０５を構成するｎ型ＭＯＳトランジスタＭＮ１３，ＭＮ１４のゲート幅Ｗ１は、ラッチ型センスアンプ２０１を構成するｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲート幅Ｗ２より大きい方が好ましい。

一方、センス動作の速さを優先させた場合は、ラッチ型センスアンプ２０１を構成するｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲート幅Ｗ２は、クランプ回路２０５を構成するｎ型ＭＯＳトランジスタＭＮ１３，ＭＮ１４のゲート幅Ｗ１より大きい方が好ましい。

したがって、本実施の形態１の半導体装置によれば、メモリマクロのセンスアンプにおいて、その特性の経時変化の低減を達成することが可能となる。センスアンプ部をラッチ型センスアンプ２段で構成し、精度の要求される初段に印加されるストレス電圧とストレス時間を低減している。これにより初段のラッチ型センスアンプの特性変動（経時変化）を抑えることができる。

（実施の形態２）
本実施の形態２による半導体装置は、前記実施の形態１による半導体装置の変形例であり、クランプ効果の強化を図ったものである。

図６は、本発明の実施の形態２による半導体装置において、ラッチ型センスアンプ及びクランプ回路の他の構成例を示す回路図である。図６は、便宜上、初段のラッチ型センスアンプのみを表示している。他の部分の構成は、前記実施の形態１と同じであるので、説明を省略する。

本実施の形態２において、図２からの変更点は、ｐ型ＭＯＳトランジスタＭＰ３１，ＭＰ３２の追加である。また、クランプ回路のｎ型ＭＯＳトランジスタＭＮ１３，ＭＮ１４のドレインがＶＤＤに接続されていたものが、ｐ型ＭＯＳトランジスタＭＰ３２のゲートとドレインに接続されている。ｐ型ＭＯＳトランジスタＭＰ３１，ＭＰ３２はカレントミラーを構成している。クランプ回路には電流Ｉｃｔか電流Ｉｃｎのいずれかが流れ、これが電流Ｉｃｃとしてｐ型ＭＯＳトランジスタＭＰ３２に流れる。これのミラー電流Ｉｃｍ（倍率は数倍が良い）が駆動電流Ｉｓに流れ込む。これによって駆動電流Ｉｓの一部はミラー電流Ｉｃｍによって相殺され、センスアンプ部のｐ型ＭＯＳトランジスタＭＰ１１，ＭＰ１２及びｎ型ＭＯＳトランジスタＭＮ１１，ＭＮ１２に流れる電流が減じられる。これによりクランプ効果を高めることができる。

図７は、本発明の実施の形態２による半導体装置において、センスアンプの動作例を示す波形図である。図７に示すように、ストレス電圧ＶｄはＶｄ＝０．６Ｖまで低減されている。

したがって、本実施の形態２による半導体装置によれば、前記実施の形態１と同様な効果が得られるとともに、さらにクランプ効果を高めることが可能になる。

（実施の形態３）
図９は、本発明の実施の形態３による半導体装置において、センスアンプと書き込みドライバの配置を示す説明図である。図９は、前記実施の形態１，２のセンスアンプと書き込みドライバの配置例を示す。

図９に示すように、複数列のメモリセルに対応してセンスアンプ、書き込みドライバがある。なお、図５は図９（ａ）に対応している。

図９（ａ），（ｃ）では、センスアンプ数が少ない場合、多くのカラムごとにセンスアンプを配置する場合に有利である（例えば、２列セルおきでなく、８列セルおき等）。

つまり、一定数以上のカラム数（メモリセル数、ビット線数）がカラムスイッチにより１つが選ばれ、データ線に接続される場合である。

なお、一定数は、センスアンプのレイアウトの横幅（図９のａ）とメモリセルの横幅（図９のｂ）により決まるものである。

図９（ｂ）では、センスアンプ数が多い場合、少ないカラムごとにセンスアンプを配置する場合に有利である（例えば、８列セルおきでなく、２列セルおき等）。

つまり、一定数より少ないカラム数（メモリセル数、ビット線数）がカラムスイッチにより１つ選ばれ、データ線に接続される場合である。

このように、２段のセンスアンプ構成において、１つのセンスアンプに接続されるビット線数（カラム数）に応じて、センスアンプの配置を選べばよい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、メモリマクロとして、ＳＲＡＭについて説明したが、これに限定されるものではなく、フラッシュメモリ、ＥＰＲＯＭ、ＤＲＡＭ等についても適用可能である。

また、クランプ回路として、データ線ＤＴ，ＤＮが０Ｖまで下がらないように途中の電圧で止める回路を例に示したが、データ線ＤＴ，ＤＮがセンスアンプに供給される電源電圧まで上がらないものとする、実施の形態１，２では１Ｖまで上がらないものとしても良い。

ただし、ビット線やデータ線を読み出し前に電源電圧にプリチャージする方式では、データ線ＤＴ，ＤＮが０Ｖまで下がらないようにするのが好ましい。

読み出し前に既に、ビット線やデータ線が電源電圧になっているためである。

一方、ビット線やデータ線を読み出し前に電源電圧の１／２や０Ｖにプリチャージする方式では、データ線ＤＴ，ＤＮが電源電圧まで上がらないようにするのが好ましい。

また、実施の形態１、２ではクランプ回路があることを前提に説明したが、例えば、クランプ回路をなくし、トランスファゲート対２０６の制御により、電圧ストレス緩和をしてもよい。

つまり、初段のセンスアンプにおいて、データ線ＤＴとＤＮの電圧差が電源電圧になる前に、トランスファゲート対２０６がデータ線ＤＴ，ＤＮとデータ出力対ＱＴ，ＱＮを遮断する。

これによっても、ストレス緩和をできる。また、クランプ回路を不要とできる。

本発明は、ＭＯＳトランジスタを使用したＬＳＩのメモリマクロ等に効果的である。

本発明の実施の形態１による半導体装置において、メモリマクロの概略構成を示す回路図である。 本発明の実施の形態１による半導体装置において、センスアンプの構成例を示す回路図である。 本発明の実施の形態１による半導体装置において、センスアンプの動作例を示す波形図である。 本発明の実施の形態１による半導体装置において、センスアンプの他の動作例を示す波形図である。 本発明の実施の形態１による半導体装置において、センスアンプの構成例を示すレイアウトパターン図である。 本発明の実施の形態２による半導体装置において、ラッチ型センスアンプ及びクランプ回路の他の構成例を示す回路図である。 本発明の実施の形態２による半導体装置において、センスアンプの動作例を示す波形図である。 本発明の実施の形態１による半導体装置において、メモリマクロの全体構成例を示すブロック図である。 （ａ）〜（ｃ）は本発明の実施の形態３による半導体装置において、センスアンプと書き込みドライバの配置例を示す説明図である。

符号の説明

１ メモリセル（ＭＣ）
２ ワードドライバ
３ ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）
４ コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）
５ メモリセルアレイ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｒａｙ）
１１ カラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）
１２ カラムスイッチ（Ｃｏｌｕｍｎ Ｓｗｉｔｃｈ）
１３ ライトアンプ（Ｗｒｉｔｅ Ａｍｐ）
１４ センスアンプ（Ｓｅｎｓｅ Ａｍｐ）
１０１，２０３，２０４ イコライズ回路
１０２ メモリセル
１０３ Ｙ選択スイッチ
１０４ センスアンプ
２０１ ラッチ型センスアンプ（第１ラッチ型センスアンプ）
２０２ ラッチ型センスアンプ（第２ラッチ型センスアンプ）
２０５ クランプ回路
２０６ トランスファゲート対
２０７ 論理回路
ＢＴ，ＢＮ ビット線
ＢＴ／ＢＮ ビット線対
ＣＢＴ，ＣＢＮ，ＣＤＴ，ＣＤＮ 寄生容量
ＣＴ，ＣＮ 内部端子
ＤＴ，ＤＮ データ線
ＤＴ／ＤＮ データ線対
ＩＮＶ２〜ＩＮＶ６ インバータ
Ｉｃｍ ミラー電流
Ｉｒ 読み出し電流
Ｉｓ 駆動電流
ＭＮ１〜ＭＮ２８ ｎ型ＭＯＳトランジスタ
ＭＰ１〜ＭＰ３２ ｐ型ＭＯＳトランジスタ
ＮＲ１ ＮＯＲ回路
ＱＴ，ＱＮ データ出力
ＱＴ／ＱＮ データ出力対
ＳＳ センスアンプ起動信号
ＳＣ，ＳＤ，ＳＤ２，ＳＳＤ 信号
ＷＤ ワード線

Claims (11)

1. メモリセルと、
   前記メモリセルに接続されたビット線対と、
   前記ビット線対に接続された第１差動出力対を有し、ＭＯＳトランジスタで構成された第１ラッチ型センスアンプと、
   前記第１ラッチ型センスアンプの後段に設けられ、前記第１ラッチ型センスアンプの出力を受ける第２差動出力対を有し、ＭＯＳトランジスタで構成された第２ラッチ型センスアンプと、を具備して成り、
   前記第１ラッチ型センスアンプは、第１電圧と接地電圧とを電源として与えられ、前記第１差動出力対の電位差を前記第１電圧と前記接地電圧の差より小さい一定電圧差以内に保つ機能を有するクランプ回路を備えていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１ラッチ型センスアンプの前記第１差動出力対は、トランスファゲート対により、前記第２ラッチ型センスアンプの前記第２差動出力対に接続されていることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記トランスファゲート対がオフになってから前記第２ラッチ型センスアンプが起動することを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート長は、前記第２ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート長より大きいか、または、等しいことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第２ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート長は、前記クランプ回路を構成するＭＯＳトランジスタのゲート長より大きいか、または、等しいことを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記クランプ回路を構成するＭＯＳトランジスタのゲート幅は、前記第１ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート幅より大きいことを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート幅は、前記クランプ回路を構成するＭＯＳトランジスタのゲート幅より大きいことを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記クランプ回路は、前記第１差動出力対の低電位側に流れる電流を減じるためのカレントミラー回路を備えていることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第２ラッチ型センスアンプのセンス開始時およびセンス終了時における前記第２差動出力対の電位差は、前記第１ラッチ型センスアンプのセンス開始時およびセンス終了時における前記第１差動出力対の電位差より大きいことを特徴とする半導体装置。
10. メモリセルと、
    前記メモリセルに接続されたビット線対と、
    前記ビット線対に接続された第１差動出力対を有し、ＭＯＳトランジスタで構成された第１ラッチ型センスアンプと、
    前記第１ラッチ型センスアンプの後段に設けられ、前記第１ラッチ型センスアンプの第１差動出力対の出力を受ける第２差動出力対を有し、ＭＯＳトランジスタで構成された第２ラッチ型センスアンプと、を具備して成り、
    前記第１ラッチ型センスアンプの前記第１差動出力対は、トランスファゲート対を介して、前記第２ラッチ型センスアンプの前記第２差動出力対に接続されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート長は、前記第２ラッチ型センスアンプを構成するＭＯＳトランジスタのゲート長より大きいか、または、等しいことを特徴とする半導体装置。

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