JP4568084B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、メモリセルの出力電流と基準電流との電流差に基づく電位差により、データの論理を検出する半導体記憶装置に関する。
キャパシタを用いることなく、１トランジスタをメモリセルとするDRAMが提案されている。この種のDRAMは、トランジスタのチャネルボディの電位差によるしきい値電圧の違いを利用してデータの記憶を行う。具体的には、メモリセルの出力電流の有無または大小を検出して、このメモリセルに記憶されているデータを判別する。
メモリセルの出力電流を検出するために、基準電流を生成するダミーセルを設けて、メモリセルの出力電流と基準電流との電流差を検出し、この電流差に基づく電位差によりデータの論理を検出する半導体記憶装置が提案されている（特許文献１参照）。
特開2003-68877公報
通常、データ"０"用のダミーセルとデータ"１"用のダミーセルが別個に設けられ、また、ダミーセルは所定間隔ごとに複数設けられるが、各ダミーセルの特性のばらつきにより基準電流もばらつき、メモリセルのデータ論理を正確に判別できないおそれがある。
本発明は、このような問題点に鑑みてなされたものであり、その目的は、データの論理を正確に判別可能な半導体記憶装置を提供することにある。
上記の目的を達成するため、本発明は、データを保持する複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続される複数のビット線と、少なくとも１本の前記ビット線を挟んで所定間隔ごとに配置されるデータ"０"用の第１ダミービット線と、少なくとも１本の前記ビット線を挟んで所定間隔ごとに配置されるデータ"１"用の第２ダミービット線と、対応する前記第１ダミービット線に接続され、データ"０"用の基準電流を生成する第１ダミーセルと、対応する前記第２ダミービット線に接続され、データ"１"用の基準電流を生成する第２ダミーセルと、対応する前記第１ダミービット線の電位が所定電位以下になるように電位制限を行う第１ダミービット線クランプ回路と、対応する前記第２ダミービット線の電位が所定電位以下になるように電位制限を行う第２ダミービット線クランプ回路と、対応する前記第１および第２ダミービット線クランプ回路の出力電流に基づいて基準電位を生成する基準電位生成回路と、選択されたメモリセルの出力電流と前記基準電流との電流差に基づいて、前記選択されたメモリセルが記憶しているデータの論理を検出するセンスアンプと、前記第１ダミービット線クランプ回路の出力端子と、対応する前記第２ダミービット線クランプ回路の出力端子と、対応する前記基準電位生成回路の入力端子とを共通に接続する共通接続線と、を備える。
また、データを記憶する複数のメモリセルを有するメモリセルアレイと、前記メモリセルに接続される複数のビット線と、少なくとも１本のビット線を挟んで所定間隔ごとに配置されるダミービット線と、対応する前記ダミービット線に接続され、データ"０"用の基準電流を生成する第１ダミーセルと、対応する前記ダミービット線に接続され、データ"１"用の基準電流を生成する第２ダミーセルと、対応する前記ダミービット線の電位が所定電位以下になるように電位制限を行うクランプ回路と、対応する前記クランプ回路の出力電流に基づいて基準電位を生成する基準電位生成回路と、前記基準電流および前記基準電位に基づいて、選択されたメモリセルが記憶しているデータの論理を検出するセンスアンプと、前記クランプ回路の出力端子と対応する前記基準電位生成回路の入力端子とを共通に接続する共通接続線と、を備える。
本発明によれば、基準電流のばらつきを抑制することができ、回路面積も削減できる。
以下、図面を参照しながら、本発明に係る半導体記憶装置の一実施形態を説明する。
（第１の実施形態）
図１は本発明に係る半導体記憶装置の一実施形態の概略構成を示すブロック図である。図１の半導体記憶装置は、DRAMセル１が縦横に配列されたDRAMセルアレイ２と、各DRAMセル１のゲートに接続されるワード線WL0〜WL3と、各DRAMセル１のドレインに接続されるビット線BLと、複数のビット線電位の中から一つを選択するビット線選択回路３（BS BLOCK）と、ビット線選択回路３で選択されたビット線電位が所定電位以下になるように電位制限を行うビット線クランプ回路（BL LIMITER）４と、複数のビット線BLを挟んで所定間隔ごとに配置されるデータ"０"用の第１ダミービット線DBL0と、複数のビット線BLを挟んで所定間隔ごとに配置されるデータ"１"用の第２ダミービット線DBL1と、第１ダミービット線DBL0に接続されてデータ"０"用の基準電流を生成する第１ダミーセル５と、第２ダミービット線DBL1に接続されてデータ"１"用の基準電流を生成する第２ダミーセル６と、対応する第１ダミービット線DBL0の電位が所定電位以下になるように電位制限を行う第１ダミービット線クランプ回路７と、対応する第２ダミービット線DBL1の電位が所定電位以下になるように電位制限を行う第２ダミービット線クランプ回路８と、対応する第１および第２ダミービット線クランプ回路７，８の出力電流に基づいて基準電位を生成する基準電位生成回路９と、選択されたメモリセルの出力電流と基準電流との電流差に基づいて、選択されたメモリセルが保持しているデータの論理を検出するセンスアンプ１０と、第１ダミービット線クランプ回路７の出力端子と、対応する第２ダミービット線クランプ回路８の出力端子と、対応する基準電位生成回路９の入力端子とを共通に接続する共通接続線１１と、対応する第１ダミーセル５にデータを書き込む制御を行う第１トランジスタ１２と、対応する第２ダミーセル６にデータを書き込む制御を行う第２トランジスタ１３と、を備えている。
DRAMセル１は、フローティングのチャネルボディを持つ一つのMISFETで構成される。図２はｎチャネルMISFETを用いたDRAMセル１の構造を示す断面図である。シリコン基板２１上に、シリコン酸化膜等の絶縁膜２２が形成され、この絶縁膜２２の上面に、シリコン基板２１と分離されたｎ拡散層２３，２４とｐ拡散層２５が形成される。ｎ拡散層２３，２４はソース領域およびドレイン領域になり、ｐ拡散層２５はチャネルボディになる。チャネルボディ２５の上面にはゲート絶縁膜２６を介してゲート（ワード線）２７が形成されている。
図３はDRAMセルアレイ２の回路図である。行方向に配列されるDRAMセル１のゲートには共通のワード線WL0〜WL3が接続され、列方向に配列されるDRAMセル１のドレインには共通のビット線BLが接続され、全DRAMセル１のソースは基準電位（接地電位）に設定されている。各DRAMセル１は、他のDRAMセル１とは分離されたフローティングのチャネルボディを持つ。
DRAMセル１は、チャネルボディとなるｐ型シリコン層を、第１の電位に設定した第１データ状態と、第２の電位に設定した第２のデータ状態とをダイナミックに記憶する。具体的には、第１データ状態は、選択ワード線WL0〜WL3と選択ビット線BLに高レベル電圧を与え、選択されたDRAMセル１を５極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア（ｎチャネルの場合、ホール）をチャネルボディに保持することにより書き込まれる。これが例えばデータ"１"である。第２データ状態は、選択ワード線WL0〜WL3に高レベル状態を与えて容量結合によりチャネルボディ電位を高くし、選択ビット線BLを低レベルにして、選択されたDRAMセル１のチャネルボディとドレインとの接合に順バイアス電流を流してチャネルボディの多数キャリアをドレインに放出することにより書き込まれる。これが例えばデータ"０"である。
データ"１"，"０"は、MISFETのゲートしきい値の差として表れる。すなわち、データ"１"，"０"と、チャネルボディ電位とゲート電圧の関係は図４のようになり、チャネルボディ電位による基板バイアスの結果として、"１"の場合のしきい値Ｖth1は、"０"の場合のしきい値電圧Ｖth0より低くなる。したがって、データ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより判別することができる。
DRAMセル１から出力されるセル電流の大小は、基準電流との比較により判別される。そのための基準電流源として図１に示すダミーセルが設けられる。ダミーセルには、データ"０"用の基準電流を生成する第１ダミーセル５と、データ"１"用の基準電流を生成する第２ダミーセル６とがある。これらダミーセルは、DRAMセル１と同様の構造および特性を持つ。
本実施形態では、共通接続線１１により、第１ダミービット線クランプ回路７の出力端子と、対応する第２ダミービット線クランプ回路８の出力端子と、対応する基準電位生成回路９の入力端子とを共通に接続するため、第１ダミーセル５を流れる電流と第２ダミーセル６を流れる電流とを加算した電流が共通接続線１１を流れる。基準電位生成回路９は、共通接続線１１上の電流に基づいて、基準電位を生成する。
図５は図１の詳細回路図である。第１ダミービット線クランプ回路７と第２ダミービット線クランプ回路８は、サイズ、形状、回路構成および電気的特性が同一である。以下では、第１ダミービット線クランプ回路７の構成および動作を説明するが、第２ダミービット線クランプ回路８も同様である。
ビット線クランプ回路４と第１ダミービット線クランプ回路７は同一の回路で構成され、図５に示すように、ビット線（ダミービット線）電位と基準電位VBLRとの電位差を出力するオペアンプ３１と、オペアンプ３１の出力電位に応じてビット線（ダミービット線）の電位を負帰還制御するトランジスタ３２とを有する。
オペアンプ３１の(+)入力端子には基準電位VBLRが入力され、(-)入力端子にはビット線（ダミービット線）が接続されている。第１ダミービット線クランプ回路７は、第１ダミービット線DBL0の電位が所定電位VBLR以下になるように制御する。
基準電位生成回路９は、図５に示すように、縦続接続された２つのPMOSトランジスタ３３，３４を有し、第１ダミービット線クランプ回路７の出力電流に基づいて基準電位を生成する。第１ダミービット線DBL0上のPMOSトランジスタ３３のドレイン端子と第２ダミービット線DBL1上のPMOSトランジスタ３４のドレイン端子はいずれも共通接続線１１に接続されている。これにより、基準電位生成回路９は、第１ダミーセル５を流れる電流と第２ダミーセル６を流れる電流との和に基づく基準電位を生成する。
一方、DRAMセル１からの出力電流をセンスするセンスアンプ１０は、選択されたDRAMセル１の出力電流と基準電流との電流差に基づいてデータ電位を生成する第１センス回路４１と、第１センス回路４１から出力されるデータ電位と基準電位に基づいて、選択されたDRAMセル１が保持しているデータの論理を検出する第２センス回路４２とを有する。
第１センス回路４１は、図５に示すように、縦続接続された２つのPMOSトランジスタ４３，４４で構成される。第２センス回路４２は、データ電位と基準電位との電位差に応じた信号を出力するオペアンプ４５と、このオペアンプ４５の出力をラッチするラッチ回路４６とを有する。ラッチ回路４６で保持されたデータは、カラム選択線により駆動されるカラムゲート４７を介してデータ線４８に転送される。
データ線４８の出力には、その保持データに基づいて、所定のリフレッシュサイクルでDRAMセル１データをリフレッシュするためのリフレッシュ回路４９が接続されている。データ"０"，"１"の読み出し時に、ラッチ回路４６はそれぞれ"Ｌ"，"Ｈ"出力状態になり、この論理がデータ線を介してビット線BLに転送される。
図６は図５のオペアンプ４５の内部構成を示す回路図である。図６のオペアンプ４５は、２段の差動増幅器５１，５２で構成される。初段の差動増幅器５１は、(+)入力端子の電位と(-)入力端子の電位との電位差を出力し、後段の差動増幅器５２は、初段の差動増幅器５１の出力と基準電位VREFとの電位差に応じた信号Voutを出力する。
図５のセンスアンプ１０は、データ"０"用の第１ダミーセル５を流れる基準電流Ｉcell1とデータ"１"用の第２ダミーセル６を流れる基準電流Ｉcell2の電流和と、実際に読み出すDRAMセル１のセル電流の２倍とを比較し、データ"０"の場合には、図６の差動増幅器５１の出力電位Ｖsaを低電位に、データ"１"の場合には出力電位Ｖsaを高電位にする。
図７は差動増幅器の出力電位Ｖsaの出力波形を示す図である。図７には、データ"０"のときの出力電位Ｖsa"0"、データ"１"のときの出力電位Ｖsa"1"、および基準電位ＶREFの波形を示している。また、図８は従来のセンスアンプ１０の出力波形を示す波形図である。これらの図に示すように、従来は出力電位Ｖsa"0"とＶsa"1"が不安定に振動する期間が30ns程度あるのに対し、本実施形態では20ns程度に収まっている。このことから、本実施形態によれば、従来に比べてセンスアンプ１０の出力電位が短時間に安定し、その分、高速読み出しが可能になる。
このように、第１の実施形態では、第１ダミーセル５を流れる電流と第２ダミーセル６を流れる電流との和を基準接続線１１で検出し、この和に基づいて基準電位を生成するため、第１ダミーセル５を流れる電流と第２ダミーセル６を流れる電流とがばらついても、その和を取ることにより、ばらつきを相殺することができ、基準電位は第１ダミーセル５や第２ダミーセル６を流れる電流のばらつきの影響を受けなくなる。したがって、DRAMセルのデータ論理を正確に判別することができる。
また、第１の実施形態によれば、センスアンプ１０の出力電位が短時間で安定するため、高速読み出しが可能になる。
（第２の実施形態）
図９は本発明に係る半導体記憶装置の第２の実施形態の概略構成を示すブロック図である。図９では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１の半導体記憶装置では、離れた場所に位置する第１ダミービット線クランプ回路７同士は、別個の共通接続線１１に接続されていたが、本実施形態では、すべての第１および第２ダミービット線クランプ回路７，８とすべての基準電位生成回路９とが同じ共通接続線１１に接続されている。
図１０は図９の詳細回路図である。図５との違いは、複数の基準電位生成回路９内のPMOSトランジスタ３４のドレイン端子が共通接続線１１に接続されている点である。これにより、複数の第１ダミービット線DBL0の出力電流と複数の第２ダミービット線DBL1の出力電流との和が共通接続線１１に流れ、第１ダミーセル５や第２ダミーセル６を流れる電流のばらつきをより確実に相殺できる。したがって、基準電位生成回路９で生成される基準電位は、第１ダミーセル５や第２ダミーセル６を流れる電流のばらつきの影響を受けなくなる。
（第３の実施形態）
図１１は本発明に係る半導体記憶装置の第３の実施形態の概略構成を示すブロック図である。図１１では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１１の半導体記憶装置は、データ"０"用の第１ダミーセル５とデータ"１"用の第２ダミーセル６専用のワード線DWL0,DWL1（以下、ダミーワード線DWL0,DWL1）を有する。また、第１ダミーセル５と、それに対応する第２ダミーセル６は、同じダミービット線DBLに接続されている。このような第１および第２ダミーセル５，６が、複数のビット線BLを挟んで所定間隔ごとに配置されている。
各ダミービット線DBLには、第１および第２ダミーセル５，６へのデータ書き込みを制御するトランジスタ５３と、ダミービット線クランプ回路５４とが接続されている。複数のトランジスタ５３のゲートは共通の選択線DS0に接続され、複数のダミービット線クランプ回路４の出力端子は共通接続線１１に接続されている。
このように、第３の実施形態では、複数のダミービット線クランプ回路４の出力端子を共通接続線１１に接続するため、この共通接続線１１には各ダミーセルを流れる電流の和が流れ、各ダミーセルを流れる電流のばらつきを相殺することができる。また、第１および第２の実施形態に比べて、ダミーセルの数とダミーセルへの書込制御用のトランジスタの数を削減できるため、チップサイズの小型化が可能になる。
（第４の実施形態）
データ"０"用の第１ダミーセル５とデータ"１"用の第２ダミーセル６とを、間にDRAMセル１を挟んで離れて配置するものである。
図１２は本発明に係る半導体記憶装置の第４の実施形態の概略構成を示すブロック図である。図１２では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１２の半導体記憶装置では、データ"０"用の第１ダミービット線DBL0に接続される第１ダミーセル５と、データ"１"用の第２ダミービット線DBL1に接続される第２ダミーセル６とが、DRAMセル１を間に挟んで配置されている。第１ダミービット線DBL0には、第１ダミービット線DBL0へのデータ書き込みを制御するトランジスタ５５と、第１ダミービット線クランプ回路７と、第１基準電位生成回路９とが接続されている。第２ダミービット線DBL1には、第２ダミービット線DBL1へのデータ書き込みを制御するトランジスタ５６と、第２ダミービット線クランプ回路８と、第２基準電位生成回路９とが接続されている。
第１ダミービット線クランプ回路７の出力端子、第２ダミービット線クランプ回路８の出力端子、第１基準電位生成回路９の入力端子および第２基準電位生成回路９の入力端子はすべて共通接続線１１に接続されている。このため、第１ダミーセル５を流れる電流と第２ダミーセル６を流れる電流とがばらついても、その和を取ることにより、ばらつきを相殺することができ、基準電位は第１ダミーセル５や第２ダミーセル６を流れる電流のばらつきの影響を受けなくなる。
（第５の実施形態）
第５の実施形態は、第４の実施形態の変形例であり、第４の実施形態よりもダミーセルの数を削減するものである。
図１３は本発明に係る半導体記憶装置の第５の実施形態の概略構成を示すブロック図である。図１３では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１３の半導体記憶装置は、DRAMセル１が接続されるワード線WL0〜WL3とは別に、データ"０"用の第１ダミーセル５とデータ"１"用の第２ダミーセル６が接続されるダミーワード線DWLを備えている。第１ダミーセル５が接続される第１ダミービット線DBL0と、第２ダミーセル６が接続される第２ダミービット線DBL1は、間にDRAMセル１用のビット線BLを挟んで、離れて配置されている。
第１ダミービット線DBL0に接続される第１ダミービット線クランプ回路７の出力端子と、第２ダミービット線DBL1に接続される第２ダミービット線クランプ回路８の出力端子と、第１基準電位生成回路９と、第２基準電位生成回路９はすべて共通接続線１１に接続されている。これにより、第１ダミーセル５を流れる電流と第２ダミーセル６を流れる電流とのばらつきを相殺できる。また、第５の実施形態によれば、第１および第２ダミーセル５，６の数を削減できるため、半導体記憶装置を小型化できる。
（第６の実施形態）
第６の実施形態は、ダミーセルに欠陥がある場合に、そのダミーセルが接続されているダミービット線をスペアのビット線に置き換えるものである。
図１４は本発明に係る半導体記憶装置の第６の実施形態の概略構成を示すブロック図である。図１４では、図９と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１４の半導体記憶装置は、図９の構成に、ダミーセルに欠陥がある場合に、そのダミーセルが接続されているダミービット線を置き換えるためのスペアビット線６１，６２を備えている。このスペアビット線６１，６２は、ダミービット線５，６に隣接して配置される。図１４の例では、第１ダミービット線５を置き換えるための第１スペアビット線６１と、第２ダミービット線を置き換えるための第２スペアビット線６２とを有する。
第１スペアビット線６１には、スペアセル６３と、このスペアセル６３にデータを書き込む制御を行うトランジスタ６４とが接続されている。このトランジスタ６４は、第１ダミービット線クランプ回路７に接続されている。また、第２スペアビット線６２には、スペアセル６５と、このスペアセル６５にデータを書き込む制御を行うトランジスタ６６とが接続されている。このトランジスタ６６は、第２ダミービット線クランプ回路８に接続されている。
第１ダミービット線５または第２ダミービット線６に接続されているいずれかのダミーセルに欠陥がある場合には、このダミーセルに接続されている第１または第２ダミービット線ごと、第１または第２スペアビット線６１または６２に置き換える。具体的には、第１ダミービット線５に接続されているダミーセルに欠陥がある場合には、第１トランジスタ１２をオフし、代わりにトランジスタ６４をオンする。これにより、第１ダミービット線が第１スペアビット線６１に置き換わる。
このように、第６の実施形態では、ダミーセルに欠陥がある場合には、そのダミーセルが接続されているダミービット線ごと、第１または第２スペアビット線６１または６２に置き換えるようにしたため、ダミーセルの不良による誤動作を防止できるとともに、半導体記憶装置の歩留まりを向上できる。
（第７の実施形態）
第７の実施形態は、不良の第１ダミーセル５または第２ダミーセル６への書き込みを禁止できるようにしたものである。
図１５は本発明に係る半導体記憶装置の第６の実施形態の概略構成を示すブロック図である。図１５では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１５は、図９と比べて、第１および第２トランジスタ１２，１３の接続関係が異なっている。図１５の第１および第２トランジスタ１２，１３は、個別にオン・オフを制御可能である。これにより、一部の第１ダミーセル５または第２ダミーセル６が不良の場合に、そのダミーセルに対するデータ書き込みを禁止できる。
図１６は図１５の半導体記憶装置の詳細回路図である。第１および第２トランジスタ１２，１３のゲートに入力される信号DS00,DS10,DS01,DS11は、インバータIVを介して対応する基準電位生成回路９のPMOSトランジスタ３４のゲートにも入力される。これにより、データ書き込みを禁止するダミーセルに対応する基準電位生成回路９の動作も停止し、消費電力を削減できる。
このように、第５の実施形態では、不良のダミーセルについては、データ書き込みを禁止するようにしたため、消費電力の削減が図れる。
なお、図１５および図１６では省略しているが、図１４に示すように、ダミービット線を置き換えるスペアビット線を設けてもよい。
（第８の実施形態）
第８の実施形態は、第７の実施形態の変形例である。
図１７は本発明に係る半導体記憶装置の第６の実施形態の概略構成を示すブロック図である。図１７では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図１７の半導体記憶装置は、図１の回路にトランジスタ６７を新たに追加したものである。このトランジスタ６７は、第１および第２ダミービット線クランプ回路７，８が接続された共通接続線１１に書込データを供給するか否かを切り替える。このトランジスタ６７は、第１ダミービット線DBL0と対応する第２ダミービット線DBL1の組み合わせごとに設けられる。
したがって、トランジスタ６７のいずれか一つをオフにすれば、オフにしたトランジスタ６７に対応する第１ダミーセル５と第２ダミーセル６に対するデータの書き込みを禁止できる。
このように、第６の実施形態では、第５の実施形態よりも簡易な制御で、一部のダミーセルに対するデータの書き込みを禁止できる。なお、図１７に図１４に示すようなスペアビット線を設けてもよい。
本発明に係る半導体記憶装置の一実施形態の概略構成を示すブロック図。 ｎチャネルMISFETを用いたDRAMセル１の構造を示す断面図。 DRAMセルアレイ２の回路図。 データ"１"，"０"と、チャネルボディ電位とゲート電圧の関係を示す図。 図１の詳細回路図。 図５のオペアンプ４５の内部構成を示す回路図。 差動増幅器の出力電位Ｖsaの出力波形を示す図。 従来のセンスアンプ１０の出力波形を示す波形図。 本発明に係る半導体記憶装置の第２の実施形態の概略構成を示すブロック図。 図９の詳細回路図。 本発明に係る半導体記憶装置の第３の実施形態の概略構成を示すブロック図。 本発明に係る半導体記憶装置の第４の実施形態の概略構成を示すブロック図。 本発明に係る半導体記憶装置の第５の実施形態の概略構成を示すブロック図。 本発明に係る半導体記憶装置の第６の実施形態の概略構成を示すブロック図。 本発明に係る半導体記憶装置の第６の実施形態の概略構成を示すブロック図。 図１５の半導体記憶装置の詳細回路図。 本発明に係る半導体記憶装置の第６の実施形態の概略構成を示すブロック図。
符号の説明
１ DRAMセル
２ DRAMセルアレイ
３ ビット線選択回路
４ ビット線クランプ回路
５ 第１ダミーセル
６ 第２ダミーセル
７ 第１ダミービット線クランプ回路
８ 第２ダミービット線クランプ回路
９ 基準電位生成回路
１０ センスアンプ
１１ 共通接続線
１２ 第１トランジスタ
１３ 第２トランジスタ
３１ オペアンプ
３２ トランジスタ
３３，３４ PMOSトランジスタ
４１ 第１センス回路
４２ 第２センス回路
４３，４４ PMOSトランジスタ
４５ オペアンプ
４６ ラッチ回路
４７ カラムゲート
４８ データ線
４９ リフレッシュ回路
５１，５２ 差動増幅器
５４ ダミービット線クランプ回路

Claims (6)

  1. データを保持する複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルに接続される複数のビット線と、
    少なくとも１本の前記ビット線を挟んで所定間隔ごとに配置されるデータ"０"用の第１ダミービット線と、
    少なくとも１本の前記ビット線を挟んで所定間隔ごとに配置されるデータ"１"用の第２ダミービット線と、
    対応する前記第１ダミービット線に接続され、データ"０"用の基準電流を生成する第１ダミーセルと、
    対応する前記第２ダミービット線に接続され、データ"１"用の基準電流を生成する第２ダミーセルと、
    対応する前記第１ダミービット線の電位が所定電位以下になるように電位制限を行う第１ダミービット線クランプ回路と、
    対応する前記第２ダミービット線の電位が所定電位以下になるように電位制限を行う第２ダミービット線クランプ回路と、
    対応する前記第１および第２ダミービット線クランプ回路の出力電流に基づいて基準電位を生成する基準電位生成回路と、
    選択されたメモリセルの出力電流と前記基準電流との電流差に基づいて、前記選択されたメモリセルが記憶しているデータの論理を検出するセンスアンプと、
    前記第１ダミービット線クランプ回路の出力端子と、対応する前記第２ダミービット線クランプ回路の出力端子と、対応する前記基準電位生成回路の入力端子とを共通に接続する共通接続線と、を備えることを特徴とする半導体記憶装置。
  2. 前記センスアンプは、
    選択されたメモリセルの出力電流と前記基準電流との電流差に基づいてデータ電位を生成する第１センス回路と、
    前記第１センス回路から出力されるデータ電位と前記基準電位とに基づいて、前記選択されたメモリセルが記憶しているデータの論理を検出する第２センス回路と、を有することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記共通接続線は、複数の前記第１ダミービット線クランプ回路の出力端子と、複数の前記第２ダミービット線クランプ回路の出力端子と、複数の前記第１基準電位生成回路の入力端子と、複数の前記第２基準電位生成回路の入力端子とを共通に接続することを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 不良の前記第１ダミーセルを、前記第１ダミービット線を単位として置換可能な第１スペアセルおよび第１スペアビット線と、
    不良の前記第２ダミーセルを、前記第２ダミービット線を単位として置換可能な第２スペアセルおよび第２スペアビット線と、
    前記第１スペアビット線を前記第１ダミービット線クランプ回路に接続するか否かを制御する第５トランジスタと、
    前記第２スペアビット線を前記第２ダミービット線クランプ回路に接続するか否かを制御する第６トランジスタと、を備えることを特徴とする請求項１及至３のいずれかに記載の半導体記憶装置。
  5. データを記憶する複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルに接続される複数のビット線と、
    少なくとも１本のビット線を挟んで所定間隔ごとに配置されるダミービット線と、
    対応する前記ダミービット線に接続され、データ"０"用の基準電流を生成する第１ダミーセルと、
    対応する前記ダミービット線に接続され、データ"１"用の基準電流を生成する第２ダミーセルと、
    対応する前記ダミービット線の電位が所定電位以下になるように電位制限を行うクランプ回路と、
    対応する前記クランプ回路の出力電流に基づいて基準電位を生成する基準電位生成回路と、
    前記基準電流および前記基準電位に基づいて、選択されたメモリセルが記憶しているデータの論理を検出するセンスアンプと、
    前記クランプ回路の出力端子と対応する前記基準電位生成回路の入力端子とを共通に接続する共通接続線と、を備えることを特徴とする半導体記憶装置。
  6. 前記メモリセルアレイは、FBC（Floating Body Cell）であることを特徴とする請求項１及至５のいずれかに記載の半導体記憶装置。
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