KR102103868B1 - 반도체 메모리 장치 및 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법 Download PDF

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Abstract

복수 개의 워드 라인과, 상기 복수 개의 워드 라인 중 최 외각 상부 워드 라인과 인접하는 제1 더미 워드 라인; 및 상기 복수 개의 워드 라인 중 최 외각 하부 워드 라인과 인접하는 제2 더미 워드 라인을 구비하는 메모리 셀 어레이; 및 웨이퍼 번-인 테스트를 위해 상기 제1 더미 워드 라인 및 상기 제2 더미 워드 라인을 독립적으로 구동하기 위한 더미 워드 라인 드라이버를 포함하는 반도체 메모리 장치가 제공되며, 이에 의해 노멀 셀과 더미 셀간의 균일한 스트레스를 인가하여 효과적인 웨이퍼 번-인(Wafer Burn-In) 테스트가 가능할 수 있다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND WAFER BURN-IN TEST METHOD THEREOF}
본 발명은 웨이퍼 번-인(Wafer Burn-In) 테스트 방법과 그를 위한 반도체 메모리 장치에 관한 것이다.
반도체 제품의 불량을 분석하면 초기 일정 기간에는 불량률이 높다가 일정 시간이 지난 제품은 다시 불량률이 낮아지는 특성이 있다. 이러한 초기 불량률을 줄이기 위해서 반도체 제품을 만드는 과정에서 그 초기 불량이 많이 일어나는 시간에 해당하는 스트레스(stress)를 미리 가해준다. 이를 위해 패키지(package) 상태에서 높은 온도에 장시간 노출시키는 번-인(Burn-In) 방법을 사용한다. 하지만, 반도체 메모리의 용량 증가로 인하여 패키지 상태의 번-인 테스트는 좀더 긴 시간을 요하게 된다. 따라서 패키지 상태에서의 번-인 테스트는 장시간이 걸리기 때문에 웨이퍼(wafer) 상태에서 미리 번-인하고, 패키지 상태에서의 번-인 시간을 짧게 한다. 웨이퍼 번-인 테스트의 경우에 패키지 상태의 번-인과 같이 높은 온도에 노출하는 것과 동시에 반도체 메모리에 높은 전압을 가하여 더 큰 스트레스를 받게 한다.
이러한 웨이퍼 번-인 테스트의 경우, 다른 웨이퍼 레벨 테스트와는 다르게 각각의 셀(cell)의 정상 동작 여부를 확인하는 것이 아니라 단순히 스트레스를 가해주는 것이므로 많은 셀 트랜지스터를 동시에 온(on) 시켜서 진행한다. 웨이퍼 번-인 테스트를 빨리 끝내기 위해서는 칩의 모든 셀 트랜지스터들을 동시에 온(on) 시키면 되지만, 이를 위해서는 웨이퍼 번-인 장비에서 순간적으로 큰 피크 전류(peak current)를 웨이퍼에 공급해줘야 한다. 하지만, 피크 전류가 충분하지 않다면 셀 트랜지스터가 제대로 온(on)되지 않아 충분한 스트레스를 받지 못하게 된다. 추가로 반도체 초기 불량을 유발하는 원인으로 게이트(gate)와 채널(channel) 사이의 옥사이드 (oxide) 뿐만 아니라 같은 행의 셀 트랜지스터를 동시에 온(on) 시켜주는 워드 라인과 그 다음 행의 워드 라인 사이의 옥사이드(oxide)에서도 같은 문제가 발생할 수 있다.
한편, 일반적으로 메모리에서 셀의 집합인 가장 작은 단위를 메모리 셀 어레이(mat)라 한다. 메모리 셀 어레이는 일정한 간격을 갖고 형성되는 복수 개의 워드 라인과, 이 워드 라인과 수직한 방향으로 일정한 간격을 갖고 형성되는 복수 개의 비트 라인을 포함한다. 메모리 셀 어레이를 구성할 때 실제로 데이터가 쓰여 지고 읽혀지는 유효한 노멀 셀(normal cell)들과 노멀 셀의 바깥에 외부의 간섭으로부터 보호하기 위해 더미 셀(dummy cell)들을 배치한다. 더미 셀(dummy cell)은 메모리 셀 어레이의 상부 가장자리에 배치된 더미 워드라인을 게이트 입력으로 하는 셀과, 하부 가장자리에 배치되는 더미 워드 라인을 게이트 입력으로 하는 셀이다. 노멀 동작시에는 더미 워드 라인은 네거티브 워드 라인 전압(Vbbw)을 인가받고, 특정 모드(TM)를 통해 펌핑 전압(Vpp)을 인가받을 수 있으나 서로 다른 값을 갖도록 각각 제어하지는 못한다. 일반적으로 더미 워드 라인이 상부와 하부에 각각 한 줄씩 있는 경우이지만 복수 개의 더미 워드 라인을 사용할 경우에도 모든 더미 워드 라인의 바이어스는 함께 묶여 같은 신호를 가지게 된다. 따라서, 웨이퍼 번-인 테스트 시에 홀수 번째 워드 라인과 짝수 번째 워드 라인을 번갈아가며 인에이블되는 경우나, 워드 라인이 특정 숫자 만큼 건너 띄어 온(on) 시키는 경우에, 종래의 더미 워드 라인들은 항상 같은 바이어스가 인가되기 때문에 더미 워드 라인과 인접한 최 외각의 노멀 셀은 제대로 스트레스를 받지 못하는 문제점이 발생한다.
또한, 초기 불량의 주된 원인 중에는 셀의 게이트 옥사이드(Gate oxide)에서 발생되나 셀과 셀 간의 옥사이드에서도 발생 될 수 있다. 이러한 셀과 셀 간의 불량을 검출하기 위해서 비트 라인과 인접한 다른 비트 라인이 서로 다른 전압을 가져야 한다. 따라서, 비트 라인은 위쪽과 아래쪽의 비트 라인 감지 증폭부(BLSA)에 비트 라인 균등화 신호에 응답하여 각각 다른 전위값을 가지는 비트 라인 프리차지 전압을 인가하게 된다. 이때, 모든 메모리 셀 어레이의 더미 비트 라인은 함께 묶여 같은 바이어스를 갖고 각 더미 비트 라인은 따로 조절될 수 없다. 따라서, 비트 라인 프리차지 전압을 번갈아 가며 인에이블(Enable)하면 더미 셀과 노멀 셀 간에는 균일한 스트레스를 인가할 수 없는 문제점으로 인해 반도체 메모리의 초기 불량 중 일부를 조기에 발견할 수 없는 경우가 발생한다. 이러한 제품의 초기 불량을 발견하기 위한 웨이퍼 번-인 테스트는 제품의 신뢰도에 많은 영향을 끼치게 된다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제은 노멀 셀과 더미 셀에 균일하게 스트레스를 인가하여 웨이퍼 번-인(Wafer Burn-In) 테스트를 수행할 수 있는 방법과 그를 위한 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 복수 개의 워드 라인과, 상기 복수 개의 워드 라인 중 최 외각 상부 워드 라인과 인접하는 제1 더미 워드 라인; 및 상기 복수 개의 워드 라인 중 최 외각 하부 워드 라인과 인접하는 제2 더미 워드 라인을 구비하는 메모리 셀 어레이; 및 웨이퍼 번-인 테스트를 위해 상기 제1 더미 워드 라인 및 상기 제2 더미 워드 라인을 독립적으로 구동하기 위한 더미 워드 라인 드라이버를 포함할 수 있다.
또한, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 복수 개의 비트 라인과, 상기 복수 개의 비트 라인 중 최 외각 비트 라인과 인접하는 적어도 하나의 더미 비트 라인을 구비하는 메모리 셀 어레이; 및 웨이퍼 번-인 테스트를 위해 상기 최 외각 비트 라인에 인접한 다른 비트 라인과 상기 더미 비트 라인을 전기적으로 연결하는 더미 비트 라인 구동부를 구비할 수 있다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법에 있어서, 복수 개의 워드 라인과, 상기 복수 개의 워드 라인 중 최 외각 상부 워드 라인과 인접하는 제1 더미 워드 라인; 및 상기 복수 개의 워드 라인 중 최 외각 하부 워드 라인과 인접하는 제2 더미 워드 라인을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 웨이퍼 번-인 테스트 방법에 있어서, 상기 복수 개의 워드 라인을 분할하여 순차적으로 스트레스 바이어스를 인가하는 단계; 및 상기 최 외각 상부 워드 라인과 상보적인 레벨의 스트레스 바이어스를 상기 제1 더미 워드 라인에 인가하는 단계를 포함할 수 있다.
제안된 실시예의 반도체 메모리 장치는 웨이퍼 번-인(Wafer Burn-In) 테스트시에 노멀 셀과 더미 셀에 균일하게 스트레스를 인가함으로써 효과적으로 초기 불량을 유도하여 반도체 메모리 장치에 신뢰성을 높일 수 있다.
도1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도.
도2는 도1의 더미 워드 라인 드라이버(300)를 도시한 회로도.
도3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도
도4는 도3의 더미 비트 라인 구동부(400)를 도시한 회로도.
도5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
이하, 테스트 모드는 웨이퍼 번-인(Wafer Burn In) 테스트 모드를 의미한다.
웨이퍼 번-인(WBI) 테스트에서 스트레스를 가하는 대상은 크게 두 가지로 나눌 수 있다. 셀에 전하가 충전과 방전되는 것을 조절하는 스위치 역할인 트랜지스터의 게이트와 채널 사이의 옥사이드(oxide)에 스트레스를 가하는 것이고, 둘째로는 셀 캐패시터의 두 전극 사이의 옥사이드에 스트레스를 가하는 것이다. 먼저, 트랜지스터의 게이트를 컨트롤하는 경우 워드 라인에 높은 전압을 가해주면 되고, 셀 캐패시터의 두 전극 사이의 옥사이드에 스트레스를 가하는 경우는 워드 라인이 인에이블 된 상태에서 셀에 전하를 공급해주는 비트 라인에 높은 전압을 가해주면 된다. 따라서, 본 발명의 개념은 메모리 셀 어레이(100) 내의 노멀 셀 및 더미 셀(미도시)에 스트레스 바이어스를 균일하게 가해주기 위해서 더미 워드 라인 및 더미 비트 라인을 조절하는 것이다.
도1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도이다.
제1 실시예는 웨이퍼 번-인 테스트 시에 더미 워드 라인을 조절하기 위한 실시예로 설명될 수 있다.
도1을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(100)와, 워드 라인 드라이버(200) 및 더미 워드 라인 드라이버(300)로 구성할 수 있다. 여기서, 더미 워드 라인 드라이버(300)는 제1 더미 워드 라인 드라이버(310)와 제2 더미 워드 라인 드라이버(330)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수 개의 워드 라인(WL<0:n-1>)과, 최 외각 상부 워드 라인(WL0)과 인접하는 제1 더미 워드 라인(DWL0)과, 최 외각 하부 워드 라인(WL1)과 인접하는 제2 더미 워드 라인(DWL1)을 구비할 수 있다.
워드 라인 드라이버(200)는 웨이퍼 번-인 테스트를 위한 복수 개의 워드 라인(WL<0:n-1>)을 선택적으로 활성화되도록 구동될 수 있다. 다시 말해, 워드 라인 드라이버(200)는 테스트 모드 시 테스트 어드레스(T_ADD)에 대응하는 워드 라인이 활성화되도록 구동될 수 있다.
일반적으로 노멀 모드 시의 워드 라인 드라이버(200)는 N개 비트의 어드레스 입력 신호(A<0:N>)를 갖고 이를 디코딩하여 2N개의 워드 라인을 선택적으로 액세스 한다. 예를 들어, 10개 비트(A<0:9>)의 어드레스를 인가받아 어드레스의 조합으로 1024개의 워드 라인을 활성화한다.
아래 표는 워드 라인을 활성화하기 위한 어드레스 디코딩 동작의 이해를 돕기 위한 것이다. 참고로, 워드 라인을 활성화하기 위한 워드 라인 드라이버(200)의 회로는 설계자에 의해 다양하게 구현될 수 있다.
아래 표를 참조하면, 1024개의 워드 라인(WL<0:1023>)을 활성화하기 위한 10개 비트(A<0:9>)의 어드레스 조합을 확인할 수 있다.
WL0 WL1 WL2 WL3 WL4 WL5 WL6 WL7 WL8 … WL1022 WL1023
A0 A0B A0D A0B A0D A0B A0D A0B A0D A0B … A0B A0D
A1 A1B A1B A1D A1D A1B A1B A1D A1D A1B … A1D A1D
A2 A2B A2B A2B A2B A2D A2D A2D A2D A2B … A2D A2D
A3 A3B A3B A3B A3B A3B A3B A3B A3B A3D … A3D A3D
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A9 A9B A9B A9B A9B A9B A9B A9B A9B A9B … A9D A9D
표1을 참조하면, 외부에서 인가되는 어드레스 입력 신호(A<0:9>)의 레벨에 따라서 해당하는 워드 라인이 활성화될 수 있다.
참고로, 여러 입력을 갖는 로직 게이트(logic gate)는 동작이 원활하지 않고 각 메모리 셀 어레이마다 모든 어드레스 신호가 전달되기 위해서는 많은 라인이 필요하기 때문에 실제로는 여러 차례 걸쳐서 디코딩하게 된다. 일반적으로 워드 라인(WL)은 스탠바이 모드에서는 접지 전압(Vss)이 인가되고, 노멀 모드에서는 펌핑 전압(Vpp)이나 네거티브 워드라인 전압(Vbbw)을 인가받는다. 따라서, 노멀 모드 시에 제1 및 제2 더미 워드 라인(DWL0,DWL1)은 네거티브 워드 라인 전압(Vbbw)이나 펌핑 전압(Vpp)의 값을 갖게 된다. 여기서, 네거티브 워드 라인 전압(Vbbw)는 접지 전압(Vss)보다 낮은 전압을 사용하여 네거티브(negative) 워드 라인 구동방식을 사용함을 의미한다. 네거티브 워드 라인 구동방식은 워드 라인을 구동하는데 있어서, 워드 라인을 인에이블(Enable) 시킬 때는 워드 라인에 펌핑 전압(Vpp)를 공급하고 워드 라인을 디스에이블(Disable) 시킬 때는 워드 라인에 접지 전압(Vss)보다 낮은 전압(Vbbw)을 공급하는 방식을 말한다. 일반적으로, 워드 라인을 구동할 때에는 워드 라인 디스에이블 시, 워드 라인에 접지 전압(Vss)을 공급하지만, 네거티브(negative) 워드 라인 구동방식에서는 워드 라인 디스에이블 시 워드 라인에 접지 전압(Vss)보다 낮은 전압(Vbbw)이 공급될 수 있다.
테스트 모드 시에는 워드 라인 드라이버(200)는 전체 워드 라인 중에 몇 개의 워드 라인들을 동시에 활성화하느냐에 따라 어드레스(A<0:N>) 중 일부 비트를 '하이' 레벨로 고정시킨다.
예를 들면, 1024 개의 워드 라인(WL<0:1023>) 중 1/2개의 워드 라인들을 동시에 활성화하고자 할 경우에는 1개 비트의 어드레스(A0)를 제외한 나머지 어드레스(A1,A2,..,A9)는 '하이' 레벨로 고정시킨다.
WL0 WL1 WL2 WL3 WL4 WL5 WL6 WL7 WL8 …… WL1022 WL1023
A0 A0B A0D A0B A0D A0B A0D A0B A0D A0B …… A0B A0D
A1 Fix_High
A2 Fix_High
A3 Fix_High
：
：		 ：
：
A9 Fix_High
표2와 같이, 하위 1 비트의 어드레스(A0)를 제외한 나머지 어드레스(A1,A2,..,A9)가 '하이' 레벨로 고정되어 있기 때문에 하위 1 비트의 어드레스(A0)가 'A0D' 혹은 'A0B' 인지에 따라 워드 라인이 활성화된다. 여기서, 'A0D'는 'A0'과 같은 레벨의 신호이며, 'A0B'는 'A0'과 반대 레벨의 신호이다. 전체 워드 라인 개수 중에서 1/2개의 워드 라인들을 동시에 활성화하는 모드에서 테스트 어드레스(T_ADD)인 하위 1비트의 어드레스(A0)가 '하이' 레벨이 인가된다면 'A0D'에 해당하는 갖는 워드 라인(WL1,WL3,...,WL1023)들이 동시에 활성화된다. 또한, 하위 1비트 어드레스(A0)가 '로우' 레벨이 인가된다면 'A0B' 에 해당하는 워드 라인(WL0,WL2,...,WL1022)들이 동시에 활성화된다.
또한, 1024개의 워드 라인(WL<0:1023>) 중 1/4개의 워드 라인들을 동시에 활성화하고자 하는 경우에는 하위 2비트의 어드레스(A0,A1)를 제외한 나머지 어드레스(A2,A3,..,A9)가 '하이' 레벨로 고정된다.
WL0 WL1 WL2 WL3 WL4 WL5 WL6 WL7 WL8 …… WL1022 WL1023
A0 A0B A0D A0B A0D A0B A0D A0B A0D A0B …… A0B A0D
A1 A1B A1B A1D A1D A1B A1B A1D A1D A1B …… A1D A1D
A2 Fix_High
A3 Fix_High
： ：
A9 Fix_High
표3과 같이, 하위 2비트의 어드레스(A0,A1)를 제외한 나머지 어드레스(A2,A3,..,A9)가 '하이' 레벨로 고정되어 있기 때문에 하위 2 비트의 어드레스(A0,A1)의 조합에 따라서 해당하는 워드 라인들이 동시에 활성화된다. 만약, 전체 워드 라인의 개수 중에서 1/4개의 워드 라인들을 동시에 활성화하고자 하는 모드에서 테스트 어드레스(T_ADD)인 2비트의 어드레스(A0,A1)가 '로우' 레벨이 인가된다면 어드레스(A0,A1)가 'A0B','A1B' 조합에 해당하는 워드 라인(WL0,WL4,WL8,..,WL1022)들이 동시에 활성화된다.
다음으로, 1024개 워드 라인(WL<0:1023>) 중 1/8개의 워드 라인들을 동시에 활성화하고자 하는 경우에는 하위 3비트의 어드레스(A0,A1,A2)를 제외한 나머지 어드레스(A3,A4,...,A9)가 '하이' 레벨로 고정된다.
WL0 WL1 WL2 WL3 WL4 WL5 WL6 WL7 WL8 …… WL1022 WL1023
A0 A0B A0D A0B A0D A0B A0D A0B A0D A0B …… A0B A0D
A1 A1B A1B A1D A1D A1B A1B A1D A1D A1B …… A1D A1D
A2 A2B A2B A2B A2B A2D A2D A2D A2D A2B …… A2D A2D
A3 Fix_High
： ：
A9 Fix_High
표4와 같이, 하위 3비트의 어드레스(A0,A1,A2)를 제외한 나머지 어드레스(A3,A4,...,A9)가 '하이' 레벨로 고정되어 있기 때문에 하위 3비트의 어드레스(A0,A1,A2)의 조합에 따라서 해당하는 워드 라인들이 동시에 활성화된다. 만약, 전체 워드 라인 중 1/8개의 워드 라인들을 동시에 활성화하고자 하는 모드에서 테스트 어드레스(T_ADD)인 3개 비트의 어드레스(A0,A1,A2)가 '로우' 레벨이 인가된다면 어드레스(A0,A1,A2)가 'A0B','A1B','A2B' 조합에 해당하는 워드 라인(WL0, WL8, WL16,...,WL1016)들이 동시에 활성화된다.
참고로, 워드 라인 개수 중 1/8개의 워드 라인 이상으로 분할하여 활성화시킬 수 있으나, 웨이퍼 번-인 테스트와 같이 짧은 시간 안에 테스트를 진행하는 경우 1/8개 워드 라인 이상으로 분할하는 것은 큰 의미가 없게 된다.
따라서, 1/2개 워드 라인들을 활성화하는 테스트 모드 시에는 인가되는 하위 1비트 어드레스(A0)에 따라서 홀수 번째 워드 라인(WL1,WL3,..,WL1023) 혹은 짝수 번째 워드 라인(WL0,WL2,..,WL1022)이 활성화된다. 1/4개 워드 라인들을 활성화하는 테스트 모드 시에는 인가되는 하위 2비트 어드레스(A0,A1)에 따라서 해당하는 워드 라인들이 동시에 활성화된다. 1/8개 워드 라인들을 활성화하는 테스트 모드 시에도 역시 인가되는 하위 3비트 어드레스(A0,A1,A2)에 따라서 해당하는 워드 라인들이 동시에 활성화된다. 이때, 전체 워드 라인 중 1/2개 워드 라인들을 활성화하는 테스트 모드 시에는 인가되는 하위 1비트 어드레스(A0), 1/4개 워드 라인들을 활성화하는 테스트 모드 시에는 하위 2비트 어드레스(A0,A1), 1/8개 워드 라인들을 활성화하는 테스트 모드 시에는 하위 3비트 어드레스(A0,A1,A2)는 웨이퍼 번-인 테스트를 위해 다수의 워드 라인을 제어하기 위한 테스트 어드레스(T_ADD)가 된다.
본 발명의 개념은 제1 및 제2 더미 워드 라인(DWL0,DWL1)이 테스트 모드 시에 동시에 선택되는 워드 라인들과 함께 활성화되도록 조절되는 것이다.
반도체 메모리 장치(1000)의 구성 요소 중 더미 워드 라인 드라이버(300)는 테스트 모드 시에 제1 더미 워드 라인(DWL0) 및 제2 더미 워드 라인(DWL1)을 독립적으로 구동시킬 수 있다.
제1 더미 워드 라인 드라이버(310)는 테스트 모드 선택 신호(TM_N)에 응답하여 제1 제어 어드레스(미도시)에 따라 제1 더미 워드 라인(DWL0)이 활성화되도록 구동될 수 있다. 제2 더미 워드 라인 드라이버(330)는 테스트 모드 선택 신호(TM_N)에 응답하여 제2 제어 어드레스(미도시)에 따라 제2 더미 워드 라인(DWL1)이 활성화되도록 구동될 수 있다. 이때, 제1 제어 어드레스는 최 외각 하부 워드 라인(WLn-1)을 활성화시키는 어드레스와 동일하고, 제2 제어 어드레스는 최 외각 상부 워드 라인(WL0)을 활성화시키는 어드레스와 동일하다.
앞서 표1 내지 표4를 참조하면, 전체 워드 라인의 개수가 1024개인 경우에 제1 제어 어드레스는 'A0D,'A1D','A2D' 어드레스를 갖고, 제2 제어 어드레스는 'A0B','A1B','A2B' 어드레스임을 알 수 있다. 제1 제어 어드레스와 제2 제어 어드레스는 서로 상보적인 레벨의 어드레스가 된다. 참고로, 전체 워드 라인의 개수에 따라서 워드 라인을 활성화시키기 위한 어드레스의 개수도 다르기 때문에 제1 제어 어드레스 및 제2 제어 어드레스도 변경될 수 있다.
전술하였듯이, 제1 더미 워드 라인(DWL0) 및 제2 더미 워드 라인(DWL1)은 제1 제어 어드레스 및 제2 제어 어드레스에 따라 활성화되도록 구동되기 때문에 제1 더미 워드 라인(DWL0)은 최 외각 상부 워드 라인(WL0)의 반전된 어드레스를 가지고, 제2 더미 워드 라인(DWL1)은 최 외각 하부 워드 라인(WLn-1)의 반전된 어드레스를 갖는다. 다시 말해, 더미 워드 라인은 인접한 최 외각 워드 라인과 서로 상보적인 레벨의 어드레스를 갖는다. 이는, 테스트 모드 시에 동일한 어드레스를 가진 워드 라인을 동시에 활성화시켜 스트레스 바이어스를 인가하기 때문에 제1 더미 워드 라인(DWL0)과 제2 더미 워드 라인(DWL1)은 서로 상보적인 레벨의 스트레스 바이어스가 인가됨을 의미한다.
이때, 워드 라인의 웨이퍼 번-인 테스트 시에 스트레스 바이어스는 노멀 모드 시의 펌핑 전압(Vpp)보다 높은 전압으로 활성화되어 있는 워드 라인 및 더미 워드 라인에 인가될 수 있다. 일반적으로 펌핑 전압(Vpp)으로서 고전압(Vdd)보다 높은 레벨을 사용하게 되는데, 워드 라인에 게이트로 연결되는 NMOS 트랜지스터를 턴온 시키기 위해서 고전압(Vdd)+문턱 전압(Vth) 이상의 전압을 가해주기 위함이다.
여기서, 테스트 모드 선택 신호(TM_N)는 테스트 모드 시에 동시에 활성화되는 워드 라인(WL)의 개수를 선택하기 위한 명령을 포함할 수 있다. 전술한 바와 같이, 웨이퍼 번-인 테스트의 경우에 최대한 빠른 시간 내에 테스트하기 위해서 전체 워드 라인 중 일부 워드 라인을 동시에 선택적으로 활성화되도록 한다. 웨이퍼 번-인 테스트 모드는 전체 워드 라인의 개수 중 1/2개의 워드 라인들이 동시에 선택되어 활성화되는 모드(TM_2)와 1/4개의 워드 라인들이 동시에 선택되어 활성화되는 모드(TM_4), 1/8개의 워드 라인들이 동시에 선택되어 활성화되는 모드(TM_8)가 있을 수 있다.
다음으로 본 발명의 제1 실시예인 반도체 메모리 장치(1000)의 동작에 대해 설명하고자 한다. 메모리 셀 어레이(100) 내에 구비되는 복수 개의 워드 라인(WL<0:n-1>) 중 첫 번째 워드 라인인 0번 워드 라인(WL0)과, n-1번째 워드 라인이 마지막 워드 라인(WLn-1)이라고 가정한다. 전술하였듯이, 0번 워드 라인(WL0)과 인접한 제1 더미 워드 라인(DWL0)은 0번 워드 라인(WL0)과 반대 레벨의 어드레스 정보를 갖게 되고, 마지막 워드 라인(WLn-1)과 인접한 제2 더미 워드 라인(DWL1)은 마지막 워드 라인(WLn-1)과 반대 레벨의 어드레스 정보를 가지게 된다.
만약, 1/2개의 워드 라인이 동시에 선택되는 테스트 모드(TM_2) 신호가 반도체 메모리 장치에 인가되면 먼저 워드라인 드라이버(200)는 N 비트의 어드레스 중 하위 1 비트 어드레스(A0)를 제외한 나머지 어드레스는 '하이' 레벨로 고정되게 된다. 따라서, 인가되는 테스트 어드레스(T_ADD)가 'A0D' 인지 'A0B' 레벨 인지에 따라서 'A0D'에 해당하는 홀수 번째 워드 라인(WL1,WL3,WL5,..,WLn-1) 혹은 'A0B'에 해당하는 짝수 번째 워드 라인(WL0,WL2,WL4,..,WLn-2)이 활성화될 수 있다. 또한, 테스트 모드(TM_2) 신호가 더미 워드 라인 드라이버(300)에 인가되면, 제1 더미 워드 라인(DWL0)은 제1 제어 어드레스(A0D,A1D,A2D) 중 'A0D' 레벨의 제어를 받고, 제2 더미 워드 라인(DWL1)은 제2 제어 어드레스(A0B,A1B,A2B) 중 'A0B' 레벨의 제어를 받는다. 따라서, 제1 더미 워드 라인(DWL0)은 홀수 번째 워드 라인(WL1,WL3,WL5,..,WLn-1)들과 동일한 어드레스를 가지게 되고, 제2 더미 워드 라인(DWL1)은 짝수 번째 워드 라인(WL0,WL2,WL4,..,WLn-2)들과 동일한 어드레스를 가지게 된다.
따라서, 인가되는 테스트 어드레스(T_ADD)가 'A0D' 혹은 'A0B' 인지에 따라서 제1 더미 워드 라인(DWL0)과 홀수 번째 워드 라인(WL1, WL3, WL5,..,WLn-1)들이 함께 활성화되고, 제2 더미 워드 라인(DWL1)과 짝수 번째 워드 라인(WL0,WL2,WL4,..,WLn-2)들이 함께 활성화될 수 있다. 활성화된 워드 라인 및 더미 워드 라인에 스트레스 바이어스를 인가하면, 각각 더미 워드 라인이 독립적으로 구동되기 때문에 메모리 셀 어레이 내의 모든 셀들에 균일한 스트레스가 인가될 수 있다.
참고로, 번-인 테스트 중 웨이퍼 레벨 테스트는 테스트 모드 신호가 활성화되면 테스트 모드로 진입하여 내부 전압 발생기들을 정지시킨 후에 원하는 레벨의 스트레스 바이어스를 외부에서 패드를 통해 인가하는 방법을 사용한다.
다음으로 더미 워드 라인의 제어에 관한 동작은 도2를 참조하여 설명하기로 한다.
도2는 도1의 더미 워드 라인 드라이버(300)를 도시한 회로도이다.
도2를 참조하면, 더미 워드 라인 드라이버(300)는 제1 더미 워드 라인 드라이버(310) 및 제2 더미 워드 라인 드라이버(330)를 구비할 수 있다.
제1 더미 워드 라인 드라이버(310)와 제2 더미 워드 라인 드라이버(330)는 각각 3개의 노어 게이트(NOR)와, 제1 선택부(311,331)와, 제2 선택부(313,333) 및 앤드 게이트(AND)로 구성될 수 있다. 여기서 제1 선택부(311,331)는 각각 3개의 먹스(Multiplexer;MUX)로 구성되며, 각 먹스들은 노어 게이트(NOR)와 앤드 게이트(AND)와 연결된다. 참고로, 더미 워드 라인 드라이버(300)는 더미 워드 라인을 제어하기 위한 다른 형태의 회로도 가능하며, 제1 선택부(311,331) 내의 먹스(MUX)의 개수는 설계자에 의해서 변경할 수 있다.
제1 선택부(311,331) 내의 먹스(MUX)는 2개의 입력단(A,B)과, 제어단(S) 및 출력단(Q)을 구비할 수 있다. 제1 더미 워드 라인 드라이버(310)는 3개의 먹스(311a,311b,311c)에서 제1 입력단(A)은 각각 제1 제어 어드레스(A0D,A1D,A2D)와 각각 연결되며, 제2 입력단(B)은 '하이' 레벨을 유지하는 펌핑 전압(Vpp) 또는 전원전압(Vdd)이 인가된다. 전술하였듯이, 제1 제어 어드레스(A0D,A1D,A2D)는 메모리 셀 어레이(100) 내의 최 외각 하부 워드 라인(WLn-1)을 활성화시키는 어드레스와 동일하다. 제1 선택부(311)는 제어단(S)로 인가되는 신호가 활성화되면 제1 입력단(A)의 값을 출력단(Q)으로 전달되고, 제어단(S)로 인가되는 신호가 비활성화되면 제2 입력단(B)의 값을 출력단(Q)으로 전달될 수 있다. 제어단(S)은 테스트 모드 선택 신호(TM_2,TM_4,TM_8)를 입력으로 하는 노어 게이트(NOR)의 출력 신호를 입력받는다. 제어단(S)의 값에 따라서 3개의 먹스(MUX)의 출력값이 결정되게 된다. 3개의 먹스(MUX)의 출력은 앤드 게이트(AND)로 인가되고, 앤드 게이트(AND)의 출력 신호는 제2 선택부(313)의 제1 입력단(A)로 인가된다. 제2 선택부(313)의 제2 입력단(B)는 디폴트 바이어스인 네거티브 워드 라인 전압(Vbbw) 혹은 펌핑 전압(Vpp)이 인가된다. 제2 선택부(313)의 제어단(S)은 테스트 모드 선택 신호(TM_2,TM_4,TM_8)를 입력으로 하는 노어 게이트(NOR)의 출력 신호를 입력받는다. 따라서, 테스트 모드 선택 신호(TM_2,TM_4,TM_8) 중 하나의 모드가 활성화되어 제2 선택부(313)의 제어단(S)으로 활성화된 신호가 인가되면, 앤드 게이트(AND)를 지난 출력 신호가 제1 더미 워드 라인(DWL0)으로 출력된다. 만약, 테스트 모드 선택 신호(TM_2,TM_4,TM_8)가 비활성화되면, 제2 선택부(313)는 디폴트 바이어스(Vbbw,Vpp)를 제1 더미 워드 라인(DWL0)으로 인가된다. 다시 말해, 테스트 모드 선택 신호(TM_2)가 인가되면 3개의 먹스(MUX)의 출력값은 'A0D','H','H' 가 된다. 이후, 테스트 어드레스로 'A0D' 레벨이 활성화되면 앤드 게이트(ADN)는 '하이' 레벨로 제1 더미 워드 라인(DWL0)이 활성화된다.
제2 더미 워드 라인 드라이버(330)는 3개의 먹스(331a,331b,331c)에서 제1 입력단(A)는 각각 제2 제어 어드레스(A0B,A1B,A2B)와 각각 연결되며, 제2 입력단(B)는 '하이' 레벨을 유지하는 펌핑 전압(Vpp) 또는 전원전압(Vdd)이 인가된다. 전술하였듯이, 제2 제어 어드레스(A0B,A1B,A2B)는 메모리 셀 어레이(100) 내의 최 외각 상부 어드레스(WL0)을 활성화시키는 어드레스와 동일하다. 제1 선택부(331)는 제어단(S)로 인가되는 신호가 활성화되면 제1 입력단(A)의 값을 출력단(Q)으로 전달되고, 제어단(S)로 인가되는 신호가 비활성화되면 제2 입력단(B)의 값을 출력단(Q)으로 전달된다. 제어단(S)은 테스트 모드 선택 신호(TM_2,TM_4,TM_8)를 입력으로 하는 노어 게이트(NOR)의 출력 신호를 입력받는다. 제어단(S)의 값에 따라서 3개의 먹스(MUX)의 출력값이 결정되게 된다. 3개의 먹스(MUX)의 출력은 앤드 게이트(AND)로 인가되고, 앤드 게이트(AND)의 출력 신호는 제2 선택부(333)의 제1 입력단(A)로 인가된다. 제2 선택부(333)의 제2 입력단(B)는 디폴트 바이어스인 네거티브 워드 라인 전압(Vbbw) 혹은 펌핑 전압(Vpp)이 인가된다. 제2 선택부(333)의 제어단(S)은 테스트 모드 선택 신호(TM_2,TM_4,TM_8)를 입력으로 하는 노어 게이트(NOR)의 출력 신호를 입력받는다. 따라서, 테스트 모드 선택 신호(TM_2,TM_4,TM_8) 중 하나의 모드가 활성화되어 제2 선택부(333)의 제어단(S)으로 활성화된 신호가 인가되면, 앤드 게이트(AND)를 지난 출력 신호가 제2 더미 워드 라인(DWL1)으로 출력된다. 만약, 테스트 모드 선택 신호(TM_2, TM_4, TM_8)가 비활성화되면, 제2 선택부(333)는 디폴트 바이어스(Vbbw,Vpp)를 제2 더미 워드 라인(DWL1)으로 인가된다. 다시 말해, 테스트 모드 선택 신호(TM_2)가 인가되면 3개의 먹스(MUX)의 출력값은 'A0B','H','H' 가 된다. 이후, 테스트 어드레스로 'A0B' 레벨이 활성화되면 앤드 게이트(ADN)는 '하이' 레벨로 제2 더미 워드 라인(DWL1)이 활성화된다.
다음으로, 더미 워드 라인 드라이버(300)의 동작을 설명하기로 한다.
먼저, 전체 워드 라인 중에서 1/2 개의 워드 라인들이 동시에 구동된다고 가정하면, 테스트 모드 선택 신호(TM_2)가 '하이' 레벨로 인가된다. 1/2개의 워드 라인을 선택하는 테스트 모드 선택 신호(TM_2)가 제1 더미 워드 라인 제어부(310)와 제2 더미 워드 라인 제어부(330)에 '하이' 레벨로 인가되면 제1 더미 워드 라인 제어부(310) 내의 제1 먹스(311a)의 출력단(Q)으로 어드레스(A0D) 정보가 출력될 수 있다. 제2 먹스(311b)와 제3 먹스(311c)는 각각 제어단(S)에 인가되는 신호가 비활성화되어 제2 입력단(B)은 '하이' 레벨인 펌핑 전압(Vpp) 혹은 전원전압(Vdd)으로 고정된다. 또한, 제2 더미 워드 라인 제어부(330) 내의 제1 먹스(331a)의 출력단(Q)으로 어드레스(A0B) 정보가 출력될 수 있다. 제2 먹스(331b)와 제3 먹스(331c)는 각각 제어단(S)에 인가되는 신호가 비활성화되어 제2 입력단(B)은 '하이' 레벨인 펌핑 전압(Vpp) 혹은 전원 전압(Vdd)으로 고정된다.
따라서, 테스트 모드 선택 신호(TM_2)가 인가되면, 제1 더미 워드 라인(DWL0)은 제1 제어 어드레스(A0D,A1D,A2D) 중 'A0D'의 어드레스 정보를 갖는다. 제2 더미 워드 라인(DWL1)은 제2 제어 어드레스(A0B,A1B,A2B) 중 'A0B'의 어드레스 정보를 가지게 된다. 이후, 반도체 메모리 장치에 테스트 어드레스(A0,A1,A2) 중 1개의 어드레스(A0)가 '하이' 레벨로 인가되면 'A0D' 정보를 가지는 홀수 번째 워드 라인(WL1,WL3,WL5,..,WL1023)과 제1 더미 워드 라인(DWL0)이 동시에 활성화된다. 활성화된 워드 라인들과 제1 더미 워드 라인(DWL0)에 스트레스 바이어스를 인가하여 웨이퍼 번-인 테스트를 실시한다.
이후, 반도체 메모리 장치에 테스트 어드레스(A0,A1,A2) 중 1개의 어드레스(A0)가 '로우' 레벨로 인가되면 'A0B' 정보를 가지는 짝수 번째 워드 라인(WL0, WL2, WL4,.., WL1022)과 제2 더미 워드 라인(DWL1)이 동시에 활성화된다. 활성화된 워드 라인들과 제2 더미 워드 라인(DWL1)에 스트레스 바이어스를 인가한다. 이렇게 1/2개의 워드 라인들이 한번에 동시에 활성화되면서 모든 워드 라인이 한 번씩 활성화되는 경우에 더미 워드 라인은 1/2개의 워드 라인들과 함께 활성화되고 동일한 바이어스를 인가받게 되어 메모리 셀 어레이 내의 노멀 셀 및 더미 셀(미도시)에 균일한 스트레스가 인가될 수 있다.
만약, 1/4개의 워드 라인들을 선택하는 테스트 모드 선택 신호(TM_4)가 인가되면 제1 더미 워드 라인 드라이버(310)의 제1 먹스(311a)와 제2 먹스(311b)는 어드레스(A0D,A1D)의 정보를 출력하고, 제3 먹스(311c)는 '하이' 레벨을 갖는 펌핑 전압(Vpp) 혹은 전원 전압(Vdd)로 고정된다. 제2 더미 워드 라인 드라이버(330)의 제1 먹스(331a)와 제2 먹스(331b)는 어드레스(A0B,A1B)의 정보를 출력하고, 제3 먹스(331c)는 '하이' 레벨을 갖는 펌핑 전압(Vpp) 혹은 전원 전압(Vdd)로 고정된다. 따라서, 테스트 모드 선택 신호(TM_4)가 인가되면, 제1 더미 워드 라인(DWL0)은 제1 제어 어드레스(A0D,A1D,A2D) 중 2개 어드레스(A0D,A1D)와 같은 값을 가지게 된다. 제2 더미 워드 라인(DWL1)은 제2 제어 어드레스(A0B,A1B,A2B) 중 2개 어드레스(A0B,A1B)와 같은 값을 가지게 된다. 이후, 테스트 어드레스로 'A0D','A1D' 레벨이 인가되면 해당하는 워드 라인들과 함께 제1 더미 워드 라인(DWL0)은 활성화되며, 제2 더미 워드 라인(DWL1)은 비활성화된다.
또한, 1/8개의 워드 라인을 선택하는 테스트 모드 선택 신호(TM_8)가 인가되면, 제1 더미 워드 라인 드라이버(310)의 제1 먹스(311a)와 제2 먹스(311b), 제3 먹스(311c)는 어드레스(A0D,A1D,A2D)의 정보를 출력한다. 제2 더미 워드 라인 드라이버(330)의 제1 먹스(331a)와 제2 먹스(331b), 제3 먹스(331c)는 어드레스(A0B,A1B,A2B)의 정보를 출력한다. 따라서, 테스트 모드 선택 신호(TM_8)가 인가되면 제1 더미 워드 라인(DWL0)은 제1 제어 어드레스(A0D,A1D,A2D) 중 3개 어드레스(A0D,A1D,A2D)와 같은 값을 가지게 된다. 제2 더미 워드 라인(DWL1)은 제2 제어 어드레스(A0B,A1B,A2B) 중 3개 어드레스(A0B,A1B,A2B)의 정보를 가지게 된다. 이후, 테스트 어드레스가 'A0D','A1D','A2D' 레벨이 인가되면 해당하는 워드 라인들과 함께 제1 더미 워드 라인(DWL0)은 활성화되며, 제2 더미 워드 라인(DWL1)은 비활성화된다.
제1 더미 워드 라인(DWL0) 및 제2 더미 워드 라인(DWL1)이 각각 인접한 최 외각 워드 라인(WL0,WLn-1)의 어드레스와 항상 반전된 어드레스 값을 가질 수 있다. 따라서, 인접한 워드 라인과 더미 워드 라인은 동시에 활성화될 수 없다.
본 발명의 제1 실시예인 반도체 메모리 장치는 웨이퍼 번-인(WBI) 모드 시에 테스트 모드 선택 신호(TM_2,TM_4,TM_8)에 응답하여 동시에 활성화되는 워드 라인의 개수를 설정하고, 어드레스 중 일부 어드레스는 '하이' 레벨로 고정된다. 따라서, 인가되는 테스트 어드레스에 따라서 워드 라인이 1/2,1/4,1/8개의 워드 라인이 동시에 활성화될 수 있다. 이렇게 동시에 활성화되는 워드 라인 개수의 정보인 테스트 모드 선택 신호(TM_2,TM_4,TM_8)가 더미 워드 라인 드라이버(300)로도 인가된다. 더미 워드 라인 드라이버(300)는 테스트 모드 선택 신호(TM_2,TM_4,TM_8)에 따라서 제1 더미 워드 라인(DWL0) 또는 제2 더미 워드 라인(DWL1)을 제어할 수 있게 된다. 동시에 활성화되는 워드 라인과 함께 선택된 더미 워드 라인도 활성화된다. 이때, 활성화된 워드 라인에 스트레스 바이어스를 인가하여 웨이퍼 번-인 테스트를 진행한다. 전술하였듯이, 스트레스 바이어스는 노멀 모드 시의 펌핑 전압(Vpp) 보다 높은 전압으로 활성화되어 있는 워드 라인 및 더미 워드 라인에 인가될 수 있다.
따라서, 메모리 셀 어레이(100) 내에 포함된 노멀 셀 및 더미 셀에 균일한 스트레스가 인가되어, 초기 불량을 발견하기 위한 웨이퍼 번-인 테스트를 좀더 효과적으로 진행할 수 있다.
도3은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 도시한 회로 구성도이다.
여기서 제2 실시예는 웨이퍼 번-인 테스트 시에 더미 비트 라인을 조절하기 위한 실시예로 설명될 수 있다.
도3을 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(100)와, 더미 비트 라인 구동부(400)와, 비트 라인 감지 증폭부(500,600)와, 제1 프리차지 전압 공급부(700) 및 제2 프리차지 전압 공급부(800)로 구성될 수 있다.
메모리 셀 어레이(100)는 복수 개의 비트 라인(BL<0:n-1>)을 포함하고, 복수 개의 비트 라인(BL<0:n-1>) 중 최 외각 비트 라인(BL0,BLn-1)과 인접하고, 메모리 셀 어레이(100)의 가장 자리에 배치되는 적어도 하나의 더미 비트 라인(DBL0,DBL1)을 포함한다. 또한, 복수 개의 비트 라인(BL<0:n-1>)은 반드시 실제 데이터를 쓰고 읽기 위한 셀과 연결된 비트 라인뿐만 아니라, 불량이 생긴 셀을 교체하기 위한 목적으로 위치하는 리던던시(Redundancy) 셀과 연결된 비트 라인이거나 ECC(Error Correction Code)를 위한 셀과 연결된 비트 라인을 모두 포함할 수 있다.
더미 비트 라인 구동부(400)는 웨이퍼 번-인 테스트를 위해 최 외각 비트 라인(BL0)에 인접한 다른 비트 라인(BL1)과 더미 비트 라인(DBL0)을 전기적으로 연결한다. 또한, 더미 비트 라인 구동부(400)는 메모리 셀 어레이(100)의 우측에 배치된 더미 비트 라인(DBL1)이라면 우측의 최 외각 비트 라인(BLn-1)에 인접한 다른 비트 라인(BLn-2)과 더미 비트 라인(DBL1)을 전기적으로 연결할 수 있다. 더미 비트 라인 구동부(400)에 대한 구체적인 구성 요소 및 동작은 도4를 참조하여 설명하기로 한다.
이하, 적어도 하나 이상의 더미 비트 라인 중 메모리 셀 어레이(100)의 좌측에 위치한 더미 비트 라인을 제1 더미 비트 라인(DBL0)이라 하고, 메모리 셀 어레이(100)의 우측에 위치한 더미 비트 라인을 제2 더미 비트 라인(DBL1)이라 한다.
메모리 셀 어레이(100)의 상부에 구비된 비트 라인 감지 증폭부(500)과 하부에 구비된 비트 라인 감지 증폭부(600)는 다수의 셀(미도시)에 저장되어 있는 데이터를 감지 및 증폭하여 센싱한다.
복수 개의 비트 라인(BL<0:n-1>)은 각각 홀수 번째 비트 라인(BL1, BL3, BL5,..,BLn-1)과 짝수 번째 비트 라인(BL0, BL2,BL4,..,BLn-2)으로 구분할 수 있다. 상부에 구비된 비트 라인 감지 증폭부(500)는 홀수 번째 비트 라인(BL1, BL3, BL5,..,BLn-1)과 연결되고, 하부에 구비된 비트 라인 감지 증폭부(600)는 짝수 번째 비트 라인(BL0,BL2,BL4,..,BLn-2)과 연결된다. 참고로, 설계자에 의해 각각 비트 라인 감지 증폭부에 연결된 홀수 번째 비트 라인 및 짝수 번째 비트 라인은 변경할 수 있다.
복수 개의 비트 라인(BL<0:n-1>)은 각각 비트 라인 감지 증폭부(500,600)와 연결되어 메모리 셀 어레이(100)에 구비된 다수의 셀(미도시)에 저장되어 있는 데이터를 감지 및 증폭하여 센싱한다. 비트 라인(BL)은 노멀 모드 시에 코어 전압(Vcore) 혹은 접지 전압(Vss)이 인가되고, 스탠바이 모드 시에는 비트 라인 프리차지 전압(Vblp)을 인가받는다. 여기서 코어 전압(Vcore)은 비트 라인 감지 증폭부(500,600)를 구동시키는 전원으로 사용되고, '하이' 레벨의 데이터가 메모리 셀에 저장될 때 사용된다. 프리차지 전압(Vblp)은 코어 전압(Vcore)으로 생성되는 전압으로 약 코어 전압(Vcore)의 1/2의 레벨을 갖게 설정된다.
홀수 번째 비트 라인(BL1,BL3,BL5,..,BLn-1)은 스탠바이 모드 시에 비트 라인 균등화 신호(미도시)에 응답하여 제1 프리차지 전압(Vblp0)을 인가받으며, 짝수 번째 비트 라인(BL0,BL2,BL4,..,BLn-2)은 비트 라인 균등화 신호(미도시)에 응답하여 제2 프리차지 전압(Vblp1)을 인가받는다. 따라서, 복수 개의 비트 라인(BL<0:n-1>)은 각각 인접한 비트 라인끼리 서로 다른 전위 레벨을 갖는 프리차지 전압(Vblp)을 인가받는다. 참고로, 홀수 번째 비트 라인(BL1,BL3,BL5,..,BLn-1) 및 짝수 번째 비트 라인(BL0,BL2,BL4,..,BLn-2)에 인가되는 제1 및 제2 프리차지 전압은 설계자에 의해 서로 변경될 수 있으며 이는 인접한 비트 라인끼리 서로 상보적인 전위 레벨의 프리차지 전압(Vblp)을 인가받는 것을 의미한다.
따라서, 웨이퍼 번-인 테스트 시에 워드 라인(미도시)이 활성화된 상태에서 더미 비트 라인 구동부(400)는 제1 더미 비트 라인(DBL0)을 홀수 번째 비트 라인(BL1,BL3,BL5,..,BLn-1)과 연결하고, 제2 더미 비트 라인(DBL1)을 짝수 번째 비트 라인(BL0,BL2,BL4,..,BLn-2)을 연결하도록 한다. 제1 더미 비트 라인(DBL0)은 첫 번째 비트 라인(BL1)과 연결되고, 제2 더미 비트 라인(DBL1)은 n-2번째 비트 라인(BLn-2)에 각각 연결되어 있어, 제1 프리차지 전압(Vblp0)과 제2 프리차지 전압(Vblp1)을 번갈아 가며 인가하게 되면 노멀 셀과 더미 셀 간의 스트레스를 균일하게 가할 수 있다. 참고로, 워드 라인(미도시)이 활성화된 상태는 전체 워드 라인을 모두 활성화시킨 상태일 수 있고, 전술한 제1 실시예와 같이 일부 워드 라인을 활성화시킨 상태일 수 있다. 이는 비트 라인과 워드 라인이 조합적으로 활성화되는 것을 의미할 수 있다.
도4는 도3의 더미 비트 라인 구동부(400)에 대한 회로도이다.
도4를 참조하면, 전술하였듯이 메모리 셀 어레이(100)는 복수 개의 비트 라인(BL<0:n-1>)을 포함하고, 복수 개의 비트 라인(BL<0:n-1>) 중 좌측에 위치한 최 외각 비트 라인(BL0)에 인접한 제1 더미 비트 라인(DBL0)과, 우측에 위치한 최 외각 비트 라인(BLn-1)에 인접한 제2 더미 비트 라인(DBL1)을 구비할 수 있다.
더미 비트 라인 구동부(400)는 제1 더미 비트 라인(DBL0) 및 제2 더미 비트 라인(DBL1)에 더미 바이어스를 공급하는 더미 바이어스부(410) 사이에 소스-드레인 경로를 가진 제1 PMOS 트랜지스터(MP1) 및 제2 PMOS 트랜지스터(MP2)로 연결될 수 있다. 또한, 제1 더미 비트 라인(DBL0)은 최 외각 비트 라인(BL0)에 인접한 다른 비트 라인(BL1)과 소스-드레인 경로를 갖는 제1 NMOS 트랜지스터(MN1)와 연결된다. 제2 더미 비트 라인(DBL1)은 최 외각 비트 라인(BLn-1)에 인접한 다른 비트 라인(BLn-2)과 소스-드레인 경로를 갖는 제2 NMOS 트랜지스터(MN2)와 연결된다. 여기서, 제1 및 제2 PMOS 트랜지스터(MP1,MP2)와 제1 및 제2 NMOS 트랜지스터(MN1,MN2)는 더미 라인 제어 신호(DL_CTRL)에 응답하는 게이트로 구성될 수 있다. 여기서, 더미 바이어스부(410)는 일반적으로 웨이퍼 번-인 테스트가 아닐 경우에는 비트라인 프리차지 레벨(Vblp)을 인가할 수 있다. 또한 더미 바이어스 부(410)는 코어 전압(Vcore) 및 접지 전압(Vss)을 더미 비트 라인(DBL0,DBL1)에 인가할 수 있다.
다음으로, 더미 비트 라인 구동부(400)의 동작을 설명하면 테스트 모드 시에 활성화되는 더미 라인 제어 신호(DL_CTRL)가 '하이' 레벨로 활성화되어 제1 더미 비트 라인(DBL0)은 더미 바이어스 부(410)와 연결이 끊어지고, 인접한 최 외각 비트 라인(BL0)의 다음 비트 라인(BL1)과 연결될 수 있다. 또한, 제2 더미 비트 라인(DBL1)은 더미 바이어스 부(410)와의 연결이 끊어지고 인접한 최 외각 비트 라인(BLn-1)의 안쪽 비트 라인(BLn-2)과 연결될 수 있다. 만약, 더미 라인 제어 신호(DL_CTRL)가 '로우' 레벨로 활성화되면 제1 더미 비트 라인(DBL0)과 제2 더미 비트 라인(DBL1)은 각각 비트 라인(BL1,BLn-1)과의 연결이 끊어지고 더미 바이어스 부(410)와 연결될 수 있다.
따라서, 제1 및 제2 더미 비트 라인(DBL0,DBL1)은 각각 최 외각 비트 라인에 인접한 다른 비트 라인(BL1,BLn-2)과 각각 연결되어, 제1 프리차지 전압(Vblp0) 및 제2 프리차지 전압(Vblp1)을 번갈아 인가받게 된다. 종래에 웨이퍼 번-인 테스트 시에 더미 비트 라인에 인가되는 바이어스가 고정되어 따로 조절될 수 없었지만, 더미 비트 라인에 인접한 최 외각 비트 라인에 인접한 다른 비트 라인과 연결되어 각각 조절할 수 있다.
참고로, 도시한 도5에서는 짝수 개의 비트 라인이 존재하여 메모리 셀 어레이의 좌측의 최 외각 비트 라인(BL0)은 제1 프리차지 전압(Vblp0)을, 우측의 최외각 비트 라인(BLn-1)은 제2 프리차지 전압(Vblp1)을 인가받는다고 설명하였다. 하지만 이는 설계자에 의해 변경될 수 있으며 홀수 개의 비트 라인을 갖는 경우는 이와 동일하게 동작할 수 있으며, 좌측의 최 외각 비트 라인과 우측의 최 외각 비트 라인이 같은 바이어스를 갖게 된다.
본 발명의 제2 실시예에 따른 반도체 메모리 장치(1000)는 웨이퍼 번-인(WBI) 테스트 모드 시 종래에는 같은 바이어스로 묶여 따로 제어할 수 없는 더미 비트 라인을 각각 최 외각에 인접한 비트 라인의 안쪽 비트 라인과 연결하여 제어할 수 있다. 연결된 비트 라인 및 더미 비트 라인에 균일한 스트레스를 가해져 셀 캐패시터의 옥사이드에 스트레스를 가하는 동시에 노멀 셀(미도시)과 더미 셀(미도시) 간의 스트레스도 균일하게 가해줄 수 있다.
도5는 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 도시한 블록 구성도이다.
제3 실시예는 전술한 제1 실시예와 제2 실시예를 적용하여 더미 워드 라인 및 더미 비트 라인을 조절하기 위한 실시예로 설명될 수 있다.
도5를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(100)와, 워드 라인 드라이버(200)와, 더미 워드 라인 드라이버(300) 및 더미 비트 라인 구동부(400)로 구성될 수 있다.
메모리 셀 어레이(100)는 복수 개의 워드 라인(WL<0:n-1>)과, 복수 개의 워드 라인(WL<0:n-1>) 중 최 외각 상부 워드 라인(WL0)과 인접하는 제1 더미 워드 라인(DWL0) 및 복수 개의 워드 라인(WL<0:n-1>) 중 최 외각 하부 워드 라인(WLn-1)과 인접하는 제2 더미 워드 라인(DWL1)을 포함할 수 있다. 또한, 메모리 셀 어레이(100)는 복수 개의 비트 라인(BL<0:n-1>)과, 복수 개의 비트 라인(BL<0:n-1>) 중 최 외각 비트 라인(BL0,BLn-1)과 인접하는 적어도 하나의 더미 비트 라인(DBL0,DBL1)을 구비할 수 있다.
워드 라인 드라이버(200)는 웨이퍼 번-인 테스트를 위한 복수 개의 워드 라인(WL<0:n-1>)을 선택적으로 활성화되도록 구동될 수 있다. 여기서 워드 라인 드라이버(200)에 대한 설명은 앞서 제1 실시예에서 전술한 바와 같다.
더미 워드 라인 드라이버(300)는 제1 실시예에서 전술한 내용과 동일하게 웨이퍼 번-인 테스트를 위해 제1 더미 워드 라인(DWL0) 및 제2 더미 워드 라인(DWL1)을 독립적으로 구동시킬 수 있다. 제1 더미 워드 라인(DWL0) 및 제2 더미 워드 라인(DWL1)은 테스트 모드 시 테스트 모드 선택 신호(TM_N)에 응답하여 선택적으로 활성화될 수 있다. 따라서, 테스트 어드레스(T_ADD)에 대응하는 워드 라인과 테스트 어드레스(T_ADD)에 대응하는 제1 더미 워드 라인(DWL0) 또는 제2 더미 워드 라인(DWL1)이 동시에 활성화될 수 있다. 활성화된 워드 라인과 더미 워드 라인은 스트레스 바이어스를 인가받으며, 이후 인가되는 테스트 어드레스(T_ADD)에 대응하여 다음 워드 라인과 더미 워드 라인이 활성화될 수 있다. 여기서, 제1 더미 워드 라인(DWL0) 및 제2 더미 워드 라인(DWL1)은 서로 상보적인 레벨의 스트레스 바이어스를 인가받게 된다. 다시 말해, 웨이퍼 번-인 테스트 시에 테스트 어드레스(T_ADD)에 대응하여 복수 개의 워드 라인을 분할하여 활성화시킬 경우, 제1 더미 워드 라인(DWL0) 또는 제2 더미 워드 라인(DWL1)은 선택된 워드 라인과 함께 활성화된다. 따라서, 제1 더미 워드 라인(DWL0)과 제2 더미 워드 라인(DWL1)이 서로 독립적으로 구동되기 때문에 메모리 셀 어레이(100)의 모든 셀에 균일하게 스트레스 바이어스를 인가할 수 있어서 효과적인 웨이퍼 번-인 테스트가 가능하다. 여기서 더미 워드 라인 드라이버(300)의 구성 요소 및 동작은 앞서 제1 실시예의 더미 워드 라인 드라이버를 설명한 도2와 동일할 수 있다.
더미 비트 라인 구동부(400)는 제2 실시예에서 전술하였듯이 웨이퍼 번-인 테스트를 위해 최 외각 비트 라인(BL0)에 인접한 다른 비트 라인(BL1)과 제1 더미 비트 라인(DBL0)을 전기적으로 연결할 수 있다. 또한, 메모리 셀 어레이(100)의 우측에 위치한 최 외각 비트 라인(BLn-1)에 인접한 다른 비트 라인(BLn-2)과 제2 더미 비트 라인(DBL1)을 전기적으로 연결할 수 있다. 이때, 복수 개의 비트 라인(BL<0:n-1>)은 서로 인접한 비트 라인끼리 서로 다른 전위 레벨의 프리차지 전압인 제1 프리차지 전압(Vblp0)과 제2 프리차지 전압(Vblp1)을 인가받게 된다. 따라서, 웨이퍼 번-인 테스트 시에 제1 프리차지 전압(Vblp0) 및 제2 프리차지 전압(Vblp1)이 번갈아 인가하면 인접한 셀 간에 균일하게 스트레스가 가해지게 된다. 여기서 더미 비트 라인 구동부(400)의 구성 요소 및 동작은 앞서 제2 실시예의 더미 비트 라인 구동부를 설명한 도4와 동일할 수 있다.
제3 실시예에 따른 반도체 메모리 장치는 전술한 제1 실시예만을 적용하여 더미 워드 라인을 조절하여 웨이퍼 번-인 테스트를 진행할 수 있으며, 또한 전술한 제2 실시예만을 적용시켜 더미 비트 라인을 조절하여 테스트를 진행할 수 있다.
제안하는 반도체 메모리 장치는 더미 워드 라인 및 더미 비트 라인을 각각 제어할 수 있다. 따라서, 본 발명의 반도체 메모리 장치는 웨이퍼 번-인(WBI) 테스트 시에 모든 셀에 균일한 스트레스를 인가되어 효과적인 웨이퍼 번-인(WBI) 테스트가 가능하여 제품의 신뢰성을 높일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100:메모리 셀 어레이 200:워드 라인 드라이버
300:더미 워드 라인 드라이버 310:제1 더미 워드 라인 드라이버
330:제2 더미 워드 라인 드라이버 311,331:제1선택부
313,333:제2선택부 400:더미 비트 라인 구동부
410:더미 바이어스 부 500,600:비트라인 감지 증폭부
700::제1 프리차지 전압 공급부 800:제2 프리차지 전압 공급부
1000:반도체 메모리 장치

Claims (9)

  1. 복수 개의 워드 라인, 상기 복수 개의 워드 라인 중 최 외각 상부 워드 라인과 인접하는 제1 더미 워드 라인, 상기 복수 개의 워드 라인 중 최 외각 하부 워드 라인과 인접하는 제2 더미 워드 라인, 복수 개의 비트 라인, 및 상기 복수 개의 비트 라인 중 최 외각 비트 라인과 인접하는 적어도 하나의 더미 비트 라인을 구비하는 메모리 셀 어레이; 및
    웨이퍼 번-인 테스트를 위해 상기 제1 더미 워드 라인 및 상기 제2 더미 워드 라인을 독립적으로 구동하기 위한 더미 워드 라인 드라이버; 및
    상기 웨이퍼 번-인 테스트를 위해 상기 최 외각 비트 라인에 인접한 다른 비트 라인과 상기 더미 비트 라인을 전기적으로 연결하는 더미 비트 라인 구동부를 포함하는
    반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 더미 워드 라인 및 제2 더미 워드 라인은 상보적인 레벨의 스트레스 바이어스를 인가받는
    반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 웨이퍼 번-인 테스트를 위한 상기 복수 개의 워드 라인을 선택적으로 활성화하기 위한 워드 라인 드라이버를 더 포함하는
    반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 더미 워드 라인 드라이버는,
    테스트 모드 선택 신호에 응답하여 제1 제어 어드레스에 따라 상기 제1 더미 워드 라인이 활성화하는 제1 더미 워드 라인 드라이버; 및
    상기 테스트 모드 선택 신호에 응답하여 제2 제어 어드레스에 따라 상기 제2 더미 워드 라인이 활성화하는 제2 더미 워드 라인 드라이버를 포함하는
    반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 제어 어드레스는 상기 최 외각 하부 워드 라인을 활성화시키는 어드레스와 동일하며, 상기 제2 제어 어드레스는 상기 최 외각 상부 워드 라인을 활성화시키는 어드레스와 동일한 반도체 메모리 장치.
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