KR20190047217A - 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

메모리 장치 및 이의 동작 방법이 개시된다. 본 개시에 따른 메모리 장치는 제1 비트라인, 제1 워드라인 및 제2 워드라인과 연결되고, 상기 제1 워드라인과 상기 제1 비트라인 사이에 연결된 제1 메모리 셀과 상기 제2 워드라인과 상기 제1 비트라인 사이에 연결된 제2 메모리 셀을 포함하는 메모리 셀 어레이; 상기 제1 워드라인을 구동시키는 제1 워드라인 드라이버; 상기 제2 워드라인을 구동시키는 제2 워드라인 드라이버; 및 테스트 모드에서, 상기 제2 워드라인을 구동시킴에 의해 상기 제1 비트라인의 커패시턴스를 변동시키고, 상기 커패시턴스가 변동된 이후에 상기 제1 워드라인을 구동시킴으로서 상기 제1 워드라인에 대한 테스트를 수행하도록 상기 제1 워드라인 드라이버 및 상기 제2 워드라인 드라이버를 제어하는 테스트 매니저;를 포함할 수 있다.

Description

메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치 및 이의 동작 방법{MEMORY DEVICE PERFORMING TEST ON MEMORY CELL ARRAY AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치 및 이의 동작 방법에 관한 것으로, 더욱 상세하게는 메모리 셀 어레이에 대한 테스트를 수행하는 메모리 장치에 관한 것이다.
메모리 장치(Memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 낸드 플래시 메모리(NAND Flash Memory;NAND), 수직형 낸드 플래시 메모리(Vertical NAND;VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory;RRAM), 상변화 메모리(Phase-Change Memory;PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory;MRAM) 등이 포함될 수 있다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸하는 메모리 장치이다. 휘발성 메모리 장치에는 정적 랜덤 억세스 메모리(SRAM), 동적 랜덤 억세스 메모리(DRAM), 래치(Latch), 플립플롭(Flip-Flop), 레지스터(Register)가 포함될 수 있다.
기술의 발전에 따라 메모리 장치의 사이즈를 줄이고자 하는 노력이 계속되어 왔다. 다만, 메모리 장치를 실제로 제작하지 않고는 메모리 장치의 사이즈가 축소됨에 따른 테스트를 진행하는데 어려움이 있다. 실제로 제작하는 경우에는 테스트 결과를 제작되는 메모리 장치에 반영하기 어렵고, 많은 공정 시간과 비용이 소요될 수 있는 문제점이 발생하였다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 높은 셀-비트라인 비율(Cell per Bitline)을 갖는 메모리 셀 어레이를 모사(Mocking)할 수 있는 메모리 장치를 제공하는 데 있다.
본 개시의 기술적 사상이 해결하고자 하는 또 다른 과제는 높은 셀-비트라인 비율(Cell per Bitline)을 갖는 메모리 셀 어레이에 대한 테스트를 수행할 수 있는 메모리 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 제1 비트라인, 제1 워드라인 및 제2 워드라인과 연결되고, 상기 제1 워드라인과 상기 제1 비트라인 사이에 연결된 제1 메모리 셀과 상기 제2 워드라인과 상기 제1 비트라인 사이에 연결된 제2 메모리 셀을 포함하는 메모리 셀 어레이; 상기 제1 워드라인을 구동시키는 제1 워드라인 드라이버; 상기 제2 워드라인을 구동시키는 제2 워드라인 드라이버; 및 테스트 모드에서, 상기 제2 워드라인을 구동시킴에 의해 상기 제1 비트라인의 커패시턴스를 변동시키고, 상기 커패시턴스가 변동된 이후에 상기 제1 워드라인을 구동시킴으로서 상기 제1 워드라인에 대한 테스트를 수행하도록 상기 제1 워드라인 드라이버 및 상기 제2 워드라인 드라이버를 제어하는 테스트 매니저;를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 휘발성 메모리 장치는 테스트 대상이 되는 제1 메모리 셀 및 테스트 대상이 아니고 제1 커패시터를 각각 포함하는 복수의 제2 메모리 셀들과 동시에 연결되는 비트라인 및 상기 복수의 제2 메모리 셀들과 각각 연결되는 복수의 워드라인들을 구비하는 메모리 셀 어레이; 워드라인 인에이블 신호에 대응하여 상기 복수의 워드라인들 중 적어도 일부를 구동하는 워드라인 드라이버; 및 테스트 모드 커맨드를 수신하고, 상기 워드라인 인에이블 신호를 상기 워드라인 드라이버에 출력함으로서 상기 제1 커패시터가 상기 비트라인에 연결되도록 제어하는 테스트 매니저;를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 휘발성 메모리 장치의 동작 방법은 커패시턴스 정보를 포함하는 테스트 모드 커맨드를 수신하는 단계; 상기 테스트 제어 신호에 기초하여 N(N은 1 이상인 정수)개의 제1 워드라인을 구동하는 단계; 및 테스트 대상이 되는 제1 메모리 셀과 연결되는 비트라인에 상기 제1 워드라인과 연결되는 제2 메모리 셀에 포함되는 커패시터를 연결시키는 단계;를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는 메모리 셀 어레이에 연결되는 비트라인의 커패시턴스를 조절함으로서, 높은 셀-비트라인 비율(Cell per Bitline)을 갖는 메모리 셀 어레이를 모사(Mocking)할 수 있다. 이에 따라서, 높은 셀-비트라인 비율을 갖는 메모리 셀 어레이를 실제로 제작하지 않고도 이에 대한 테스트가 수행될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타내는 도면이다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 동작을 나타내는 회로도이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 7a는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 도면이다.
도 7b는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 도면이다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 컴퓨터 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함하고, 메모리 장치(10)는 테스트 매니저(110), 부가 워드라인 드라이버(120) 및 메모리 셀 어레이(130)를 포함할 수 있다.
메모리 컨트롤러(20)는 메모리 인터페이스(미도시)를 통해 각종 신호를 메모리 장치(10)로 제공하여 기록 및 독출 등의 메모리 동작을 제어할 수 있다. 예컨대, 메모리 컨트롤러(20)는 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(10)로 제공하여 메모리 셀 어레이(130)의 데이터(DATA)를 억세스할 수 있다. 커맨드(CMD)는 데이터 기록 및 독출 등 노멀 메모리 동작을 위한 커맨드를 포함할 수 있다. 메모리 장치(10)가 DRAM(Dynamic Random Access Memory) 셀을 포함하는 경우, 커맨드(CMD)는 DRAM에 관련된 고유한 각종 동작들, 예컨대 메모리 셀들을 리프레쉬 하기 위한 리프레쉬 커맨드를 포함할 수 있다. 또한, 커맨드(CMD)는 메모리 장치(10)를 테스트 모드로 진입시키기 위한 테스트 모드 커맨드(TM)를 포함할 수 있다. 테스트 모드는 메모리 장치(10)에 포함되는 메모리 셀 어레이(130)의 성능을 평가하고, 각종 테스트를 수행하기 위해 사용될 수 있다.
메모리 컨트롤러(20)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(10)를 억세스할 수 있다. 메모리 컨트롤러(20)는 다양한 프로토콜을 사용하여 호스트(HOST)와 통신할 수 있다.
메모리 장치(10)는 데이터를 저장하기 위한 장치를 의미할 수 있다. 메모리 장치(10)는 동적 랜덤 억세스 메모리(DRAM)(예를 들면, DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory)), 정적 랜덤 억세스 메모리(SRAM) 등과 같은 휘발성 메모리 장치일 수 있고, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(RRAM), 상변화 메모리(PRAM), 자기저항 메모리(MRAM), 강유전체 메모리(FRAM), 스핀주입 자화반전 메모리(STT-RAM) 등과 같은 비휘발성 메모리 장치일 수도 있다. 본 명세서에서는 메모리 장치(10)가 동적 랜덤 억세스 메모리(DRAM)인 것으로 설명되나 본 개시의 기술적 사상은 이에 제한되지 않는다.
테스트 매니저(110)는 메모리 컨트롤러(20)로부터 테스트 모드 커맨드(TM)를 수신하고, 이에 기초하여 메모리 셀 어레이(130)에 대한 테스트를 수행할 수 있다. 본 개시의 기술적 사상에 따르면, 셀-비트라인 비율(Cell per Bitline)에 따른 비트라인 커패시턴스 조정을 위해 테스트 매니저(110)는 적어도 하나의 부가 워드라인(Additional Wordline)을 구동시키도록 부가 워드라인 드라이버(120)를 제어할 수 있다. 또한, 테스트 매니저(110)는 테스트 대상이 되는 테스트 워드라인을 구동시킴으로서 메모리 셀 어레이(130)에 대한 테스트를 수행할 수 있다. 테스트에는 메모리 셀 어레이(130)에 대해 데이터를 기입하고, 기입한 데이터를 독출하는 동작이 포함될 수 있고, 상기 동작에 의해 메모리 셀 어레이에 대한 성능 평가가 이루어질 수 있다. 일 실시예에서 상기 테스트 매니저(110)는 테스트 모드 레지스터 세트(Test Mode Register Set; TMRS)를 포함할 수 있고, 테스트 모드 커맨드(TM)에 대응하여 테스트 모드 레지스터 세트(TMRS)에 포함되는 각종 신호를 출력할 수 있다.
부가 워드라인 드라이버(120)는 테스트 매니저(110)로부터 부가 워드라인 인에이블 신호를 수신하고, 이에 기초하여 하나 이상의 부가 워드라인을 구동할 수 있다. 본 명세서에서, 부가 워드라인은 비트라인의 커패시턴스를 조정하기 위해서 구동되는 워드라인을 의미할 수 있다. 본 개시의 기술적 사상에 따르면, 부가 워드라인은 구동됨에 따라서 적어도 하나의 커패시터가 비트라인에 연결될 수 있고, 이에 따라서 비트라인의 커패시턴스가 조정될 수 있다. 비트라인의 커패시턴스가 조정됨에 따라서 메모리 셀 어레이(130)의 현재 셀-비트라인 비율(Cell per Bitline)과 다른 셀-비트라인 비율(Cell per Bitline)을 갖는 메모리 셀 어레이(130)를 모사(Mocking)할 수 있고, 모사된 메모리 셀 어레이(130)에 대해서 테스트가 수행될 수 있다. 이에 따라 실제로 메모리 셀 어레이(130)를 생산하지 않고도 셀-비트라인 비율(Cell per Bitline)이 조정된 메모리 셀 어레이(130)에 대해서 테스트가 수행될 수 있다. 부가 워드라인은 데이터를 기입할 수 있는 부가 노멀 워드라인 및 데이터 기입에 사용되지 않는 부가 더미 워드라인을 포함할 수 있고, 이에 관해서는 도 7a 및 도 7b 등에서 후술한다. 또한, 본 명세서에서, 테스트 워드라인은 테스트 모드 커맨드(TM)에 대응하여 테스트가 수행되는 메모리 셀과 연결되는 워드라인을 의미할 수 있다.
메모리 셀 어레이(130)는 데이터를 저장하는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 뱅크 단위로 구분될 수 있다. 이에 관해서는 도 4a 등에서 후술한다. 또한, 메모리 셀 어레이(130)는 복수 개의 워드라인들을 포함하고 각각의 워드라인에는 복수 개의 메모리 셀들이 연결될 수 있다. 일 예로서, 하나의 워드라인에 연결된 메모리 셀들은 로우로 지칭될 수 있다. 따라서, 메모리 셀 어레이(210)는 복수 개의 로우들을 포함할 수 있다.
한편, 메모리 장치(10)는 하나 이상의 메모리 칩들을 포함하는 반도체 패키지일 수 있으며, 또는 모듈 보드 상에 다수의 메모리 칩들이 장착된 메모리 모듈일 수도 있다. 또는, 도 1에서 메모리 컨트롤러(20)와 메모리 장치(10)가 서로 구분된 구성인 것으로 도시되었으나, 본 발명의 메모리 장치(10)는 메모리 컨트롤 기능과 메모리 셀 어레이가 하나의 반도체 패키지에 집적된 메모리 시스템으로 구현될 수도 있을 것이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 1과 중복되는 내용에 대한 설명은 생략한다.
도 2를 참조하면, 메모리 장치(10)는 테스트 매니저(110), 부가 워드라인 드라이버(120), 메모리 셀 어레이(130) 및 워드라인 드라이버(140)를 포함할 수 있다.
테스트 매니저(110)는 테스트 모드 커맨드(TM)를 수신하고, 이에 기초하여 부가 워드라인 드라이버(120)에 부가 워드라인 인에이블 신호(En_AWL)를 출력하고, 워드라인 드라이버(120)에 테스트 워드라인 인에이블 신호(En_TWL)를 출력할 수 있다. 일 실시예에서, 테스트 모드 커맨드(TM)는 구동해야하는 부가 워드라인(AWL)의 개수에 관한 정보를 포함할 수 있고, 테스트 매니저(110)는 테스트 모드 커맨드(TM)에 기초하여 적어도 하나의 부가 워드라인(AWL)을 구동하기 위한 부가 워드라인 인에이블 신호(En_AWL)를 부가 워드라인 드라이버(120)에 출력할 수 있다.
부가 워드라인 드라이버(120)는 부가 워드라인 인에이블 신호(En_AWL)에 기초하여 부가 워드라인(AWL)을 구동할 수 있다. 일 실시예에서, 부가 워드라인(AWL)은 복수 개일 수 있고, 부가 워드라인 드라이버(120)는 복수 개의 부가 워드라인들(AWL) 중 적어도 하나를 구동할 수 있다.
워드라인 드라이버(140)는 테스트 워드라인 인에이블 신호(En_TWL)에 기초하여 테스트 워드라인(TWL)을 구동할 수 있다. 도 2에서는 워드라인 드라이버(140)와 부가 워드라인 드라이버(120)가 별개의 블록으로 도시되어 있으나 이는 일 실시예이고, 워드라인 드라이버(140)와 부가 워드라인 드라이버(120)는 같은 워드라인 드라이버로서 부가 워드라인(AWL) 또는 테스트 워드라인(TWL)을 구동할 수 있다.
메모리 셀 어레이(130)는 복수의 서브 어레이들(Sub Arrays)를 포함하는 복수의 뱅크들(BA1~N)을 포함할 수 있다. 복수의 서브 어레이들 각각은 복수의 워드라인들과 연결될 수 있고, 복수의 워드라인들은 부가 워드라인(AWL) 및 테스트 워드라인(TWL)을 포함할 수 있다. 서브 어레이는 하나의 비트라인 센스 앰프에 연결되는 어레이 단위를 의미할 수 있고 도 4a에서 후술한다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1 및 도 3을 참조하면, 메모리 장치(10)는 메모리 컨트롤러(20)로부터 테스트 모드 커맨드(TM)를 수신하고, 테스트 모드에 진입할 수 있다(S10). 메모리 장치(10)는 비트라인 커패시턴스를 조정하기 위한 부가 워드라인을 구동할 수 있다(S20). 그 후, 메모리 장치(10)는 테스트 워드라인에 대한 테스트를 수행할 수 있다(S30).
본 개시의 기술적 사상에 따른 메모리 장치(10)는 부가 워드라인을 구동시킴으로서 부가 워드라인과 연결되는 적어도 하나의 커패시터가 비트라인에 연결될 수 있고, 그 후 테스트 워드라인에 대한 테스트를 수행함으로서 조정된 셀-비트라인 비율(Cell per Bitline)에 따른 테스트를 수행할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타내는 도면이다.
도 2 및 도 4a를 참조하면, 메모리 셀 어레이(130)에 포함되는 제1 뱅크(BA1)는 제1 서브 어레이(SA1)를 포함하는 복수의 서브 어레이들 및 복수의 비트라인 센스 앰프들(Bitline Sense Amplifier; BLSA)을 포함할 수 있다. 또한, 서브 어레이는 데이터가 기입되는 메모리 셀들이 포함되는 노멀 영역(Normal Area)과 데이터가 기입되지 않는 메모리 셀들이 포함되는 더미 영역(Dummy Area)을 포함할 수 있다. 서브 어레이는 하나의 비트라인 센스 앰프(BLSA)와 연결되는 메모리 셀 어레이(130)의 구분 단위로서, 비트라인 센스 앰프(BLSA)와 복수의 비트라인들을 통해 연결될 수 있다. 도 4a에서는 제1 서브 어레이(SA1)가 제1 비트라인(BL1)과 연결되는 실시예가 도시되어 있다. 비록 하나의 제1 비트라인(BL1)이 제1 서브 어레이(SA1)와 연결되는 실시예가 도시되어 있으나, 제1 서브 어레이(SA1)는 비트라인 센스 앰프(BLSA)와 복수의 비트라인을 통해 연결됨은 당연하다.
제1 서브 어레이(SA1)를 포함하는 복수의 서브 어레이들 각각은 M(M은 1이상의 정수) 개의 워드라인들(M WLs)과 연결될 수 있다. M 개의 워드라인들(M WLs)은 더미 영역의 메모리 셀들과 연결되는 더미 워드라인과 노멀 영역의 메모리 셀들과 연결되는 노멀 워드라인을 포함할 수 있다. 또한, M 개의 워드라인들(M WLs)은 테스트 대상이 되는 테스트 워드라인과 비트라인의 커패시턴스 조정을 위한 부가 워드라인을 포함할 수 있다.
제1 비트라인(BL1)은 고유한 성질(예를 들면, 기생 커패시턴스)에 의해 제1 비트라인 커패시턴스(Cbl1)를 가질 수 있고, 제1 비트라인 커패시턴스(Cbl1)는 비트라인의 길이에 대응되는 워드라인의 개수에 따라 결정될 수 있다.
도 4b를 참조하면, 메모리 셀 어레이(130)에 포함되는 제2 뱅크(BA2)는 제2 서브 어레이(SA2)를 포함하는 복수의 서브 어레이들 및 복수의 비트라인 센스 앰프들(BLSA)을 포함할 수 있다. 도 4a와 마찬가지로, 제2 서브 어레이(SA2) 역시 데이터가 기입되는 메모리 셀들이 포함되는 노멀 영역(Normal Area)과 데이터가 기입되지 않는 메모리 셀들이 포함되는 더미 영역(Dummy Area)을 포함할 수 있다.
도 4a의 제1 서브 어레이(SA1)와 상이하게, 제2 서브 어레이(SA2)를 포함하는 복수의 서브 어레이들 각각은 L(L은 1이상의 정수) 개의 워드라인들(L WLs)과 연결될 수 있다. 본 개시의 일 실시예에 따르면 L은 M보다 더 큰 정수일 수 있다. 동일한 저장용량을 갖는 메모리 셀 어레이(130)의 사이즈를 감소시키기 위해, 뱅크의 사이즈를 줄일 필요가 있다. 그 방법 중 하나로서, 제2 뱅크(BA2)와 같이 하나의 비트라인에 대응되는 워드라인의 개수를 늘리고 센스 앰프(BLSA)의 개수를 줄임으로서 동일 용량을 유지하면서 전체 뱅크 사이즈를 작게할 수 있다. 하지만 제2 서브 어레이(SA2)는 제1 서브 어레이(SA1)에 비해 더 큰 사이즈를 갖기 때문에, 제2 서브 어레이(SA2)에 연결되는 제2 비트라인(BL2)은 제1 서브 어레이(SA1)에 연결되는 제1 비트라인(BL1)과 다른 제2 비트라인 커패시턴스(Cbl2)를 가질 수 있다. 또한, 일 예시에서 제2 비트라인(BL2)은 제1 비트라인(BL1)에 비해 더 길기 때문에 더 큰 커패시턴스를 가질 수 있다. 비트라인 커패시턴스의 차이로 인해서, 제1 서브 어레이(SA1)에 대한 테스트 결과는 제2 서브 어레이(SA2)에 대해서 유효하지 않을 수 있다.
본 개시의 기술적 사상에 따르면, 제1 서브 어레이(SA1)에 포함된 M개의 워드라인(M WLs) 중 일부인 부가 워드라인을 구동시킴으로서 부가 워드라인에 연결된 메모리 셀의 커패시턴스가 제1 비트라인 커패시턴스(Cbl1)에 더해질 수 있고, 이에 따라 제1 비트라인(BL1)이 제2 서브 어레이(SA2)의 제2 비트라인 커패시턴스(Cbl2)와 동일한 커패시턴스를 가질 수 있도록 제어할 수 있다. 결과적으로, 본 개시의 일 실시예에 따른 메모리 장치(10)는 제1 서브 어레이(SA1)를 이용하여 서로 다른 사이즈를 갖는 제2 서브 어레이(SA2)에 대한 모사(Mocking)가 가능하고, 제2 서브 어레이(SA2)에 대한 테스트를 제1 서브 어레이(SA1)를 이용하여 수행할 수 있다.
도 4a에서는 2 X 3의 서브 어레이를 포함하는 실시예가 도시되어 있으나, 제1 뱅크(BA1)에는 이보다 많거나 적은 서브 어레이가 포함될 수 있다. 또한, 도 4b에서는 2 X 2의 서브 어레이를 포함하는 실시예가 도시되어 있으나, 제2 뱅크(BA2)에는 이보다 많거나 적은 서브 어레이가 포함될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이의 동작을 나타내는 회로도이다. 자세하게는, 도 5는 메모리 셀 어레이에 포함되는 서브 어레이 중 하나의 비트라인에 연결되는 메모리 셀들을 나타내는 회로도이다.
도 2 및 도 5를 참조하면, 메모리 셀 어레이(130)는 제1 테스트 메모리 셀(TMC1), 제2 테스트 메모리 셀(TMC2), 제1 부가 메모리 셀(AMC1) 및 제2 부가 메모리 셀(AMC2)을 포함할 수 있다. 제1 테스트 메모리 셀(TMC1) 및 제2 테스트 메모리 셀(TMC2)은 테스트 대상이 되는 메모리 셀일 수 있고, 제1 부가 메모리 셀(AMC1) 및 제2 부가 메모리 셀(AMC2)은 부가 워드라인(AWL1, AWL2)과 연결된 메모리 셀일 수 있다.
제1 테스트 메모리 셀(TMC1), 제2 테스트 메모리 셀(TMC2), 제1 부가 메모리 셀(AMC1) 및 제2 부가 메모리 셀(AMC2) 각각은 트랜지스터와 커패시터를 포함할 수 있다. 제1 테스트 메모리 셀(TMC1)에 포함되는 제1 트랜지스터(Tr1)의 게이트단에는 제1 테스트 워드라인(TWL1)이 연결되고, 일단에는 비트라인(BL)이 연결되고, 타단에는 제1 커패시터(C1)가 연결될 수 있다. 또한, 제2 테스트 메모리 셀(TMC2)에 포함되는 제2 트랜지스터(Tr2)의 게이트단에는 제2 테스트 워드라인(TWL2)이 연결되고, 일단에는 비트라인(BL)이 연결되고, 타단에는 제2 커패시터(C2)가 연결될 수 있다.
제1 부가 메모리 셀(AMC1)에 포함되는 제3 트랜지스터(Tr3)의 게이트단에는 제1 부가 워드라인(AWL1)이 연결되고, 일단에는 비트라인(BL)이 연결되고, 타단에는 제1 셀 커패시턴스(Cc1)를 갖는 제3 커패시터(C3)가 연결될 수 있다. 또한, 제2 부가 메모리 셀(AMC2)에 포함되는 제4 트랜지스터(Tr4)의 게이트단에는 제2 부가 워드라인(AWL2)이 연결되고, 일단에는 비트라인(BL)이 연결되고, 타단에는 제2 셀 커패시턴스(Cc2)를 갖는 제4 커패시터(C4)가 연결될 수 있다.
비트라인(BL)은 비트라인 센스 앰프(BLSA)와 연결될 수 있다. 또한, 비트라인(BL)은 등가 저항(Req)으로서 비트라인 저항(Rbl)을 가지고 등가 커패시터(Ceq)로서 비트라인 커패시턴스(Cbl)를 가질 수 있다. 또한, 비트라인 커패시턴스(Cbl)는 하나의 비트라인에 연결되는 메모리 셀의 비율인 셀-비트라인 비율(Cell per Bitline)에 비례할 수 있다. 즉, 하나의 비트라인에 연결되는 메모리 셀(또는 이에 대응하는 워드라인)이 많을수록 비트라인 커패시턴스(Cbl)도 높아질 수 있다. 이에 따라서, 서브 어레이의 크기가 비트라인 방향으로 커짐에 따라서 비트라인 커패시턴스(Cbl)도 높아질 수 있다.
메모리 장치(10)에 테스트 모드 커맨드(TM)가 입력되면, 테스트 매니저(110)는 부가 워드라인 드라이버(120)를 제어하여 제1 부가 워드라인(AWL1) 및 제2 부가 워드라인(AWL2) 중 적어도 하나를 구동시킬 수 있다. 이에 따라서, 제3 커패시터(C3) 및 제4 커패시터(C4) 중 적어도 하나가 비트라인(BL)에 연결되고, 비트라인의 등가 커패시터(Ceq)와 제3 커패시터(C3) 및 제4 커패시터(C4)는 서로 병렬 연결되기 때문에 커패시턴스는 단순 합이 될 수 있다.
일 예시에서, 제1 부가 워드라인(AWL1)이 구동되는 경우, 제3 커패시터(C3)가 비트라인(BL)과 연결됨에 따라서 모사된 비트라인 커패시턴스는 비트라인 커패시턴스(Cbl)와 제1 셀 커패시턴스(Cc1)의 합(Cbl+Cc1)이 될 수 있다. 또 다른 예시에서, 제1 부가 워드라인(AWL1) 및 제2 부가 워드라인(AWL2)이 구동되는 경우, 제3 커패시터(C3) 및 제4 커패시터(C4)가 비트라인(BL)과 연결됨에 따라서 모사된 비트라인 커패시턴스는 비트라인 커패시턴스(Cbl), 제1 셀 커패시턴스(Cc1) 및 제2 셀 커패시턴스(Cc2)의 총 합(Cbl+Cc1+Cc2)이 될 수 있다.
메모리 장치(10)는 부가 워드라인(AWL1, AWL2)을 구동시킴으로서 비트라인 커패시턴스(Cbl)에 셀 커패시턴스(Cc1, Cc2)를 더한 후에 워드라인 드라이버(140)를 제어하여 테스트 워드라인(TWL1, TWL2)을 구동시킴으로서 테스트 메모리 셀들(TMC1, TMC2)에 대한 테스트를 수행할 수 있다.
도 5에서는 부가 워드라인(AWL1, AWL2)이 2개인 실시예를 도시하고 있으나 본 개시의 기술적 사상은 이에 제한되지 않고, 부가 워드라인(AWL1, AWL2)은 2개보다 많거나 적을 수 있다. 또한, 도 5에서는 테스트 워드라인(TWL1, TWL2)이 2개인 실시예를 도시하고 있으나 본 개시의 기술적 사상은 이에 제한되지 않고, 테스트 워드라인(TWL1, TWL2)은 2개보다 많거나 적을 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 자세하게는, 도 6은 메모리 장치가 부가 워드라인으로서 부가 더미 워드라인을 사용하는 실시예를 나타내는 순서도이다.
도 2 및 도 6을 참조하면, 테스트 매니저(110)는 메모리 컨트롤러로부터 테스트 모드 커맨드(TM)를 수신하고, 테스트 모드에 진입할 수 있다(S110). 테스트 매니저(110)는 요구 커패시턴스 정보를 더 수신할 수 있다(S120). 일 실시예에서, 요구 커패시턴스 정보는 테스트 모드 커맨드(TM)에 포함될 수 있고, 테스트 매니저(110)는 테스트 모드 커맨드(TM)로부터 요구 커패시턴스 정보를 획득할 수 있다. 요구 커패시턴스 정보는 모사할 비트라인 커패시턴스에 대한 정보를 포함할 수 있다. 일 예시에서 요구 커패시턴스 정보는 목표 커패시턴스일 수 있고, 또 다른 예시에서, 요구 커패시턴스 정보는 목표 셀-비트라인 비율(Cell per Bitline)일 수 있다.
테스트 매니저(110)는 요구 커패시턴스 정보에 기초하여 구동할 부가 더미 워드라인을 결정할 수 있다(S130). 요구 커패시턴스 정보가 목표 커패시턴스인 예시에서, 테스트 매니저(110)는 목표 커패시턴스와 현재 비트라인 커패시턴스의 차이를 이용해서 구동할 부가 더미 워드라인을 결정할 수 있다. 요구 커패시턴스 정보가 목표 셀?비트라인 비율(Cell per Bitline)인 예시에서, 테스트 매니저(110)는 목표 셀-비트라인 비율(Cell per Bitline)과 현재 셀-비트라인 비율(Cell per Bitline)을 이용해서 구동할 부가 더미 워드라인을 결정할 수 있다. 테스트 매니저(110)는 부가 워드라인 드라이버(120)에 부가 워드라인 인에이블 신호(En_AWL)를 출력함으로서 결정된 부가 더미 워드라인을 구동할 수 있다(S140). 이에 따라서, 부가 더미 워드라인에 연결된 적어도 하나의 커패시터가 비트라인에 연결됨으로서 목표 커패시턴스 또는 목표 셀-비트라인 비율이 모사될 수 있다.
테스트 매니저(110)는 워드라인 드라이버(140)에 테스트 워드라인 인에이블 신호(En_TWL)를 출력함으로서 모사된 메모리 셀 어레이(130)에 대한 테스트를 수행할 수 있다(S150).
도 7a는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 도면이다. 자세하게는, 도 7a는 부가 워드라인 드라이버(121)가 부가 더미 워드라인을 구동시킴으로서 비트라인 커패시턴스를 증가시키는 실시예를 나타내는 도면이다.
도 2 및 도 7a를 참조하면, 메모리 장치(11)는 테스트 매니저(111), 부가 워드라인 드라이버(121) 및 복수의 서브 어레이들을 포함하는 뱅크(BA)를 포함할 수 있다. 부가 워드라인 드라이버(121)는 테스트 매니저(110)로부터 부가 워드라인 인에이블 신호(En_AWL)를 수신하고, 이에 대응하여 연결된 부가 더미 워드라인(DWL)을 구동시킬 수 있다. 부가 더미 워드라인(DWL)은 음영 처리된 더미 영역(Dummy Area)에 포함될 수 있다. 도 7a의 예시에서, 뱅크(BA)는 9개의 서브 어레이들(Sub Array 1~9)를 포함할 수 있고, 서브 어레이들(Sub Array 1~9)은 각각 하나의 부가 더미 워드라인(DWL)과 연결될 수 있다. 부가 워드라인 드라이버(121)는 서브 어레이들(Sub Array 1~9)과 연결된 부가 더미 워드라인(DWL)에 더미 워드라인 구동 신호(DS_DWL)를 출력할 수 있고, 부가 더미 워드라인(DWL)이 구동될 수 있다. 이에 따라서, 부가 더미 워드라인(DWL)과 연결된 더미 메모리 셀의 커패시터가 각각의 비트라인과 연결될 수 있고, 비트라인 커패시턴스가 증가할 수 있다.
도 7b는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 도면이다. 자세하게는, 도 7b는 복수의 부가 워드라인 드라이버들(122~124)이 부가 더미 워드라인을 구동시킴으로서 비트라인 커패시턴스를 증가시키는 실시예를 나타내는 도면이다.
도 2 및 도 7b를 참조하면, 메모리 장치(12)는 테스트 매니저(112), 제1 내지 제3 부가 워드라인 드라이버(122~124) 및 뱅크(BA)를 포함할 수 있고, 뱅크(BA)는 9개의 서브 어레이들(Sub Array 1~Sub Array 9)를 포함할 수 있다. 9개의 서브 어레이들(Sub Array 1~Sub Array 9)은 각각 제1 내지 제3 부가 더미 워드라인(DWL1~DWL3) 중 적어도 하나와 연결될 수 있다. 제1 내지 제3 부가 더미 워드라인(DWL1~DWA3)은 음영 처리된 더미 영역(Dummy Area)에 포함될 수 있다.
제1 부가 워드라인 드라이버(122)는 테스트 매니저(110)로부터 제1 부가 워드라인 인에이블 신호(En_AWL1)를 수신하고, 이에 대응하여 연결된 제1 부가 더미 워드라인(DWL1)을 구동시킬 수 있다. 제1 내지 제3 서브 어레이(Sub Array 1~Sub Array 3)는 각각 한 개의 제1 부가 더미 워드라인(DWL1)과 연결될 수 있고, 제4 내지 제6 서브 어레이(Sub Array 4~Sub Array 6)는 각각 두 개의 제1 부가 더미 워드라인(DWL1)과 연결될 수 있고, 제7 내지 제9 서브 어레이(Sub Array 7~Sub Array 9)는 각각 한 개의 제1 부가 더미 워드라인(DWL1)과 연결될 수 있다.
제2 부가 워드라인 드라이버(123)는 테스트 매니저(110)로부터 제2 부가 워드라인 인에이블 신호(En_AWL2)를 수신하고, 이에 대응하여 연결된 제2 부가 더미 워드라인(DWL2)을 구동시킬 수 있다. 제1 내지 제9 서브 어레이(Sub Array 1~Sub Array 9)는 각각 한 개의 제2 부가 더미 워드라인(DWL2)과 연결될 수 있다.
제3 부가 워드라인 드라이버(124)는 테스트 매니저(110)로부터 제3 부가 워드라인 인에이블 신호(En_AWL3)를 수신하고, 이에 대응하여 연결된 제3 부가 더미 워드라인(DWL3)을 구동시킬 수 있다. 제1 내지 제3 서브 어레이(Sub Array 1~Sub Array 3)는 각각 두 개의 제3 부가 더미 워드라인(DWL3)과 연결될 수 있고, 제4 내지 제6 서브 어레이(Sub Array 4~Sub Array 6)는 각각 한 개의 제3 부가 더미 워드라인(DWL3)과 연결될 수 있고, 제7 내지 제9 서브 어레이(Sub Array 7~Sub Array 9)는 각각 두 개의 제3 부가 더미 워드라인(DWL3)과 연결될 수 있다.
테스트 매니저(110)는 테스트 모드 커맨드(TM)에 포함된 요구 커패시턴스 정보(Info_RC)를 기초로 구동시킬 부가 더미 워드라인(DWL1~DWL3)을 결정하고, 이에 기초하여 제1 내지 제3 부가 워드라인 인에이블 신호(En_AWL1~En_AWL3) 중 적어도 하나를 출력할 수 있다. 일 예시에서, 서브 어레이(Sub Array 1~Sub Array 9) 각각 세개의 부가 더미 워드라인(DWL1~DWL3)이 구동되기로 결정된 경우에서, 제1 부가 더미 워드라인(DWL1) 및 제3 부가 더미 워드라인(DWL3)이 구동될 수 있고, 테스트 매니저(110)는 제1 부가 워드라인 드라이버(122)에 제1 부가 워드라인 인에이블 신호(En_AWL1)를 출력하고, 제3 부가 워드라인 드라이버(124)에 제3 부가 워드라인 인에이블 신호(En_AWL3)를 출력할 수 있다. 테스트 매니저(110)는 요구 커패시턴스 정보(Info_RC)에 따라서 구동시키는 부가 더미 워드라인(DWL1~DWL3)의 조합을 다양하게 구성함으로서 필요한 셀-비트라인 비율(Cell per Bitline)을 모사할 수 있다.
도 7b에서는 부가 더미 워드라인(DWL1~DWL3)이 세 개인 실시예가 도시되어 있으나 이는 일 예시일 뿐이고, 본 개시의 기술적 사상은 세 개보다 많거나 적은 경우에도 적용될 수 있음은 당연하다. 또한, 부가 더미 워드라인(DWL1~DWL3)은 도 7b와 같은 연결 관계뿐 만 아니라 다양하게 서브 어레이(Sub Array 1~Sub Array 9)와 연결될 수 있음 역시 당연하다. 도 7b에서는 부가 더미 워드라인(DWL1~DWL3)을 활용하여 다양하게 셀-비트라인 비율(Cell per Bitline)을 모사하는 실시예에 대해서 설명하고 있으나, 상술한 부가 노멀 워드라인의 조합을 활용하여 다양하게 셀-비트라인 비율(Cell per Bitline)을 모사하는 실시예에도 본 개시의 기술적 사상이 적용될 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다. 자세하게는, 도 8은 메모리 장치가 부가 워드라인으로서 부가 노멀 워드라인을 사용하는 실시예를 나타내는 순서도이다.
도 2 및 도 8을 참조하면, 테스트 매니저(110)는 테스트 모드 커맨드(TM)의 수신에 대응하여 테스트 모드로 진입할 수 있다(S210). 테스트 매니저(110)는 테스트 모드에서, 제1 부가 노멀 워드라인과 연결된 제1 부가 워드라인 드라이버를 구동시킬 수 있다(S220). 일 실시예에서, 제1 부가 노멀 워드라인은 노멀 모드에서 서브 어레이 내에서의 어드레스 최상위 비트(Most Significant Bit;MSB)로 ‘1’을 가지는 노멀 워드라인 일 수 있다. 또한, 일 실시예에서 노멀 워드라인은 노멀 영역에 위치하고 데이터 기입에 사용되는 워드라인을 의미할 수 있고, 또 다른 실시예에서 노멀 워드라인은 노멀 영역에 위치하고 상기 데이터 기입에 사용되는 워드라인에 대한 리페어 동작에 사용되는 워드라인을 의미할 수 있다.
제1 부가 노멀 워드라인이 구동됨에 따라서 비트라인의 커패시턴스가 증가된 후, 테스트 매니저(110)는 최상위 비트(MSB)로 ‘0’을 갖는 테스트 워드라인(TWL)에 대응하는 워드라인 드라이버(140)에 테스트 인에이블 신호(En_TWL)를 출력함으로서 테스트 워드라인(TWL)에 대한 테스트를 수행할 수 있다(S230). 일 실시예에서, S230 단계에서 테스트가 수행되는 테스트 워드라인(TWL)은 어드레스의 최상위 비트(MSB)로서 ‘0’을 갖는 메모리 셀에 연결될 수 있다.
최상위 비트(MSB)로서 ‘0’을 갖는 메모리 셀에 연결되는 테스트 워드라인(TWL)에 대한 테스트가 모드 완료된 후, 테스트 매니저(110)는 제2 부가 노멀 워드라인과 연결된 제2 부가 워드라인 드라이버를 구동시킬 수 있다(S240). 일 실시예에서, 제2 부가 노멀 워드라인은 노멀 모드에서 어드레스의 최상위 비트(Most Significant Bit;MSB)로 ‘0’을 가지는 노멀 워드라인 일 수 있다.
제2 부가 노멀 워드라인이 구동됨에 따라서 비트라인의 커패시턴스가 증가된 후, 테스트 매니저(110)는 최상위 비트(MSB)로 ‘1’을 갖는 테스트 워드라인(TWL)에 대응하는 워드라인 드라이버(140)에 테스트 인에이블 신호(En_TWL)를 출력함으로서 테스트 워드라인(TWL)에 대한 테스트를 수행할 수 있다(S250). 일 실시예에서, S250 단계에서 테스트가 수행되는 테스트 워드라인(TWL)은 어드레스의 최상위 비트(MSB)로서 ‘1’을 갖는 메모리 셀에 연결될 수 있다.
본 개시의 기술적 사상에 따르면, 제1 부가 노멀 워드라인과 서로 다른 최상위 비트(MSB)를 갖는 테스트 워드라인(TWL)에 대한 테스트를 수행하고, 테스트가 완료되면, 제2 부가 노멀 워드라인과 서로 다른 최상위 비트(MSB)를 갖는 테스트 워드라인(TWL)에 대한 테스트를 순차적으로 수행함으로서 부가 노멀 워드라인(AWL)이 구동되는 중에도 테스트 워드라인(TWL)에 대한 테스트가 원할하게 수행될 수 있다.
도 8에서는 최상위 비트(MSB)로서 ‘0’을 갖는 테스트 워드라인(TWL)에 대한 테스트를 수행한 후 최상위 비트(MSB)로서 ‘1’을 갖는 테스트 워드라인(TWL)에 대한 테스트를 수행하는 실시예가 도시되어 있으나 이는 일 실시예일 뿐이고, 본 개시의 기술적 사상은 최상위 비트(MSB)로서 ‘1’을 갖는 테스트 워드라인(TWL)에 대한 테스트를 수행한 후 최상위 비트(MSB)로서 ‘0’을 갖는 테스트 워드라인(TWL)에 대한 테스트를 수행하는 실시예에도 적용될 수 있음은 당연하다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 도면이다. 자세하게는, 도 9는 복수의 부가 워드라인 드라이버들(125, 126)가 부가 노멀 워드라인을 구동시킴으로서 비트라인 커패시턴스를 증가시키는 실시예를 나타내는 도면이다.
도 2 및 도 9 참조하면, 메모리 장치(13)는 테스트 매니저(113), 제4 및 제5 부가 워드라인 드라이버(125, 126), 제1 및 제2 게이트(151,152) 및 뱅크(BA)를 포함할 수 있다. 뱅크(BA)는 9개의 서브 어레이들(Sub Array 1~Sub Array 9)를 포함할 수 있다. 9개의 서브 어레이들(Sub Array 1~Sub Array 9)은 각각 제1 및 제2 부가 노멀 워드라인(NWL1, NWL2) 중 적어도 하나와 연결될 수 있다. 일 예시에서, 제1 부가 노멀 워드라인(NWL1)은 최상위 비트(MSB)로 ‘0’을 갖는 서브 어레이 영역과 연결될 수 있고, 제2 부가 노멀 워드라인(NWL2)은 최상위 비트(MSB)로 ‘1’을 갖는 서브 어레이 영역과 연결될 수 있다.
테스트 매니저(113)는 테스트 모드 커맨드(TM)를 기초로 구동시킬 부가 노멀 워드라인(NWL1, NWL2)을 결정하고, 이에 기초하여 제4 및 제5 부가 워드라인 인에이블 신호(En_AWL4, En_AWL5) 중 적어도 하나를 출력할 수 있다. 일 예시에서, 어드레스의 최상위 비트(MSB)가 ‘0’메모리 셀에 대한 테스트를 수행하는 단계에서 테스트 매니저(113)는 제5 부가 워드라인 인에이블 신호(En_AWL5)를 출력할 수 있고, 어드레스의 최상위 비트(MSB)가 ‘1’메모리 셀에 대한 테스트를 수행하는 단계에서 테스트 매니저(113)는 제4 부가 워드라인 인에이블 신호(En_AWL4)를 출력할 수 있다. 테스트 매니저(113)는 순차적으로 부가 노멀 워드라인(NWL1, NWL2)을 구동시킴으로서 더미 워드라인이 아닌 노멀 워드라인을 이용하여 필요한 셀-비트라인 비율(Cell per Bitline)을 모사 할 수 있다.
제4 부가 워드라인 드라이버(125)는 테스트 매니저(113)로부터 제4 부가 워드라인 인에이블 신호(En_AWL4)를 수신하고, 이에 대응하여 연결된 제1 부가 노멀 워드라인(NWL1)을 구동시킬 수 있다. 또한, 제1 게이트(151)는 제4 부가 워드라인 드라이버(125) 또는 워드라인 드라이버(143) 중 어느 하나가 제1 부가 노멀 워드라인(NWL1)을 구동시키도록 스위칭할 수 있다. 제4 부가 워드라인 드라이버(125)가 제4 부가 워드라인 인에이블 신호(En_AWL4)의 수신에 대응하여 제1 부가 노멀 워드라인(NWL1)을 구동시키기 위한 신호를 제1 게이트(151)에 출력하면, 제1 게이트(151)는 이에 대응하여 제1 노멀 워드라인 구동 신호(DS_NWL1)를 제1 부가 노멀 워드라인(NWL1)에 출력할 수 있다. 이를 위해 일 예시에서 제1 게이트(151)는 적어도 하나의 OR 게이트를 포함할 수 있다.
제1 부가 노멀 워드라인(NWL1)이 구동됨에 따라서, 비트라인에 메모리 셀의 커패시터가 연결되고, 비트라인의 커패시턴스가 증가할 수 있다. 결과적으로 셀-비트라인 비율(Cell per Bitline)이 큰 메모리 셀과 같이 모사(Mocking)되면, 테스트 매니저(113)는 워드라인 드라이버(143)에 테스트의 대상이 되는 테스트 워드라인(TWL)의 어드레스(ADDR)를 출력할 수 있다. 일 실시예에 따르면, 이 때 어드레스(ADDR)의 최상위 비트(MSB)는 제1 부가 노멀 워드라인(NWL1)과 서로 다른 ‘1’일 수 있다. 워드라인 드라이버(143)는 이에 대응하여 테스트 워드라인(TWL)을 구동시킴으로서 최상위 비트(MSB)가 ‘1’인 테스트 워드라인(TWL)들에 대한 테스트를 수행할 수 있다.
일 실시예에서, 워드라인 드라이버(143)는 제2 부가 노멀 워드라인(NWL2)에 대한 테스트를 수행하기 위해 제2 부가 노멀 워드라인(NWL2)을 구동시키기 위한 신호를 제2 게이트(152)에 출력할 수 있고, 제2 게이트(152)는 이에 대응하여 제2 노멀 워드라인 구동 신호(DS_NWL2)를 제2 부가 노멀 워드라인(NWL2)에 출력할 수 있다. 이에 따라서, 제2 부가 노멀 워드라인(NWL2)에 대한 테스트를 수행할 수 있다.
제5 부가 워드라인 드라이버(126)는 테스트 매니저(113)로부터 제5 부가 워드라인 인에이블 신호(En_AWL5)를 수신하고, 이에 대응하여 연결된 제2 부가 노멀 워드라인(NWL2)을 구동시킬 수 있다. 또한, 제2 게이트(151)는 제5 부가 워드라인 드라이버(126) 또는 워드라인 드라이버(143) 중 어느 하나가 제2 부가 노멀 워드라인(NWL2)을 구동시키도록 스위칭할 수 있다. 제5 부가 워드라인 드라이버(126)가 제5 부가 워드라인 인에이블 신호(En_AWL6)의 수신에 대응하여 제2 부가 노멀 워드라인(NWL2)을 구동시키기 위한 신호를 제2 게이트(152)에 출력하면, 제2 게이트(152)는 이에 대응하여 제2 노멀 워드라인 구동 신호(DS_NWL2)를 제2 부가 노멀 워드라인(NWL2)에 출력할 수 있다. 이를 위해 일 예시에서 제2 게이트(152)는 적어도 하나의 OR 게이트를 포함할 수 있다.
제2 부가 노멀 워드라인(NWL2)이 구동됨에 따라서, 비트라인에 메모리 셀의 커패시터가 연결되고, 비트라인의 커패시턴스가 증가할 수 있다. 결과적으로 셀-비트라인 비율(Cell per Bitline)이 큰 메모리 셀과 같이 모사(Mocking)되면, 테스트 매니저(113)는 워드라인 드라이버(143)에 테스트의 대상이 되는 테스트 워드라인(TWL)의 어드레스(ADDR)를 출력할 수 있다. 일 실시예에 따르면, 이 때 어드레스(ADDR)의 최상위 비트(MSB)는 제2 부가 노멀 워드라인(NWL2)과 서로 다른 ‘0’일 수 있다. 워드라인 드라이버(143)는 이에 대응하여 테스트 워드라인(TWL)을 구동시킴으로서 최상위 비트(MSB)가 ‘0’인 테스트 워드라인(TWL)들에 대한 테스트를 수행할 수 있다.
일 실시예에서, 워드라인 드라이버(143)는 제1 부가 노멀 워드라인(NWL1)에 대한 테스트를 수행하기 위해 제1 부가 노멀 워드라인(NWL1)을 구동시키기 위한 신호를 제1 게이트(151)에 출력할 수 있고, 제1 게이트(151)는 이에 대응하여 제1 노멀 워드라인 구동 신호(DS_NWL1)를 제1 부가 노멀 워드라인(NWL1)에 출력할 수 있다. 이에 따라서, 제1 부가 노멀 워드라인(NWL1)에 대한 테스트를 수행할 수 있다.
상술한 바와 같이, 최상위 비트(MSB)에 따라서 순차적으로 부가 노멀 워드라인(NWL1, NWL2)을 구동하고, 구동된 부가 노멀 워드라인(NWL1, NWL2)과 서로 다른 최상위 비트(MSB)를 갖는 테스트 워드라인(TWL)에 대한 테스트를 수행함으로서 더미 워드라인이 아닌 노멀 워드라인을 이용하여 필요한 셀-비트라인 비율(Cell per Bitline)을 모사 할 수 있다.
도 9에서는 부가 노멀 워드라인(NWL1, NWL2)이 각각 서브 어레이와 두 개씩 연결되는 실시예가 도시되어 있으나 이는 일 예시일 뿐이고, 본 개시의 기술적 사상은 두 개보다 많거나 적은 경우에도 적용될 수 있음은 당연하다. 또한, 부가 노멀 워드라인(NWL1, NWL2)은 도 9와 같은 연결 관계뿐 만 아니라 다양하게 서브 어레이(Sub Array 1~Sub Array 9)와 연결될 수 있음 역시 당연하다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 2와 중복되는 내용에 대한 설명은 생략한다.
도 10을 참조하면, 메모리 장치(10a)는 테스트 매니저(110a), 부가 워드라인 드라이버(120a) 및 메모리 셀 어레이(130a)를 포함할 수 있고, 부가 워드라인 드라이버(120a)와 연결되는 부가 워드라인(AWL)은 메모리 셀 어레이(130a)에 포함되는 서브 어레이(131a)와 연결될 수 있다. 테스트 매니저(110a)는 외부(예를 들면, 도 1의 메모리 컨트롤러(20))로부터 구동 전압 정보(Info_DV)를 포함하는 테스트 모드 커맨드(TM)를 수신할 수 있다. 테스트 매니저(110a)는 구동 전압 정보(Info_DV)를 기초로 구동 전압(DV)을 결정하고, 결정된 구동 전압(DV)에 따라서 부가 워드라인 드라이버(120a)에 부가 워드라인 인에이블 신호(En_AWL)를 출력할 수 있다. 부가 워드라인 드라이버(120a)는 이에 대응하여 결정된 구동 전압(DV)에 대응하도록 부가 워드라인(AWL)에 부가 워드라인 구동 전압(DV_AWL)을 인가할 수 있다.
본 개시의 일 실시예에 따르면, 부가 워드라인 구동 전압(DV_AWL)을 다양하게 설정함으로서 부가 워드라인(AWL)과 연결되는 메모리 셀에 포함되는 커패시터와 비트라인의 연결정도를 제어할 수 있다. 즉, 부가 워드라인 구동 전압(DV_AWL)을 세밀하게 조정함에 따라서, 비트라인의 커패시턴스에 대한 세밀한 조정이 가능할 수 있다. 일 실시예에서, 비트라인의 커패시턴스는 부가 워드라인 구동 전압(DV_AWL)과 비례할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 컴퓨터 시스템을 나타내는 블록도이다.
도 11을 참조하면, 컴퓨터 시스템(1900)은 모바일 기기나 데스크 톱 컴퓨터 등에 장착될 수 있다. 컴퓨터 시스템(1900)은 시스템 버스(1904)에 전기적으로 연결되는 DRAM 메모리 시스템(1901), 중앙 처리 장치(1905), 사용자 인터페이스(1907) 및 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1908)을 포함할 수 있다. 컴퓨터 시스템(1900)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있다.
사용자 인터페이스(1907)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1907)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1907)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1907) 또는 모뎀(1908)을 통해 제공되거나 중앙 처리 장치(1905)에 의해서 처리된 데이터는 DRAM 메모리 시스템(1901)에 저장될 수 있다.
DRAM 메모리 시스템(1901)은 도 1 내지 도 10에서 상술한 메모리 시스템을 포함할 수 있다. DRAM 메모리 시스템(1901)은 DRAM(1902)와 메모리 콘트롤러(1903)를 포함할 수 있다. DRAM(1902)에는 중앙 처리 장치(1905)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. DRAM(1902)은 메모리 컨트롤러(1903)으로부터 테스트 모드 커맨드를 수신하는 경우 적어도 하나의 부가 워드라인을 구동시킴으로서 셀-비트라인 비율(Cell per Bitline)이 높은 메모리 셀 어레이를 모사하고, 모사된 메모리 셀 어레이에 대해 테스트를 수행할 수 있다.
컴퓨터 시스템(1900)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다. 컴퓨터 시스템(1900)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 비트라인, 제1 워드라인 및 제2 워드라인과 연결되고, 상기 제1 워드라인과 상기 제1 비트라인 사이에 연결된 제1 메모리 셀과 상기 제2 워드라인과 상기 제1 비트라인 사이에 연결된 제2 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 제1 워드라인을 구동시키는 제1 워드라인 드라이버;
    상기 제2 워드라인을 구동시키는 제2 워드라인 드라이버; 및
    테스트 모드에서, 상기 제2 워드라인을 구동시킴에 의해 상기 제1 비트라인의 커패시턴스를 변동시키고, 상기 커패시턴스가 변동된 이후에 상기 제1 워드라인을 구동시킴으로서 상기 제1 워드라인에 대한 테스트를 수행하도록 상기 제1 워드라인 드라이버 및 상기 제2 워드라인 드라이버를 제어하는 테스트 매니저;를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 셀은 테스트 대상의 메모리 셀이고, 상기 제2 메모리 셀은 테스트 대상이 아닌 메모리 셀이며,
    상기 테스트 매니저는 상기 제2 메모리 셀에 포함되는 셀 커패시터를 상기 제1 비트라인에 연결시키도록 제어함으로서 상기 제1 비트라인의 커패시턴스를 증가시키는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 워드라인은 데이터의 기입에 사용되지 않는 더미 워드라인을 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 워드라인은 n(n은 1이상의 정수)개의 제1 더미 워드라인 및 m(m은 1이상의 정수)개의 제2 더미 워드라인을 포함하고,
    상기 제2 워드라인 드라이버는,
    상기 제1 더미 워드라인을 구동시키는 제1 더미 워드라인 드라이버;및
    상기 제2 더미 워드라인을 구동시키는 제2 더미 워드라인 드라이버;를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 워드라인은 제1 메모리 셀과 연결되는 노멀 워드라인을 포함하고,
    상기 제1 메모리 셀은 데이터가 기입되는 노멀 메모리 셀 또는 상기 노멀 메모리 셀의 리페어에 사용되는 리페어 메모리 셀 중 어느 하나인 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 노멀 워드라인과 연결되는 게이트;를 더 포함하고,
    상기 게이트는 상기 제1 워드라인 드라이버 및 상기 제2 워드라인 드라이버중 어느 하나가 상기 노멀 워드라인을 구동하도록 스위칭하는 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서,
    상기 제2 워드라인은 MSB로서 ‘0’을 갖는 제1 영역에 위치되는 제1 노멀 워드라인 또는 MSB로서 ‘1’을 갖는 제2 영역에 위치되는 제2 노멀 워드라인을 포함하고,
    상기 테스트 매니저는 상기 제1 워드라인이 상기 제1 영역에 위치하는 경우 상기 제2 노멀 워드라인을 구동시키도록 제어하고, 상기 제1 워드라인이 상기 제2 영역에 위치하는 경우 상기 제1 노멀 워드라인을 구동시키도록 제어하는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서,
    상기 테스트 매니저는 상기 제2 워드라인에 인가되는 워드라인 구동 전압의 전압 레벨을 조절함으로서 상기 커패시턴스를 조절하는 것을 특징으로 하는 메모리 장치.
  9. 테스트 대상이 되는 제1 메모리 셀 및 테스트 대상이 아니고 제1 셀 커패시터를 각각 포함하는 복수의 제2 메모리 셀들과 동시에 연결되는 제1 비트라인 및 상기 복수의 제2 메모리 셀들과 각각 연결되는 복수의 워드라인들을 구비하는 메모리 셀 어레이;
    워드라인 인에이블 신호에 대응하여 상기 복수의 워드라인들 중 적어도 일부를 구동하는 워드라인 드라이버; 및
    테스트 모드 커맨드를 수신하고, 상기 워드라인 인에이블 신호를 상기 워드라인 드라이버에 출력함으로서 상기 제1 셀 커패시터가 상기 제1 비트라인에 연결되도록 제어하는 테스트 매니저;를 포함하는 휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 테스트 매니저는 상기 테스트 모드 커맨드에 기초하여 구동되는 상기 복수의 워드라인들의 개수를 제어함으로서 상기 제1 비트라인의 커패시턴스를 조절하는 것을 특징으로 하는 휘발성 메모리 장치.
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