KR20170136055A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함한다. 반도체 메모리 장치의 동작 방법은 외부 장치의 제어에 따라 내부 프로세싱 모드로 진입하는 단계, 내부 프로세싱 모드에서, 외부 장치의 제어에 따라 메모리 셀 어레이의 제1 영역에 저장된 처리 정보를 액세스하는 단계, 액세스된 처리 정보를 기반으로 내부 프로세싱 동작을 수행하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로써, 더욱 상세하게는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
DRAM은 빠른 응답 속도 및 빠른 동작 속도를 갖기 때문에, 시스템의 주 메모리(main memory)로써 널리 사용된다. 일반적인 DRAM은 호스트의 제어에 따라, 데이터를 기입(write)하거나 또는 기입된 데이터를 출력한다. 최근에는, 호스트(또는 CPU)의 연산 동작 중 일부를 내부 프로세싱(internal processing)으로써 수행하는 내부 프로세서(internal processor)를 포함하는 DRAM 장치가 개발되고 있다. 내부 프로세싱을 통해 호스트의 연산 동작의 부담이 감소하게 되며, 이로 인하여, 전체적인 성능이 향상될 수 있다. 그러나 내부 프로세싱을 위한 별도의 인터페이스가 요구되고, 이로 인하여 내부 프로세서를 구현하기 위한 장치의 비용 증가와 같은 문제점이 있다.
본 발명의 목적은 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함한다. 반도체 메모리 장치의 동작 방법은 외부 장치의 제어에 따라 내부 프로세싱 모드로 진입하는 단계, 상기 내부 프로세싱 모드에서, 상기 외부 장치의 제어에 따라 상기 메모리 셀 어레이의 제1 영역에 저장된 처리 정보를 액세스하는 단계, 상기 액세스된 처리 정보를 기반으로 상기 내부 프로세싱 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 처리 정보 또는 사용자 데이터를 저장하도록 구성되는 제1 메모리 영역, 사용자 데이터를 저장하도록 구성되는 제2 메모리 영역, 및 내부 프로세싱 모드에서, 외부 장치의 제어에 따라 상기 제1 메모리 영역으로부터 액세스된 상기 처리 정보를 기반으로 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함한다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함한다. 반도체 메모리 장치의 동작 방법은 외부 장치의 제어에 따라 상기 메모리 셀 어레이의 제1 영역이 액세스된 경우, 상기 제1 메모리 영역에 저장된 처리 정보를 기반으로 상기 내부 프로세싱 동작을 수행하는 단계, 및 상기 외부 장치의 제어에 따라 상기 제2 메모리 영역이 액세스된 경우, 상기 제2 메모리 영역에 저장된 데이터를 출력하는 단계는 포함한다.
본 발명에 따르면, 반도체 메모리 장치 내의 내부 프로세서에 의해 내부 프로세싱 동작이 수행됨으로써 호스트(즉, 외부 프로세서)의 연산 동작에 대한 부담이 경감된다. 또한, 내부 프로세싱 동작을 지원하기 위한, 인터페이스 변화가 최소화될 수 있다. 따라서 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 상세하게 보여주는 블록도이다.
도 3은 도 1 및 도 2의 내부 프로세서를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 디코딩부를 예시적으로 보여주는 블록도이다.
도 5는 도 3의 내부 프로세서의 내부 프로세싱 동작을 설명하기 위한 예시적인 도면들이다.
도 6은 도 2의 반도체 메모리 장치의 동작을 보여주는 순서도이다.
도 7은 도 6의 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 도 2의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
도 10은 본 발명의 실시 예에 따른 도 2의 반도체 메모리 장치의 동작을 보여주는 순서도이다.
도 11은 도 10의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 13은 도 12의 반도체 메모리 장치의 동작을 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 15 및 도 16은 도 14의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다.
도 17은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다.
도 18은 도 17의 반도체 메모리 메모리 장치의 동작을 보여주는 순서도이다.
도 19는 도 18의 동작을 설명하기 위한 도면이다.
도 20은 본 발명에 따른 반도체 메모리 장치의 동작을 보여주는 순서도이다.
도 21은 본 발명에 따른 반도체 메모리 장치가 적용된 메모리 패키지를 보여주는 블록도이다.
도 22는 본 발명에 따른 반도체 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 23은 본 발명에 따른 반도체 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
본 발명에 따른 반도체 메모리 장치는 일반적인 데이터 트랜잭션을 수행하는 일반 모드 및 내부 프로세싱 동작을 수행하는 내부 프로세싱 모드 중 어느 하나의 동작 모드로 동작할 수 있다. 반도체 메모리 장치는 내부 프로세싱 동작을 수행하는 내부 프로세서(iProcessor; internal Processor)를 포함한다. 내부 프로세서는 내부 프로세싱 모드에서, 반도체 메모리 장치 내에 저장된 처리 정보(PI; processing information)를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 반도체 메모리 장치 내에서 내부 프로세싱 동작이 수행됨에 따라, 호스트에서의 연산 동작에 따른 부담이 감소될 수 있다. 또한, 처리 정보(PI)에 대한 액세스는 일반 모드의 액세스 동작과 유사할 수 있다. 따라서, 내부 프로세싱 모드를 지원하기 위한 인터페이스 변화를 최소할 수 있으며, 이에 따라, 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 호스트(11) 및 반도체 메모리 장치(100)를 포함할 수 있다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다. 또는 사용자 시스템(10)은 그래픽 카드와 같이 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다.
호스트(11)는 반도체 메모리 장치(100)에 데이터(DATA)를 기입하거나 또는 반도체 메모리 장치(100)에 기입된 데이터(DATA)를 읽을 수 있다. 예를 들어, 호스트(11)는 반도체 메모리 장치(100)에 데이터(DATA)를 기입하거나 또는 반도체 메모리 장치(100)에 기입된 데이터를 독출하기 위하여 반도체 메모리 장치(100)로 어드레스(ADDR) 및 커맨드(CMD)를 제공할 수 있다. 예시적으로, 호스트(11)는 반도체 메모리 장치(100)를 제어하기 위한 메모리 컨트롤러(미도시)를 포함할 수 있다. 예시적으로, 호스트(11)는 CPU, GPU 등과 같은 외부 프로세서일 수 있다.
반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 데이터(DATA)를 기입하거나 또는 데이터(DATA)를 출력할 수 있다. 예시적으로, 반도체 메모리 장치(100)는 DRAM 장치일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 반도체 메모리 장치(100)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 반도체 메모리 장치들 중 어느 하나일 수 있다.
반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 내부 프로세서(120, iProcessor)를 포함할 수 있다. 즉, 반도체 메모리 장치(100)는 프로세서-인-메모리(PIM; processor in memory) 형태의 메모리 장치일 수 있다. 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 데이터 트랜잭션을 수행하거나 또는 내부 프로세싱 동작을 수행할 수 있다.
메모리 셀 어레이(110)는 제1 영역(111) 및 제2 영역(112)을 포함할 수 있다. 제1 영역(111)은 호스트(11)의 제어에 따라 처리 정보(PI; processing information) 또는 데이터(DATA)를 저장할 수 있다. 제2 영역(112)은 호스트(11)의 제어에 따라 데이터(DATA)를 저장할 수 있다. 예시적으로, 제1 및 제2 영역들(111, 112)은 물리적 또는 논리적으로 구분된 영역들일 수 있다. 예시적으로, 제1 영역(111)은 스페어 메모리 셀들 또는 예비 메모리 셀들을 포함할 수 있다. 예시적으로, 처리 정보(PI)는 내부 프로세서(120)에 의해 수행되는 내부 프로세싱 동작을 위한 정보일 수 있다. 처리 정보(PI)는 내부 프로세싱 동작 커맨드, 내부 프로세싱 데이터와 같은 정보를 포함할 수 있다.
내부 프로세서(120)는 호스트(11)의 제어에 따라 내부 프로세싱 동작을 수행할 수 있다. 예를 들어, 내부 프로세서(120)는 제1 영역(111)에 기입된 처리 정보(PI)를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 예시적으로, 내부 프로세싱 동작은 데이터 검색(Search), 데이터 추가(Add), 데이터 이동(Move), 데이터 비교(Compare), 데이터 스왑(Swap), 데이터 가공/연산과 같이 메모리 셀 어레이(110)에 저장된 데이터(DATA)에 대한 처리 동작을 가리킬 수 있다.
예시적으로, 반도체 메모리 장치(100)는 일반 모드 및 내부 프로세싱 모드 중 어느 하나의 동작 모드로 동작할 수 있다. 일반 모드는 일반적인 데이터 트랜잭션을 수행하는 동작 모드를 가리킬 수 있다. 내부 프로세싱 모드(MODE_iP)는 반도체 메모리 장치(100)의 일반적인 데이터 트랜잭션이 아닌, 내부 프로세싱 동작을 수행하기 위한 동작 모드를 가리킬 수 있다.
예를 들어, 일반 모드에서, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 일반적인 데이터 트랜잭션을 수행할 수 있다. 여기에서, 일반적인 데이터 트랜잭션은 DDR(Double Data Rate) 프로토콜과 같이 미리 정해진 프로토콜에 따라 수행되는 데이터 교환 동작을 가리킨다.
내부 프로세싱 모드에서, 반도체 메모리 장치(100)는 내부 프로세싱 동작을 수행할 수 있다. 예를 들어, 내부 프로세서(120)는 호스트(11)의 제어에 따라 내부 프로세싱 동작을 수행할 수 있다. 예를 들어, 호스트(11)는 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입하도록, 특정 신호를 활성화(또는 전송)할 수 있다. 예시적으로, 이하에서, 도면의 간결성 및 설명의 편의를 위하여, 내부 프로세싱 모드(MODE_iP)로 진입하는 구성은 도면에서 파선(-?-)으로 도시된다. 이는 특정 신호가 호스트(11)로부터 반도체 메모리 장치(100)로 제공되는 구성을 가리키는 것으로 한정되지 않으며, 단순히 반도체 메모리 장치(100)의 내부 프로세싱 모드(MODE_iP) 진입을 가리키는 것으로 이해될 것이다. 또한, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 내부 프로세싱 모드(MODE_iP)로 진입할 수 있으며, 이는 내부 프로세싱 모드(MODE_iP)가 활성화된다는 의미와 동일하게 이해될 것이다.
예시적으로, 특정 신호는 별도의 제어 신호, 커맨드 조합, 모드 레지스터 셋(MRS), 어드레스 조합 등과 같은 방식들을 포함한다. 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입한 이후에, 호스트(11)에 의해 처리 정보(PI)가 제1 영역(111)에 기입될 수 있다. 예시적으로, 처리 정보(PI)가 제1 영역(111)에 미리 기입되거나 업로드된 경우, 처리 정보(PI)에 대한 기입 동작이 생략될 수 있다.
이 후, 호스트(11)에 의해 제1 영역(111)에 기입된 처리 정보(PI)가 액세스(즉, 리드)될 수 있다. 이 경우, 내부 프로세서(120)는 읽어진 처리 정보(PI)를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 예시적으로, 상술된 처리 정보(PI)에 대한 기입 동작 또는 리드 동작은 일반적인 쓰기 커맨드 및 읽기 커맨드에 의해 수행될 수 있다.
예시적으로, 일반 모드에서, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 제1 영역(111)에 데이터(DATA)(사용자 데이터)를 기입할 수 있다. 즉, 내부 프로세싱 모드(MODE_iP)에서, 제1 영역(111)은 처리 정보(PI)를 기입하기 위한 영역으로 사용될 수 있고, 일반 모드에서, 제1 영역(111)은 제2 영역(112)과 같이 사용자 데이터를 저장하기 위한 영역으로 사용될 수 있다.
상술된 바와 같이, 본 발명에 따른 반도체 메모리 장치(100)는 내부 프로세싱 동작을 수행하는 내부 프로세서(120)를 포함한다. 호스트(11)에 의해, 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입한 경우, 내부 프로세서(120)는 제1 영역(111)에 저장된 처리 정보(PI)를 기반으로 내부 프로세싱 동작을 수행할 수 있다.
도 2는 도 1의 반도체 메모리 장치를 상세하게 보여주는 블록도이다. 간결한 설명을 위하여, 반도체 메모리 장치(100)는 DRAM인 것으로 가정하나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 1 및 도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 내부 프로세서(120), 로우 디코더(130), 컬럼 디코더(140), 감지 증폭기/쓰기 드라이버(150), 및 입출력 장치(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 복수의 워드라인들(미도시) 및 복수의 비트라인들(미도시)과 각각 연결될 수 있다. 메모리 셀 어레이(110)는 제1 영역(111) 및 제2 영역(112)으로 구분될 수 있다. 제1 영역(111)은 처리 정보(PI) 또는 데이터(DATA)(다시 말해서, 사용자 데이터)를 저장할 수 있고, 제2 영역(112)은 데이터(DATA)를 저장할 수 있다. 예를 들어, 정상 모드(normal mode)에서, 제1 영역(111)은 데이터(DATA)(즉, 사용자 데이터)를 저장하도록 구성될 수 있다. 내부 프로세싱 모드(internal processing mdoe; MODE_iP)에서, 제1 영역(111)은 처리 정보(PI)를 저장하도록 구성될 수 있다. 앞서 설명된 바와 같이, 제1 영역(111)은 논리적 또는 물리적으로 미리 설정되거나 또는 임의로 설정된 영역일 수 있다.
로우 디코더(130)는 복수의 워드라인들(미도시)을 통해 메모리 셀 어레이(110)와 연결되도록 구성될 수 있다. 로우 디코더(130)는 호스트(11)로부터의 커맨드(CMD) 및 어드레스(ADDR)(특히, 행 어드레스)에 응답하여, 어드레스(ADDR)에 대응하는 워드라인(또는 행)을 활성화시킬 수 있다.
컬럼 디코더(140)는 복수의 비트라인들(미도시)을 통해 메모리 셀 어레이(110)와 연결되도록 구성될 수 있다. 컬럼 디코더(140)는 호스트(11)로부터의 커맨드(CMD) 및 어드레스(ADDR)(특히, 열 어드레스)에 응답하여, 어드레스(ADDR)에 대응하는 비트라인을 선택할 수 있다.
감지 증폭기/쓰기 드라이버(150)는 컬럼 디코더(140)에 의해 선택된 비트라인들의 전압을 감지하거나 또는 제어할 수 있다. 입출력 장치(160)는 데이터 라인(DQ)을 통해 호스트(11)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 감지 증폭기/쓰기 드라이버(150)로 제공할 수 있다. 입출력 장치(160)는 감지 증폭기/쓰기 드라이버(150)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 데이터 라인(DQ)을 통해 호스트(11)로 제공할 수 있다.
앞서 설명된 바와 같이, 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입한 경우, 내부 프로세서(120)는 내부 프로세싱 동작을 수행할 수 있다. 이 때, 내부 프로세서(120)는 데이터 라인(DQ)을 통해 호스트(11)와 처리 정보(PI) 또는 데이터(DATA)를 송수신할 수 있다. 또는 내부 프로세서(120)는 감지 증폭기/쓰기 드라이버(150) 또는 입출력 장치(160)와 처리 정보(PI) 또는 데이터(DATA)를 주고 받을 수 있다.
예를 들어, 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입한 경우, 호스트(11)는 처리 정보(PI)가 제1 영역(111)에 기입되도록 커맨드(CMD) 및 어드레스(ADDR)를 반도체 메모리 장치(100)로 제공할 수 있다. 이 때, 처리 정보(PI)는 데이터 라인(DQ)을 통해 제1 영역(111)에 기입될 수 있다. 이 후, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 제1 영역(111)에 기입된 처리 정보(PI)를 액세스(즉, 리드)할 수 있다. 읽어진 처리 정보(PI)는 감지 증폭기/쓰기 드라이버(150) 또는 입출력 장치(160)로부터 내부 프로세서(120)로 제공될 수 있다. 또는, 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입한 경우, 처리 정보(PI)가 데이터 라인(DQ)을 통해 내부 프로세서(120)로 직접 전달될 수 있다.
내부 프로세서(120)는 처리 정보(PI)를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 예시적으로, 내부 프로세서(120)는 내부 프로세싱 동작을 수행하기 위하여, 로우 디코더(130), 컬럼 디코더(140), 감지 증폭기/쓰기 드라이버(150), 및 입출력 장치(160)를 각각 제어할 수 있다.
도 3은 도 1 및 도 2의 내부 프로세서를 예시적으로 보여주는 블록도이다. 간결한 설명을 위하여, 내부 프로세서(120)의 일부 구성이 도 3에 도시되나, 본 발명에 따른 내부 프로세서(120)의 구성이 이에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하면, 내부 프로세서(120)는 디코딩부(121), 처리부(122), 및 결과 출력부(123)를 포함할 수 있다.
디코딩부(121)는 내부 프로세싱 모드(MODE_iP)에 응답하여, 제1 영역(111)으로부터의 처리 정보(PI)를 디코딩하고, 디코딩 결과를 기반으로 내부 처리 데이터(DATA_iP), 및 내부 처리 제어 신호(CTRL_iP)를 출력할 수 있다. 예를 들어, 처리 정보(PI)는 내부 프로세서(120)가 수행하는 내부 프로세싱 동작을 위한 커맨드 정보, 내부 처리 데이터와 같은 정보를 포함할 수 있다. 예시적으로, 커맨드 정보는 내부 처리 동작의 타입(예를 들어, 데이터 검색(Search), 데이터 추가(Add), 데이터 이동(Move), 데이터 비교(Compare), 데이터 스왑(Swap), 데이터 가공)을 가리키는 명령어일 수 있다. 내부 처리 데이터는 내부 프로세싱 동작에서 사용되는 기준 데이터(reference data) 또는 목표 데이터(target data)를 가리킬 수 있다.
처리부(122)는 내부 처리 제어 신호(CTRL_iP) 및 내부 처리 데이터(DATA_iP)를 기반으로, 내부 프로세싱 동작을 수행할 수 있다. 이 때, 내부 프로세싱 동작의 타입에 따라, 내부 처리부(122)는 감지 증폭기/쓰기 드라이버(150) 또는 입출력 장치(160)를 통해 메모리 셀 어레이(111)로부터 데이터를 읽거나 또는 메모리 셀 어레이(111)에 데이터를 기입할 수 있다. 내부 처리부(122)는 내부 프로세싱 동작의 처리 결과(RP; Result of Process)를 결과 출력부(123)로 제공할 수 있다. 예시적으로, 처리 결과(RP)는 내부 처리 데이터(DATA_iP)에 대한 히트/미스 여부, 데이터 이동 결과, 어드레스 정보 등과 같은 정보를 포함할 수 있다.
결과 출력부(123)는 내부 처리 제어 신호(CTRL_iP)에 응답하여, 처리 결과(RP)를 데이터 라인(DQ)을 통해 출력하거나 또는 감지 증폭기/쓰기 드라이버(150) 또는 입출력 장치(160)를 통해 메모리 셀 어레이(110)에 기입할 수 있다.
도 4는 도 3의 디코딩부를 예시적으로 보여주는 블록도이다. 도 2 내지 도 4를 참조하면, 처리 정보 디코딩부(121)는 레지스터 버퍼(121a), 내부 처리 제어 신호 선택부(121b), 및 내부 처리 데이터 선택부(121c)를 포함한다.
제1 영역(111)으로부터의 처리 정보(PI)는 레지스터 버퍼(121a)에 임시 저장될 수 있다. 앞서 설명된 바와 같이, 처리 정보(PI)는 내부 프로세싱 동작을 위한 커맨드 정보, 내부 처리 데이터 등과 같은 정보를 포함할 수 있다. 예를 들어, 처리 정보(PI)는 복수의 비트들로 구성되고, 그 중 일부 데이터 비트들은 내부 프로세싱 동작을 위한 커맨드 정보이고, 나머지 일부 데이터 비트들은 내부 처리 데이터일 수 있다.
내부 처리 제어 신호 선택부(121b)는 레지스터 버퍼(121a)에 저장된 처리 정보(PI) 중 내부 프로세싱 동작을 위한 커맨드 정보를 가리키는 데이터 비트들을 기반으로 내부 처리 제어 신호(CTRL_iP)를 출력할 수 있다. 내부 처리 데이터 선택부(121c)는 레지스터 버퍼(121a)에 저장된 처리 정보(PI) 중 내부 처리 데이터를 가리키는 데이터 비트들을 선택하여 내부 처리 데이터(DATA_iP)로써 출력할 수 있다.
예시적으로, 내부 처리 데이터(DATA_iP)는 내부 프로세싱 동작의 기준 데이터 또는 목표 데이터일 수 있으며, 내부 프로세싱 동작의 타입에 따라 가변적으로 선택될 수 있다.
도 5는 도 3의 내부 프로세서의 내부 프로세싱 동작을 설명하기 위한 예시적인 도면들이다. 예시적으로, 도 5를 참조하여, 데이터 검색, 데이터 이동, 데이터 추가, 데이터 스왑과 같은 내부 프로세싱 동작이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도면의 간결성 및 간결한 설명을 위하여, 내부 프로세싱 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 도 3 및 도 5의 (a)를 참조하면, 처리 정보(PI)가 데이터의 검색(Search)을 위한 커맨드 정보를 포함할 수 있다. 이 때, 내부 프로세서(120)는 내부 처리 데이터(DATA_iP)가 메모리 셀 어레이(110)에 저장되어 있는지 검색(Search)할 수 있다. 예를 들어, 처리 정보(PI)를 기반으로, 내부 프로세서(120)는 처리 정보(PI)에 포함된 내부 처리 데이터(DATA_iP)가 메모리 셀 어레이(110)에 저장되어 있는지 검색할 수 있다. 예시적으로, 내부 프로세서(120)는 처리 결과(RP)로써 히트/미스(HIT/MISS) 또는 어드레스(ADDR) 정보를 선택적으로 출력할 수 있다.
도 3 및 도 5의 (b)를 참조하면, 처리 정보(PI)가 데이터 이동(Move)을 위한 커맨드 정보를 포함할 수 있다. 이 경우, 내부 처리 데이터(DATA_iP)는 특정 어드레스 정보를 포함할 수 있고, 내부 프로세서(120)는 내부 처리 데이터(DATA_iP)(즉, 특정 어드레스 정보)와 대응되는 제1 데이터(DATA1)를 대상 영역으로 이동시킬 수 있다. 예시적으로, 내부 프로세서(120)는 처리 결과(RP)로써 이동된 영역의 어드레스(ADDR) 정보를 선택적으로 출력할 수 있다.
도 3 및 도 5의 (c)를 참조하면, 처리 정보(PI)가 데이터 추가(Add)를 위한 커맨드 정보를 포함할 수 있다. 이 경우, 내부 프로세서(120)는 제1 데이터(DATA1)에 내부 처리 데이터(DATA_iP)를 추가하여 메모리 셀 어레이(110)에 저장할 수 있다. 예시적으로, 내부 프로세서(120)는 처리 결과(RP)로써 추가된 데이터(DATA1+DATA_iP)가 저장된 영역의 어드레스(ADDR) 정보를 선택적으로 출력할 수 있다.
도 3 및 도 5의 (d)를 참조하면, 처리 정보(PI)가 데이터 스왑(Swap)을 위한 커맨드 정보를 포함할 수 있다. 이 경우, 내부 처리 데이터(DATA_iP)는 특정 어드레스 정보를 포함할 수 있고, 내부 프로세서(120)는 내부 처리 데이터(DATA_iP)(즉, 특정 어드레스 정보)와 대응되는 제1 및 제2 데이터(DATA1, DATA2)를 서로 스왑할 수 있다.
예시적으로, 도 3 및 도 4의 실시 예들에서, 내부 처리 데이터(DATA_iP)가 처리 정보(PI)에 포함되는 것으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 5의 (a) 내지 (c)에 도시된 바와 같이, 내부 프로세싱 모드(MODE_iP)에서, 내부 처리 데이터(DATA_iP)는 호스트(11) 또는 다른 외부 장치 또는 메모리 셀 어레이(110)로부터 제공될 수 있다.
예시적으로, 내부 프로세싱 동작 동안, 상술된 바와 같은 메모리 셀 어레이(110) 및 내부 프로세서(120) 사이의 데이터 교환은 호스트(11)로부터의 별도의 제어 없이 수행될 수 있다. 도 5를 참조하여, 내부 프로세싱 동작의 일부 예들이 예시적으로 설명되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 내부 프로세싱 동작은 본 발명의 기술적 사상으로부터의 벗어남 없이 다양하게 변형 또는 추가될 수 있음은 잘 이해될 것이다.
도 6은 도 2의 반도체 메모리 장치의 동작을 보여주는 순서도이다. 도 2 및 도 6을 참조하면, S110 단계에서, 반도체 메모리 장치(100)는 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. 예를 들어, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. 예시적으로, 호스트(11)로부터의 전용 신호(또는 모드 신호)에 대한 응답, 특정 영역에 대한 어드레스에 대한 응답, MRS(Mode Register Set)에 대한 응답, 특정 커맨드 또는 벤더 커맨드 조합에 의한 응답에 의해, 반도체 메모리 장치(100)는 내부 프로세싱 모드(MODE_iP)로 진입하거나 또는 내부 프로세싱 모드(MODE_iP)가 활성화될 수 있다.
S120 단계에서, 반도체 메모리 장치(100)는 제1 영역(111)에 처리 정보(PI)를 기입할 수 있다. 예를 들어, 반도체 메모리 장치(100)는 호스트(11)로부터의 쓰기 커맨드에 응답하여 처리 정보(PI)를 제1 영역(111)에 기입할 수 있다. 이 때, 제1 영역(111)은 미리 정해진 영역이거나 또는 호스트(11)에 의해 설정된 영역이거나 또는 임의의 영역일 수 있다. 또는 제1 영역(111)은 스페어 영역 또는 예비 영역일 수 있다. 스페어 영역 또는 예비 영역은 반도체 메모리 장치(100)에서 페일 셀들을 교체하기 위한 예비 셀들을 포함하는 영역일 수 있다.
S130 단계에서, 반도체 메모리 장치(100)는 제1 영역(111)으로부터 처리 정보(PI)를 읽을 수 있다. 예를 들어, 반도체 메모리 장치(100)는 호스트(11)로부터의 읽기 커맨드에 응답하여, 제1 영역(111)에 기입된 처리 정보(PI)를 읽을 수 있다. 예시적으로, S120 단계 및 S130 단계의 쓰기 커맨드 및 읽기 커맨드는 앞서 설명된 일반 모드에서 사용되는 쓰기 커맨드 및 읽기 커맨드와 동일할 수 있다.
S140 단계에서, 반도체 메모리 장치(100)는 읽은 처리 정보(PI)를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 예를 들어, 반도체 메모리 장치(100)의 내부 프로세서(120)는 읽은 처리 정보(PI)를 기반으로 앞서 설명된 바와 같은 내부 프로세싱 동작을 수행할 수 있다.
도 7은 도 6의 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여, 내부 프로세싱 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 도 6 및 도 7을 참조하면, 먼저 호스트(11)는 내부 프로세싱 모드(MODE_iP)를 활성화하거나 또는 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. (①) 예를 들어, 도 1을 참조하여 설명된 바와 같이, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다.
예시적으로, 앞서 설명된 바와 같이, 도 7에서 내부 프로세싱 모드(MODE_iP)로 진입하는 구성은 도면에서 파선(-?-)으로 도시되며, 이는 특정 신호가 호스트(11)로부터 반도체 메모리 장치(100)로 제공되는 구성을 가리키는 것으로 한정되지 않으며, 단순히 반도체 메모리 장치(100)의 내부 프로세싱 모드(MODE_iP) 진입을 가리키는 것으로 이해될 것이다. 또한, 반도체 메모리 장치(100)는 호스트(11)의 제어에 따라 내부 프로세싱 모드(MODE_iP)로 진입할 수 있으며, 이는 내부 프로세싱 모드(MODE_iP)가 활성화된다는 의미와 동일하게 이해될 것이다.
이 후, 호스트(11)는 처리 정보(PI)를 제1 영역(111)에 기입할 수 있다. 예를 들어, 호스트(11)는 쓰기 커맨드를 사용하여 제1 영역(111)에 처리 정보(PI)를 기입할 수 있다. (②) 예시적으로, 쓰기 커맨드는 앞서 설명된 바와 같이, 일반 모드에서 사용되는 쓰기 커맨드와 동일하며, 처리 정보(PI)는 데이터 라인(DQ)을 통해 메모리 셀 어레이(110)에 기입될 수 있다. 예시적으로, 앞서 설명된 바와 같이, 제1 영역(111)은 미리 정해진 영역, 임의의 영역, 호스트(11)에 의해 정의된 영역, 또는 스페어/예비 영역일 수 있다.
이 후, 호스트(11)는 처리 정보(PI)가 기입된 제1 영역(111)을 액세스(즉, 리드)할 수 있다. (③) 이 때, 반도체 메모리 장치(100)는 내부 프로세싱 모드(MODE_iP)로 진입한 상태이므로, 읽어진 처리 정보(PI)는 호스트(11)로 제공되지 않고, 내부 프로세서(120)로 제공될 수 있다. 내부 프로세서(120)는 읽어진 처리 정보(PI)를 기반으로, 앞서 설명된 바와 같은 내부 프로세싱 동작을 수행할 수 있다. 예시적으로, 내부 프로세싱 동작의 타입에 따라 내부 프로세서(120)는 데이터(DATA)(즉, 사용자 데이터)가 저장된 제2 영역(112)을 액세스할 수 있다. 내부 프로세서(120)는 데이터 라인(DQ)을 통해 처리 결과(RP)를 호스트(11)로 제공하거나 또는 처리 결과(RP)를 메모리 셀 어레이(110)에 기입할 수 있다.
상술된 바와 같이, 본 발명에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110)의 특정 영역(예를 들어, 제1 영역(111))에 내부 프로세싱 동작을 위한 처리 정보(PI)를 저장할 수 있다. 이에 따라, 종래의 인터페이스의 변화를 최소화하고, 내부 프로세싱 동작을 수행할 수 있으므로, 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치가 제공된다.
도 8 및 도 9는 도 2의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다. 도 8 및 도 9의 X축들은 시간을 가리킨다. 예시적으로, 도 8을 참조하여, 일반 모드(normal mode)에서, 반도체 메모리 장치(100)의 동작이 설명되고, 도 9를 참조하여, 내부 프로세싱 모드(internal processing mode)에서, 반도체 메모리 장치(100)의 동작이 설명된다.
설명의 편의를 위하여, 반도체 메모리 장치(100)는 호스트(11)로부터의 모드 신호(MS)에 응답하여 내부 프로세싱 모드(MODE_iP)로 진입하는 것으로 가정한다. 이 때, 모드 신호(MS)는 별도의 신호 라인을 통해 호스트(11)로부터 반도체 메모리 장치(100)로 제공되는 제어 신호를 가리킬 수 있다. 모드 신호(MS)가 로직 로우인 경우, 일반 모드(MODE_n)를 가리키고, 로직 하이인 경우, 내부 프로세싱 모드(MODE_iP)를 가리키는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
먼저, 도 2 및 도 8을 참조하면, 일반 모드에서의 라이트-투-리드(write-to-read) 동작이 설명된다. 반도체 메모리 장치(100)는 호스트(11)로부터 클럭(CK), 커맨드(CMD), 어드레스(ADDR), 및 모드 신호(MS)를 수신하고, 수신된 신호들에 응답하여, 데이터 라인(DQ)을 통해 데이터(D; DATA)를 주고 받을 수 있다.
예시적으로, 모드 신호(MS)는 반도체 메모리 장치(100)가 일반 모드(MODE_n)로 동작하도록 로직 로우로 제공될 수 있다.
예를 들어, 반도체 메모리 장치(100)는 호스트(11)로부터 액티브 커맨드(ACT) 및 행 어드레스(RA)를 수신하고, 수신된 신호들에 응답하여, 행 어드레스(RA)와 대응되는 행을 활성화할 수 있다. 이 후, 반도체 메모리 장치(100)는 호스트(110)로부터 쓰기 커맨드(WR) 및 열 어드레스(CA)를 수신할 수 있다. 쓰기 커맨드(WR)가 수신된 시점으로부터 소정의 시간(예를 들어, 쓰기 레이턴시(WL))이 경과한 이후에, 반도체 메모리 장치(100)는 호스트(11)로부터 데이터(D, DATA)를 수신하고, 수신된 데이터(D)를 활성화된 행의 메모리 셀들 중 열 어드레스(CA)에 대응하는 메모리 셀들에 기입할 수 있다.
이 후, 반도체 메모리 장치(100)는 호스트(11)로부터 읽기 커맨드(RD) 및 열 어드레스(CA)를 수신할 수 있다. 읽기 커맨드(RD)가 수신된 시점으로부터 소정의 시간(예를 들어, 읽기 레이턴시(RL))이 경과한 이후에, 반도체 메모리 장치(100)는 열 어드레스(CA)에 대응되는 메모리 셀들에 기입된 데이터(D)를 데이터 라인(DQ)을 통해 출력할 수 있다.
상술된 바와 같이, 일반 모드(MODE_n)(즉, 내부 프로세싱 모드 (MODE_iP)가 비활성화된 상태)에서, 반도체 메모리 장치(100)는 미리 정해진 레이턴시(즉, WL 및 RL)에 따라 쓰기 및 읽기 동작을 수행할 것이다.
다음으로, 도 2 및 도 9를 참조하면, 반도체 메모리 장치(100)는 호스트(11)로부터의 모드 신호(MS)에 응답하여, 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. 내부 프로세싱 모드(MODE_iP)로 진입된 상태에서, 반도체 메모리 장치(100)는 호스트(11)로부터 액티브 커맨드(ACT) 및 행 어드레스(RA)를 수신하고, 수신된 액티브 커맨드(ACT)에 응답하여 행 어드레스(RA)에 대응되는 행을 활성화할 수 있다. 이 때, 행 어드레스(RA)는 제1 영역(111)에 포함된 행과 대응되는 어드레스일 수 있다.
이 후, 반도체 메모리 장치(100)는 호스트(11)로부터 쓰기 커맨드(WR) 및 열 어드레스(CA)를 수신할 수 있다. 쓰기 커맨드(WR)가 수신된 시점으로부터 소정의 시간(예를 들어, 쓰기 레이턴시(WL))이 경과한 이후에, 반도체 메모리 장치(100)는 호스트(11)로부터 처리 정보(PI)를 수신하고, 수신된 처리 정보(PI)를 활성화된 행의 메모리 셀들 중 열 어드레스(CA)에 대응하는 메모리 셀들에 기입할 수 있다. 다시 말해서, 반도체 메모리 장치(100)는 쓰기 커맨드(WR)에 응답하여, 수신된 처리 정보(PI)를 제1 영역(111)에 기입할 수 있다.
이 후, 반도체 메모리 장치(100)는 호스트(11)로부터 읽기 커맨드(RD) 및 열 어드레스(CA)를 수신할 수 있다. 반도체 메모리 장치(100)는 수신된 읽기 커맨드(RD)에 응답하여, 열 어드레스(CA)와 대응되는 메모리 셀들(즉, 제1 영역(111))으로부터 처리 정보(PI)를 읽고, 읽은 처리 정보(PI)를 기반으로 내부 프로세싱 동작(i-Processing)을 수행할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 호스트(11)로부터의 특정 신호에 의해 내부 프로세싱 모드(MODE_iP)가 활성화될 수 있다. 내부 프로세싱 모드(MODE_iP)가 활성화된 상태에서, 제1 영역(111)에 저장된 처리 정보(PI)가 읽어지는 경우, 내부 프로세서(120)는 내부 프로세싱 동작을 수행할 것이다.
예시적으로, 도 9의 쓰기 커맨드(WR) 및 읽기 커맨드(RD)는 도 8의 쓰기 커맨드(WR) 및 읽기 커맨드(RD)와 동일할 수 있다. 즉, 일반적인 쓰기 또는 읽기 커맨드를 사용하여 반도체 메모리 장치(100)의 내부 프로세싱 동작을 지원할 수 있다.
예시적으로, 내부 프로세싱 동작이 수행되는 경우, 읽기 커맨드(RD)에 따른 호스트(11)와의 데이터 트랜잭션이 수행되지 않을 수 있다. 예를 들어, 도 8을 참조하여 설명된 바와 같이, 일반 모드에서, 읽기 커맨드(RD)가 수신된 시점으로부터 읽기 레이턴시 이후에, 데이터 라인(DQ)을 통해 읽기 데이터가 출력될 것이다. 그러나 도 9에 도시된 바와 같이, 내부 프로세싱 동작이 수행되는 경우, (즉, 내부 프로세싱 모드로 진입된 경우) 읽기 커맨드(RD)가 수신된 시점으로부터 읽기 레이턴시(RL)가 경과한 이후에, 호스트(11)와의 별도의 데이터 트랜잭션이 수행되지 않을 것이다.
예시적으로, 비록 도면에 도시되지는 않았으나, 읽기 커맨드(RD)가 수신된 시점으로부터 미리 정해진 시간(즉, 읽기 레이턴시(RL))가 경과한 이후에, 읽은 데이터(즉, 읽은 처리 정보(PI))가 데이터 라인(DQ)을 통해 출력되고, 내부 프로세서(120)는 내부 프로세싱 동작을 수행할 수 있다. 이 경우, 내부 프로세싱 동작이 완료된 이후에, 처리 결과가 데이터 라인(DQ)을 통해 호스트(11)로 제공될 수 있다.
예시적으로, 도 8 및 도 9를 참조하여 설명된 반도체 메모리 장치(100)의 동작은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예시적으로, 본 발명의 구현 방식에 따라, 내부 프로세싱 모드(MODE_iP)에서, 내부 프로세싱 동작을 수행하기 위한 쓰기 동작 또는 읽기 동작이 생략될 수 있다. 예를 들어, 처리 정보(PI)가 제1 영역(111)에 미리 저장된 경우, 도 9에 도시된 처리 정보(PI)에 대한 쓰기 커맨드(또는 쓰기 동작)는 생략될 수 있다. 또는, 처리 정보(PI)가 제1 영역(111)에 기입되고, 내부 프로세서(120)로 제공되는 경우, 제1 영역(111)의 처리 정보(PI)에 대한 읽기 커맨드(또는 읽기 동작)이 생략될 수 있다.
또한, 본 발명의 구현 방식에 따라, 모드 신호(MS)가 생략될 수 있다. 호스트(11)는 후술되는 다양한 방식을 통해 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입하도록 할 수 있다.
도 10은 본 발명의 실시 예에 따른 도 2의 반도체 메모리 장치의 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 10을 참조하면, S210 단계에서, 반도체 메모리 장치(100)는 시스템 파워-온 시, 제1 영역(111)에 제1 내지 제n 처리 정보(PI1~PIn)을 업로드할 수 있다. 예를 들어, 반도체 메모리 장치(100)가 포함된 사용자 시스템(10)이 파워-온 되는 경우, 호스트(11)는 제1 영역(111)에 제1 내지 제n 처리 정보(PI1~PIn)를 저장할 수 있다.
제1 내지 제n 처리 정보(PI1~PIn) 각각은 내부 프로세싱 동작을 위한 커맨드 정보 또는 내부 처리 데이터에 대한 정보를 포함할 수 있다. 예를 들어, 제1 처리 정보(PI1)는 데이터 검색(Search)에 대한 정보를 포함할 수 있고, 제2 처리 정보(PI2)는 데이터 추가(Add)에 대한 정보를 포함할 수 있다. 그러나, 이에 한정되는 것은 아니다.
S220 단계에서, 반도체 메모리 장치(100)는 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. 예를 들어, 반도체 메모리 장치(100)는 도 9를 참조하여 설명된 호스트(11)로부터의 전용 신호(또는 모드 신호), 또는 특정 영역에 대한 어드레스, MRS(Mode Register Set), 특정 커맨드 또는 벤더 커맨드 조합 등에 응답하여, 내부 프로세싱 모드(MODE_iP)로 진입하거나 또는 내부 프로세싱 모드(MODE_iP)가 활성화될 수 있다.
S230 단계에서, 반도체 메모리 장치(100)는 제1 영역(111)의 제1 내지 제n 처리 정보(PI1~PIn) 중 적어도 하나를 읽을 수 있다. 예를 들어, 반도체 메모리 장치(100)는 호스트(11)의 제어(즉, 읽기 커맨드)에 따라 제1 영역(111)의 제1 내지 제n 처리 정보(PI1~PIn) 중 적어도 하나를 읽을 수 있다.
이 후, 반도체 메모리 장치(100)는 S240 단계의 동작을 수행할 수 있다. S240 단계의 동작은 도 6의 S140 단계의 동작과 유사하므로 이에 대한 상세한 설명은 생략된다. 상술된 바와 같이, 제1 영역(111)에 처리 정보(PI)가 미리 저장된 경우, 처리 정보(PI)를 기입하기 위한 쓰기 동작이 생략될 수 있다.
도 11은 도 10의 동작을 설명하기 위한 도면이다. 도면의 간결성을 위하여, 도 10의 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 간결한 설명을 위하여 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 10 및 도 11을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 내부 프로세서(120)를 포함할 수 있다. 도 7을 참조하여 설명된 실시 예와 달리, 도 11의 실시 예에서, 복수의 처리 정보(PI1~PIn)는 제1 영역(111)에 미리 로드(pre-load)될 수 있다. 예를 들어, 반도체 메모리 장치(100)가 포함된 사용자 시스템(10, 도 1 참조)이 파워-온 될 경우, 호스트(11)에 의해 복수의 처리 정보(PI1~PIn)이 제1 영역(111)에 기입될 수 있다. 예시적으로, 복수의 처리 정보(PI1~PIn)는 사용자 시스템(10)에 포함된 별도의 스토리지 매체(예를 들어, 불휘발성 메모리 장치 또는 시스템)에 저장된 정보일 수 있다.
내부 프로세싱 동작을 수행하기 위하여, 호스트(11)는 내부 프로세싱 모드(MODE_iP)를 활성화하고, (즉, 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 동작하도록 하고,) 수행하고자 하는 내부 프로세싱 동작과 대응하는 처리 정보를 액세스(즉, 리드)할 수 있다. 예를 들어, 제1 처리 정보(PI1)는 데이터 검색(Search)을 가리키는 처리 정보일 수 있다. 호스트(11)는 반도체 메모리 장치(100)가 데이터 검색(Search)을 수행하도록, 제1 처리 정보(PI1)를 액세스(즉, 리드)할 수 있다. 반도체 메모리 장치(100)는 읽은 제1 처리 정보(PI1)에 대응하는 내부 프로세싱 동작(예를 들어, 데이터 검색)을 수행할 수 있다.
도 11을 참조하여 설명된 바와 같이, 반도체 메모리 장치(110)는 내부 프로세싱 동작을 위한 복수의 처리 정보(PI1~PIn)를 제1 영역(111)에 미리 저장할 수 있다. 이에 따라, 호스트(11)는 처리 정보(PI)의 기입 동작을 생략할 수 있다. 예시적으로, 호스트(11)는 제1 영역(111)에 저장된 복수의 처리 정보(PI1~PIn)를 수정할 수 있다. 예를 들어, 호스트(11)는 복수의 처리 정보(PI1~PIn) 각각의 목표 데이터를 변경하기 위하여, 복수의 처리 정보(PI1~PIn)를 각각 수정할 수 있다.
도 12는 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 13은 도 12의 반도체 메모리 장치의 동작을 보여주는 순서도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
먼저, 도 12를 참조하면, 사용자 시스템(20)은 호스트(21) 및 반도체 메모리 장치(200)를 포함한다. 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 내부 프로세서(220), 및 저장 회로(270)를 포함한다. 메모리 셀 어레이(210)는 제1 영역(211) 및 제2 영역(212)을 포함한다. 호스트(21), 반도체 메모리 장치(200), 메모리 셀 어레이(210), 내부 프로세서(220), 제1 영역(211), 및 제2 영역(212)은 도 1을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
저장 회로(270)는 적어도 하나의 처리 정보(PI)를 저장하도록 구성될 수 있다. 저장 회로(270)는 E-FUSE, ROM, EEPROM, 플래시 메모리 등과 같이 반도체 메모리 장치(200)의 전원이 차단되더라도 데이터를 유지할 수 있는 불휘발성 메모리일 수 있다. 반도체 메모리 장치(200)가 내부 프로세싱 모드(MDOE_iP)로 진입할 때, 저장 회로(270)에 저장된 적어도 하나의 처리 정보(PI)가 제1 영역(211)으로 업로드될 수 있다. 또는 반도체 메모리 장치(200)의 유휴 시간 또는 셀프-리프레쉬 구간 동안 저장 회로(270)에 저장된 적어도 하나의 처리 정보(PI)가 제1 영역(211)으로 업로드될 수 있다.
예를 들어, 도 13을 참조하면, S310 단계에서, 반도체 메모리 장치(200)는 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다.
S320 단계에서, 반도체 메모리 장치(200)는 저장 회로(270)로부터의 처리 정보(PI)를 제1 영역(211)에 기입할 수 있다. 예시적으로, 처리 정보(PI)는 반도체 메모리 장치(200)의 내부 프로세싱 동작을 위한 정보(커맨드 정보 또는 내부 처리 데이터 정보)를 포함할 수 있다.
이 후, 반도체 메모리 장치(200)는 S330 단계 및 S340 단계의 동작들을 수행할 수 있다. S330 단계 및 S340 단계의 동작들은 도 6의 S130 단계 및 S140 단계의 동작들 또는 도 10의 S230 단계 및 S240 단계의 동작들과 유사하므로, 이에 대한 상세한 설명들은 생략된다.
상술된 바와 같이, 반도체 메모리 장치(200)는 처리 정보(PI)를 저장하는 별도의 저장 회로(270)를 더 포함할 수 있다. 내부 프로세싱 모드(MODE_iP)가 활성화된 경우, 반도체 메모리 장치(200)는 저장 회로(270)에 저장된 처리 정보(PI)를 제1 영역(211)으로 업로드할 수 있다. 이 후, 호스트(21)가 제1 영역(211)에 저장된 처리 정보(PI)를 액세스함으로써, 반도체 메모리 장치(200)는 내부 프로세싱 동작을 수행할 수 있다.
도 14는 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 도 15 및 도 16은 도 14의 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도들이다. 예시적으로, 도 14 내지 도 16을 참조하여, 내부 프로세싱 모드(MODE_iP)를 활성화시키는 예시적인 동작들이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, 내부 프로세싱 모드(MODE_iP)를 활성화시키는 예시적인 동작들은 앞서 설명된 본 발명의 실시 예들과 결합될 수 있다.
먼저, 도 14를 참조하면, 사용자 시스템(30)은 호스트(31) 및 반도체 메모리 장치(300)를 포함한다. 반도체 메모리 장치(300)는 메모리 셀 어레이(310), 내부 프로세서(320), 및 모드 레지스터(380)를 포함한다. 메모리 셀 어레이(310)는 제1 영역(311) 및 제2 영역(312)을 포함한다. 호스트(31), 반도체 메모리 장치(300), 메모리 셀 어레이(310), 내부 프로세서(320), 제1 영역(311), 및 제2 영역(312)은 앞서 설명되었으므로, 이에 대한 상세한 설명들은 생략된다.
모드 레지스터(380)는 반도체 메모리 장치(300)의 동작 정보를 포함할 수 있다. 예를 들어, 모드 레지스터(380)는 반도체 메모리 장치(300)의 동작 모드, 신호들 사이의 레이턴시 등과 같이 반도체 메모리 장치(300)가 동작하는데 요구되는 다양한 정보를 포함할 수 있다.
모드 레지스터(380)는 호스트(31)의 제어에 따라 설정될 수 있다. 예를 들어, 호스트(31)는 커맨드 라인(CMD)을 통해 모드 레지스터 설정을 위한 모드 레지스터 셋 커맨드(MRS)를 전송하고, 어드레스 라인(ADDR)을 통해 모드 레지스터(380)에 설정될 코드를 전송할 수 있다. 반도체 메모리 장치(300)는 호스트(31)로부터의 모드 레지스터 셋 커맨드(MRS)에 응답하여, 어드레스 라인(ADDR)을 통해 수신되는 코드를 모드 레지스터(380)에 설정할 수 있다.
예시적으로, 호스트(31)는 모드 레지스터 셋(MRS)을 이용하여, 반도체 메모리 장치(300)의 내부 프로세싱 모드(MODE_iP)를 활성화할 수 있다. 예를 들어, 호스트(31)는 모드 레지스터 셋(MRS)을 이용하여 내부 프로세싱 모드(MODE_iP)에 대한 코드를 모드 레지스터(380)에 설정하고, 반도체 메모리 장치(300)는 모드 레지스터(380)에 설정된 코드(즉, 내부 프로세싱 모드(MODE_iP)에 대한 코드)를 기반으로, 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. 내부 프로세싱 모드(MODE_iP)에서, 반도체 메모리 장치(300)는 도 1 내지 도 13을 참조하여 설명된 동작 방법을 기반으로 내부 프로세싱 동작을 수행할 수 있다.
도 14 및 도 15를 참조하면, 반도체 메모리 장치(300)는 모드 레지스터 셋 커맨드(MRS) 및 내부 프로세싱 모드(MODE_iP)에 대한 코드를 수신할 수 있다. 반도체 메모리 장치(300)는 모드 레지스터 셋(MRS) 커맨드에 응답하여, 모드 레지스터(380)에 내부 프로세싱 모드(MODE_iP)에 대한 코드를 설정할 수 있다. 반도체 메모리 장치(300)는 모드 레지스터(3800)에 설정된 코드(즉, 내부 프로세싱 모드(MODE_iP)에 대한 코드)를 기반으로 내부 프로세싱 모드(MODE_iP)를 활성화할 수 있다.
이 후, 반도체 메모리 장치(300)는 호스트(31)로부터 액티브 커맨드(ACT), 행 어드레스(RA), 쓰기 커맨드(WR), 및 열 어드레스(CA)를 수신한다. 쓰기 커맨드(WR)가 수신된 시점으로부터 미리 정해진 시간(즉, 쓰기 레이턴시(WL))이 경과한 이후에, 반도체 메모리 장치(300)는 호스트(31)로부터 처리 정보(PI)를 수신한다. 이 후, 반도체 메모리 장치(300)는 호스트(31)로부터 읽기 커맨드(RD) 및 열 어드레스(CA)를 수신한다. 반도체 메모리 장치(300)는 수신된 신호들에 응답하여 내부 프로세싱 동작을 수행할 수 있다.
앞서 설명된 바와 같이, 일반 모드(MODE_n)에서, 읽기 커맨드(RD)가 수신된 경우, 읽기 커맨드(RD)가 수신된 시점으로부터 미리 정해진 시간(즉, 읽기 레이턴시(RL))가 경과한 이후에, 읽기 데이터가 출력될 것이다. 그러나, 도 15에 도시된 바와 같이, 내부 프로세싱 동작이 수행되는 경우, 읽기 커맨드(RD)가 수신된 시점으로부터 미리 정해진 시간(즉, 읽기 레이턴시(RL))가 경과한 이후에, 별도의 데이터 트랜잭션이 수행되지 않을 수 있다.
상술된 액티브 커맨드(ACT), 행 어드레스(RA), 쓰기 커맨드(WR), 열 어드레스(CA), 처리 정보(PI), 읽기 커맨드(RD), 및 열 어드레스(CA)는 도 9를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 예시적으로, 도 9 내지 도 13을 참조하여 설명된 바와 같이, 호스트(31)로부터의 쓰기 커맨드(WR) 또는 읽기 커맨드(RD)는 선택적으로 생략될 수 있다.
다음으로, 도 14 및 도 16을 참조하면, 반도체 메모리 장치(300)는 호스트(31)로부터 액티브 커맨드(ACT) 및 행 어드레스(RA)를 수신할 수 있다. 이 때, 반도체 메모리 장치(300)는 행 어드레스(RA)의 적어도 하나의 비트를 기반으로 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다.
예를 들어, 행 어드레스(RA)는 복수의 비트들을 포함할 수 있다. 행 어드레스(RA)는 반도체 메모리 장치(300)의 제1 영역(311)에 포함되는 행과 대응되는 어드레스일 수 있다. 이 때, 행 어드레스(RA)의 복수의 비트들 중 적어도 일부는 반도체 메모리 장치(300)의 제1 영역(311)과 대응될 것이다. 예를 들어, 행 어드레스(RA)의 최상위 비트가 "1"인 경우, 제1 영역(311)의 행들 중 적어도 하나의 행이 선택될 수 있다. 반대로, 행 어드레스(RA)의 최상위 비트가 "0"인 경우, 제2 영역(312)의 행들 중 적어도 하나의 행이 선택될 수 있다. 결과적으로, 행 어드레스(RA)의 최상위 비트가 "1"인 것은 처리 정보(PI)를 액세스(쓰기 또는 읽기)하는 것을 의미할 수 있다. 반도체 메모리 장치(300)는 행 어드레스(RA)의 적어도 하나의 비트에 응답하여 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다.
내부 프로세싱 모드(MODE_iP)가 활성화된 이후에, 반도체 메모리 장치(300)의 동작은 도 9 또는 도 15를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 상술된 실시 예에서, 행 어드레스(RA)의 최상위 비트가 예시적으로 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 행 어드레스(RA)의 적어도 하나의 비트가 제1 영역(311)과 대응될 수 있다. 또는 메모리 셀 어레이(310)는 복수의 뱅크들을 포함하고, 제1 영역(311)은 복수의 뱅크들 중 일부를 포함할 수 있다. 이 때, 반도체 메모리 장치(300)는 제1 영역(311)에 포함된 뱅크와 대응되는 뱅크 어드레스(bank address)에 응답하여, 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다.
도 14 내지 도 16을 참조하여 설명된 실시 예들에 따르면, 내부 프로세싱 모드(MODE_iP)를 활성화하기 위한 별도의 모드 신호 또는 신호 라인 없이, 반도체 메모리 장치(300)는 내부 프로세싱 모드(MODE_iP)로 진입할 수 있다. 즉, 내부 프로세싱 모드를 지원하기 위한, 인터페이스 변화가 최소화될 수 있다.
예시적으로, 상술된 실시 예들에서, 모드 신호(MS, 도 8 및 도 9), 모드 레지스터 셋, 어드레스 조합 등을 기반으로 내부 프로세싱 모드(MODE_iP)가 활성화되는 예들이 설명되었다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 반도체 메모리 장치는 다양한 방식(예를 들어, 예비 커맨드, 벤더 커맨드, 또는 커맨드 조합 등)을 기반으로 내부 프로세싱 모드로 진입할 수 있다.
도 17은 본 발명의 실시 예에 따른 사용자 시스템을 보여주는 블록도이다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 17을 참조하면, 사용자 시스템(40)은 호스트(41) 및 반도체 메모리 장치(400)를 포함한다. 반도체 메모리 장치(400)는 메모리 셀 어레이(410) 및 내부 프로세서(420)를 포함한다. 메모리 셀 어레이(410)는 제1 영역(411) 및 제2 영역(412)을 포함한다. 호스트(41), 반도체 메모리 장치(400), 메모리 셀 어레이(410), 내부 프로세서(420), 제1 영역(411), 및 제2 영역(412)은 앞서 설명된 구성 요소들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
내부 프로세싱 모드(MODE_iP)가 활성화된 경우, 내부 프로세서(420)는 제1 영역(411)에 대한 어드레스 정보(ADDR_1A)를 호스트(41)로 제공할 수 있다. 예를 들어, 제1 영역(411)은 가변적인 영역일 수 있다. 즉, 내부 프로세싱 모드(MODE_iP)가 활성화될 때마다, 제1 영역(411)의 논리적 어드레스 또는 물리적 어드레스가 가변될 수 있다. 반도체 메모리 장치(400)가 내부 프로세싱 모드(MODE_iP)로 진입한 경우, 내부 프로세서(420)는 제1 영역(ADDR_1A)에 대한 어드레스 정보(ADDR_1A)를 호스트(41)로 제공하고, 호스트(41)는 수신된 어드레스 정보(ADDR_1A)를 기반으로 처리 정보(PI)를 제1 영역(411)에 기입하거나 또는 제1 영역(411)에 기입된 처리 정보(PI)를 액세스할 수 있다.
예시적으로, 어드레스 정보(ADDR_1A)는 제1 영역(411)에 대한 어드레스 범위 및 제1 영역(411)에 저장된 처리 정보(PI)에 대한 정보를 포함할 수 있다. 예를 들어, 제1 영역(411)은 미리 정해진 영역(즉, 고정된 영역)일 수 있다. 제1 영역(411)은 이전 내부 프로세싱 모드(MODE_iP)에서 사용된 처리 정보(PI) 또는 특정 상황에서 미리 업로드된 처리 정보(PI)를 포함할 수 있다. 내부 프로세서(420)는 상술된 처리 정보(PI)에 대한 정보를 어드레스 정보(ADDR_1A)로써 호스트(41)로 제공할 수 있다.
예시적으로, 어드레스 정보(ADDR_1A)는 데이터 라인(DQ) 또는 별도의 신호 라인(I2C 등)을 통해 호스트(41)로 제공될 수 있다.
도 18은 도 17의 반도체 메모리 메모리 장치의 동작을 보여주는 순서도이다. 도 19는 도 18의 동작을 설명하기 위한 도면이다. 간결한 설명을 위하여, 도 18의 동작을 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다.
도 17 내지 도 19를 참조하면, S410 단계에서, 반도체 메모리 장치(400)는 내부 프로세싱 모드(MODE_iP)로 진입한다. (도 19의 ①) S410 단계의 동작은 도 6의 S110 단계의 동작, 도 10의 S220 단계의 동작, 도 12의 S310 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다.
S420 단계에서, 반도체 메모리 장치(400)는 제1 영역(411)에 대한 어드레스 정보(ADDR_1A)를 호스트(41)로 전송할 수 있다. (도 19의 ②) 예를 들어, 처리 정보(PI)를 저장하기 위한 제1 영역(411)은 가변적인 영역일 수 있다. 도 19의 ②와 같이, 반도체 메모리 장치(400)가 내부 프로세싱 모드(MODE_iP)로 진입한 경우, 반도체 메모리 장치(400)는 제1 영역(411)의 범위를 가리키는 어드레스 정보(ADDR_1A)를 호스트(41)로 전송할 수 있다. 예시적으로, 비록 도면에 도시되지는 않았으나, 어드레스 정보(ADDR_1A)는 데이터 라인(DQ) 또는 별도의 통신 라인(예를 들어, I2C 등)을 통해 호스트(41)로 제공될 수 있다.
S430 단계에서, 반도체 메모리 장치(400)는 제1 영역(411)에 저장된 처리 정보(PI)를 읽을 수 있다. (도 19의 ③) 예를 들어, 제1 영역(411)은 제1 내지 제n 처리 정보(PI1~PIn)를 포함할 수 있다. 제1 내지 제n 처리 정보(PI1~PIn)는 이전의 내부 프로세싱 모드에서 사용된 처리 정보 또는 특정 상황에서 미리 업로드된 처리 정보일 수 있다. 호스트(41)는 수신된 어드레스 정보(ADDR_1A)를 기반으로 제1 영역(411)에 포함된 처리 정보(예를 들어, 제1 처리 정보(PI1))를 액세스(즉, 리드)할 수 있다. 반도체 메모리 장치(400)는 호스트(41)의 제어에 따라 제1 영역(411)에 저장된 제1 처리 정보(PI1)를 읽을 수 있다.
다음으로, 반도체 메모리 장치(400)는 S440 단계의 동작을 수행할 수 있다. S440 단계의 동작은 도 6의 S140 단계의 동작, 도 10의 S240 단계의 동작, 및 도 12의 S340 단계의 동작과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 제1 영역(411)에 처리 정보(PI)가 저장되어 있지 않은 경우, 호스트(41)는 수신된 어드레스 정보(ADDR_1A)를 기반으로 제1 영역(411)에 처리 정보(PI)를 기입할 수 있다. 이 후에, 반도체 메모리 장치(400)는 S430 단계의 동작을 수행할 수 있다.
상술된 본 발명의 실시 예에 따르면, 처리 정보(PI)를 저장하기 위한 제1 영역(411)이 가변되더라도, 내부 프로세서(420)가 어드레스 정보(ADDR_1A)를 호스트(41)에 제공함으로써, 호스트(41)는 정상적으로 제1 영역(411)을 액세스할 수 있다. 또한, 제1 영역(411)에 미리 처리 정보(PI)가 기입된 경우에, 호스트(41)로 어드레스 정보(ADDR_1A)를 제공함으로써, 처리 정보(PI)를 기입하기 위한 쓰기 동작이 생략될 수 있다. 따라서, 내부 프로세싱 동작을 지원하기 위한, 인터페이스 변화를 최소화할 수 있고, 이에 따라 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치가 제공된다.
도 20은 본 발명에 따른 반도체 메모리 장치의 동작을 보여주는 순서도이다. 예시적으로, 도 20을 참조하여, 일반 모드 및 내부 프로세싱 모드 상에서, 반도체 메모리 장치의 동작이 설명된다.
도 1 및 도 20을 참조하면, S510 단계에서, 반도체 메모리 장치(100)는 호스트(11)로부터 읽기 커맨드(RD CMD)를 수신할 수 있다.
S520 단계에서, 반도체 메모리 장치(100)는 현재 동작 모드가 내부 프로세싱 모드(MODE_iP)인지 판별할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 반도체 메모리 장치(100)는 일반 모드(MODE_n) 및 내부 프로세싱 모드(MODE_iP) 중 어느 하나의 동작 모드로 동작할 수 있다. 일반 모드(MODE_n)는 앞서 설명된 바와 같이, 호스트(11)의 제어에 따라 데이터 일반적인 데이터 트랜잭션을 수행하는 동작 모드를 가리킨다. 내부 프로세싱 모드(MODE_iP)는, 별도의 호스트(11) 제어 없이 반도체 메모리 장치(100)에 저장된 데이터의 검색(search), 데이터 추가(add), 데이터 이동(move), 데이터 스왑(swap), 데이터 가공, 데이터 연산 등과 같은 데이터 처리 동작을 수행하는 동작 모드를 가리킨다.
내부 프로세싱 모드(MODE_iP)인 경우, S530 단계에서, 반도체 메모리 장치(100)는 읽기 커맨드(RD)가 제1 영역(111)에 대한 읽기 커맨드인지 판별할 수 있다. 앞서 설명된 바와 같이, 제1 영역(111)은 내부 프로세싱 동작에서 사용되는 처리 정보(PI)를 저장하는 영역이다.
읽기 커맨드(RD)가 제1 영역(111)에 대한 읽기 커맨드인 경우, S540 단계에서, 반도체 메모리 장치(100)는 제1 영역(111)으로부터 읽은 처리 정보(PI)를 기반으로 내부 프로세싱 동작을 수행한다. S540 단계의 동작은 도 6의 S140 단계의 동작과 유사할 수 있다.
내부 프로세싱 모드가 아닌 경우(즉, 일반 모드인 경우) 또는 읽기 커맨드(RD)가 제1 영역(111)에 대한 읽기 커맨드가 아닌 경우 (즉, 제2 영역(112)에 대한 읽기 커맨드인 경우), S550 단계에서, 반도체 메모리 장치(100)는 읽기 레이턴시(RL)를 기반으로 데이터를 출력할 수 있다. 다시 말해서, 반도체 메모리 장치(100)가 내부 프로세싱 모드(MODE_iP)로 진입한 상태이더라도, 호스트(11)에 의해 제2 영역(112)(즉, 유저 데이터가 저장된 영역)이 액세스될 경우, 반도체 메모리 장치(100)는 일반적인 데이터 트랜잭션을 수행할 수 있다.
예시적으로, 비록 도면에 도시되지는 않았으나, 반도체 메모리 장치(100)가 일반 모드(MODE_n)를 기반으로 동작하는 도중에, 제1 영역(111)으로 액세스가 발생한 경우, 반도체 메모리 장치(100)는 내부 프로세싱 동작을 수행할 수 있다.
상술된 본 발명의 실시 예들에 따르면, 반도체 메모리 장치는 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함한다. 또한, 반도체 메모리 장치는 내부 프로세싱 동작에서 사용되는 처리 정보를 특정 영역 또는 임의의 영역에 저장할 수 있다. 내부 프로세싱 모드에서, 내부 프로세서는 반도체 메모리 장치에 저장된 처리 정보를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 이 때, 반도체 메모리 장치는 내부에 저장된 처리 정보를 기반으로 내부 프로세싱 동작을 수행하기 때문에, 호스트로부터의 일반적인 쓰기 커맨드 또는 읽기 커맨드에 응답하여, 내부 프로세싱 동작을 수행할 수 있다. 즉, 종래의 인터페이스의 변화를 최소화하여 내부 프로세싱 동작이 지원될 수 있다. 따라서, 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치가 제공된다.
도 21은 본 발명에 따른 반도체 메모리 장치가 적용된 메모리 패키지를 보여주는 블록도이다. 도 21을 참조하면, 메모리 패키지(1000)는 복수의 메모리 장치들(1110~11n0) 및 버퍼 장치(1200)를 포함할 수 있다.
복수의 메모리 장치들(1110~11n0) 및 버퍼 장치(1200) 각각은 별도의 반도체 칩 또는 반도체 다이로 구성될 수 있다. 복수의 메모리 장치들(1110~11n0) 각각은 버퍼 장치(1200)와 실리콘 관통 전극(TSV; Through Silicon Via)을 통해 서로 연결되고, 통신할 수 있다.
복수의 메모리 장치들(1110~11n0) 각각은 처리 정보(PI) 및 내부 프로세서(iProcessor)를 포함할 수 있다. 복수의 메모리 장치들(1110~11n0) 각각은 도 1 내지 도 20을 참조하여 설명된 반도체 메모리 장치일 수 있고, 도 1 내지 도 20을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
버퍼 장치(1200)는 호스트(Host)와 통신할 수 있다. 버퍼 장치(1200)는 호스트(Host)의 제어에 따라 복수의 메모리 장치들(1110~11n0) 각각이 도 1 내지 도 20을 참조하여 설명된 동작 방법에 따라 동작하도록 복수의 메모리 장치들(1110~11n0) 각각을 제어할 수 있다.
예시적으로, 버퍼 장치(1200)는 호스트(Host)로부터 제공되는 신호들을 버퍼링할 수 있다. 또는 버퍼 장치(1200)는 호스트(Host)로부터 제공되는 신호들을 가공하여 복수의 메모리 장치들(1110~11n0) 각각으로 제공하는 로직 장치일 수 있다. 예시적으로, 도 21에 도시된 반도체 패키지(1000)는 하이브리드 메모리 큐브(HCM; Hybrid Memory Cube) 또는 고 대역폭 메모리(HBM; High Bandwidth Memory)일 수 있다.
도 22는 본 발명에 따른 반도체 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 22를 참조하면, 사용자 시스템(2000)은 호스트(1100) 및 복수의 메모리 장치들(2210~22n0)을 포함할 수 있다.
호스트(2100)는 복수의 메모리 장치들(2210~22n0)에 데이터를 기입하거나 또는 기입된 데이터를 독출할 수 있다. 예시적으로, 호스트(2100)는 복수의 메모리 장치들(2210~22n0) 각각에서 내부 프로세싱 동작이 수행되도록, 도 1 내지 도 20을 참조하여 설명된 방법을 기반으로 복수의 메모리 장치들(2210~22n0)을 제어할 수 있다.
복수의 메모리 장치들(2210~22n0) 각각은 처리 정보(PI) 및 내부 프로세서(iProcessor)를 포함할 수 있고, 도 1 내지 도 20을 참조하여 설명된 반도체 메모리 장치일 수 있다.
도 23은 본 발명에 따른 반도체 메모리 장치가 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 사용자 시스템(3000)은 CPU(3100), 시스템 메모리(3200), 스토리지 장치(3300), 입출력 장치(3400), 및 그래픽 장치(3600)를 포함할 수 있다.
CPU(3100)는 사용자 시스템(3000)에서 요구되는 명령어 연산 동작, 명령어 해독 동작, 또는 명령어 제어 동작 등을 수행할 수 있다. 시스템 메모리(3200)는 CPU(3100)의 버퍼 메모리, 캐시 메모리, 주 메모리로써 사용될 수 있다.
스토리지 장치(3300)는 사용자 시스템(3000)에서 사용되는 데이터를 저장할 수 있다. 스토리지 장치(3300)는 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 스토리지 장치(3300)는 대용량 저장 매체일 수 있다.
입출력 장치(3400)는 사용자 시스템(3000)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 장치들을 포함할 수 있다. 예시적으로, 입출력 장치(3400)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 입출력 장치(3400)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
그래픽 장치(3600)는 CPU(3100)의 동작 결과를 표시하기 위한 장치일 수 있다. 그래픽 장치(3600)는 GPU(3610) 및 메모리 패키지(3620)를 포함할 수 있다. GPU(3610)는 CPU(3100)로부터 제공되는 데이터 신호를 영상 신호로 변환할 수 있다. GPU(3610)는 그래픽 처리를 위한 다양한 연산 동작을 수행할 수 있다.
메모리 패키지(3620)는 GPU(3610)가 연산 동작을 수행하는데 요구되는 정보를 임시 저장하는 버퍼 메모리 또는 캐시 메모리 또는 비디오 메모리일 수 있다. 메모리 패키지(3620)는 복수의 메모리 장치들을 포함할 수 있고, 복수의 메모리 장치들 각각은 도 1 내지 도 20을 참조하여 설명된 반도체 메모리 장치일 수 있다.
상술된 본 발명의 실시 예들에 따르면, 반도체 메모리 장치는 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함할 수 있다. 또한, 반도체 메모리 장치는 내부 프로세싱 동작을 위한 처리 정보를 포함할 수 있다. 내부 프로세싱 모드에서, 내부 프로세서는 외부 장치(예를 들어, 호스트)의 제어에 따라 액세스된 처리 정보를 기반으로 내부 프로세싱 동작을 수행할 수 있다. 이 때, 처리 정보를 액세스하기 위한 동작은 일반 모드에서의 쓰기 또는 읽기 동작과 유사할 수 있다. 따라서, 내부 프로세싱 동작을 지원하기 위한 종래 인터페이스에 대한 변경이 최소화될 수 있다. 따라서, 향상된 성능 및 감소된 비용을 갖는 반도체 메모리 장치가 제공된다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 사용자 시스템
11: 호스트
100: 반도체 메모리 장치
PI: 처리 정보
110: 메모리 셀 어레이
120: 내부 프로세서
MODE_iP: 내부 프로세싱 모드

Claims (20)

  1. 메모리 셀 어레이 및 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    외부 장치의 제어에 따라 내부 프로세싱 모드로 진입하는 단계;
    상기 내부 프로세싱 모드에서, 상기 외부 장치의 제어에 따라 상기 메모리 셀 어레이의 제1 영역에 저장된 처리 정보를 액세스하는 단계;
    상기 액세스된 처리 정보를 기반으로 상기 내부 프로세싱 동작을 수행하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 내부 프로세싱 동작은 상기 메모리 셀 어레이의 제2 영역에 저장된 데이터 중 적어도 일부에 대한 데이터 검색, 데이터 이동, 데이터 추가, 데이터 스왑, 데이터 가공, 데이터 비교, 또는 데이터 연산 중 적어도 하나의 처리 동작을 포함하는 동작 방법.
  3. 제 1 항에 있어서,
    상기 내부 프로세싱 동작은 상기 외부 장치로부터의 제어 없이 상기 메모리 셀 어레이의 제2 영역에 저장된 데이터에 대한 액세스 동작 또는 상기 외부 장치로부터의 제어 없이 상기 액세스된 데이터에 대한 처리 동작을 가리키는 동작 방법.
  4. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 일반 모드 및 상기 내부 프로세싱 모드 중 어느 하나의 동작 모드로 동작하고,
    상기 동작 방법은,
    상기 일반 모드에서, 상기 외부 장치의 제어에 따라 미리 정해진 프로토콜을 기반으로 상기 메모리 셀 어레이에 데이터를 기입하거나 또는 상기 미리 정해진 프로토콜을 기반으로 상기 메모리 셀 어레이로부터 데이터를 출력하는 단계를 더 포함하는 동작 방법.
  5. 제 1 항에 있어서,
    상기 처리 정보를 액세스하는 단계는,
    상기 외부 장치로부터 읽기 커맨드를 수신하는 단계; 및
    상기 수신된 읽기 커맨드에 응답하여, 상기 제1 영역에 저장된 처리 정보를 액세스하는 단계를 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 외부 장치에 제어에 따라, 상기 제1 영역에 상기 처리 정보를 기입하는 단계를 더 포함하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 내부 프로세싱 모드로 진입하는 단계는,
    상기 외부 장치로부터의 모드 신호에 응답하여 내부 프로세싱 모드로 진입하는 단계를 포함하는 동작 방법.
  8. 제 1 항에 있어서,
    상기 내부 프로세싱 모드로 진입하는 단계는,
    상기 외부 장치로부터 수신된 어드레스 중 적어도 하나의 비트에 응답하여 내부 프로세싱 모드로 진입하는 단계를 포함하는 동작 방법.
  9. 제 1 항에 있어서,
    상기 내부 프로세싱 모드로 진입하는 단계는,
    상기 외부 장치로부터의 모드 레지스터 셋에 응답하여 내부 프로세싱 모드로 진입하는 단계를 포함하는 동작 방법.
  10. 제 1 항에 있어서,
    상기 외부 장치의 제어에 따라 상기 제1 영역에 상기 처리 정보를 기입하는 단계를 더 포함하는 동작 방법.
  11. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 파워-온시 상기 제1 영역에 상기 처리 정보를 미리 저장하는 단계를 더 포함하는 동작 방법.
  12. 제 1 항에 있어서,
    상기 처리 정보는 상기 반도체 메모리 장치에 포함된 별도의 저장 회로로부터 상기 제1 영역으로 저장되는 단계를 더 포함하는 동작 방법.
  13. 제 1 항에 있어서,
    상기 내부 프로세싱 모드에서, 상기 제1 영역에 대한 어드레스 정보를 상기 외부 장치로 전송하는 단계를 더 포함하는 동작 방법.
  14. 제 1 항에 있어서,
    상기 내부 프로세싱 동작이 완료된 이후에, 상기 내부 프로세싱 동작의 처리 결과를 상기 메모리 셀 어레이에 저장하거나 또는 상기 처리 결과를 상기 외부 장치로 전송하는 단계를 더 포함하는 동작 방법.
  15. 제 1 항에 있어서,
    상기 외부 장치로부터 읽기 커맨드를 수신하는 단계; 및
    상기 수신된 읽기 커맨드가 상기 메모리 셀 어레이의 제2 영역에 대한 읽기 커맨드인 경우, 상기 읽기 커맨드에 응답하여, 상기 읽기 커맨드가 수신된 시점으로부터 미리 정해진 읽기 레이턴시가 경과한 이후에, 상기 제2 영역에 저장된 데이터를 출력하는 단계를 더 포함하는 동작 방법.
  16. 처리 정보 또는 사용자 데이터를 저장하도록 구성되는 제1 메모리 영역;
    사용자 데이터를 저장하도록 구성되는 제2 메모리 영역; 및
    내부 프로세싱 모드에서, 외부 장치의 제어에 따라 상기 제1 메모리 영역으로부터 액세스된 상기 처리 정보를 기반으로 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 내부 프로세서는, 상기 내부 프로세싱 동작 동안, 상기 외부 장치의 제어 없이, 상기 제2 메모리 영역에 저장된 상기 사용자 데이터에 대한 액세스를 수행하고, 상기 액세스된 사용자 데이터에 대한 연산 동작을 수행하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 처리 정보는 상기 내부 프로세싱 동작에 대한 커맨드 정보 및 목표 데이터 정보를 포함하는 반도체 메모리 장치.
  19. 제 16 항에 있어서,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 워드라인들을 통해 연결되는 로우 디코더;
    상기 메모리 셀 어레이와 비트라인들을 통해 연결되는 컬럼 디코더;
    상기 컬럼 디코더와 연결되어 상기 메모리 셀 어레이로부터 읽기 데이터를 감지하고, 상기 비트라인들의 전압들을 제어하는 감지 증폭기 및 쓰기 드라이버; 및
    상기 외부 장치로부터 데이터 라인을 통해 데이터를 수신하고, 상기 수신된 데이터를 상기 감지 증폭기 및 쓰기 드라이버로 제공하고, 상기 감지 증폭기 및 쓰기 드라이버로부터 읽기 데이터를 수신하고, 상기 수신된 읽기 데이터를 상기 데이터 라인을 통해 상기 외부 장치로 제공하는 입출력 회로를 더 포함하는 반도체 메모리 장치.
  20. 메모리 셀 어레이 및 내부 프로세싱 동작을 수행하는 내부 프로세서를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    외부 장치의 제어에 따라 상기 메모리 셀 어레이의 제1 영역이 액세스된 경우, 상기 제1 영역에 저장된 처리 정보를 기반으로 상기 내부 프로세싱 동작을 수행하는 단계; 및
    상기 외부 장치의 제어에 따라 상기 메모리 셀 어레이의 제2 영역이 액세스된 경우, 상기 제2 영역에 저장된 데이터를 출력하는 단계는 포함하는 동작 방법.
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